JPS5950140B2 - パルス幅・パルス周期変換回路 - Google Patents

Description

【発明の詳細な説明】 本発明はパルス幅・パルス周期変換回路に関する。

あるパルス幅・パルス周期を持ったパルス列を、他の任
意のパルス幅・パルス周期を持ったパルス列に変換する
操作は種々のテ゛イジタル処理技術分野でしばしば必要
とされるものである。

例えばＰＣＭ通信装置において、送信端のパターンパル
スジェネレータ（ＰＰＧ）にもその変換操作が必要であ
る。

このパターンパルスジェネレータでは、あるパルス幅・
パルス周期を持ったタロツクパルスで゛、入力ＰＣＭテ
゛−夕をバッファメモリ内に一旦読取ったのち、これを
他の所定のパルス幅・パルス周期を持った別のクロック
パルスで読出すことが行なわれる。

この、パルス変換操作を行なうのに従来はフェーズロッ
クループ （ＰＬＬ）を用いるのが一般的であった。

ところが、フェーズロックループを用いる方法ではパタ
ーンパルスジェネレータの回路規模を増大させることに
なり必然的にコストの増大を招くという欠点があった。

そこで本発明はフェーズロックループの使用をやめ、分
周回路と逓倍回路との組合わせによりパルス幅・パルス
周期を変換するものとする。

分周比Ｎｄと逓倍比Ｎｎ （ＮｄおよびＮｎは正の整数
）とを適宜組合わせてパルス幅・パルス周期を変換する
という基本思想は既に公知であるものと考えられる。

然しなから、その基本思想を通常のハードウェア技術で
実現したとすれば（後述）、必ず初期位相の調整という
問題で障害にぶつかるはずである。

つまり、例えば電源投入等の初期状態において、入力デ
ータに変換操作を加えるとき、入力テ゛−夕の読取り位
相と該入力データの読出し位相とが何らかの手段で一致
せしめられなければならない。

もし、その位相関係が不一致であれば読出した入力デー
タは全く意味の無いものとなってしまうからである。

従ってこの、位相関係を一致させる手段を備えてこそ前
記の基本思想が具体化されるのである。

従って本発明の目的は、分周回路と逓倍回路との組合わ
せからなるパルス幅・パルス周期変換回路であって初期
状態の位相関係を常に一定の関係に維持し得るパルス幅
・パルス周期変換回路を提案することである。

上記目的に従い本発明は、タロツク繰り返し周波数（パ
ルス周期）ヲｆ１カラｆ２（＝ｎＸｆ１）へＮｄ 変換する回路をＮｄ分周回路とＮｎ逓倍回路との組合せ
から構成し、さらに繰り返し周波数ｆ１／Ｎｄでパルス
幅Ｎｄ／Ｎｎ ｘ １／ｆ１なるパルスを形成するため
に、前記Ｎｄ分周回路とＮｎ逓倍回路との組合せから構
成される回路の出力にＮｎ分周回路を付加し、付加され
たＮｎ分周回路出力の位相を、前記Ｎｄ分周回路出力の
位相に対して、初期状態にかかわらず一定の関係に維持
すべく、前記Ｎｄ分周回路出力のパルス幅を細くした後
前記Ｎｎ分周回路のセット入力とし、該Ｎｎ分周回路は
シフトレジスタとして構成するようにしたことを特徴と
するものである。

以下図面に従って本発明を説明する。

第１図は本発明のもとになる基本思想をハードウェアで
表現したブロック図である。

本図において、入力端１１より入力タロツクＣＬ、、
（周波数ｆｔ）のタイミングで供給された入力データＩ
）＋ｎは、出力端１２より出力タロツクＣＬｏｕｔ（周
波数ｆ２）のタイミングで゛出力テ゛−タＤ。

ｕｔとして読出され、パルス幅・パルス周期変換がなさ
れる。

このパルス幅・パルス周期変換回路１０は、入力データ
Ｄ、。

を、入力タロツクＣＬ、ｏを分周したタイミングで読取
るバッファメモリ１３を有する。

バッファメモリ１３に入力データＤ＋ｎを読取るための
読取りパルスφ１．φ２．・・・φ９．はＮｄ分周回路
１４より供給される。

従ってこれら読取りパルスφ１、φ２．・・・φＮｄは
入力クロックＣＬｉｎをＮｄ分周した周波数（ｆ１／Ｎ
ｄ）を有すると共に、それぞれの立上り位相は順次１／
ｆ１ずつシフトしている。

いずれにせよ、これら読取りパルスφ１．φ２．・・・
φＮｄのパルス幅は入力クロックＣＬ、ｎのパルス幅の
Ｎｄ倍に拡大される。

Ｎｄ分周回路１４の出力はＮｎ逓倍回路１５においてＮ
ｎ逓倍され、出力クロックＣＬｏｕｔを形成する。

他方、その出力は再びＮｎ分周回路１６においてＮｎ分
周され読出しパルスψ１．ψ２．・・・ψＮｎを形成す
る。

Ｎｄ分周回路１４の出力を、Ｎｎ逓倍回路１５でＮｎ逓
倍し、Ｎｎ分周回路１６で再びＮｎ分周することは、繰
り返し周波数についてみる限り冗長であるが、パルス幅
の変換を行なうには不可欠な操作である。

すなわち、読出しパルスψ１．ψ２．・・・ψＮｎは、
繰り返し周波数はｆ１／Ｎｄであるが、パルス幅はＮｄ
／Ｎｎ×１／ｆ１に変換されており、それぞれの立上り
位相が順次Ｎｄ／Ｎｎ ｘ １／ｆ１ずつシフトしてい
る。

バッファメモリ１３からの入カテ゛−タＤｉｎは、アン
ド回路１７−１． １７−２・・・１７−Ｎｎを通して
読出しパルスφ１．φ２．・・・φ、。

により打ち抜かれ（サンプリング）たのち、オア回路１
８によって論理和がとられ、Ｄ−フリップフロップ１９
のＱ出力より、出力テ゛−夕り。

ｕｔを出力タロツクＣＬｏｕｔのタイミングで゛送出す
る。

第１図のブロック図は本発明の基本思想をハードウェア
として表現したものであり、これを通常の方法で実際に
ハードウェアとして構成すると第２図の如くなる。

ただし第２図はＮｄが４でＮｎが３の場合について示す
。

従って入力クロックＣＬ、ｎの周波数ｆ１が１００Ｍ＆
ならは゛、出力タロツクＣＬｏｕｔの周波数ｆ２は７５
ＭＨｚとなろう。

また第２図は第１図におけるタロツク系のみを取り出し
て示しておりデータ系のブロックの記載は省略しである
。

すなわち、第２図の１４．１５および１６は、それぞれ
第１図のＮｄ分周回路１４．Ｎｎ逓倍回路１５およびＮ
ｎ分周回路１６に相当し、第１図のバッファメモリ１３
、アンド回路１７−１．１７−２・・・ｌ７−Ｎｎ、オ
ア回路１８および゛Ｄ−フリツフ。

フロップ１９について第２図中に示していない。

第２図におけるＮｄ分周回路１４は４段のＤ−フリップ
フロップＦＦＩ、ＦＦ２．ＦＦ３およびＦＦ４からなり
、それぞ゛れのＱ出力からの出力信号■。

■、■および■が、読取りパルスφ１．φ２．φ３およ
びφ４を形成する（第１図のφ１．φ２゜・・・φＮｄ
参照）。

一方、第２図におけるＮｎ分周回路１６は３段のＤ−フ
リップフロップＦＦ５．ＦＦ５およびＦＦ７からなり、
それぞれのＱ出力からの出力信号■、■および■が、読
出しパルスφ１゜ψ２およびψ３を形成する（第１図の
ψ０．ψ２、・・・ψＮｎ参照）。

またＮｄ分周回路１４におけるアンド回路２１はリング
カウンタを構成するためのもので゛あり、Ｎｎ分周回路
１６におけるアンド回路２２もリングカウンタを構成す
るためのものである。

第２図における要部の波形のタイムチャートを示したの
が第３図であり、第３図を参照すれば第２図の回路の動
作は明らかである。

第２図における入力クロックＣＬ、ｎの波形は第３図の
第１欄ＣＬ、ｎに示すとおりであり、そのパルス周期は
１／ｆ１である。

この入力タロツクＣＬｌｎをセット入力として、Ｎｄ分
周回路１４をなすリングカウンタの出力、すなわち各段
のＤ−フリップフロップのＱ出力より、第３図の■、■
、■および■に表わす読取りパルスを出力する。

これら読取りパルス（■。■、■および■）のパルス幅
はそれぞれ１／ｆ１であり、またそのパルス周期はＮｄ
／ｆ１であり、且つ相互に順次１／ｆ１ずつシフトして
いる。

第２図におけるＤ−フリップフロップＦＦ４の出力（第
３図の■）は、さらにＮｎ逓倍回路１５に入力され、出
力タロツクＣＬｏｕｔ（周波数ｆ２）を送出する（第３
図のＣＬｏｕｔの欄参照）。

なお、出力クロックＣＬｏｕｔのパルス周期（１／ｆ２
）は入力タロツクＣＬ、、のパルス周期（１／ｆ１）に
対しＮｄ／Ｎｎ倍になっている。

ところで、第２図におけるＮｎ分周回路１６の出力位相
は、Ｎｄ分周回路１４の出力位相と無関係に、第３図の
■、０および山の３種のモードをとる。

すなわち第２図のＮｎ分周回路１６をなすリングカウン
タの各段出力■、■および■は、前記３種のモードのい
ずれかで現われ、これは初期状態での初期位相によって
定まる。

この様に、全く異なるモードのいずれか１つのモードで
読出しパルスφ１．ψ２およびψ３を形成したとすれば
、バッファメモリ１３ （第１図）からの入カテ゛−タ
を打ち抜くタイムスロットが種々出現し、正しい出力デ
ータＤ。

Ｕ、を得ることは不可能となる。そこで本発明は、第４
図に示す如き回路を提案する。

なお、第４図において第２図と同一の参照番号および記
号が付されたものは同一の構成要素を示す。

また第４図の回路は、第２図の場合と同様Ｎｄ＝４．Ｎ
ｎ＝３の場合について示すが、一般的にＮｄ＝Ｎｎ、Ｎ
ｄ＜Ｎｎの場合についても同一の回路構成で良い。

第２図と第４図とを比較して明らかな相違は、先ず、Ｎ
ｎ分周回路１６について、第２図ではこれがリングカウ
ンタとして構成していたものを、第４図では第２図のア
ンド回路２２を排除し、シフトレジスタとしたことであ
る。

そして、このシフトレジスタのタロツク入力は第２図と
同様、Ｎｎ逓倍回路１５の出力から得るものの、そのシ
フトレジスタのセット入力を新たにＮｄ分周回路１４の
出力から付与するようにした。

第２図の場合、Ｎｎ分周回路１６はリングカウンタで゛
あったので゛そのセット入力に相当するものは不要であ
った。

かくして該シフトレジスタ１６はＮｄ分周回路１６の出
力位相に完全に同期して読取りパルス■、■、■を出力
することになる。

Ｎｄ分周回路１４の出力■が、Ｎｎ分周回路１６のセッ
ト入力として直接印加されず、遅延回路ＤＬ１．ＤＬ２
、インバータ回路４１および゛アンド回路４２等の処理
を受けて印加されるのは、次の理由による。

上述の説明は入力タロツクＣＬ、ｎの周波数ｆ１が出力
クロックＣＬｏｕｔの周波数ｆ２に対しｆｌ〉ｆ２なる
関係で設定されたが、もしこの関係がｆｌ〈ｆ２なる関
係で設定されたとすると、バッファメモリ１３ （第１
図）の内容を同一周期で２回以上読出してしまうことが
想定される。

このため、Ｎｄ分周回路１４の出力■のパルス幅を細く
して（タイムスロットを狭めて）シフトレジスタのセッ
ト入力とする必要がある。

第５図は、第４図における要部の波形を示すタイムチャ
ートであり、このタイムチャートを参照して動作説明を
すると、先ず、第５図のＣＬ１ｎ欄、■〜■欄は第３図
の第１〜第５欄と全く同一である。

そして、Ｎｄ分周回路１４の出力■は、遅延回路ＤＬ１
により遅延を受けて、第５図の■の如き波形となる。

この出力■はアンド回路４２の一方の入力に印加され、
また該出力■のレベル反転をインバータ回路４１で行な
い且つ遅延回路ＤＬ２で遅延を与えられた出力［相］は
、そのアンド回路４２の他方の入力に印加される。

従って、アンド回路４２の出力０、すなわち−シフトレ
ジスタ１６のセット入力は、そのパルス幅が第５図０に
示すごとく、第５図■のパルス幅に比して狭められてい
る。

この出力＠’ｌＮｎ逓倍回路１５の出力（出力タロツク
ＣＬｏｕυとによってシフトレジスタ１６が駆動され、
単一モードの出力■、■および■を発生する。

つまり、第３図の■・、＠および［相］に示すような３
種のモードの出力■、■および■は生じ得ない。

なお、第４図中の遅延回路ＤＬ３は、読取りパルス■、
−■、■および■と読出しパルス■、■および■の位相
合わせのために用いられる。

以上説明したように本発明によれば、安価な方式のパル
ス幅・パルス周期回路が実用上支障のない形で実現され
る。

【図面の簡単な説明】

第１図は本発明のもとになる基本思想をハードウェアで
表現したブロック図、第２図は第１図に表わした基本思
想を通常の方法で具体化した場合をクロック系に関して
のみ示すブロック図、第３図は第２図における要部の波
形を示すタイムチャート、第４図は第１図に表わした基
本思想を具体化した最も好ましい１例をタロツク系に関
してのみ示すブロック図、第５図は第４図における要部
の波形を示すタイムチャートである。 図において、１１は入力端、１２は出力端、１３はバッ
ファメモリ、１４はＮｄ分周回路、１５はＮｎ逓倍回路
、１６はＮｎ分周回路、４１はインバータ回路、４２は
アンド回路、ＤＬｌおよびＤＬ２は遅延回路である。

Claims (1)

1. 【特許請求の範囲】 １ クロック繰り返し周波数をｆｌからｆ２Ｎｎ Ｘ
   ｆｌへ変換するパルス周期変換回路をＮｄ分周Ｎｄ 回路とＮｎ逓倍回路との組合わせ回路から構成し、さら
   に繰り返し周波数ｆ１／Ｎｄでパルス幅がＮｄ Ｉ Ｎπ×πなるパルスを形成するためのパルス幅変換回路
   を前記パルス周期変換回路にＮｎ分周回路を付加して構
   成し、該Ｎｎ分周回路はシフトレジスタをもって形成さ
   れ、該シフトレジスタは前記Ｎｎ逓倍回路の出力をタロ
   ツク入力とし且つ前記Ｎｄ分周回路の出力をセット入力
   として駆動されることを特徴とするパルス幅・パルス周
   期変換回路。 ２ Ｎｄ分周回路の出力のパルス幅より細いパルス幅
   をもってシフＩ・レジスタのセット入力となす特許請求
   の範囲第１項記載のパルス幅・パルス周期変換回路。 Ｂ Ｎｄ分周回路の出力に第１の遅延を付与した出力
   と該出力をレベル反転して第２の遅延を付与した出力と
   の論理積をもってシフトレジスタのセラＩ・入力となす
   特許請求の範囲第２項記載のパルス幅・パルス周期変換
   回路。 ４ Ｎｎ逓倍回路の出力に所定の遅延を付与してシフ
   トレジスタのクロック入力となす特許請求の範囲第１項
   記載のパルス幅・パルス周期変換回路。