JPH0435093B2 - - Google Patents
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- Publication number
- JPH0435093B2 JPH0435093B2 JP59163123A JP16312384A JPH0435093B2 JP H0435093 B2 JPH0435093 B2 JP H0435093B2 JP 59163123 A JP59163123 A JP 59163123A JP 16312384 A JP16312384 A JP 16312384A JP H0435093 B2 JPH0435093 B2 JP H0435093B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- output
- counter
- logic
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、PCM伝送等における受信部のフレ
ーム同期に関するものである。
ーム同期に関するものである。
従来例の構成とその問題点
複数の同期した並列データを時分割多重等によ
り直列信号に変換して伝送する場合、受信部にお
いてフレーム同期を確立するために直列信号に等
間隔で同期パルスを挿入している。同期パルスは
一般に構成が簡単なことから第１図に示すような
“１”と“０”の交番するフレーム同期パルスが
用いられており、受信部においては交番する
“１”と“０”のパターンが検出してフレーム同
期を確立するように動作する。
り直列信号に変換して伝送する場合、受信部にお
いてフレーム同期を確立するために直列信号に等
間隔で同期パルスを挿入している。同期パルスは
一般に構成が簡単なことから第１図に示すような
“１”と“０”の交番するフレーム同期パルスが
用いられており、受信部においては交番する
“１”と“０”のパターンが検出してフレーム同
期を確立するように動作する。
次に、１ワードを９ビツトに仮定したときのフ
レーム同期装置の従来例の構成を第２図に示し
て、動作の概略を第３図、第４図、第５図を用い
て説明する。基準パルス発生回路１０はカウンタ
１１と論理和素子１２よりなりクロツク信号を入
力してサンプリングパルスａとインヒビツトパル
スｂとロードパルスｃを発生する。分周器１３は
ロードパルスｃを分周してフレームパルスｄを出
力する。ラツチ８０はロードパルスｃの論理１の
期間に直列データｅをサンプリングしてロードパ
ルスの周期で直列データｅからフレームパルスｆ
を検出して保持する。排他的論理和素子４３はフ
レームパルスｄおよびｆを入力して両入力が一致
している時に論理１で一致パルスｇを、また両入
力が異なる時に論理１で不一致パルスをそれぞ
れ出力する。一致カウンタ５０は一致パルスｇを
入力してサンプリングパルスａによりカウントを
し設定値N1に達すると出力端Q3にパルスを発生
する。不一致カウンタ５１は不一致パルスを入
力してサンプリングパルスａによりカウントをし
設定値N2に達すると出力端Q2にパルスを発生す
る。設定値N1およびN2は通常N1＞N2に設定す
るが、本例ではN1＝８、N2＝４と仮定する。第
３図はフレーム同期が確立されている時のタイム
チヤートである。フレーム同期が確立されていな
い時は第４図に示すように一致パルスｇと不一致
パルスが交互に出力される。フレーム同期が確
立される直前の動作を時間軸上に拡大して第５図
に示すが、動作を簡明にするために直列データｅ
のデータビツトD1〜D8は論理０にしている。
レーム同期装置の従来例の構成を第２図に示し
て、動作の概略を第３図、第４図、第５図を用い
て説明する。基準パルス発生回路１０はカウンタ
１１と論理和素子１２よりなりクロツク信号を入
力してサンプリングパルスａとインヒビツトパル
スｂとロードパルスｃを発生する。分周器１３は
ロードパルスｃを分周してフレームパルスｄを出
力する。ラツチ８０はロードパルスｃの論理１の
期間に直列データｅをサンプリングしてロードパ
ルスの周期で直列データｅからフレームパルスｆ
を検出して保持する。排他的論理和素子４３はフ
レームパルスｄおよびｆを入力して両入力が一致
している時に論理１で一致パルスｇを、また両入
力が異なる時に論理１で不一致パルスをそれぞ
れ出力する。一致カウンタ５０は一致パルスｇを
入力してサンプリングパルスａによりカウントを
し設定値N1に達すると出力端Q3にパルスを発生
する。不一致カウンタ５１は不一致パルスを入
力してサンプリングパルスａによりカウントをし
設定値N2に達すると出力端Q2にパルスを発生す
る。設定値N1およびN2は通常N1＞N2に設定す
るが、本例ではN1＝８、N2＝４と仮定する。第
３図はフレーム同期が確立されている時のタイム
チヤートである。フレーム同期が確立されていな
い時は第４図に示すように一致パルスｇと不一致
パルスが交互に出力される。フレーム同期が確
立される直前の動作を時間軸上に拡大して第５図
に示すが、動作を簡明にするために直列データｅ
のデータビツトD1〜D8は論理０にしている。
いま、Ａ点において基準パルスｃと直列データ
ｅのフレームパルス位置が１ビツトずれている時
フレームパルスｆは論理０が連続するので一致パ
ルスｇおよび不一致パルスはフレームパルスｄ
の周期で論理１と０を繰り返す。一致カウンタ５
０および不一致カウンタ５１はそれぞれ論理１の
状態をサンプリングパルスａの立ち上りでカウン
トするが、一致カウンタの設定値N1＝８、不一
致カウンタの設定値N2＝４にしているので不一
致カウンタ５１の設定値N2＝４に達すると（Ｂ
点）ハンテイングパルスｈが発生して基準パルス
ｃを１ビツトシフトさせるように動作するので、
基準パルスｃと直列データｅの位相が一致するよ
うになり（Ｃ点）、フレームパルスｄとｆが一致
するので一致パルスｇは論理１の連続となり一致
カウンタ５０だけがカウントされ設定値N1＝８
に達するとフレーム同期が確立される（Ｄ点）。
ｅのフレームパルス位置が１ビツトずれている時
フレームパルスｆは論理０が連続するので一致パ
ルスｇおよび不一致パルスはフレームパルスｄ
の周期で論理１と０を繰り返す。一致カウンタ５
０および不一致カウンタ５１はそれぞれ論理１の
状態をサンプリングパルスａの立ち上りでカウン
トするが、一致カウンタの設定値N1＝８、不一
致カウンタの設定値N2＝４にしているので不一
致カウンタ５１の設定値N2＝４に達すると（Ｂ
点）ハンテイングパルスｈが発生して基準パルス
ｃを１ビツトシフトさせるように動作するので、
基準パルスｃと直列データｅの位相が一致するよ
うになり（Ｃ点）、フレームパルスｄとｆが一致
するので一致パルスｇは論理１の連続となり一致
カウンタ５０だけがカウントされ設定値N1＝８
に達するとフレーム同期が確立される（Ｄ点）。
次にフレーム同期確立に要する時間についての
べる。データ伝送速度Ｓ〔bit／sec〕、１ワードの
ビツト数Ｎ〔bit〕、一致カウンタの設定値N1、不
一致カウンタの設定値N2とするときフレーム同
期確立に要する最大時間Ｔ〔sec〕は、 Ｔ＝｛Ｎ・2N2・（Ｎ−１）＋N1｝／Ｓ となる。
べる。データ伝送速度Ｓ〔bit／sec〕、１ワードの
ビツト数Ｎ〔bit〕、一致カウンタの設定値N1、不
一致カウンタの設定値N2とするときフレーム同
期確立に要する最大時間Ｔ〔sec〕は、 Ｔ＝｛Ｎ・2N2・（Ｎ−１）＋N1｝／Ｓ となる。
映像信号をPCM化して伝送する場合、１ワー
ドの周期を映像信号の搬送波信号の３倍にとり、
１ワードのビツト数Ｎ＝９とすると伝送速度Ｓは Ｓ＝３・3.579545・Ｎ・106 ＝96.647715〔Mbit／sec〕 となる。一致カウンタの設定値N1＝８，不一致
カウンタの設定値N2＝４とするとフレーム同期
確立に要する最大時間Ｔは、 Ｔ≒6.04〔μsec〕 である。映像信号の水平同期信号HDの周期は約
63.4〔μsec〕であり、同期信号期間（SYNC）は
全体の約1/10であるのでほぼ一致する。同期信号
期間（SYNC）にフレーム同期化の動作が行なわ
れた場合には同期信号期間（SYNC）が正常に再
生されないことが起り得るために、モニタ受像機
に映出したとき映像信号期間は正常に再生されて
いるにもかかわらず、そのラインの画像が欠損す
ることがある。
ドの周期を映像信号の搬送波信号の３倍にとり、
１ワードのビツト数Ｎ＝９とすると伝送速度Ｓは Ｓ＝３・3.579545・Ｎ・106 ＝96.647715〔Mbit／sec〕 となる。一致カウンタの設定値N1＝８，不一致
カウンタの設定値N2＝４とするとフレーム同期
確立に要する最大時間Ｔは、 Ｔ≒6.04〔μsec〕 である。映像信号の水平同期信号HDの周期は約
63.4〔μsec〕であり、同期信号期間（SYNC）は
全体の約1/10であるのでほぼ一致する。同期信号
期間（SYNC）にフレーム同期化の動作が行なわ
れた場合には同期信号期間（SYNC）が正常に再
生されないことが起り得るために、モニタ受像機
に映出したとき映像信号期間は正常に再生されて
いるにもかかわらず、そのラインの画像が欠損す
ることがある。
このような問題を解決するためには１ワードの
周期を４倍、５倍……とすることにより容易に実
現できるが、伝送速度が高速になりコストアツプ
の要因になる。
周期を４倍、５倍……とすることにより容易に実
現できるが、伝送速度が高速になりコストアツプ
の要因になる。
発明の目的
本発明は上記欠点に鑑み、同期不一致状態から
同期一致状態に移るまでの時間、すなわち同期引
込み時間を大幅に短縮して伝送の効率化を図るこ
とを目的とする。
同期一致状態に移るまでの時間、すなわち同期引
込み時間を大幅に短縮して伝送の効率化を図るこ
とを目的とする。
発明の構成
本発明はＮビツト毎に１と０の交番するフレー
ムパルスをもつ直列データにフレーム同期化を図
る方式で、直列データを（Ｎ＋１）ビツトシフト
させ、１番目と（Ｎ＋１）番目の出力を排他的論
理和することにより実時間上でフレームパレスの
検出を行なうことにより同期引込み時間の短縮を
図るようにする。
ムパルスをもつ直列データにフレーム同期化を図
る方式で、直列データを（Ｎ＋１）ビツトシフト
させ、１番目と（Ｎ＋１）番目の出力を排他的論
理和することにより実時間上でフレームパレスの
検出を行なうことにより同期引込み時間の短縮を
図るようにする。
実施例の説明
以下本発明の実施例について説明する。第６図
は一実施例を示すものであるが、基準パルス発生
回路１０は第７図に示すようにクロツク信号をＮ
分周して基準パルスｃを発生する。第１のシフト
レジスタ２０は直列データｅを入力してクロツク
信号の周期で（Ｎ＋１）ビツトシフトする。排他
的論理和素子３０は第１のシフトレジスタ２０の
１番目と（Ｎ＋１）番目の出力が論理１と０また
は論理０と１の時に一致パルスｉを、両出力が同
論理のとき不一致パルスｊを発生する。第１の論
理積素子４０は基準パルスｃが論理１の期間にお
いて一致パルスｉが論理１であれば同期一致パル
スｋを出力して一致カウンタ５０をカウントアツ
プさせる。また、第２の論理積素子４１は基準パ
ルスｃが論理１の期間において不一致パルスｊが
論理１であれば同期不一致パルスｌを出力して不
一致カウンタ５１をカウントアツプさせる。一致
カウンタ５０が設定値N1に達すると出力端Q3に
パルスを発生してフリツプ・フロツプ６２をリセ
ツトすると同時に第２の論理和素子５２を介して
一致カウンタ５０および不一致カウンタ５１を初
期値０にする。また、不一致カウンタ５１が設定
値N2に達すると出力端Q2にパルスを発生してフ
リツプ・フロツプ６２をセツトすると同時に第２
の論理和素子５２を介して一致カウンタ５０およ
び不一致カウンタ５１を初期値０にする。フリツ
プ・フロツプ６２がセツトされて出力端Ｑが論理
０から論理１に変化すると、第２のシフトレジス
タ７１の出力端Q0と1はクロツクの周期でシフ
トされて第３の論理積素子７２の出力にハンテイ
ングパルスｈが発生する。ハンテイングパルスｈ
は基準パルスａを１ビツトシフトさせると同時に
フリツプ・フロツプ６２をリセツトする。これら
の動作を繰り返しながら同期一致パルスｋを８回
検出するとフレーム同期が確立されたことにな
る。
は一実施例を示すものであるが、基準パルス発生
回路１０は第７図に示すようにクロツク信号をＮ
分周して基準パルスｃを発生する。第１のシフト
レジスタ２０は直列データｅを入力してクロツク
信号の周期で（Ｎ＋１）ビツトシフトする。排他
的論理和素子３０は第１のシフトレジスタ２０の
１番目と（Ｎ＋１）番目の出力が論理１と０また
は論理０と１の時に一致パルスｉを、両出力が同
論理のとき不一致パルスｊを発生する。第１の論
理積素子４０は基準パルスｃが論理１の期間にお
いて一致パルスｉが論理１であれば同期一致パル
スｋを出力して一致カウンタ５０をカウントアツ
プさせる。また、第２の論理積素子４１は基準パ
ルスｃが論理１の期間において不一致パルスｊが
論理１であれば同期不一致パルスｌを出力して不
一致カウンタ５１をカウントアツプさせる。一致
カウンタ５０が設定値N1に達すると出力端Q3に
パルスを発生してフリツプ・フロツプ６２をリセ
ツトすると同時に第２の論理和素子５２を介して
一致カウンタ５０および不一致カウンタ５１を初
期値０にする。また、不一致カウンタ５１が設定
値N2に達すると出力端Q2にパルスを発生してフ
リツプ・フロツプ６２をセツトすると同時に第２
の論理和素子５２を介して一致カウンタ５０およ
び不一致カウンタ５１を初期値０にする。フリツ
プ・フロツプ６２がセツトされて出力端Ｑが論理
０から論理１に変化すると、第２のシフトレジス
タ７１の出力端Q0と1はクロツクの周期でシフ
トされて第３の論理積素子７２の出力にハンテイ
ングパルスｈが発生する。ハンテイングパルスｈ
は基準パルスａを１ビツトシフトさせると同時に
フリツプ・フロツプ６２をリセツトする。これら
の動作を繰り返しながら同期一致パルスｋを８回
検出するとフレーム同期が確立されたことにな
る。
フレーム同期が確立される直前の動作を第８図
に示すが、動作を簡明にするために直列データｅ
のデータビツトD1〜D8は論理０にしている。
に示すが、動作を簡明にするために直列データｅ
のデータビツトD1〜D8は論理０にしている。
いま、基準パルスｃと直列データｅのフレーム
ビツトが１ビツトずれている時、基準パルスｃと
一致パルスｉの位相が一致しないので同期不一致
パルスｌが発生する。この動作を時間軸上に拡大
すると第９図のようになる。基準パルスｃと一致
パルスｉの位相が一致しない期間は同期不一致パ
ルスｌが発生され、不一致カウンタ５１が設定値
N2＝４に達するとハンテイングパルスｈにより
基準パルスｃを１ビツトシフトさせる。基準パル
スｃと一致パルスｉの位相が一致すると同期一致
パルスｋが発生され、一致カウンタ５０が設定値
N1＝８に達するとフレーム同期が確立されるこ
とがわかる。
ビツトが１ビツトずれている時、基準パルスｃと
一致パルスｉの位相が一致しないので同期不一致
パルスｌが発生する。この動作を時間軸上に拡大
すると第９図のようになる。基準パルスｃと一致
パルスｉの位相が一致しない期間は同期不一致パ
ルスｌが発生され、不一致カウンタ５１が設定値
N2＝４に達するとハンテイングパルスｈにより
基準パルスｃを１ビツトシフトさせる。基準パル
スｃと一致パルスｉの位相が一致すると同期一致
パルスｋが発生され、一致カウンタ５０が設定値
N1＝８に達するとフレーム同期が確立されるこ
とがわかる。
発明の効果
本発明によれば直列データｅの１と０の交番す
るフレームビツトの検出を実時間で連続して検出
するとが可能であり、データ伝送速度Ｓ〔bit／
sec〕、１ワードのビツト数Ｎ〔bit〕、一致カウン
タの設定値N1、不一致カウンタの設定値N2とす
るときフレーム同期確立に要する最大時間Ｔ
〔sec〕は、 Ｔ＝｛Ｎ・N2・（Ｎ−１）＋N1／Ｓ となる。
るフレームビツトの検出を実時間で連続して検出
するとが可能であり、データ伝送速度Ｓ〔bit／
sec〕、１ワードのビツト数Ｎ〔bit〕、一致カウン
タの設定値N1、不一致カウンタの設定値N2とす
るときフレーム同期確立に要する最大時間Ｔ
〔sec〕は、 Ｔ＝｛Ｎ・N2・（Ｎ−１）＋N1／Ｓ となる。
伝送速度Ｓ＝96.647715〔Mbit／sec〕、１ワード
のビツト数Ｎ＝９、一致カウンタの設定値N1＝
８、不一致カウンタの設定値N2＝４とするとフ
レーム同期に要する最大時間Ｔは Ｔ≒3.06〔μsec〕 となり、従来のフレーム同期方式に比較すると約
１／２に短縮することが可能となり、映像信号の
PCM伝送においても水平同期信号HDの同期信号
期間（SYNC）にフレーム同期化の動作が行なわ
れた場合でも同期信号期間（SYNC）の約1/2が
確保できるために、そのラインの画像を正常にモ
ニタ受像機に映出することができる。
のビツト数Ｎ＝９、一致カウンタの設定値N1＝
８、不一致カウンタの設定値N2＝４とするとフ
レーム同期に要する最大時間Ｔは Ｔ≒3.06〔μsec〕 となり、従来のフレーム同期方式に比較すると約
１／２に短縮することが可能となり、映像信号の
PCM伝送においても水平同期信号HDの同期信号
期間（SYNC）にフレーム同期化の動作が行なわ
れた場合でも同期信号期間（SYNC）の約1/2が
確保できるために、そのラインの画像を正常にモ
ニタ受像機に映出することができる。
また、回路構成も従来に比べて簡素化できるの
でコストダウンも実現できる。
でコストダウンも実現できる。
第１図は直列データの形態を示す図、第２図は
従来のフレーム同期方式の構成を示すブロツク
図、第３図、第４図、第５図は第２図における各
部の動作を示すタイムチヤート、第６図は本発明
の一実施例のフレーム同期方式を示すブロツク
図、第７図、第８図、第９図は第６図における各
部の動作を示すタイムチヤートである。 １０……基準パルス発生回路、７０……ハンテ
イングパルス発生回路、１１，５０，５１……カ
ウンタ、２０，７１……シフトレジスタ、６２…
…フリツプ・フロツプ、９０……ラツチ素子、３
０……排他的論理和素子、４０，４１，７２……
論理積素子、１２，５２，６０……論理和素子、
６１……否定素子。
従来のフレーム同期方式の構成を示すブロツク
図、第３図、第４図、第５図は第２図における各
部の動作を示すタイムチヤート、第６図は本発明
の一実施例のフレーム同期方式を示すブロツク
図、第７図、第８図、第９図は第６図における各
部の動作を示すタイムチヤートである。 １０……基準パルス発生回路、７０……ハンテ
イングパルス発生回路、１１，５０，５１……カ
ウンタ、２０，７１……シフトレジスタ、６２…
…フリツプ・フロツプ、９０……ラツチ素子、３
０……排他的論理和素子、４０，４１，７２……
論理積素子、１２，５２，６０……論理和素子、
６１……否定素子。
Claims (1)
- １ Ｎビツト毎に１と０の交番するフレームパル
スを有する直列データと前記直列データに位相同
期したクロツク信号を入力とし、クロツク信号を
Ｎ分周して基準パルスを発生するカウンタと第１
の論理和素子よりなる基準パルス発生回路と、直
列データとクロツク信号を入力して直列データを
クロツク信号の周期で（Ｎ＋１）ビツトシフトさ
せる第１のシフトレジスタと、第１のシフトレジ
スタの１番目と（Ｎ＋１）番目の出力が接続され
両出力が１と０または０と１の時にのみ交番パル
スを出力する排他的論理和素子と、基準パルスと
交番パルスを入力して両パルスが論理１のときに
同期一致パルスを出力する第１の論理積素子と、
交番パルスの否定出力と基準パルスを入力して両
パルスが論理１のときに同期不一致パルスを出力
する第２の論理積素子と、同期一致パルスを入力
してカウントしその内容がN1に達すると出力端
にパルスを出力する一致カウンタと、同期不一致
パルスを入力してカウントしその内容がN2に達
すると出力端にパルスを出力する不一致カウンタ
と、一致カウンタと不一致カウンタの出力パルス
を入力していずれかのカウンタが設定値（N1ま
たはN2）に達すると両カウンタをリセツトする
パルスを出力する第２の論理和素子と、不一致カ
ウンタの出力パルスを反転してセツトパルスとす
る否定素子と、一致カウンタの出力パルスを反転
してリセツトパルスとする論理和否定素子と、セ
ツトパルスにより出力を論理１に保持しておきリ
セツトパルスにより出力を論理０にするフリツ
プ・フロツプと、フリツプ・フロツプ出力を入力
してその出力が論理０から論理１に変化したとき
クロツク信号のタイミングでシフトさせ１番目出
力と２番目の反転出力を第３の論理積素子に接続
してハンテイングパルスを発生して基準パルス発
生回路の第１の論理和素子と第３の論理和素子に
接続される第２のシフトレジスタと第３の論理積
素子よりなるハンテイングパルス発生回路と、基
準パルスとクロツクパルスにより第１のシフトレ
ジスタの２番目から（Ｎ＋１）番目の出力信号を
並列データに変換するラツチ素子により構成され
ることを特徴とするフレーム同期方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16312384A JPS6141244A (ja) | 1984-08-02 | 1984-08-02 | フレ−ム同期方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16312384A JPS6141244A (ja) | 1984-08-02 | 1984-08-02 | フレ−ム同期方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6141244A JPS6141244A (ja) | 1986-02-27 |
| JPH0435093B2 true JPH0435093B2 (ja) | 1992-06-10 |
Family
ID=15767616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16312384A Granted JPS6141244A (ja) | 1984-08-02 | 1984-08-02 | フレ−ム同期方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6141244A (ja) |
-
1984
- 1984-08-02 JP JP16312384A patent/JPS6141244A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6141244A (ja) | 1986-02-27 |
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