JPS6224736A - スタツフ同期回路 - Google Patents
スタツフ同期回路Info
- Publication number
- JPS6224736A JPS6224736A JP60164701A JP16470185A JPS6224736A JP S6224736 A JPS6224736 A JP S6224736A JP 60164701 A JP60164701 A JP 60164701A JP 16470185 A JP16470185 A JP 16470185A JP S6224736 A JPS6224736 A JP S6224736A
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- JP
- Japan
- Prior art keywords
- pulse
- counter
- counting
- stuff
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は非同期信号を同期化するスタッフ同期に関する
ものである。
ものである。
従来の技術
従来のスタッフ同期回路について、第２図〜第４図を用
いて説明する。
いて説明する。
いま、低次群ＰＧＭの速度＋ｆ＋とじ、これ’ｔｆ＋よ
りやや高い情報速度ｆ２に同期化することを考える。第
３図に示すように、ｆ、とｆ２は次第に位置がずれてく
るので、そこに余剰パルス（５ｔｕｆｆ ｐｕｌｓｅ
）を挿入する。
りやや高い情報速度ｆ２に同期化することを考える。第
３図に示すように、ｆ、とｆ２は次第に位置がずれてく
るので、そこに余剰パルス（５ｔｕｆｆ ｐｕｌｓｅ
）を挿入する。
挿入頻度を調整することにより、互いに非同期のｆｌが
ｆ２に同期化される。このスタッフ・パルスの存在を受
信側に知らせてやれば、多重化分離の際、除去すること
ができ、受信端で再び元のｆ、のＰＣＭ信号を再生でき
る。（例えば、ＰＣＭ通信の技術；廣済堂産報出版、電
子科学シリーズ６９；Ｐ１１９） 第２図にスタッフ同期回路を示す。伝送速度ｆ。
ｆ２に同期化される。このスタッフ・パルスの存在を受
信側に知らせてやれば、多重化分離の際、除去すること
ができ、受信端で再び元のｆ、のＰＣＭ信号を再生でき
る。（例えば、ＰＣＭ通信の技術；廣済堂産報出版、電
子科学シリーズ６９；Ｐ１１９） 第２図にスタッフ同期回路を示す。伝送速度ｆ。
の低次群信号はエラスティック・メモリ１１に書き込ま
れ、高次群側はｆ２で読み出され、メモリの書込み、読
出しはＮステップおよび（Ｎ＋１ ）ステップのカウン
タ１２，１３で制御され、位相比較器１４で相互の位相
が比較される。ここで、１ビット近い位相差が生じると
、クロックｆ２が１ビット抜きとられ、結果的にはスタ
ッフ・パルスが１個挿入されたことになる。スタッフを
行なったという情報は、スタッフ情報変換器１６で符号
化され、論理素子１６を介し受信側へ送られ、スタッフ
された信号は多重化器１７で多重化されて送信される。
れ、高次群側はｆ２で読み出され、メモリの書込み、読
出しはＮステップおよび（Ｎ＋１ ）ステップのカウン
タ１２，１３で制御され、位相比較器１４で相互の位相
が比較される。ここで、１ビット近い位相差が生じると
、クロックｆ２が１ビット抜きとられ、結果的にはスタ
ッフ・パルスが１個挿入されたことになる。スタッフを
行なったという情報は、スタッフ情報変換器１６で符号
化され、論理素子１６を介し受信側へ送られ、スタッフ
された信号は多重化器１７で多重化されて送信される。
一方、受信側では、多重化分離器１８で多重化分離後、
エラスティック・メモリ１９に書き込まれ、その書込み
読出しは２つのカウンタ２０，２１で制御される。書込
みカウンタは、スタッフ情報を受けたたびごとに停止す
るよう制御を受けるので、ちょうどスタッフ・パルスが
到来しても、エラスティック・ストアには書き込まれず
、スタッフ・パルスが除去できる。電圧制御発振器（Ｖ
ＣＯ）２２は送信側のクロック・レートへヲ再生する。
エラスティック・メモリ１９に書き込まれ、その書込み
読出しは２つのカウンタ２０，２１で制御される。書込
みカウンタは、スタッフ情報を受けたたびごとに停止す
るよう制御を受けるので、ちょうどスタッフ・パルスが
到来しても、エラスティック・ストアには書き込まれず
、スタッフ・パルスが除去できる。電圧制御発振器（Ｖ
ＣＯ）２２は送信側のクロック・レートへヲ再生する。
また周波数ｆ、とｆ２の間には
Ｎｆｌくｆ２く（Ｎ＋１）ｆ、 ・・・・・・・・
・（１）の関係がある。
・（１）の関係がある。
しかし、この回路ではｆ、の周波数で動作するカウンタ
と周波数ｆ２で動作するカウンタの２つが必要で、Ｎが
大きい時、回路規模が大きくなるという欠点がある。
と周波数ｆ２で動作するカウンタの２つが必要で、Ｎが
大きい時、回路規模が大きくなるという欠点がある。
また、第４図に示した様に、クロック周波数ｆ１の信号
ｂ６６クロツク波数ｆ２に周期化して、別の信号（ム、
Ｂ、Ｃ，Ｄ）と多重する場合の様に、ｆ、とｆ２の差が
大きく、フレーム周期すなわち、第２図の回路では’
／ｆ２、第４図では１２／ｆ２の間に位相差が３６００
以上変化する場合、すなわち上記（１）式が成立しない
場合には、位相比較が出来ず従来の回路は使用出来なか
った。第４図ｇはクロックｆ、とｆ２の位相差を表わし
ており、フレーム周期、即ちＡビットから次のＡビット
マでの間に３６０°×４以上変化している。この様に位
相差が大きく変化する場合には、位相比較が行なえず従
来は信号すをクロック周波数ｆ２×−のタイミングでス
タッフ同期した後、速度変換を行なって信号（ＡＢＣＤ
）と（１〜８）とを多重していた。
ｂ６６クロツク波数ｆ２に周期化して、別の信号（ム、
Ｂ、Ｃ，Ｄ）と多重する場合の様に、ｆ、とｆ２の差が
大きく、フレーム周期すなわち、第２図の回路では’
／ｆ２、第４図では１２／ｆ２の間に位相差が３６００
以上変化する場合、すなわち上記（１）式が成立しない
場合には、位相比較が出来ず従来の回路は使用出来なか
った。第４図ｇはクロックｆ、とｆ２の位相差を表わし
ており、フレーム周期、即ちＡビットから次のＡビット
マでの間に３６０°×４以上変化している。この様に位
相差が大きく変化する場合には、位相比較が行なえず従
来は信号すをクロック周波数ｆ２×−のタイミングでス
タッフ同期した後、速度変換を行なって信号（ＡＢＣＤ
）と（１〜８）とを多重していた。
この様な方法では、エラスティック・メモリが２つ必要
になる等、回路規模が非常に大きくなる欠点があった。
になる等、回路規模が非常に大きくなる欠点があった。
発明が解決しようとする問題点
この様に従来のスタッフ同期回路は、Ｎカラン。
りと（Ｎ＋１ ’）カウンタの２個が必要であり、Ｎが
大きい時には回路が犬きくなる欠点があり、又、クロッ
クの周波数差が大きいときには使用出来ないという欠点
があった。
大きい時には回路が犬きくなる欠点があり、又、クロッ
クの周波数差が大きいときには使用出来ないという欠点
があった。
問題点を解決するための手段
本発明は上記問題点を解決するため、基準クロックｆ２
＋ｗ回カラントし、この間（Ｎ／ｆ２）、基準クロック
と入力クロックｆ、との位相差が３６Ｑ０をこえる数を
検出し、この数がｍの時にはスタッフを挿入せず、ｍ＋
１の時にはスタッフを挿入することによシ、スタッフ同
期をとる構成となっている。
＋ｗ回カラントし、この間（Ｎ／ｆ２）、基準クロック
と入力クロックｆ、との位相差が３６Ｑ０をこえる数を
検出し、この数がｍの時にはスタッフを挿入せず、ｍ＋
１の時にはスタッフを挿入することによシ、スタッフ同
期をとる構成となっている。
作用
本発明は上記した構成によシ、簡単な回路で、クロック
周波数差の大きな場合でも使用することが出来る。
周波数差の大きな場合でも使用することが出来る。
実施例
第１図は本発明によるスタッフ同期回路の一実施例を示
す。
す。
第１図において、１〜４はＤラッチ、５，６は論理積演
算を行う論理素子、７は論理和演算を行う論理素子、８
はカウンタ、９は基準クロックｆ２をカウントするＮカ
ウンタで、Ｄラッチ１，２は、基葦クロックｆ２と入力
クロッチｆ、との位相差を検出する位相検出器の機能を
はだし、カウンタ８はＮ／ｆ２の期間にこの位相差が３
６０°をこえる時に発生するパルスをカウントする。い
ま、第４図に示すような速度ｆ１の入力クロックｅをＤ
ラッテ１を介して速度ｆ２のクロックｄでラッチし、位
相比較を行なう。ここで第４図ｆの波形の様にｆ、 、
ｆ２の周波数差のビートが発生する。Ｄラッテ２を用
いて１クロツクずらして反転した信号と論理素子５で論
理積をとった出力は第４図ｇの様に、クロックの位相差
が３６００をこえる時に１つのパルスを発生する。この
パルスの数をフレーム間隔（第４図りの０パルスの間隔
）おきにカウンタ８で数える。しかし、０パルスでクリ
アするタイミングと第４図ｇのカウントパルスとが重な
った時には、パルス数を１つ少なくカウントするのでこ
の時にはＤラッチ３で、パルスを１タイムスロツトシフ
トさせ、この１タイムスロツトシフトさせたパルスとカ
ウントパルス第４図ｇとの論理和を論理素子７でとり、
第４図ｉのパルスとすることにより、正確に周波数差を
カウントすることが出来る。周波数差が５になるとカウ
ンタ８の出力は第４図ｊのようにハイレベルとなり、次
のフレーム周期でスタッフを挿入する。
算を行う論理素子、７は論理和演算を行う論理素子、８
はカウンタ、９は基準クロックｆ２をカウントするＮカ
ウンタで、Ｄラッチ１，２は、基葦クロックｆ２と入力
クロッチｆ、との位相差を検出する位相検出器の機能を
はだし、カウンタ８はＮ／ｆ２の期間にこの位相差が３
６０°をこえる時に発生するパルスをカウントする。い
ま、第４図に示すような速度ｆ１の入力クロックｅをＤ
ラッテ１を介して速度ｆ２のクロックｄでラッチし、位
相比較を行なう。ここで第４図ｆの波形の様にｆ、 、
ｆ２の周波数差のビートが発生する。Ｄラッテ２を用
いて１クロツクずらして反転した信号と論理素子５で論
理積をとった出力は第４図ｇの様に、クロックの位相差
が３６００をこえる時に１つのパルスを発生する。この
パルスの数をフレーム間隔（第４図りの０パルスの間隔
）おきにカウンタ８で数える。しかし、０パルスでクリ
アするタイミングと第４図ｇのカウントパルスとが重な
った時には、パルス数を１つ少なくカウントするのでこ
の時にはＤラッチ３で、パルスを１タイムスロツトシフ
トさせ、この１タイムスロツトシフトさせたパルスとカ
ウントパルス第４図ｇとの論理和を論理素子７でとり、
第４図ｉのパルスとすることにより、正確に周波数差を
カウントすることが出来る。周波数差が５になるとカウ
ンタ８の出力は第４図ｊのようにハイレベルとなり、次
のフレーム周期でスタッフを挿入する。
発明の効果
以上述べてきたように、本発明によれば、フレーム周期
Ｎｉカウントするカウンタと、周波数差をカウントする
カウンタとで構成されるため、回路規模が小さく出来る
だけでなく、フレーム周期の間で位相差が３６０”ｉ）
越える場合のスタッフ同期も行なうことが出来る。
Ｎｉカウントするカウンタと、周波数差をカウントする
カウンタとで構成されるため、回路規模が小さく出来る
だけでなく、フレーム周期の間で位相差が３６０”ｉ）
越える場合のスタッフ同期も行なうことが出来る。
第１図は本発明の一実施例におけるスタッフ同期回路の
構成を示すブロック図、第２図は従来のスタッフ同期回
路の構成を示すブロック図、第３図、第４図は動作を説
明するだめの波形図である。 １〜４・・・・・・Ｄラッチ、６〜７・川・・論理素子
、８・・・・・・カウンタ、９・・・・・・Ｎカウンタ
。
構成を示すブロック図、第２図は従来のスタッフ同期回
路の構成を示すブロック図、第３図、第４図は動作を説
明するだめの波形図である。 １〜４・・・・・・Ｄラッチ、６〜７・川・・論理素子
、８・・・・・・カウンタ、９・・・・・・Ｎカウンタ
。
Claims (1)
- 基準クロックｆ＿２をカウントするＮカウンタと、前記
基準クロックｆ＿２と入力クロックｆ＿１との位相差を
検出する位相検出器と、Ｎ／ｆ＿２の間に前記位相検出
器で検出した位相差が３６０°をこえる数を数える第２
のカウンタとを具備し、前記第２のカウンタのカウント
数がｍ（ｍは整数）の時にはスタッフを挿入せず、カウ
ント数がｍ＋１になった時にはスタッフを挿入すること
を特徴とするスタッフ同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164701A JPH0681117B2 (ja) | 1985-07-25 | 1985-07-25 | スタツフ同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164701A JPH0681117B2 (ja) | 1985-07-25 | 1985-07-25 | スタツフ同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6224736A true JPS6224736A (ja) | 1987-02-02 |
| JPH0681117B2 JPH0681117B2 (ja) | 1994-10-12 |
Family
ID=15798228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164701A Expired - Lifetime JPH0681117B2 (ja) | 1985-07-25 | 1985-07-25 | スタツフ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681117B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258725A (en) * | 1990-10-04 | 1993-11-02 | Kabushiki Kaisha Toshiba | Phase lock loop with compensation for voltage or temperature changes in a phase comparator |
| JP2014039142A (ja) * | 2012-08-15 | 2014-02-27 | Nec Network & Sensor Systems Ltd | スタッフ同期制御回路及びスタッフ同期制御方法 |
| JP2016127465A (ja) * | 2015-01-06 | 2016-07-11 | 日本電気株式会社 | Ｔｓデータ読出し装置及びｔｓデータ読出し方法 |
-
1985
- 1985-07-25 JP JP60164701A patent/JPH0681117B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258725A (en) * | 1990-10-04 | 1993-11-02 | Kabushiki Kaisha Toshiba | Phase lock loop with compensation for voltage or temperature changes in a phase comparator |
| JP2014039142A (ja) * | 2012-08-15 | 2014-02-27 | Nec Network & Sensor Systems Ltd | スタッフ同期制御回路及びスタッフ同期制御方法 |
| JP2016127465A (ja) * | 2015-01-06 | 2016-07-11 | 日本電気株式会社 | Ｔｓデータ読出し装置及びｔｓデータ読出し方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681117B2 (ja) | 1994-10-12 |
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