JP2616583B2 - データ伝送装置 - Google Patents
データ伝送装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、データ伝送装置に関
し、特にカスケード接続されてディジタルデータ伝送を
行うデータ伝送装置に関するものである。
し、特にカスケード接続されてディジタルデータ伝送を
行うデータ伝送装置に関するものである。
【０００２】
【従来の技術】ディジタルデータ伝送に於いては、或る
データ伝送装置が送り出したデータを他のデータ伝送装
置が正しく受け取るためにはデータのビット同期が必要
である。
データ伝送装置が送り出したデータを他のデータ伝送装
置が正しく受け取るためにはデータのビット同期が必要
である。
【０００３】特殊な場合を除いて、データ伝送装置は、
共通の基準クロック信号発生装置による基準クロック信
号でなくて、各データ伝送装置が個別に有する基準クロ
ック信号発生装置による単一の基準クロック信号に同期
してデータ出力を行うようになっており、この場合は、
データの送信側と受信側とで基準クロック周波数に違い
よる周波数偏差が生じる。この周波数偏差の発生は、各
データ伝送装置が固有の基準クロック信号発生装置によ
る基準クロック信号を使用している限り、その各データ
伝送装置の基準クロック信号発生装置が有している公差
により実際上、避けられない。特にカスケード接続され
たデータ伝送装置により比較的大量のデータ伝送を行う
場合、この周波数偏差は各データ伝送装置に問題にな
る。
共通の基準クロック信号発生装置による基準クロック信
号でなくて、各データ伝送装置が個別に有する基準クロ
ック信号発生装置による単一の基準クロック信号に同期
してデータ出力を行うようになっており、この場合は、
データの送信側と受信側とで基準クロック周波数に違い
よる周波数偏差が生じる。この周波数偏差の発生は、各
データ伝送装置が固有の基準クロック信号発生装置によ
る基準クロック信号を使用している限り、その各データ
伝送装置の基準クロック信号発生装置が有している公差
により実際上、避けられない。特にカスケード接続され
たデータ伝送装置により比較的大量のデータ伝送を行う
場合、この周波数偏差は各データ伝送装置に問題にな
る。
【０００４】このため従来は、各データ伝送装置にＰＬ
Ｌ（Phase Lock Loop)回路を設け、これにより受信デー
タを自分の基準クロック信号に同期させて取り込むこと
や、ＦＩＦＯ（First in First Out) メモリを設けてデ
ータのバッファ記憶を行って、各データ伝送装置間の周
波数偏差を吸収することが行われている。
Ｌ（Phase Lock Loop)回路を設け、これにより受信デー
タを自分の基準クロック信号に同期させて取り込むこと
や、ＦＩＦＯ（First in First Out) メモリを設けてデ
ータのバッファ記憶を行って、各データ伝送装置間の周
波数偏差を吸収することが行われている。
【０００５】
【発明が解決しようとする課題】しかし、上述の如きの
方式では、回路構成が複雑で、大規模化する欠点があ
り、またデータ伝送の遅延が大きくなり、このデータ伝
送の遅延は各データ伝送装置にて発生し、カスケード接
続された多数のデータ伝送装置によるデータ伝送に於い
て、特に問題になる。
方式では、回路構成が複雑で、大規模化する欠点があ
り、またデータ伝送の遅延が大きくなり、このデータ伝
送の遅延は各データ伝送装置にて発生し、カスケード接
続された多数のデータ伝送装置によるデータ伝送に於い
て、特に問題になる。
【０００６】本発明は、従来のデータ伝送装置に於ける
上述の如き問題点に着目してなされたものであり、回路
構成を複雑化、大規模化することなく、しかもデータ伝
送の遅延をあまり大きくすることなく、周波数偏差を吸
収して多段にデータ伝送を行うデータ伝送装置を提供す
ることを目的としている。
上述の如き問題点に着目してなされたものであり、回路
構成を複雑化、大規模化することなく、しかもデータ伝
送の遅延をあまり大きくすることなく、周波数偏差を吸
収して多段にデータ伝送を行うデータ伝送装置を提供す
ることを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、入力データを取り込み、これをラッチするデータ蓄
積部と、前記入力データが無くなり所定時間後にクリア
信号を出力する無信号状態検出部と、前記入力データの
矩形波のエッジを検出すると、エッジ検出信号を出力す
るエッジ検出部と、前記データ蓄積部がラッチした前記
入力データの最後ビットを出力した後、前記無信号状態
検出部からのクリア信号と、前記エッジ検出部からのエ
ッジ検出信号とに基づき、次の入力データのデータ取り
込みタイミング信号を上記データ蓄積部に出力するデー
タ取り込みタイミング信号発生部と、前記データ蓄積部
に対する入力データの取り込みに対して所定時間遅延し
た信号を出力する出力遅延部と、前記出力遅延部が出力
する信号に同期した基準クロック信号を発生する基準ク
ロック信号発生部と、前記基準クロック信号発生部が発
生する基準クロック信号に同期して前記データ蓄積部の
入力データを出力する基準クロック同期部とを有してい
ることを特徴とする。
に、入力データを取り込み、これをラッチするデータ蓄
積部と、前記入力データが無くなり所定時間後にクリア
信号を出力する無信号状態検出部と、前記入力データの
矩形波のエッジを検出すると、エッジ検出信号を出力す
るエッジ検出部と、前記データ蓄積部がラッチした前記
入力データの最後ビットを出力した後、前記無信号状態
検出部からのクリア信号と、前記エッジ検出部からのエ
ッジ検出信号とに基づき、次の入力データのデータ取り
込みタイミング信号を上記データ蓄積部に出力するデー
タ取り込みタイミング信号発生部と、前記データ蓄積部
に対する入力データの取り込みに対して所定時間遅延し
た信号を出力する出力遅延部と、前記出力遅延部が出力
する信号に同期した基準クロック信号を発生する基準ク
ロック信号発生部と、前記基準クロック信号発生部が発
生する基準クロック信号に同期して前記データ蓄積部の
入力データを出力する基準クロック同期部とを有してい
ることを特徴とする。
【０００８】
【作用】上述の如き構成によれば、入力データがデータ
蓄積部に一時的に取り込まれ、この取り込み開始時より
所定時間が経過した後に、このデータが自分の基準クロ
ック信号に同期して出力され、この間に送信元のデータ
伝送装置とデータ受信のデータ送信装置との間の周波数
偏差が吸収される。
蓄積部に一時的に取り込まれ、この取り込み開始時より
所定時間が経過した後に、このデータが自分の基準クロ
ック信号に同期して出力され、この間に送信元のデータ
伝送装置とデータ受信のデータ送信装置との間の周波数
偏差が吸収される。
【０００９】
【実施例】以下に添付の図を参照して本発明を実施例に
ついて詳細に説明する。
ついて詳細に説明する。
【００１０】図１は本発明によるデータ送信装置の一実
施例を示している。データ送信装置は、入力データのノ
イズ除去を行うノイズ除去回路１と、無信号状態を検出
して装置の内部回路をクリアする無信号状態検出部とし
ての無信号状態検出回路３と、ノイズ除去後の入力デー
タの矩形波のエッジを検出するエッジ検出部としてのエ
ッジ検出回路５と、入力データの矩形波のエッジを基準
にしたデータ取り込みタイミング信号を出力するデータ
取り込みタイミング信号発生部としてのデータ取り込み
タイミング信号発生回路７と、入力データの一時的記憶
を行うデータ蓄積部としてのデータ蓄積回路９と、デー
タ蓄積回路９に対するデータの取り込みに対して所定時
間遅延した信号を出力する出力遅延部としての出力遅延
回路１１と、出力遅延回路１１が出力する信号に同期し
た基準クロック信号を発生する基準クロック発生部とし
ての基準クロック発生回路１３と、データ蓄積回路９に
格納されたデータの出力選択を行う出力データ選択回路
１５と、基準クロック信号発生回路１３が発生する基準
クロック信号に同期してデータ蓄積回路９よりのデータ
を出力する基準クロック同期部としての基準クロック同
期回路１７とを有している。
施例を示している。データ送信装置は、入力データのノ
イズ除去を行うノイズ除去回路１と、無信号状態を検出
して装置の内部回路をクリアする無信号状態検出部とし
ての無信号状態検出回路３と、ノイズ除去後の入力デー
タの矩形波のエッジを検出するエッジ検出部としてのエ
ッジ検出回路５と、入力データの矩形波のエッジを基準
にしたデータ取り込みタイミング信号を出力するデータ
取り込みタイミング信号発生部としてのデータ取り込み
タイミング信号発生回路７と、入力データの一時的記憶
を行うデータ蓄積部としてのデータ蓄積回路９と、デー
タ蓄積回路９に対するデータの取り込みに対して所定時
間遅延した信号を出力する出力遅延部としての出力遅延
回路１１と、出力遅延回路１１が出力する信号に同期し
た基準クロック信号を発生する基準クロック発生部とし
ての基準クロック発生回路１３と、データ蓄積回路９に
格納されたデータの出力選択を行う出力データ選択回路
１５と、基準クロック信号発生回路１３が発生する基準
クロック信号に同期してデータ蓄積回路９よりのデータ
を出力する基準クロック同期部としての基準クロック同
期回路１７とを有している。
【００１１】次に図２を参照して、上述の各回路例につ
いて詳細に説明する。
いて詳細に説明する。
【００１２】ノイズ除去回路１は、５個のＤ型フリップ
フロップと二つのマルチプレクサとによる５ビットの同
期式シフトレジスタ１９と、同期式シフトレジスタ１９
の各ビットの出力信号を入力してこれの出力信号の組合
せに基づいて前記マルチプレクサに選択信号SEL1、SEL2
を出力するセレクト回路２１とにより構成され、他のデ
ータ伝送装置よりの矩形波のデータ信号、即ち入力デー
タDATA IN をシステムクロック信号CLK32 に同期してサ
ンプリング入力し、同期式シフトレジスタ１９の所定ビ
ットの入力信号をマルチプレクサの作動により選択的に
反転することにより、入力データDATA IN よりノイズ成
分を除去して、これの不要なエッジを排除し、ノイズ除
去後のデータFILOUTを出力するようになっている。この
場合、システムクロック信号CLK32 の周波数は、入力デ
ータDATA IN がマンチェスタ符号化方式によるもので、
ボーレートが２ＭＨｚ程度に相当する値であれば、３２
ＭＨｚ程度に設定される。
フロップと二つのマルチプレクサとによる５ビットの同
期式シフトレジスタ１９と、同期式シフトレジスタ１９
の各ビットの出力信号を入力してこれの出力信号の組合
せに基づいて前記マルチプレクサに選択信号SEL1、SEL2
を出力するセレクト回路２１とにより構成され、他のデ
ータ伝送装置よりの矩形波のデータ信号、即ち入力デー
タDATA IN をシステムクロック信号CLK32 に同期してサ
ンプリング入力し、同期式シフトレジスタ１９の所定ビ
ットの入力信号をマルチプレクサの作動により選択的に
反転することにより、入力データDATA IN よりノイズ成
分を除去して、これの不要なエッジを排除し、ノイズ除
去後のデータFILOUTを出力するようになっている。この
場合、システムクロック信号CLK32 の周波数は、入力デ
ータDATA IN がマンチェスタ符号化方式によるもので、
ボーレートが２ＭＨｚ程度に相当する値であれば、３２
ＭＨｚ程度に設定される。
【００１３】尚、上述のノイズ除去回路１について、よ
り一層の詳細な説明が必要ならば、本願出願人と同一の
出願人による特願平３−２８６１６９号の明細書および
図面を参照されたい。
り一層の詳細な説明が必要ならば、本願出願人と同一の
出願人による特願平３−２８６１６９号の明細書および
図面を参照されたい。
【００１４】無信号状態検出回路３は、３２ビットのシ
フトレジスタ２３と、３２入力のＯＲゲート回路２５と
により構成され、ノイズ除去回路１よりのノイズ除去後
のデータFILOUTをシステムクロック信号CLK32 に同期し
てシフトレジスタ２３に取り込み、シフトレジスタ２３
の出力のすべてが”Ｌ”の時にＯＲゲート回路２５の出
力が”Ｌ”となることにより、無信号状態を認識し、Ｏ
Ｒゲート回路２５より回路クリアを行うクリア信号CLR
をデータ取り込みタイミング信号発生回路７とデータ蓄
積回路９と出力遅延回路１１と基準クロック発生回路１
３とデータ選択回路１５と基準クロック同期回路１７の
各々に出力するようになっている。
フトレジスタ２３と、３２入力のＯＲゲート回路２５と
により構成され、ノイズ除去回路１よりのノイズ除去後
のデータFILOUTをシステムクロック信号CLK32 に同期し
てシフトレジスタ２３に取り込み、シフトレジスタ２３
の出力のすべてが”Ｌ”の時にＯＲゲート回路２５の出
力が”Ｌ”となることにより、無信号状態を認識し、Ｏ
Ｒゲート回路２５より回路クリアを行うクリア信号CLR
をデータ取り込みタイミング信号発生回路７とデータ蓄
積回路９と出力遅延回路１１と基準クロック発生回路１
３とデータ選択回路１５と基準クロック同期回路１７の
各々に出力するようになっている。
【００１５】エッジ検出回路５は、ＥＸ- ＯＲゲート回
路２７と、インバータ２９とにより構成され、ノイズ除
去回路１よりのノイズ除去後のデータFILOUTと無信号状
態検出回路３のシフトレジスタ２３のＱ1 出力とを入力
し、データFILOUTの立ち上がりエッジと立ち下がりエッ
ジとを検出し、これより２システムクロックだけ”Ｌ”
となるエッジ検出信号EDGEをデータ取り込みタイミング
信号発生回路７へ出力するようになっている。
路２７と、インバータ２９とにより構成され、ノイズ除
去回路１よりのノイズ除去後のデータFILOUTと無信号状
態検出回路３のシフトレジスタ２３のＱ1 出力とを入力
し、データFILOUTの立ち上がりエッジと立ち下がりエッ
ジとを検出し、これより２システムクロックだけ”Ｌ”
となるエッジ検出信号EDGEをデータ取り込みタイミング
信号発生回路７へ出力するようになっている。
【００１６】データ取り込みタイミング信号発生回路７
は、４ビットのシフトレジスタ３１と、ＡＮＤゲート回
路３３と、インバータ３５とにより構成され、クリア信
号CLR が”Ｌ”より”Ｈ”に換わった後に、エッジ検出
信号EDGEの立ち上がりエッジより２システムクロック遅
れをもって８システムクロック毎に立ち上がるデータ取
り込みタイミング信号TCLKをシフトレジスタ３１のＱ1
出力よりクロック信号としてデータ蓄積回路９へ出力す
るようになっている。
は、４ビットのシフトレジスタ３１と、ＡＮＤゲート回
路３３と、インバータ３５とにより構成され、クリア信
号CLR が”Ｌ”より”Ｈ”に換わった後に、エッジ検出
信号EDGEの立ち上がりエッジより２システムクロック遅
れをもって８システムクロック毎に立ち上がるデータ取
り込みタイミング信号TCLKをシフトレジスタ３１のＱ1
出力よりクロック信号としてデータ蓄積回路９へ出力す
るようになっている。
【００１７】データ蓄積回路９は、４ビットのシフトレ
ジスタ３７と、各々個別の４個のＤ型フリップフロップ
３９、４１、４３、４５と、４入力１出力のマルチプレ
クサ４７とにより構成され、データ取り込みタイミング
信号TCLKをシフトレジスタ３７のクロック信号として取
り込んで、このデータ取り込みタイミング信号TCLKによ
りシフトレジスタ３７を動作され、データ取り込みタイ
ミング信号TCLKに同期してシフトレジスタ３７の各ビッ
トの出力Ｑ0 、Ｑ1 、Ｑ2 、Ｑ3 が順番に立ち上がるよ
うになっている。Ｄ型フリップフロップ３９、４１、４
３、４５は各々、シフトレジスタ３７の対応ビットの各
出力Ｑ0 、Ｑ1 、Ｑ2 、Ｑ3 の立ち上がりに同期してノ
イズ除去回路１よりのノイズ除去後のデータFILOUTを順
次取り込んで、これをラッチするようになっている。マ
ルチプレクサ４７は、Ｄ型フリップフロップ３９、４
１、４３、４５と接続され、これの各ラッチデータMD0
、MD1 、MD2 、MD3 の読み出しを選択設定するように
なっている。
ジスタ３７と、各々個別の４個のＤ型フリップフロップ
３９、４１、４３、４５と、４入力１出力のマルチプレ
クサ４７とにより構成され、データ取り込みタイミング
信号TCLKをシフトレジスタ３７のクロック信号として取
り込んで、このデータ取り込みタイミング信号TCLKによ
りシフトレジスタ３７を動作され、データ取り込みタイ
ミング信号TCLKに同期してシフトレジスタ３７の各ビッ
トの出力Ｑ0 、Ｑ1 、Ｑ2 、Ｑ3 が順番に立ち上がるよ
うになっている。Ｄ型フリップフロップ３９、４１、４
３、４５は各々、シフトレジスタ３７の対応ビットの各
出力Ｑ0 、Ｑ1 、Ｑ2 、Ｑ3 の立ち上がりに同期してノ
イズ除去回路１よりのノイズ除去後のデータFILOUTを順
次取り込んで、これをラッチするようになっている。マ
ルチプレクサ４７は、Ｄ型フリップフロップ３９、４
１、４３、４５と接続され、これの各ラッチデータMD0
、MD1 、MD2 、MD3 の読み出しを選択設定するように
なっている。
【００１８】出力遅延回路１１は、一つのＤ型フリップ
フロップ４９により構成され、データ蓄積回路９のシフ
トレジスタ３７の出力Ｑ0 をクロック信号として入力
し、これに同期して遅延時間を設定する出力信号を基準
クロック信号発生回路１３へ出力するようになってい
る。この場合、蓄積回路９のシフトレジスタ３７の出力
Ｑ0 はデータ取り込みタイミング信号TCLKを一つカウン
トした後に”Ｈ”となるから、Ｄ型フリップフロップ４
９はデータ取り込みタイミング信号TCLKを一つカウント
まで動作しない。これが遅延時間となるこの遅延時間
は、周波数偏差と１フレームにより伝送するデータ長と
に応じてデータ伝送システムに最適な値に設定される。
この遅延時間は下式に従って決定されてよい。 遅延時間（システムクロック数）＝最大伝送データ長×
周波数偏差×１データのサンプリングクロック数 基準クロック発生回路１３は、４ビットのシフトレジス
タ５１と、ＡＮＤゲート回路５３と、２個のインバータ
５５、５７により構成され、出力遅延回路１１よりの出
力信号に同期して３２ＭＨｚのシステムクロック信号CL
K32 を分周して４ＭＨｚの送信クロック信号CLK4を自装
置の基準クロック信号として発生するようになってい
る。
フロップ４９により構成され、データ蓄積回路９のシフ
トレジスタ３７の出力Ｑ0 をクロック信号として入力
し、これに同期して遅延時間を設定する出力信号を基準
クロック信号発生回路１３へ出力するようになってい
る。この場合、蓄積回路９のシフトレジスタ３７の出力
Ｑ0 はデータ取り込みタイミング信号TCLKを一つカウン
トした後に”Ｈ”となるから、Ｄ型フリップフロップ４
９はデータ取り込みタイミング信号TCLKを一つカウント
まで動作しない。これが遅延時間となるこの遅延時間
は、周波数偏差と１フレームにより伝送するデータ長と
に応じてデータ伝送システムに最適な値に設定される。
この遅延時間は下式に従って決定されてよい。 遅延時間（システムクロック数）＝最大伝送データ長×
周波数偏差×１データのサンプリングクロック数 基準クロック発生回路１３は、４ビットのシフトレジス
タ５１と、ＡＮＤゲート回路５３と、２個のインバータ
５５、５７により構成され、出力遅延回路１１よりの出
力信号に同期して３２ＭＨｚのシステムクロック信号CL
K32 を分周して４ＭＨｚの送信クロック信号CLK4を自装
置の基準クロック信号として発生するようになってい
る。
【００１９】出力データ選択回路１５は、４進のバイナ
リカウンタ５９により構成され、基準クロック発生回路
１３より送信クロック信号CLK4を与えられ、データ蓄積
回路９の各Ｄ型フリップフロップ３９、４１、４３、４
５に格納されたデータの出力選択を行うべく、送信クロ
ック信号CLK4に同期したセレクト信号MQをマルチプレク
サ４７へ出力するようになっている。
リカウンタ５９により構成され、基準クロック発生回路
１３より送信クロック信号CLK4を与えられ、データ蓄積
回路９の各Ｄ型フリップフロップ３９、４１、４３、４
５に格納されたデータの出力選択を行うべく、送信クロ
ック信号CLK4に同期したセレクト信号MQをマルチプレク
サ４７へ出力するようになっている。
【００２０】基準クロック同期回路１７は、Ｄ型フリッ
プフロップ６１により構成され、送信クロック信号CLK4
をインバータ５７を介して与えられ、マルチプレクサ４
７が出力選択した各Ｄ型フリップフロップ３９、４１、
４３、４５より読み出したデータMUXOUTを送信クロック
信号CLK4に同期させた出力データDATA OUTの出力を行う
ようになっている。
プフロップ６１により構成され、送信クロック信号CLK4
をインバータ５７を介して与えられ、マルチプレクサ４
７が出力選択した各Ｄ型フリップフロップ３９、４１、
４３、４５より読み出したデータMUXOUTを送信クロック
信号CLK4に同期させた出力データDATA OUTの出力を行う
ようになっている。
【００２１】次に図３のタイムチャートを参照して上述
の如き構成よりなる本発明によるデータ送信装置の動作
について説明する。
の如き構成よりなる本発明によるデータ送信装置の動作
について説明する。
【００２２】データ送信装置は他のデータ伝送装置より
の入力データDATAIN をノイズ除去回路１にシステムク
ロック信号CLK32 に同期してサンプリング入力する。ノ
イズ除去回路１に入力された入力データDATAIN はノイ
ズ成分を除去されてデータFILOUTとしてノイズ除去回路
１より出力される。このノイズ除去回路１の作用によ
り、単発ノイズ、転送レートより遅い周波数のノイズが
除去される。
の入力データDATAIN をノイズ除去回路１にシステムク
ロック信号CLK32 に同期してサンプリング入力する。ノ
イズ除去回路１に入力された入力データDATAIN はノイ
ズ成分を除去されてデータFILOUTとしてノイズ除去回路
１より出力される。このノイズ除去回路１の作用によ
り、単発ノイズ、転送レートより遅い周波数のノイズが
除去される。
【００２３】データFILOUTは無信号状態検出回路３とエ
ッジ検出回路５とデータ蓄積回路９とに各々入力され
る。
ッジ検出回路５とデータ蓄積回路９とに各々入力され
る。
【００２４】データFILOUTの立ち上がりにより、無信号
状態検出回路３によるクリア命令が解除され、各回路が
アクティブ状態に遷移する。
状態検出回路３によるクリア命令が解除され、各回路が
アクティブ状態に遷移する。
【００２５】またデータFILOUTのエッジがエッジ検出回
路５により検出され、これより２システムクロックだ
け”Ｌ”となるエッジ検出信号EDGEがエッジ検出回路５
よりデータ取り込みタイミング信号発生回路７へに入力
される。
路５により検出され、これより２システムクロックだ
け”Ｌ”となるエッジ検出信号EDGEがエッジ検出回路５
よりデータ取り込みタイミング信号発生回路７へに入力
される。
【００２６】この後にエッジ検出信号EDGEが”Ｈ”にな
ると、データ取り込みタイミング信号発生回路７が動作
し、エッジ検出信号EDGEの立ち上がりエッジより２シス
テムクロック遅れをもって８システムクロック毎に立ち
上がるデータ取り込みタイミング信号TCLKがシフトレジ
スタ３１のＱ1 出力よりクロック信号としてデータ蓄積
回路９のシフトレジスタ３７に入力される。
ると、データ取り込みタイミング信号発生回路７が動作
し、エッジ検出信号EDGEの立ち上がりエッジより２シス
テムクロック遅れをもって８システムクロック毎に立ち
上がるデータ取り込みタイミング信号TCLKがシフトレジ
スタ３１のＱ1 出力よりクロック信号としてデータ蓄積
回路９のシフトレジスタ３７に入力される。
【００２７】シフトレジスタ３７にデータ取り込みタイ
ミング信号TCLKが一つ与えられると、シフトレジスタ３
７の出力Ｑ0 が”Ｈ”となり、この出力によりデータ蓄
積回路９がイネーブルとなり、これにより基準クロック
発生回路１３が送信クロック信号CLK4を発生し、この送
信クロック信号CLK4が出力される。
ミング信号TCLKが一つ与えられると、シフトレジスタ３
７の出力Ｑ0 が”Ｈ”となり、この出力によりデータ蓄
積回路９がイネーブルとなり、これにより基準クロック
発生回路１３が送信クロック信号CLK4を発生し、この送
信クロック信号CLK4が出力される。
【００２８】またシフトレジスタ３７の各出力Ｑ0 、Ｑ
1 、Ｑ2、Ｑ3 がデータ取り込みタイミング信号TCLKに
同期して順番に立ち上がり、この立ち上がりタイミング
にてＤ型フリップフロップ３９、４１、４３、４５の各
々が順番に巡回式にノイズ除去回路１よりのデータFILO
UTを取り込み、これをラッチする。
1 、Ｑ2、Ｑ3 がデータ取り込みタイミング信号TCLKに
同期して順番に立ち上がり、この立ち上がりタイミング
にてＤ型フリップフロップ３９、４１、４３、４５の各
々が順番に巡回式にノイズ除去回路１よりのデータFILO
UTを取り込み、これをラッチする。
【００２９】一方、送信クロック信号CLK4の立ち上がり
により、出力データ選択回路１５が動作し、送信クロッ
ク信号CLK4に同期してセレクト信号MQがマルチプレクサ
４７に入力される。これによりデータ蓄積回路９の各Ｄ
型フリップフロップ３９、４１、４３、４５に格納され
たデータMD0、MD1 、MD2 、MD3 が順次取り出され、こ
れがデータMUXOUTとして基準クロック同期回路１７に入
力される。
により、出力データ選択回路１５が動作し、送信クロッ
ク信号CLK4に同期してセレクト信号MQがマルチプレクサ
４７に入力される。これによりデータ蓄積回路９の各Ｄ
型フリップフロップ３９、４１、４３、４５に格納され
たデータMD0、MD1 、MD2 、MD3 が順次取り出され、こ
れがデータMUXOUTとして基準クロック同期回路１７に入
力される。
【００３０】このデータMUXOUTは基準クロック同期回路
１７により送信クロック信号CLK4の立ち下がりに同期し
て送信クロック信号CLK4の周波数による出力データDATA
OUTとして出力される。この場合、データ蓄積回路９に
対するデータ書き込みと基準クロック同期回路１７より
のデータ出力との間に遅延時間Ｔが存在し、この遅延時
間Ｔは、周波数偏差と１フレームにより伝送するデータ
長とに応じてデータ伝送システムに最適な値に設定され
ている。
１７により送信クロック信号CLK4の立ち下がりに同期し
て送信クロック信号CLK4の周波数による出力データDATA
OUTとして出力される。この場合、データ蓄積回路９に
対するデータ書き込みと基準クロック同期回路１７より
のデータ出力との間に遅延時間Ｔが存在し、この遅延時
間Ｔは、周波数偏差と１フレームにより伝送するデータ
長とに応じてデータ伝送システムに最適な値に設定され
ている。
【００３１】上述の実施例に於いては、無信号状態に於
ては、無信号状態検出回路３のクリア信号CLR により各
回路がクリアされ、各回路はデータ待ち状態にて静状態
になり、このことにより回路動作が安定する。
ては、無信号状態検出回路３のクリア信号CLR により各
回路がクリアされ、各回路はデータ待ち状態にて静状態
になり、このことにより回路動作が安定する。
【００３２】
【発明の効果】以上の説明から理解される如く、本発明
によるデータ伝送装置によれば、入力データがデータ蓄
積部に一時的に取り込まれ、この取り込み開始時より所
定時間が経過した後に、このデータが自分の基準クロッ
ク信号に同期して出力され、この間に送信元のデータ伝
送装置とデータ受信のデータ送信装置との間の周波数偏
差が吸収され、周波数偏差の影響を除去しながらデータ
を多段に伝送することができる。特に、データ蓄積部が
ラッチした入力データの最後ビットを出力した後、デー
タ取り込みタイミング信号発生部が、クリア信号とエッ
ジ検出信号とに基づき、次の入力データのデータ取り込
みタイミング信号を出力することにより、データとそれ
以外ものとを明確に区別することができ、このため、雑
音の出力を抑えることができる。
によるデータ伝送装置によれば、入力データがデータ蓄
積部に一時的に取り込まれ、この取り込み開始時より所
定時間が経過した後に、このデータが自分の基準クロッ
ク信号に同期して出力され、この間に送信元のデータ伝
送装置とデータ受信のデータ送信装置との間の周波数偏
差が吸収され、周波数偏差の影響を除去しながらデータ
を多段に伝送することができる。特に、データ蓄積部が
ラッチした入力データの最後ビットを出力した後、デー
タ取り込みタイミング信号発生部が、クリア信号とエッ
ジ検出信号とに基づき、次の入力データのデータ取り込
みタイミング信号を出力することにより、データとそれ
以外ものとを明確に区別することができ、このため、雑
音の出力を抑えることができる。
【００３３】このデータ伝送装置は、Ｄ型フリップフロ
ップ、マルチプレクサ、シフトレジスタ、論理ゲートに
より構成され、ＰＬＬ回路、ＦＩＦＯメモリ等を必要と
しないから、回路構成が複雑化、大規模化することがな
く、このことは、特にデータ伝送装置の回路をちＡＳＩ
Ｃにより実現する場合に於て有効である。
ップ、マルチプレクサ、シフトレジスタ、論理ゲートに
より構成され、ＰＬＬ回路、ＦＩＦＯメモリ等を必要と
しないから、回路構成が複雑化、大規模化することがな
く、このことは、特にデータ伝送装置の回路をちＡＳＩ
Ｃにより実現する場合に於て有効である。
【００３４】またデータ伝送システムの最大伝送データ
量と周波数偏差とが決まれば、周波数偏差吸収のための
データ伝送遅延時間を、そのシステムに於ける必要最小
限の値に設定でき、ＭＰＵによる処理等に比してデータ
伝送を高速処理することができる。
量と周波数偏差とが決まれば、周波数偏差吸収のための
データ伝送遅延時間を、そのシステムに於ける必要最小
限の値に設定でき、ＭＰＵによる処理等に比してデータ
伝送を高速処理することができる。
【図１】本発明によるデータ送信装置の一実施例を示す
ブロック線図。
ブロック線図。
【図２】本発明によるデータ送信装置の各回路例を詳細
に示すブロック線図。
に示すブロック線図。
【図３】本発明によるデータ送信装置の動作を示す各信
号のタイムチャート。
号のタイムチャート。
１ ノイズ除去回路 ３ 無信号状態検出回路 ５ エッジ検出回路 ７ データ取り込みタイミング信号発生回路 ９ データ蓄積回路 １１ 出力遅延回路 １３ 基準クロック発生回路 １５ 出力データ選択回路 １７ 基準クロック同期回路
Claims (1)
- 【請求項１】 入力データを取り込み、これをラッチす
るデータ蓄積部と、 前記入力データが無くなり所定時間
後にクリア信号を出力する無信号状態検出部と、 前記入力データの矩形波のエッジを検出すると、エッジ
検出信号を出力するエッジ検出部と、前記データ蓄積部がラッチした前記入力データの最後ビ
ットを出力した後、前記無信号状態検出部からのクリア
信号と、前記エッジ検出部からのエッジ検出信号とに基
づき、次の入力データのデータ取り込みタイミング信号
を上記データ蓄積部に出力するデータ取り込みタイミン
グ信号発生部と、 前記データ蓄積部に対する入力データの取り込みに対し
て所定時間遅延した信号を出力する出力遅延部と、 前記出力遅延部が出力する信号に同期した基準クロック
信号を発生する基準クロック信号発生部と、 前記基準クロック信号発生部が発生する基準クロック信
号に同期して前記データ蓄積部の入力データを出力する
基準クロック同期部と、 を有していることを特徴とするデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286229A JP2616583B2 (ja) | 1991-10-31 | 1991-10-31 | データ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286229A JP2616583B2 (ja) | 1991-10-31 | 1991-10-31 | データ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05130089A JPH05130089A (ja) | 1993-05-25 |
| JP2616583B2 true JP2616583B2 (ja) | 1997-06-04 |
Family
ID=17701644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3286229A Expired - Fee Related JP2616583B2 (ja) | 1991-10-31 | 1991-10-31 | データ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616583B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS523770B2 (ja) * | 1972-10-17 | 1977-01-29 | ||
| JPS5949745B2 (ja) * | 1980-09-08 | 1984-12-04 | 富士通株式会社 | クロック選択方式 |
| JPH01166633A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | ビット位相同期回路 |
| JPH0272735A (ja) * | 1988-09-07 | 1990-03-13 | Yagi Antenna Co Ltd | データ復調器 |
-
1991
- 1991-10-31 JP JP3286229A patent/JP2616583B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05130089A (ja) | 1993-05-25 |
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