JP2000099193A - 同期装置および同期方法ならびにインタフェ―ス回路 - Google Patents

同期装置および同期方法ならびにインタフェ―ス回路

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Russell T Baca
ティー ベイカ ラッセル
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Abstract

(57)【要約】 【課題】 デジタルシステム内で信号を同期するための
既知の技術の限界や欠点を解決する手法と装置を提供す
ること。 【解決手段】 課題は、論理回路の第１のクロックドメ
インと第２のクロックドメインの間でやりとりされる複
数のデータ信号を同期させる装置において、第１のクロ
ックドメインに含まれる計数手段と、前記計数手段の出
力を、第２のクロックドメインのクロック信号に応答し
て格納する格納手段と、前記格納手段に形成された一対
の出力をＸＯＲ結合するための手段と、データ信号を、
第２のクロックドメインで前記出力パルスの関数として
受け取る受信手段とを有し、前記ＸＯＲ結合手段は、出
力パルスを計数手段からの出力に生じる遷移に応答して
発生させる、ことを特徴とする同期装置により解決され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に同期回路に関
し、特に複数のクロックドメインを有するシステム内で
複数の信号を同期するデジタル回路に関する。
【０００２】
【従来の技術】電子システムには、種々のクロックによ
り動作する複数の同期論理回路のセクションがあるのが
普通である。これらのクロックはたいてい同期されてい
ない。つまりそれらの位相および／または周波数の間に
は所定の関係がないことを意味する。ほかのクロックと
同期していない共通のクロックに従って動作する回路の
各場所を、一般的にその回路内のクロックドメインと呼
ぶ。より高い周波数の同期クロック信号をその共通クロ
ックから導出することができ、その同じドメイン内で使
用できるということを、特に言及しておく。
【０００３】しばしば、異なるクロックドメイン間でデ
ータのやりとりをする必要がある。これは「準安定性」
と呼ばれる問題を引き起こすことがある。準安定性は、
フリップフロップまたはレジスタのような、クロックの
エッジでトリガされる論理素子へのデータ入力が、クロ
ック遷移と同時にその値を変化する場合に生じる。この
場合、そのエッジトリガ形素子の出力は有限時間振動
し、その間その値は不確定である。この時間の間、その
出力は「準安定」であるとみなされる。準安定性はデー
タエラーや不確実な動作を引き起こす。
【０００４】準安定性により生じる問題を解決するため
に、この分野では、非同期入力をダブルバッファする事
が公知である。ダブルバッファ１４の例を図１に示す。
図１は、従来技術によるデジタルシステム１０であり、
クロックドメイン１で動作する第１の回路１２、クロッ
クドメイン２で動作する第２の回路１３とを有する。第
２の回路１３はコモンクロック（ＣＬＫ）を使用する同
期論理回路である。第１の回路１２から受け渡される非
同期データはダブルバッファ１４によりＣＬＫに同期さ
れる。ダブルバッファ１４は、第１のＤフリップフロッ
プ１６と第２のＤフリップフロップ１８を有する。それ
ぞれのフリップフロップ１６〜１８はデータをＣＬＫの
共通のトリガエッジに基づいて転送させる。ダブルバッ
ファ１４では、第１のフリップフロップの出力（Ｑ０）
がＣＬＫのトリガエッジに続いて準安定状態に入り込む
ことがある。しかしながら、Ｑ０は一般的にそれに続く
ＣＬＫのトリガーエッジより先に安定することがよく知
られている。従って、第２番目のフリップフロップ１８
の出力（Ｑ１）は第１の回路１２からの非同期データ入
力を確実に表す。
【０００５】図１に示したダブルバッファの欠点は、到
来する非同期信号それぞれが固有のダブルバッファを必
要とすることである。結果として、現代のデジタルシス
テムではクロックドメイン境界をクロスする多数の信号
を有するため、非同期入力ごとにダブルバッファの実施
を必要とする論理資源は大きな負担となる。例えば、超
大規模集積回路（ＶＬＳＩ）において、すべての非同期
信号にダブルバッファを設けるには大きなシリコン領域
を必要とする。これは電力消費を大きくするとともに、
製造コストおよび故障率を増大させる。
【０００６】米国特許出願第５６３８０１５号明細書は
２つの代替同期回路を開示していて、それぞれが、３個
の直列フリップフロップを、到来する信号の同期のため
に備えたセクションを有する。それらは非常に単純であ
るにも関わらず、これらの回路にはその実用性を制限す
るような重大な欠点がある。例えば、第１の回路（前記
明細書の図２）は、１クロック期間分の長さの入力パル
スを必要とする。この入力に応答して、この回路はレベ
ル出力だけを発生する。第２番目の回路（前記明細書の
図３）は非同期入力の正のエッジ遷移だけを検出する。
これらの機能の制限は前記明細書の回路の実用性を縮小
する。例えば多くの論理回路では、非同期入力の正また
は負の遷移ごとに、１パルスを発生させることが必要で
ある。前記明細書に開示してある回路のいずれも、この
機能を提供できない。
【０００７】よって、デジタル信号の同期化には、正負
両方の入力エッジに応答し、さらに電力消費量、製造コ
ストおよび故障率が少なくなるような改良が必要であ
る。
【０００８】
【発明が解決しようとする課題】本発明の課題は、クロ
ックドメイン境界をクロスする非同期データ信号すべて
にダブルバッファを必要とはしないような同期装置を提
供することである。
【０００９】
【課題を解決するための手段】前記課題は本発明によ
り、第１クロックドメインに含まれる計数手段と、その
計数手段からの出力を、第２のクロックドメインのクロ
ック信号に応答して格納する格納手段と、その格納手段
に形成された一対の出力をＸＯＲ結合するための手段
と、データ信号を、第２のクロックドメインで前記出力
パルスの関数として受け取る受信手段とを有し、前記Ｘ
ＯＲ結合手段は、出力パルスを計数手段からの出力に生
じる遷移に応答して発生させるように構成されて解決さ
れる。
【００１０】
【発明の実施の形態】本発明の一態様によれば、同期回
路が設けられており、これは共通のクロック信号（ＣＬ
Ｋ）に応答する３つのフリップフロップを有する。第１
のフリップフロップへの入力は、第１のクロックドメイ
ンに含まれるカウンタの最下位ビット（ＬＳＢ）を表し
ている。ＣＬＫ信号は第２のクロックドメインから発生
する。第１のフリップフロップの出力は、入力として第
２のフリップフロップへ供給される。一方第２のフリッ
プフロップの出力は、入力として第３のフリップフロッ
プおよび排他的論理和（ＸＯＲ）ゲートへ供給される。
第２および第３のフリップフロップからの出力に応答し
て、ＸＯＲゲートは第２のクロックドメインで使用され
る同期信号を発生する。同期信号はＣＬＫの１期間の間
アクティブ状態にあり、ＬＳＢ入力に生じるすべての遷
移に続いて発生する。同期信号のアクティブ状態は、非
同期データ入力の所定のセットが安定していて妥当であ
ることを示す。このようにして、１つの非同期入力信
号、すなわちＬＳＢ入力を、大多数のデータ入力を同期
するために使用できる。これはダブルバッファをすべて
の非同期データ入力に対して行う必要性を除く。カウン
タは付加的な利点を提供する。その理由は、ＬＳＢを含
むカウンタのマルチビット出力を、どちらのクロックド
メインの回路構成要素の制御にも使用できるからであ
る。
【００１１】本発明のその他の構成、目的および利点
は、以下の詳細な説明と添付の図を考慮すれば容易に明
らかになり理解されるだろう。
【００１２】
【実施例】図、特に図２を参照する。そこには本発明の
実施形態による同期回路３０が示してある。その同期回
路３０はカウンタ３１、第１のフリップフロップ３２、
第２のフリップフロップ３４、第３のフリップフロップ
３６およびＸＯＲゲート３８を有する。カウンタ３１は
第１のクロックドメインにあり、第１のクロック信号
（ＣＬＫ１）によって増分される。フリップフロップ３
２〜３６は第２のクロックドメインにあり、第２のクロ
ック信号（ＣＬＫ２）に応答するエッジトリガ形素子で
ある。クロック信号ＣＬＫ１とＣＬＫ２は相互に非同期
である。実施形態によれば、ＣＬＫ２はＬＳＢ入力の２
倍以上の周波数を有する。
【００１３】フリップフロップは、 次のいずれかの等
価的エッジトリガ形メモリ素子であってもよい。例えば
Ｄフリップフロップ（図示されている）、ＪＫフリップ
フロップ、またはランダムアクセスメモリ（ＲＡＭ）セ
ルなどである。フリップフロップ３２〜３６それぞれは
ＣＬＫ２の同じ向きの遷移によってトリガされる。すな
わち、フリップフロップ３２〜３６はすべてＣＬＫ２の
正のエッジ、または負のエッジに応答する。
【００１４】第１のフリップフロップ３２への入力（Ｌ
ＳＢ）はカウンタ３１によって発生される。カウンタ３
１は、クロック信号に応答してその出力値を増分できる
形式のデジタルカウンタならどれでもよい。例えば、カ
ウンタ３１はリップルカウンタ、けた上げ先見加算器な
どを含むことができる。カウンタ３１はマルチビットの
出力値を発生することができる。出力値は所定の最大値
に到達するとゼロにリセットされる。カウンタ出力の１
ビットが、第１のフリップフロップ３２に入力として供
給される。第１のフリップフロップ３２は、カウンタ出
力のいずれのビットでも使用することができる。すでに
示したように、これにはカウンタ出力の最下位ビット
（ＬＳＢ）も含まれる。
【００１５】ＸＯＲゲート３８の出力（ＬＳＢ＿ＳＹＮ
Ｃ）は同期信号を表し、従って、第２のクロックドメイ
ンの回路構成要素に供給される。
【００１６】図３は、図２の同期回路３０の動作特性の
例を表すタイミング線図である。タイミング線図に示さ
れているように、ＣＬＫ２は一定周波数の信号である。
ＬＳＢ入力はＣＬＫ２と非同期であり、遷移はＬＳＢに
いつでも生じ得る。図示の例では、ＣＬＫ２のクロック
期間０の間に、負の遷移がＬＳＢ入力に生じる。このＬ
ＳＢ遷移は、ＣＬＫ１の正の遷移によってトリガされ
る。
【００１７】この例では、フリップフロップ３２〜３６
はＣＬＫ２の正のエッジによりトリガされる。従ってＬ
ＳＢ入力の遷移は、ＣＬＫ２のクロック期間１の正のリ
ーディングエッジで、第１のフリップフロップ３２に入
力される。第１のフリップフロップ３２は、出力Ｑ０を
表すトレースラインに示されているように、準安定期間
に入り込むことがある。クロック期間２の正のリーディ
ングエッジで、ＬＳＢ入力の遷移は第２のフリップフロ
ップ３４の出力（Ｑ１）として現れる。その直後に、
ＬＳＢ＿ＳＹＮＣ出力はアクティブ状態へ遷移する。ク
ロック期間３の正のリーディングエッジで、ＬＳＢの遷
移は第３のフリップフロップ３６の出力（Ｑ２）に現れ
る。このことにより、ＸＯＲゲートはそのＬＳＢ＿ＳＹ
ＮＣ出力を非アクティブ状態に戻す。
【００１８】図３のタイミング線図から、回路１０は１
クロック期間分のパルスを第２のクロックドメインに、
非同期入力（ＬＳＢ）に生じる正および負の各遷移ごと
に、発生させることが明らかである。回路１０のこの構
成は、本明細書において先に述べたような従来の技術に
よる同期回路に対して有利である。
【００１９】図４は、例としての論理回路４０のブロッ
ク回路図を示し、同期回路３０が本発明の別の実施例に
従い組み込まれている。同期回路３０に加えて、論理回
路４０はフレームカウンタ４１、シフトレジスタ４２、
バッファメモリ４４および状態マシン４６を有する。フ
レームカウンタ４１およびシフトレジスタ４２は第１の
クロックドメイン（ＰＣＭクロックドメイン）にあり、
一方バッファメモリ４４および状態マシン４６は第２の
クロックドメイン（ＰＣＩクロックドメイン）にある。
同期回路３０は第２のドメインに発生するクロック信号
（ＰＣＩクロック）に応答する。この回路を、シフトレ
ジスタ４２からバッファメモリ４４へのデータ転送の同
期化に使用することができる。
【００２０】同期回路３０は多数の異なる形式のデジタ
ルシステムに使用できるが、回路４０は、典型的には電
話通信と関連するパルス符号変調（ＰＣＭ）データ環境
と、通常はパーソナルコンピュータと関連するＰＣＩ環
境との間のインタフェースである。ＰＣＭクロック信号
とＰＣＩクロック信号は相互に非同期である。
【００２１】図示の実施例では、第１のクロックドメイ
ンはＰＣＭ音声データを扱う回路を表している。ＰＣＭ
音声データは、ベル研究所が開発したＴ１方式のよう
な、電話通信に対する公知の業界規格に従い、コード化
されて送信された情報である。フレームカウンタ４１お
よびシフトレジスタ４２は同期素子であり、共通のＰＣ
Ｍクロック信号に応答する。ＰＣＭクロックは２ＭＨｚ
の標準的な周波数で動作できる。
【００２２】フレームカウンタ４１は従来型のデジタル
カウンタであり、出力を各クロック期間に一度増分す
る。図示の例では、フレームカウンタは８ビットの出力
を供給する。その出力は、Ｔ１方式の標準ＰＣＭデータ
フレームに含まれる２５６ビットのビット位置を表す。
カウンタ出力（ＦＣ０）の最下位ビット（ＬＳＢ）は、
同期回路３０にＬＳＢ入力として供給される。フレーム
カウンタ４１の他の出力ビット（ＦＣ１〜ＦＣ７）は、
どちらのクロックドメインでも制御信号として使用する
ことができる。図示の例では、ＦＣ１〜ＦＣ３が状態マ
シン４６に制御入力として供給される。
【００２３】シフトレジスタ４２は、ＰＣＭクロックド
メインに存在できる回路の一例である。シフトレジスタ
４２はＰＣＭ入力ビットを、各ＰＣＭクロック期間の
間、順次桁送りする。シフトレジスタ４２は、到来する
ＰＣＭ直列データの直／並列変換を実行し、８ビットの
ＰＣＭ出力をバッファメモリ４４に供給する。
【００２４】ＰＣＩバスプロトコルの業界規格に従って
動作する回路は、ＰＣＩクロックドメインの構成要素
（バッファメモリ４４および状態マシン４６）を含むこ
とができる。バッファメモリ４４および状態マシン４６
は、ＰＣＩクロックに応答する同期回路である。ＰＣＩ
クロックは、３３ＭＨｚの標準的な周波数で動作でき
る。
【００２５】バッファメモリ４４は、シフトレジスタ４
２からの並列データ出力を受け取る。バッファメモリ４
４は、レジスタまたはランダムアクセスメモリ（ＲＡ
Ｍ）のような、デジタルデータを格納するどのようなメ
モリ素子でもよい。バッファメモリ４４は状態マシン４
６によって制御されている。
【００２６】同期回路３０のＬＳＢ＿ＳＹＮＣ出力は、
状態マシン４６にイネーブル入力として供給される。状
態マシン４６は状態を変化させ、ＬＳＢ＿ＳＹＮＣ信号
がアクティブ状態にあるときだけＦＣ１〜ＦＣ３に応答
する。状態マシン４６は、複数の異なる状態を有する有
限状態マシンであればどのような形式でもよい。図示の
実施例では、状態マシン４６は制御信号をバッファメモ
リ４４に供給する。
【００２７】状態間の遷移はＦＣ１〜ＦＣ３の関数とす
ることができる。例えば状態マシンは、ＦＣ１〜ＦＣ３
に現れる３つの値の所定のシーケンスを検出するため
に、３つの状態をとることができる。そのシーケンスを
検出すると、同期信号がアクティブ状態である間はバッ
ファコントロール（Ｃｏｎｔｒｏｌ）出力をイネーブル
できるようになる。シーケンスの検出は、状態マシンを
第１の状態に初期化することにより実行される。状態マ
シン４６はシーケンス中の第１の値を検出すると、ＬＳ
Ｂ＿ＳＹＮＣがアクティブ状態である間に第２の状態へ
遷移する。ＦＣ１〜ＦＣ３の次の値がシーケンス中の第
２の値であるなら、状態マシン４６は第３の状態へ遷移
する。次の値が第２の値でないならば、状態マシンは第
１の状態に戻る。第３の状態に到達すると、ＦＣ１〜Ｆ
Ｃ３の次の値がシーケンスの第３の値である場合は、状
態マシン４６はバッファコントロール（Ｃｏｎｔｒｏ
ｌ）出力をイネーブルにして、第１の状態に戻り、別の
シーケンスを待機する。第３の状態にある間に、次の値
が第３の値でなければ、状態マシン４６はバッファコン
トロールをイネーブルにせず第１の状態に戻る。
【００２８】コントロール信号はイネーブルされると、
シフトレジスタから受け取ったデータ入力をバッファメ
モリにラッチさせる。コントロール信号は、ＬＳＢ＿Ｓ
ＹＮＣ信号がアクティブ状態であるときだけイネーブル
である。このようにして、シフトレジスタ４２からのデ
ータ出力は、それらが妥当で安定していると分かってい
るときだけ、バッファメモリ４４に読み込まれる。その
結果、シフトレジスタ４２からの、従来の技術では非同
期である入力がバッファメモリ４４の動作で同期され
る。
【００２９】カウンタ出力ＦＣ０〜ＦＣ７を、アドレス
（ＡＤＤＲ）をバッファメモリ４４に供給するために使
用することもできる。図示の実施例では、ＦＣ３〜ＦＣ
７がメモリ４４に供給されている。これは、シフトレジ
スタ４２に送られた各バイトが、バッファメモリ４４内
の独自の場所に格納されることを可能にする。この構成
では状態マシン４６を、それがＦＣ３の遷移を検出する
たびにメモリコントロール信号を出力するように構成す
ることができる。
【００３０】図２および図４に示した回路は、いずれの
適切な論理回路を使用しても実施することができる。例
えば離散的な論理素子の組み合わせ、または１つ以上の
特定用途向けの集積回路（ＡＳＩＣ）などである。
【００３１】図５は、本発明のさらなる実施形態による
入力信号を同期する方法５０のフローチャートである。
ステップ５２では、カウンタ３１の出力が第１のクロッ
クドメインにあるクロックの信号（ＣＬＫ１）に従って
増分される。カウンタの値の増分は、カウンタ出力のＬ
ＳＢに遷移を引き起こす。
【００３２】ステップ５４では、カウンタのＬＳＢは入
力として第１のフリップフロップ（ＦＦ）３２へ供給さ
れる。第１のフリップフロップ３２の出力は、第２のク
ロックドメインで発生する第２のクロック信号（ＣＬＫ
２）に従って更新される。ステップ５６では、第１のフ
リップフロップの出力は、入力として第２のフリップフ
ロップ３４へ供給される。第２のフリップフロップの出
力は同様に、第２のクロックに従って更新される。ステ
ップ５８では、第２のフリップフロップ３４の出力は、
第３のフリップフロップ３６へ供給される。第３のフリ
ップフロップも第２のクロック信号でクロッキングされ
ている。ステップ６０では、第２と第３のフリップフロ
ップ３４〜３６の出力が、ＸＯＲゲート３８へ入力とし
て供給される。 ＸＯＲゲートの出力は、同期信号（ｓ
ｙｎｃ）を表している。同期信号は、カウンタのＬＳＢ
の正または負の遷移に続く１クロック期間の間、アクテ
ィブ状態にある。
【００３３】同期信号がアクティブ状態である間、第２
のクロックドメインへの非同期データ入力は、妥当で安
定しているとみなされる。従って同期信号を第２のクロ
ックドメインにある他の論理素子の制御に使うことがで
き、それらの素子が第１のクロックドメインからの非同
期データ信号に対して、その入力が妥当で安定している
ことが分かっている間に、応答することを可能にしてい
る。
【図面の簡単な説明】
【図１】ダブルバッファを有する従来技術の電子システ
ムを表すブロック線図である。
【図２】本発明の実施形態に従った同期回路のブロック
線図である。
【図３】図２で示した回路に対するタイミング線図であ
る。
【図４】２つの独立したクロックドメインの間でやりと
りされる複数のデータ信号を、本発明の別の実施形態に
より同期させるために図２の回路を使用した、典型的な
システムを示したブロック線図である。
【図５】本発明のさらに別の実施形態により入力信号を
同期する方法を示したフローチャートである。
【符号の説明】
１６、１８、３２、３４、３６ フリップフロップ ３０ 同期回路 ３１ カウンタ ３８ 排他的論理和（ＸＯＲ）ゲート ４１ フレームカウンタ ４２ シフトレジスタ ４４ バッファメモリ ４６ 状態マシン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラッセル ティー ベイカ アメリカ合衆国 カリフォルニア フレモ ント アドコック 38670

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 論理回路の第１のクロックドメインと第
    ２のクロックドメインの間でやりとりされる複数のデー
    タ信号を同期させる装置において、 第１のクロックドメインに含まれる計数手段と、 前記計数手段の出力を、第２のクロックドメインのクロ
    ック信号に応答して格納する格納手段と、 前記格納手段に形成された一対の出力をＸＯＲ結合する
    ための手段と、 データ信号を、第２のクロックドメインで前記出力パル
    スの関数として受け取る受信手段とを有し、 前記ＸＯＲ結合手段は、出力パルスを計数手段からの出
    力に生じる遷移に応答して発生させる、ことを特徴とす
    る同期装置。
  2. 【請求項２】 前記計数手段は、パルス符号変調（ＰＣ
    Ｍ）音声データのフレームに含まれるビットを計数する
    手段を含む、請求項１記載の装置。
  3. 【請求項３】 前記計数手段からの出力は、最下位ビッ
    ト（ＬＳＢ）を表す、請求項１記載の装置。
  4. 【請求項４】 前記受信手段はＰＣＩに含まれる、請求
    項１記載の装置。
  5. 【請求項５】 論理回路の第１のクロックドメインと第
    ２のクロックドメインの間でやりとりされる複数のデー
    タ信号を同期させる装置において、 第１のクロック信号に応答して最下位ビット（ＬＳＢ）
    を発生するカウンタと、 第１のクロック信号に同期されていない第２のクロック
    信号に応答して、ＬＳＢを出力する第１のフリップフロ
    ップと、 第２のクロック信号に応答して第１のフリップフロップ
    の出力を出力する第２のフリップフロップと、 第２のクロック信号に応答して第２のフリップフロップ
    の出力を出力する第３のフリップフロップと、 第２および第３のフリップフロップの出力に応答して同
    期信号を発生するＸＯＲゲートとを有する、ことを特徴
    とする同期装置。
  6. 【請求項６】 第１のクロック信号に応答してデータ信
    号を出力するシフトレジスタをさらに含む、請求項５記
    載の装置。
  7. 【請求項７】 同期信号に応答する有限状態マシンをさ
    らに含む、請求項５記載の装置。
  8. 【請求項８】 データ信号に、有限状態マシンの出力の
    関数として応答するバッファメモリをさらに含む、請求
    項７記載の装置。
  9. 【請求項９】 有限状態マシンおよびバッファメモリは
    第２のクロック信号に応答する、請求項８記載の装置。
  10. 【請求項１０】 論理回路の第１のクロックドメイン
    と、第２のクロックドメインとの間でやりとりされる複
    数のデータ信号を同期する方法において、 第１のクロック信号に従ってカウンタを増分して、カウ
    ンタ出力信号の遷移を生じさせ、 カウンタ出力信号を第１のエッジトリガ型記憶装置に供
    給し、 第１のエッジトリガ型装置の出力を第２のエッジトリガ
    型装置に供給し、 第２のエッジトリガ型装置の出力を第３のエッジトリガ
    型装置に供給し、 第２のクロック信号を第１、第２および第３のエッジト
    リガ型装置に供給し、ただし第２のクロック信号は第１
    のクロック信号に対して同期おらず、 第２および第３のエッジトリガ型装置の出力を、ＸＯＲ
    ゲートに供給して、同期信号を生じさせ、 第２のクロックドメインでデータ信号を同期信号の関数
    として受信する、ことを特徴とする同期方法。
  11. 【請求項１１】 パルス符号変調（ＰＣＭ）音声信号を
    第１のクロック信号に従ってシフトし、データ信号を発
    生させる、請求項１０記載の方法。
  12. 【請求項１２】 有限状態マシンを同期信号に基づいて
    イネーブルする、請求項１０記載の方法。
  13. 【請求項１３】 複数のデータ信号を、ＰＣＭクロック
    ドメインとＰＣＩクロックドメインとの間で転送するイ
    ンタフェース回路において、 最下位ビット（ＬＳＢ）を含むマルチビットのカウンタ
    出力を、ＰＣＭクロック信号に応答して発生するカウン
    タと、 ＰＣＭクロック信号に同期されていないＰＣＩクロック
    信号に応答して、ＬＳＢを出力する第１のフリップフロ
    ップと、 ＰＣＩクロック信号に応答して第１のフリップフロップ
    の出力を出力する第２のフリップフロップと、 ＰＣＩクロック信号に応答して第２のフリップフロップ
    の出力を出力する第３のフリップフロップと、 第２および第３のフリップフロップの出力に応答して同
    期信号を発生するＸＯＲゲートと、 同期信号に従ってカウンタ出力により示された１つ以上
    のアドレスにデータ信号を格納する、ＰＣＩクロック信
    号に応答するバッファメモリとを有する、ことを特徴と
    するインタフェース回路。
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