JPH10117185A - データを転送するためのシンクロナイザ、方法及びシステム - Google Patents
データを転送するためのシンクロナイザ、方法及びシステムInfo
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- JPH10117185A JPH10117185A JP9077525A JP7752597A JPH10117185A JP H10117185 A JPH10117185 A JP H10117185A JP 9077525 A JP9077525 A JP 9077525A JP 7752597 A JP7752597 A JP 7752597A JP H10117185 A JPH10117185 A JP H10117185A
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- H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/0045—Correction by a latch cascade
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Abstract
(57)【要約】 （修正有）
【課題】 第１クロックレートと第２クロックレートの
間における任意の周波数又は位相関係に対して、第１ク
ロックレートの第１ドメインから第２クロックレートの
第２ドメインへ、データベクトルを転送する。 【解決手段】 シンクロナイザ５０は、第１クロックド
メイン２０から第２クロックドメイン２２へデータを転
送する転送機構５２と、該転送機構により、第１クロッ
クドメインから第２クロックドメインへ、データの転送
を同期させる同期化機構５４を具えている。同期化機構
は、どんな制御信号も追加することなく、第１クロック
レートと第２クロックレートにのみ基づいて、自らタイ
ミングをとっており、同期化機構は、転送機構に接続さ
れる。
間における任意の周波数又は位相関係に対して、第１ク
ロックレートの第１ドメインから第２クロックレートの
第２ドメインへ、データベクトルを転送する。 【解決手段】 シンクロナイザ５０は、第１クロックド
メイン２０から第２クロックドメイン２２へデータを転
送する転送機構５２と、該転送機構により、第１クロッ
クドメインから第２クロックドメインへ、データの転送
を同期させる同期化機構５４を具えている。同期化機構
は、どんな制御信号も追加することなく、第１クロック
レートと第２クロックレートにのみ基づいて、自らタイ
ミングをとっており、同期化機構は、転送機構に接続さ
れる。
Description
【０００１】本発明は、シンクロナイザに関する。特
に、本発明は、第１クロックレートと第２クロックレー
トの間における任意の周波数又は位相関係に対して、第
１クロックレートの第１ドメインから第２クロックレー
トの第２ドメインへ、データベクトルを転送するデータ
ベクトルシンクロナイザに関するものである。
に、本発明は、第１クロックレートと第２クロックレー
トの間における任意の周波数又は位相関係に対して、第
１クロックレートの第１ドメインから第２クロックレー
トの第２ドメインへ、データベクトルを転送するデータ
ベクトルシンクロナイザに関するものである。
【０００２】デジタル回路では、非同期システム間でイ
ンターフェースをとることが、しばしば必要となる。非
同期システムは、周波数又は位相について相互関係を全
く有しない異なるクロックで動作する。非同期信号をシ
ステムへ送るには、システムクロックで動作するフリッ
プフロップを用いて、その信号をサンプリングする方法
が一般的に用いられている。フリップフロップを通過し
た信号は、システムクロックに同期させられる。この分
野に於ける幾つかの特許を記載すると、米国特許第３,
９７６,９４９号、第４,０７０,６３０号、第４,８７
３,７０３号、第５,０７０,４４３号、第５,０９９,１
４０号、第５,２５６,９１２号、第５,２９１,５２９
号、第５,４１８,８２５号、第５,４８７,０９２号があ
り、これら全ての特許は、引用を以て本願への記載加入
とする。
ンターフェースをとることが、しばしば必要となる。非
同期システムは、周波数又は位相について相互関係を全
く有しない異なるクロックで動作する。非同期信号をシ
ステムへ送るには、システムクロックで動作するフリッ
プフロップを用いて、その信号をサンプリングする方法
が一般的に用いられている。フリップフロップを通過し
た信号は、システムクロックに同期させられる。この分
野に於ける幾つかの特許を記載すると、米国特許第３,
９７６,９４９号、第４,０７０,６３０号、第４,８７
３,７０３号、第５,０７０,４４３号、第５,０９９,１
４０号、第５,２５６,９１２号、第５,２９１,５２９
号、第５,４１８,８２５号、第５,４８７,０９２号があ
り、これら全ての特許は、引用を以て本願への記載加入
とする。
【０００３】データベクトルの一組の信号を同期させよ
うとするとき、困難が生じる。非同期信号の変化がシス
テムクロックの近くで起こると不安定状態(metastabili
ty)になるため、フリップフロップのセットアップ時間
又は保持時間が乱され、データベクトルを同期させてい
る全てのフリップフロップは、同時に正確な値へ分解(r
esolve)又は設定(settle)することが保証されない。従
って、ベクトル中の全てのデータビットが、システムク
ロックによって正確にサンプリングされるとは限らず、
データベクトルは、誤った値を持つことがあり得る。
うとするとき、困難が生じる。非同期信号の変化がシス
テムクロックの近くで起こると不安定状態(metastabili
ty)になるため、フリップフロップのセットアップ時間
又は保持時間が乱され、データベクトルを同期させてい
る全てのフリップフロップは、同時に正確な値へ分解(r
esolve)又は設定(settle)することが保証されない。従
って、ベクトル中の全てのデータビットが、システムク
ロックによって正確にサンプリングされるとは限らず、
データベクトルは、誤った値を持つことがあり得る。
【０００４】２つのフリップフロップを用いた「２重ク
ロック(double-clocking)」の技術は、従来、１ビット
値に対してのみ動作するものであった。ｎビットベクト
ルでは、全てのビットが、同時に不安定状態を脱してシ
ステムクロックへ同時的に伝播するとは限らない。
ロック(double-clocking)」の技術は、従来、１ビット
値に対してのみ動作するものであった。ｎビットベクト
ルでは、全てのビットが、同時に不安定状態を脱してシ
ステムクロックへ同時的に伝播するとは限らない。
【０００５】グレイコード化技術を用いて、データベク
トルをグレイコード(１期間で１ビットのみ変化できる)
へ符号化するには、符号化及び復号化のために追加の回
路が必要となる。データベクトルが大きい場合、符号化
と復号化も大きくなり、システム中でタイムクリティカ
ルパス(time critical path)になり得る。また、この技
術は、データベクトルの値が順次変化する場合にのみ作
動する。データベクトルの値を任意に変更できる場合、
グレイコードは１回のビット変化を確実に実行すること
ができない。
トルをグレイコード(１期間で１ビットのみ変化できる)
へ符号化するには、符号化及び復号化のために追加の回
路が必要となる。データベクトルが大きい場合、符号化
と復号化も大きくなり、システム中でタイムクリティカ
ルパス(time critical path)になり得る。また、この技
術は、データベクトルの値が順次変化する場合にのみ作
動する。データベクトルの値を任意に変更できる場合、
グレイコードは１回のビット変化を確実に実行すること
ができない。
【０００６】その他の難解な設計は、シリコン工程及び
同期化回路の技術に依存した遅延要素又は特殊セルに頼
っている。
同期化回路の技術に依存した遅延要素又は特殊セルに頼
っている。
【０００７】本願明細書に記載されたデータベクトルシ
ンクロナイザは、次の特徴を備えている： ｎビットデータベクトルを、あるクロックドメインか
ら他のクロックドメインに同期させる。 ２つのクロックの間で、位相又は周波数についてどん
な関係も有しない。 最少の損失時間でデータの完全性を保証する。 遅延要素又は非同期要素をもたない従来の同期デジタ
ル論理を利用する。
ンクロナイザは、次の特徴を備えている： ｎビットデータベクトルを、あるクロックドメインか
ら他のクロックドメインに同期させる。 ２つのクロックの間で、位相又は周波数についてどん
な関係も有しない。 最少の損失時間でデータの完全性を保証する。 遅延要素又は非同期要素をもたない従来の同期デジタ
ル論理を利用する。
【０００８】あるクロックドメイン中のデータベクトル
を、他のクロックドメインへ移動させるのに適用でき
る。あるクロックドメインが他のクロックドメインと全
体的に非同期であるバスインターフェースへ適用するの
に特に適している。非同期データの流れをバッファリン
グする同期ＦＩＦＯに適用できる。ＦＩＦＯの中にワー
ドカウント又はスペースカウントを設けるために、クロ
ックドメインを通過するＦＩＦＯポインタ同期させるた
めに用いられるとき、特に有効である。
を、他のクロックドメインへ移動させるのに適用でき
る。あるクロックドメインが他のクロックドメインと全
体的に非同期であるバスインターフェースへ適用するの
に特に適している。非同期データの流れをバッファリン
グする同期ＦＩＦＯに適用できる。ＦＩＦＯの中にワー
ドカウント又はスペースカウントを設けるために、クロ
ックドメインを通過するＦＩＦＯポインタ同期させるた
めに用いられるとき、特に有効である。
【０００９】本発明は、第１クロックレート(first clo
ck rate)の第１クロック信号を有する第１クロックドメ
インから、第１クロックドメインとは異なる第２クロッ
クレート(second clock rate)の第２クロック信号を有
する第２クロックドメインへ、データを転送するシンク
ロナイザに関するものである。シンクロナイザは、第１
クロックドメインから第２クロックドメインへデータを
転送する転送機構を具えている。さらに、シンクロナイ
ザは、転送機構によって、第１クロックドメインから第
２クロックドメインへ、データの転送を同期させる同期
化機構を具えている。同期化機構は、どんな制御信号も
追加することなく、第１クロックレートと第２クロック
レートにのみ基づいて、自らタイミングをとっている(s
elf-timing)。同期化機構は、転送機構に接続される。
ck rate)の第１クロック信号を有する第１クロックドメ
インから、第１クロックドメインとは異なる第２クロッ
クレート(second clock rate)の第２クロック信号を有
する第２クロックドメインへ、データを転送するシンク
ロナイザに関するものである。シンクロナイザは、第１
クロックドメインから第２クロックドメインへデータを
転送する転送機構を具えている。さらに、シンクロナイ
ザは、転送機構によって、第１クロックドメインから第
２クロックドメインへ、データの転送を同期させる同期
化機構を具えている。同期化機構は、どんな制御信号も
追加することなく、第１クロックレートと第２クロック
レートにのみ基づいて、自らタイミングをとっている(s
elf-timing)。同期化機構は、転送機構に接続される。
【００１０】本発明は、システムに関する。システム
は、第１のレートの第１クロック信号を有する第１クロ
ックドメインを具えている。システムは、第２のレート
の第２クロック信号を有する第２クロックドメインを具
えている。第２クロックドメインは、第１クロックドメ
インとは異なっている。更に、システムは、データベク
トルが移動するネットワークを具えている。ネットワ−
クは、第１クロックドメインの中に配置され(dispose
d)、動作する。システムは、前述した構成のシンクロナ
イザを具えている。シンクロナイザは、転送機構に接続
されている。
は、第１のレートの第１クロック信号を有する第１クロ
ックドメインを具えている。システムは、第２のレート
の第２クロック信号を有する第２クロックドメインを具
えている。第２クロックドメインは、第１クロックドメ
インとは異なっている。更に、システムは、データベク
トルが移動するネットワークを具えている。ネットワ−
クは、第１クロックドメインの中に配置され(dispose
d)、動作する。システムは、前述した構成のシンクロナ
イザを具えている。シンクロナイザは、転送機構に接続
されている。
【００１１】本発明は、第１クロックレートの第１クロ
ック信号を有する第１クロックドメインから、第１クロ
ックドメインとは異なる第２クロックレートの第２クロ
ック信号を有する第２クロックドメインへ、データを転
送する方法に関するものである。この方法は、第１クロ
ックレートでデータを受信するステップを有している。
次に、保持レジスタ中のデータを第１クロックレートで
供給するステップがある。次に、どんな制御信号も追加
することなく、第１クロックレートと第２クロックレー
トにのみ基づいて、第１クロックレートの保持レジスタ
中のデータを、第２クロックレートのサンプリングレジ
スタと同期させるステップがある。次に、第１クロック
レートの保持レジスタから、第２クロックレートのサン
プリングレジスタへ、データを転送するステップがあ
る。次に、第２のクロックレートのサンプリングレジス
タ中のデータを読み取るステップがある。
ック信号を有する第１クロックドメインから、第１クロ
ックドメインとは異なる第２クロックレートの第２クロ
ック信号を有する第２クロックドメインへ、データを転
送する方法に関するものである。この方法は、第１クロ
ックレートでデータを受信するステップを有している。
次に、保持レジスタ中のデータを第１クロックレートで
供給するステップがある。次に、どんな制御信号も追加
することなく、第１クロックレートと第２クロックレー
トにのみ基づいて、第１クロックレートの保持レジスタ
中のデータを、第２クロックレートのサンプリングレジ
スタと同期させるステップがある。次に、第１クロック
レートの保持レジスタから、第２クロックレートのサン
プリングレジスタへ、データを転送するステップがあ
る。次に、第２のクロックレートのサンプリングレジス
タ中のデータを読み取るステップがある。
【００１２】添付の図面を参照して、発明の望ましい実
施例及び発明を実施する望ましい方法を説明する。図
中、同一又は類似部分については、幾つかの図を通じて
同じ引用符号を付している。特に、図１及び図２を参照
すると、第１クロックレートの第１クロック信号を有す
る第１クロックドメイン(20)から、第１クロックドメイ
ン(20)とは異なる第２クロックレートの第２クロック信
号を有する第２クロックドメイン(22)へ、データを転送
するためのシンクロナイザ(50)が示されている。シンク
ロナイザ(50)は、第１クロックドメイン(20)から第２ク
ロックドメイン(22)へデータを転送する機構(52)を具え
ている。更に、シンクロナイザ(50)は、転送機構(52)に
よる第１クロックドメイン(20)から第２クロックドメイ
ン(22)へのデータの転送を同期させる機構(54)を具えて
いる。同期化機構(54)は、どんな制御信号も追加するこ
となく、第1クロックレートと第２クロックレートにの
み基づいて、自らタイミングをとっている。同期化機構
(54)は、転送機構(52)と接続されている。
施例及び発明を実施する望ましい方法を説明する。図
中、同一又は類似部分については、幾つかの図を通じて
同じ引用符号を付している。特に、図１及び図２を参照
すると、第１クロックレートの第１クロック信号を有す
る第１クロックドメイン(20)から、第１クロックドメイ
ン(20)とは異なる第２クロックレートの第２クロック信
号を有する第２クロックドメイン(22)へ、データを転送
するためのシンクロナイザ(50)が示されている。シンク
ロナイザ(50)は、第１クロックドメイン(20)から第２ク
ロックドメイン(22)へデータを転送する機構(52)を具え
ている。更に、シンクロナイザ(50)は、転送機構(52)に
よる第１クロックドメイン(20)から第２クロックドメイ
ン(22)へのデータの転送を同期させる機構(54)を具えて
いる。同期化機構(54)は、どんな制御信号も追加するこ
となく、第1クロックレートと第２クロックレートにの
み基づいて、自らタイミングをとっている。同期化機構
(54)は、転送機構(52)と接続されている。
【００１３】転送機構(52)は、望ましくは、第１クロッ
クドメイン(20)から第２クロックドメイン(22)へＮ個の
データベクトルを転送する。ここで、Ｎは、１以上の整
数である。転送機構(52)は、望ましくは、第１クロック
ドメイン(20)から第２クロックドメイン(22)へ、Ｎ個の
データベクトルのほぼ全部を一度に転送する。
クドメイン(20)から第２クロックドメイン(22)へＮ個の
データベクトルを転送する。ここで、Ｎは、１以上の整
数である。転送機構(52)は、望ましくは、第１クロック
ドメイン(20)から第２クロックドメイン(22)へ、Ｎ個の
データベクトルのほぼ全部を一度に転送する。
【００１４】望ましくは、転送機構(52)は、保持レジス
タ(11)を備えており、その中にＮ個のデータベクトルが
書き込まれている。保持レジスタ(11)は、第１クロック
ドメイン(20)内で第１クロックレートで動作する。保持
レジスタ(11)は、同期化機構(54)に接続されている。転
送機構(52)は、望ましくはサンプリングレジスタ（１
３）を具えており、このサンプリングレジスタでは、Ｎ
個のデータベクトルを受信し、第２クロックドメイン
（２２）中のＮ個のデータベクトルが、第２クロックレ
ートで読み取られる。サンプリングレジスタ(13)は、保
持レジスタ(11)内の同期化機構(54)に接続される。保持
レジスタ(11)は、保持レジスタ(11)のＮ個の要素を含む
ことが望ましい。Ｎ個のデータベクトルの各々に、１つ
の保持レジスタ要素がある。更にまた、サンプリングレ
ジスタ(13)は、サンプリングレジスタのＮ個の要素を含
んでいる。Ｎ個のデータベクトルの各々に、１つのサン
プリングレジスタ要素がある。
タ(11)を備えており、その中にＮ個のデータベクトルが
書き込まれている。保持レジスタ(11)は、第１クロック
ドメイン(20)内で第１クロックレートで動作する。保持
レジスタ(11)は、同期化機構(54)に接続されている。転
送機構(52)は、望ましくはサンプリングレジスタ（１
３）を具えており、このサンプリングレジスタでは、Ｎ
個のデータベクトルを受信し、第２クロックドメイン
（２２）中のＮ個のデータベクトルが、第２クロックレ
ートで読み取られる。サンプリングレジスタ(13)は、保
持レジスタ(11)内の同期化機構(54)に接続される。保持
レジスタ(11)は、保持レジスタ(11)のＮ個の要素を含む
ことが望ましい。Ｎ個のデータベクトルの各々に、１つ
の保持レジスタ要素がある。更にまた、サンプリングレ
ジスタ(13)は、サンプリングレジスタのＮ個の要素を含
んでいる。Ｎ個のデータベクトルの各々に、１つのサン
プリングレジスタ要素がある。
【００１５】同期化機構(54)は、望ましくは、クロック
同期回路(12)を含んでおり、該回路は、自らタイミング
をとっており、保持レジスタ(11)を制御して、保持レジ
スタ(11)内のＮ個のデータベクトルの書込みを制御する
書込み可能信号(enable write signal)を作成する。ク
ロック同期回路(12)はまた、サンプリングレジスタ(13)
を制御して、保持レジスタ(11)からサンプリングレジス
タ(13)へのＮ個のデータベクトルの転送と、サンプリン
グレジスタ(13)内のＮ個のデータベクトルの読出しを制
御する読出し可能信号(enable read signal)を作成す
る。望ましくは、クロック同期回路(12)は、第１クロッ
クドメイン(20)の第１クロック信号を受信するための書
込みクロック信号入力を有している。クロック同期回路
(12)はまた、望ましくは、第２クロックドメイン(22)の
第２クロック信号を受信するための読出しクロック信号
入力を有している。クロック制御同期回路は、書込み可
能信号及び読出し可能信号を作ることが望ましく、保持
レジスタ(11)内のＮ個のデータベクトルが、第１クロッ
クレートと第２クロックレートの間で周波数及び／又は
位相の関係にどんな変化もないとき、サンプリングレジ
スタ(13)だけが、保持レジスタ(11)からＮ個のデータベ
クトルを受信する。
同期回路(12)を含んでおり、該回路は、自らタイミング
をとっており、保持レジスタ(11)を制御して、保持レジ
スタ(11)内のＮ個のデータベクトルの書込みを制御する
書込み可能信号(enable write signal)を作成する。ク
ロック同期回路(12)はまた、サンプリングレジスタ(13)
を制御して、保持レジスタ(11)からサンプリングレジス
タ(13)へのＮ個のデータベクトルの転送と、サンプリン
グレジスタ(13)内のＮ個のデータベクトルの読出しを制
御する読出し可能信号(enable read signal)を作成す
る。望ましくは、クロック同期回路(12)は、第１クロッ
クドメイン(20)の第１クロック信号を受信するための書
込みクロック信号入力を有している。クロック同期回路
(12)はまた、望ましくは、第２クロックドメイン(22)の
第２クロック信号を受信するための読出しクロック信号
入力を有している。クロック制御同期回路は、書込み可
能信号及び読出し可能信号を作ることが望ましく、保持
レジスタ(11)内のＮ個のデータベクトルが、第１クロッ
クレートと第２クロックレートの間で周波数及び／又は
位相の関係にどんな変化もないとき、サンプリングレジ
スタ(13)だけが、保持レジスタ(11)からＮ個のデータベ
クトルを受信する。
【００１６】クロック同期回路(12)は、望ましくは、読
出し可能信号と書込み可能信号を制御するための閉ルー
プシフトレジスタ(60)を具えている。閉ループシフトレ
ジスタ(60)は、書込みクロック信号入力と読出しクロッ
ク信号入力に接続される。クロック同期回路(12)は、望
ましくは、書込み可能信号を作成する書込みエッジ検出
器(56)を具えている。書込みエッジ検出器(56)は、閉ル
ープシフトレジスタ及びＮ個の保持レジスタ要素に接続
される。更に、クロック同期回路(12)は、望ましくは、
読出し可能信号を作成する読出しエッジ検出器(58)を具
えている。読出しエッジ検出器(58)は、Ｎ個のサンプリ
ングレジスタ要素及び閉ループシフトレジスタに接続さ
れている。
出し可能信号と書込み可能信号を制御するための閉ルー
プシフトレジスタ(60)を具えている。閉ループシフトレ
ジスタ(60)は、書込みクロック信号入力と読出しクロッ
ク信号入力に接続される。クロック同期回路(12)は、望
ましくは、書込み可能信号を作成する書込みエッジ検出
器(56)を具えている。書込みエッジ検出器(56)は、閉ル
ープシフトレジスタ及びＮ個の保持レジスタ要素に接続
される。更に、クロック同期回路(12)は、望ましくは、
読出し可能信号を作成する読出しエッジ検出器(58)を具
えている。読出しエッジ検出器(58)は、Ｎ個のサンプリ
ングレジスタ要素及び閉ループシフトレジスタに接続さ
れている。
【００１７】閉ループシフトレジスタ(60)は、望ましく
は、書込みクロック信号入力及び書込みエッジ検出器(5
6)に接続された第１のＤフリップフロップ(1)を具えて
いる。閉ループシフトレジスタ(60)は、望ましくは、第
１のＤフリップフロップ(1)、書込みクロック信号入力
及び書込エッジ検出器(56)に接続された第２のＤフリッ
プフロップ(2)を更に具えている。閉ループシフトレジ
スタ(60)は、望ましくは、第２のＤフリップフロップ
(2)、読出しクロック信号入力及び読出しエッジ検出器
(58)に接続された第３のＤフリップフロップ(3)を具え
ている。また、閉ループシフトレジスタ(60)は、望まし
くは、第３のＤフリップフロップ(3)、第１のＤフリッ
プフロップ(1)、読出しクロック信号入力及び読出しエ
ッジ検出器(58)に接続された第４のＤフリップフロップ
(4)を具えている。
は、書込みクロック信号入力及び書込みエッジ検出器(5
6)に接続された第１のＤフリップフロップ(1)を具えて
いる。閉ループシフトレジスタ(60)は、望ましくは、第
１のＤフリップフロップ(1)、書込みクロック信号入力
及び書込エッジ検出器(56)に接続された第２のＤフリッ
プフロップ(2)を更に具えている。閉ループシフトレジ
スタ(60)は、望ましくは、第２のＤフリップフロップ
(2)、読出しクロック信号入力及び読出しエッジ検出器
(58)に接続された第３のＤフリップフロップ(3)を具え
ている。また、閉ループシフトレジスタ(60)は、望まし
くは、第３のＤフリップフロップ(3)、第１のＤフリッ
プフロップ(1)、読出しクロック信号入力及び読出しエ
ッジ検出器(58)に接続された第４のＤフリップフロップ
(4)を具えている。
【００１８】書込みエッジ検出器(56)は、望ましくは、
第１のＤフリップフロップ(1)及び第２のＤフリップフ
ロップ(2)に接続された第１の書込みＡＮＤゲート(15)
を具えている。更に、書込みエッジ検出器(56)は、望ま
しくは、第１のＤフリップフロップ(1)及び第２フリッ
プフロップ(2)と接続された第２の書込みＡＮＤゲート
(16)を具えている。また、書込みエッジ検出器(56)は、
望ましくは、第１及び第２の書込みＡＮＤゲート(16)と
保持レジスタ要素に接続された書込みＯＲゲート(17)を
具えている。読出しエッジ検出器(58)は、望ましくは、
第３のＤフリップフロップ(3)及び第４のＤフリップフ
ロップ(4)と接続された第１の読出しＡＮＤゲート(18)
を具えている。更に、読出しエッジ検出器(58)は、第３
のＤフリップフロップ(3)及び第４のＤフリップフロッ
プ(4)に接続された第２の読出しＡＮＤゲート(19)を具
えている。また、読出しエッジ検出器(58)は、望ましく
は、第１及び第２の読出しＯＲゲート(21)とサンプリン
グレジスタ要素に接続された読出しＯＲゲート(21)を具
えている。
第１のＤフリップフロップ(1)及び第２のＤフリップフ
ロップ(2)に接続された第１の書込みＡＮＤゲート(15)
を具えている。更に、書込みエッジ検出器(56)は、望ま
しくは、第１のＤフリップフロップ(1)及び第２フリッ
プフロップ(2)と接続された第２の書込みＡＮＤゲート
(16)を具えている。また、書込みエッジ検出器(56)は、
望ましくは、第１及び第２の書込みＡＮＤゲート(16)と
保持レジスタ要素に接続された書込みＯＲゲート(17)を
具えている。読出しエッジ検出器(58)は、望ましくは、
第３のＤフリップフロップ(3)及び第４のＤフリップフ
ロップ(4)と接続された第１の読出しＡＮＤゲート(18)
を具えている。更に、読出しエッジ検出器(58)は、第３
のＤフリップフロップ(3)及び第４のＤフリップフロッ
プ(4)に接続された第２の読出しＡＮＤゲート(19)を具
えている。また、読出しエッジ検出器(58)は、望ましく
は、第１及び第２の読出しＯＲゲート(21)とサンプリン
グレジスタ要素に接続された読出しＯＲゲート(21)を具
えている。
【００１９】或は、図５に示されるように、閉ループシ
フトレジスタ(60)は、書込みクロック信号入力及び書込
みエッジ検出器(56)に接続された第１のＤフリップフロ
ップ(1)を具えている。閉ループシフトレジスタ(60)
は、第１のＤフリップフロップ(1)、書込みクロック信
号入力及び書込みエッジ検出器(56)に接続された第２の
Ｄフリップフロップ(2)を具えている。更に、閉ループ
シフトレジスタ(60)は、第２のＤフリップフロップ
(2)、読出しクロック信号入力及び読出しエッジ検出器
(58)と接続された第３のＤフリップフロップ(3)を具え
ている。閉ループシフトレジスタ(60)は、第３のＤフリ
ップフロップ(3)、読出しクロック信号入力及び読出し
エッジ検出器(58)に接続された第４のＤフリップフロッ
プ(4)を具えている。書込みクロック信号入力、第４の
Ｄフリップフロップ(4)及び第１のＤフリップフロップ
(1)に接続された第５のＤフリップフロップ(5)がある。
更に、閉ループシフトレジスタ(60)は、第２のＤフリッ
プフロップ(2)、第３のＤフリップフロップ(3)及び読出
しクロック信号入力に接続された第６のＤフリップフロ
ップ(6)を具えている。
フトレジスタ(60)は、書込みクロック信号入力及び書込
みエッジ検出器(56)に接続された第１のＤフリップフロ
ップ(1)を具えている。閉ループシフトレジスタ(60)
は、第１のＤフリップフロップ(1)、書込みクロック信
号入力及び書込みエッジ検出器(56)に接続された第２の
Ｄフリップフロップ(2)を具えている。更に、閉ループ
シフトレジスタ(60)は、第２のＤフリップフロップ
(2)、読出しクロック信号入力及び読出しエッジ検出器
(58)と接続された第３のＤフリップフロップ(3)を具え
ている。閉ループシフトレジスタ(60)は、第３のＤフリ
ップフロップ(3)、読出しクロック信号入力及び読出し
エッジ検出器(58)に接続された第４のＤフリップフロッ
プ(4)を具えている。書込みクロック信号入力、第４の
Ｄフリップフロップ(4)及び第１のＤフリップフロップ
(1)に接続された第５のＤフリップフロップ(5)がある。
更に、閉ループシフトレジスタ(60)は、第２のＤフリッ
プフロップ(2)、第３のＤフリップフロップ(3)及び読出
しクロック信号入力に接続された第６のＤフリップフロ
ップ(6)を具えている。
【００２０】本発明は、図１及び２に示されるシステム
に関するものである。システムは、第１のレートの第１
クロック信号を有する第１クロックドメイン(20)を具え
ている。システムは、第２クロックレートの第２クロッ
ク信号を有する第２クロックドメイン(22)を具えてい
る。第２クロックドメイン(22)は、第１クロックドメイ
ン(20)と異なっている。更に、システムは、データベク
トルが移動する(travel)ネットワーク(62)を具えてい
る。ネットワーク(62)は、第１クロックドメイン(20)中
に配置され、動作する。システムは、データベクトルを
格納するためのメモリ機構(64)を具えている。メモリ機
構(64)は、第２クロックドメイン(22)中に配置され、動
作する。システムは、第１クロックレートの第１クロッ
ク信号を有する第１クロックドメイン(20)から、第１ク
ロックドメイン(20)とは異なる第２クロックレートの第
２クロック信号を有する第２クロックドメイン(22)へ、
データを転送するためのシンクロナイザ(50)を具えてい
る。シンクロナイザ(50)は、第１クロックドメイン(20)
から第２クロックドメイン(22)へデータを転送するため
の転送機構(52)を具えている。更に、シンクロナイザ(5
0)は、転送機構(52)による第１クロックドメイン(20)か
ら第２クロックドメイン(22)へのデータ転送を同期させ
るための同期化機構(54)を具えている。同期化機構(54)
は、どんな制御信号を追加することなく、第１クロック
レート及び第２クロックレートにのみ基づいて自らタイ
ミングをとっている。同期化機構(54)は、転送機構(52)
に接続されている。一旦データベクトルが第２クロック
ドメイン(22)へ転送されると、それらは、周知の如く、
メモリ機構(64)に入れられることができる。例えば、当
該分野で周知の如く、サーバ(65)がスケジューラによる
サービスを行なうために、メモリ機構(64)からサーバ(6
5)へ供給されることができる。或は又、データベクトル
は、サーバへ直接供給されることができる。
に関するものである。システムは、第１のレートの第１
クロック信号を有する第１クロックドメイン(20)を具え
ている。システムは、第２クロックレートの第２クロッ
ク信号を有する第２クロックドメイン(22)を具えてい
る。第２クロックドメイン(22)は、第１クロックドメイ
ン(20)と異なっている。更に、システムは、データベク
トルが移動する(travel)ネットワーク(62)を具えてい
る。ネットワーク(62)は、第１クロックドメイン(20)中
に配置され、動作する。システムは、データベクトルを
格納するためのメモリ機構(64)を具えている。メモリ機
構(64)は、第２クロックドメイン(22)中に配置され、動
作する。システムは、第１クロックレートの第１クロッ
ク信号を有する第１クロックドメイン(20)から、第１ク
ロックドメイン(20)とは異なる第２クロックレートの第
２クロック信号を有する第２クロックドメイン(22)へ、
データを転送するためのシンクロナイザ(50)を具えてい
る。シンクロナイザ(50)は、第１クロックドメイン(20)
から第２クロックドメイン(22)へデータを転送するため
の転送機構(52)を具えている。更に、シンクロナイザ(5
0)は、転送機構(52)による第１クロックドメイン(20)か
ら第２クロックドメイン(22)へのデータ転送を同期させ
るための同期化機構(54)を具えている。同期化機構(54)
は、どんな制御信号を追加することなく、第１クロック
レート及び第２クロックレートにのみ基づいて自らタイ
ミングをとっている。同期化機構(54)は、転送機構(52)
に接続されている。一旦データベクトルが第２クロック
ドメイン(22)へ転送されると、それらは、周知の如く、
メモリ機構(64)に入れられることができる。例えば、当
該分野で周知の如く、サーバ(65)がスケジューラによる
サービスを行なうために、メモリ機構(64)からサーバ(6
5)へ供給されることができる。或は又、データベクトル
は、サーバへ直接供給されることができる。
【００２１】本発明は、第１クロックレートの第１クロ
ック信号を有する第１クロックドメイン(20)から、第１
クロックドメイン(20)とは異なる第２クロックレートの
第２クロック信号を有する第２クロックドメイン(22)
へ、データを転送する方法に関するものである。本発明
の方法は、第１クロックレートでデータを受信するステ
ップを有している。次に、保持レジスタ(11)内のデータ
を第１クロックレートで供給するステップがある。次
に、どんな制御信号も追加することなく、第１クロック
レート及び第２クロックレートにのみ基づいて、第１ク
ロックレートの保持レジスタ内のデータを、第２クロッ
クレートのサンプリングレジスタ(13)と同期させるステ
ップがある。次に、第１クロックレートの保持レジスタ
(11)から第２クロックレートのサンプリングレジスタ(1
3)へ、データを転送するステップがある。次に、サンプ
リングレジスタ(13)中のデータを第２クロックレートで
読み取るステップがある。
ック信号を有する第１クロックドメイン(20)から、第１
クロックドメイン(20)とは異なる第２クロックレートの
第２クロック信号を有する第２クロックドメイン(22)
へ、データを転送する方法に関するものである。本発明
の方法は、第１クロックレートでデータを受信するステ
ップを有している。次に、保持レジスタ(11)内のデータ
を第１クロックレートで供給するステップがある。次
に、どんな制御信号も追加することなく、第１クロック
レート及び第２クロックレートにのみ基づいて、第１ク
ロックレートの保持レジスタ内のデータを、第２クロッ
クレートのサンプリングレジスタ(13)と同期させるステ
ップがある。次に、第１クロックレートの保持レジスタ
(11)から第２クロックレートのサンプリングレジスタ(1
3)へ、データを転送するステップがある。次に、サンプ
リングレジスタ(13)中のデータを第２クロックレートで
読み取るステップがある。
【００２２】望ましくは、データは、Ｎ個のデータベク
トルを含んでおり、保持レジスタ(11)は、Ｎ個の保持レ
ジスタ要素を含んでいる。Ｎ個の保持レジスタ要素の各
々は、Ｎ個のデータベクトル中の一つのベクトルを保持
する。同期化ステップは、望ましくは、書込み可能信号
を作成し、Ｎ個の保持レジスタ要素に書込み可能信号を
転送するステップを含んでいる。転送ステップは、望ま
しくは、Ｎ個の全てのデータベクトルを、実質的に１回
で、サンプリングレジスタ(13)へ転送するステップを含
んでいる。
トルを含んでおり、保持レジスタ(11)は、Ｎ個の保持レ
ジスタ要素を含んでいる。Ｎ個の保持レジスタ要素の各
々は、Ｎ個のデータベクトル中の一つのベクトルを保持
する。同期化ステップは、望ましくは、書込み可能信号
を作成し、Ｎ個の保持レジスタ要素に書込み可能信号を
転送するステップを含んでいる。転送ステップは、望ま
しくは、Ｎ個の全てのデータベクトルを、実質的に１回
で、サンプリングレジスタ(13)へ転送するステップを含
んでいる。
【００２３】望ましい実施例の作用を説明すると、シン
クロナイザは、３つの主な要素、つまり保持レジスタ(1
1)、クロック同期回路(12)及びサンプリングレジスタ(1
3)から構成される。データベクトルは、１からＮまでの
信号範囲の関連信号のグループである。「書込みクロッ
ク」（ｗｃｌｋ）信号は、入力データベクトルに同期す
るクロック信号である。出力データベクトルは、「読出
しクロック」（ｒｃｌｋ）信号に同期すること以外は、
入力データベクトルと同じである。入力データベクトル
は、第１のドメインつまりｗｃｌｋクロックドメイン(2
0)中で変化し、出力データベクトルは、第２のドメイン
つまりｒｃｌｋドメイン(22)の中で読み出される。図２
の中で詳しく示されるように、クロック同期回路(12)
は、自らタイミングをとる制御回路であって、２つの制
御信号、つまり「書込み可能」（ｅｎｗｃｌｋ）信号と
「読出し可能」（ｅｎｒｃｌｋ）信号を作成する。保持
レジスタ(11)とサンプルレジスタ(13)は、共通のデジタ
ルレジスタ要素である。デジタルレジスタは、入力値を
捕獲し(capture)、イネーブル信号がアクティブ状態で
あるとき、クロック信号は通常は０から１へ変化して信
号を出力に提供する。クロックは変化するが、イネーブ
ル信号がアクティブ状態でない場合、レジスタの出力
は、前の値を保持する。保持レジスタ(11)は、各々のデ
ータ入力信号に１つずつ、Ｎ個のレジスタ要素から構成
される。ｗｃｌｋは、保持レジスタ(11)中の全てのレジ
スタ要素と共通のクロックである。ｅｎｗｃｌｋ信号
は、保持レジスタ(11)中の全てのレジスタ要素と共通の
イネーブル信号である。同様に、サンプリングレジスタ
(13)は、各々のデータ出力信号に１つずつ、Ｎ個のレジ
スタ要素から構成される。ｒｃｌｋは、サンプリングレ
ジスタ(13)内の全てのレジスタ要素と共通のイネーブル
信号である。ｅｎｒｃｌｋ信号は、サンプリングレジス
タ(13)内の全てのレジスタ要素に共通のイネーブル信号
である。
クロナイザは、３つの主な要素、つまり保持レジスタ(1
1)、クロック同期回路(12)及びサンプリングレジスタ(1
3)から構成される。データベクトルは、１からＮまでの
信号範囲の関連信号のグループである。「書込みクロッ
ク」（ｗｃｌｋ）信号は、入力データベクトルに同期す
るクロック信号である。出力データベクトルは、「読出
しクロック」（ｒｃｌｋ）信号に同期すること以外は、
入力データベクトルと同じである。入力データベクトル
は、第１のドメインつまりｗｃｌｋクロックドメイン(2
0)中で変化し、出力データベクトルは、第２のドメイン
つまりｒｃｌｋドメイン(22)の中で読み出される。図２
の中で詳しく示されるように、クロック同期回路(12)
は、自らタイミングをとる制御回路であって、２つの制
御信号、つまり「書込み可能」（ｅｎｗｃｌｋ）信号と
「読出し可能」（ｅｎｒｃｌｋ）信号を作成する。保持
レジスタ(11)とサンプルレジスタ(13)は、共通のデジタ
ルレジスタ要素である。デジタルレジスタは、入力値を
捕獲し(capture)、イネーブル信号がアクティブ状態で
あるとき、クロック信号は通常は０から１へ変化して信
号を出力に提供する。クロックは変化するが、イネーブ
ル信号がアクティブ状態でない場合、レジスタの出力
は、前の値を保持する。保持レジスタ(11)は、各々のデ
ータ入力信号に１つずつ、Ｎ個のレジスタ要素から構成
される。ｗｃｌｋは、保持レジスタ(11)中の全てのレジ
スタ要素と共通のクロックである。ｅｎｗｃｌｋ信号
は、保持レジスタ(11)中の全てのレジスタ要素と共通の
イネーブル信号である。同様に、サンプリングレジスタ
(13)は、各々のデータ出力信号に１つずつ、Ｎ個のレジ
スタ要素から構成される。ｒｃｌｋは、サンプリングレ
ジスタ(13)内の全てのレジスタ要素と共通のイネーブル
信号である。ｅｎｒｃｌｋ信号は、サンプリングレジス
タ(13)内の全てのレジスタ要素に共通のイネーブル信号
である。
【００２４】クロック同期回路(12)は、ｗｃｌｋ信号に
同期させてｅｎｗｃｌｋ信号を活動させ、保持レジスタ
(11)に指令を与えて、データベクトル入力を捕獲する。
入力データベクトルを作成するＮ個の信号は全て、ｅｎ
ｗｃｌｋ信号がアクティブ状態にあるとき、ｗｃｌｋ信
号が０から１へ変化すると同時に、保持レジスタ(11)の
中にログされる(logged)。クロック同期制御回路(12)
は、次に、ｅｎｗｃｌｋ信号を非活動化する(deactivat
e)。データベクトル入力が更に変化しても、保持レジス
タ(11)の内容に影響を与えない。保持レジスタ(11)の出
力は、サンプリングレジスタ(13)の入力に直接接続され
ている。ｅｎｗｃｌｋ信号を非活動化状態にした後、ク
ロック同期回路は、ｅｎｒｃｌｋ信号をｒｃｌｋに同期
して活動化する。アクティブ状態のｅｎｒｃｌｋ信号
は、サンプリングレジスタ(13)にＮ個の全部の信号の内
容を捕獲させ、ｒｃｌｋ信号が０から１に変化すると同
時に、保持レジスタ(11)の出力であるデータベクトルを
生成する。クロック同期回路(12)は、次に、ｅｎｒｃｌ
ｋ信号を非活動化状態にし、その入力時に更に変化があ
っても、サンプリングレジスタ(13)をその値に保持す
る。この時、サンプリングレジスタ(13)の出力は同期さ
せられ、ｒｃｌｋクロックドメインにロックされる。
同期させてｅｎｗｃｌｋ信号を活動させ、保持レジスタ
(11)に指令を与えて、データベクトル入力を捕獲する。
入力データベクトルを作成するＮ個の信号は全て、ｅｎ
ｗｃｌｋ信号がアクティブ状態にあるとき、ｗｃｌｋ信
号が０から１へ変化すると同時に、保持レジスタ(11)の
中にログされる(logged)。クロック同期制御回路(12)
は、次に、ｅｎｗｃｌｋ信号を非活動化する(deactivat
e)。データベクトル入力が更に変化しても、保持レジス
タ(11)の内容に影響を与えない。保持レジスタ(11)の出
力は、サンプリングレジスタ(13)の入力に直接接続され
ている。ｅｎｗｃｌｋ信号を非活動化状態にした後、ク
ロック同期回路は、ｅｎｒｃｌｋ信号をｒｃｌｋに同期
して活動化する。アクティブ状態のｅｎｒｃｌｋ信号
は、サンプリングレジスタ(13)にＮ個の全部の信号の内
容を捕獲させ、ｒｃｌｋ信号が０から１に変化すると同
時に、保持レジスタ(11)の出力であるデータベクトルを
生成する。クロック同期回路(12)は、次に、ｅｎｒｃｌ
ｋ信号を非活動化状態にし、その入力時に更に変化があ
っても、サンプリングレジスタ(13)をその値に保持す
る。この時、サンプリングレジスタ(13)の出力は同期さ
せられ、ｒｃｌｋクロックドメインにロックされる。
【００２５】クロック同期回路(12)は、ｅｎｗｃｌｋ信
号を繰り返して活動させ、次に、ｅｎｗｃｌｋ信号を非
活動化状態にし、次にｅｎｒｃｌｋ信号を活動させ、ｅ
ｎｒｃｌｋ信号を非活動化状態にする。自らによりタイ
ミングがとられた(self-timed)動作は、どんな制御信号
も追加することなく、ｗｃｌｋクロックドメイン(20)か
らｒｃｌｋクロックドメイン(22)内の出力データベクト
ルへ、入力データベクトルを連続的に同期させる。クロ
ック同期回路(12)が、ｅｎｗｃｌｋとｅｎｒｃｌｋの両
信号を同時に（重複することなく）活動化させる時間は
ない。従って、そのデータが、保持レジスタ(11)によっ
て変えられるとき、その入力データベクトルを捕獲する
ことはあり得ず、データベクトル入力とデータベクトル
出力との間で完全性が確保される。
号を繰り返して活動させ、次に、ｅｎｗｃｌｋ信号を非
活動化状態にし、次にｅｎｒｃｌｋ信号を活動させ、ｅ
ｎｒｃｌｋ信号を非活動化状態にする。自らによりタイ
ミングがとられた(self-timed)動作は、どんな制御信号
も追加することなく、ｗｃｌｋクロックドメイン(20)か
らｒｃｌｋクロックドメイン(22)内の出力データベクト
ルへ、入力データベクトルを連続的に同期させる。クロ
ック同期回路(12)が、ｅｎｗｃｌｋとｅｎｒｃｌｋの両
信号を同時に（重複することなく）活動化させる時間は
ない。従って、そのデータが、保持レジスタ(11)によっ
て変えられるとき、その入力データベクトルを捕獲する
ことはあり得ず、データベクトル入力とデータベクトル
出力との間で完全性が確保される。
【００２６】ｗｃｌｋクロックドメイン(20)とｒｃｌｋ
クロックドメイン(22)の間で周波数又は位相がどのよう
に関係づけられても、クロック同期回路(12)は、非重複
制御信号であるｅｎｗｃｌｋとｅｎｒｃｌｋを作成する
ことができる。図２に示されるように、クロック同期回
路(12)は、共通のデジタル論理要素である２入力ＡＮＤ
ゲートゲート、２入力ＯＲゲート、並びにリセット（Ｃ
Ｌ）及び相補的出力（Ｑ及びＱＮ）を有する「Ｄ」フリ
ップフロップから構成されている。フリップフロップ
(1)乃至フリップフロップ(4)は接続されて、閉ループシ
フトレジスタ(24)を形成している。フリップフロップ
(1)のＱ出力は、フリップフロップ(2)のＤ入力に接続さ
れる。フリップフロップ(2)のＱ出力は、フリップフロ
ップ(3)のＤ入力に接続される。フリップフロップ(3)の
Ｑ出力は、フリップフロップ(4)のＤ入力に接続され
る。フリップフロップ(4)のＱＮ出力は、フリップフロ
ップ(1)のＤ入力へ接続される。クロック信号ｗｃｌｋ
は、フリップフロップ(1)及びフリップフロップ(2)のク
ロック（ＣＫ）入力に接続される。クロック信号ｒｃｌ
ｋは、フリップフロップ(1)及びフリップフロップ(2)の
クロック（ＣＫ）入力に接続される。クロック信号ｒｃ
ｌｋは、フリップフロップ(3)及びフリップフロップ(4)
のクロック（ＣＫ）入力に接続される。ＡＮＤゲート(1
5)の出力とＡＮＤゲート(16)の出力は、ＯＲゲート(17)
の２つの入力に接続される。ＡＮＤゲート(15)の一方の
入力は、フリップフロップ(1)のＱＮ出力に接続され
る。ＡＮＤゲートゲート(15)の他方の入力は、フリップ
フロップ(2)のＱ出力に接続される。ＡＮＤゲート(16)
の一方の入力は、フリップフロップ(2)のＱＮ出力に接
続される。ＡＮＤゲート(16)の他方の入力は、フリップ
フロップ(1)のＱ出力に接続される。ＡＮＤゲート(18)
の出力及びＡＮＤゲート(19)の出力は、ＯＲゲート(21)
の２つの入力に接続される。ＡＮＤゲートゲート(18)の
一方の入力は、フリップフロップ(4)のＱ出力に接続さ
れる。ＡＮＤゲート(19)の一方の入力は、フリップフロ
ップ(4)のＱＮ出力に接続される。ＡＮＤゲート(19)の
他方の入力は、フリップフロップ(3)のＱ出力に接続さ
れる。ＯＲゲート(17)の出力は、信号ｅｎｗｃｌｋに接
続される。ＯＲゲート(21)の出力は、信号ｅｎｒｃｌｋ
に接続される。リセット信号（ｒｅｓｅｔ＿ｎ）は、全
てのフリップフロップのリセット入力（ＣＬ）に接続さ
れる。
クロックドメイン(22)の間で周波数又は位相がどのよう
に関係づけられても、クロック同期回路(12)は、非重複
制御信号であるｅｎｗｃｌｋとｅｎｒｃｌｋを作成する
ことができる。図２に示されるように、クロック同期回
路(12)は、共通のデジタル論理要素である２入力ＡＮＤ
ゲートゲート、２入力ＯＲゲート、並びにリセット（Ｃ
Ｌ）及び相補的出力（Ｑ及びＱＮ）を有する「Ｄ」フリ
ップフロップから構成されている。フリップフロップ
(1)乃至フリップフロップ(4)は接続されて、閉ループシ
フトレジスタ(24)を形成している。フリップフロップ
(1)のＱ出力は、フリップフロップ(2)のＤ入力に接続さ
れる。フリップフロップ(2)のＱ出力は、フリップフロ
ップ(3)のＤ入力に接続される。フリップフロップ(3)の
Ｑ出力は、フリップフロップ(4)のＤ入力に接続され
る。フリップフロップ(4)のＱＮ出力は、フリップフロ
ップ(1)のＤ入力へ接続される。クロック信号ｗｃｌｋ
は、フリップフロップ(1)及びフリップフロップ(2)のク
ロック（ＣＫ）入力に接続される。クロック信号ｒｃｌ
ｋは、フリップフロップ(1)及びフリップフロップ(2)の
クロック（ＣＫ）入力に接続される。クロック信号ｒｃ
ｌｋは、フリップフロップ(3)及びフリップフロップ(4)
のクロック（ＣＫ）入力に接続される。ＡＮＤゲート(1
5)の出力とＡＮＤゲート(16)の出力は、ＯＲゲート(17)
の２つの入力に接続される。ＡＮＤゲート(15)の一方の
入力は、フリップフロップ(1)のＱＮ出力に接続され
る。ＡＮＤゲートゲート(15)の他方の入力は、フリップ
フロップ(2)のＱ出力に接続される。ＡＮＤゲート(16)
の一方の入力は、フリップフロップ(2)のＱＮ出力に接
続される。ＡＮＤゲート(16)の他方の入力は、フリップ
フロップ(1)のＱ出力に接続される。ＡＮＤゲート(18)
の出力及びＡＮＤゲート(19)の出力は、ＯＲゲート(21)
の２つの入力に接続される。ＡＮＤゲートゲート(18)の
一方の入力は、フリップフロップ(4)のＱ出力に接続さ
れる。ＡＮＤゲート(19)の一方の入力は、フリップフロ
ップ(4)のＱＮ出力に接続される。ＡＮＤゲート(19)の
他方の入力は、フリップフロップ(3)のＱ出力に接続さ
れる。ＯＲゲート(17)の出力は、信号ｅｎｗｃｌｋに接
続される。ＯＲゲート(21)の出力は、信号ｅｎｒｃｌｋ
に接続される。リセット信号（ｒｅｓｅｔ＿ｎ）は、全
てのフリップフロップのリセット入力（ＣＬ）に接続さ
れる。
【００２７】リセット信号の目的は、制御同期回路(12)
に電力が供給された後、フリップフロップの出力を既知
の論理値にセット(設定)することである。正常な動作中
は、リセット入力は活動しておらず、制御同期回路(12)
の動作に影響を及ぼさない。ＡＮＤゲート(15)、ＡＮＤ
ゲート(16)及びＯＲゲート(17)の目的は、フリップフロ
ップ(1)からフリップフロップ(2)への信号に変化がある
とき、ｅｎｗｃｌｋ信号を発生させることである。例え
ば、フリップフロップ(2)の出力Ｑが１、フリップフロ
ップ(1)の出力ＱＮが１のとき、ＡＮＤゲート(15)の出
力は１（活動状態）になって、ＯＲゲート(17)の出力、
つまり信号ｅｎｗｃｌｋは活動状態になる。同様に、フ
リップフロップ(2)の出力Ｑが１、フリップフロップ(1)
の出力ＱＮが１のとき、ＡＮＤゲート(16)の出力は１
（活動状態）になって、ＯＲゲート(17)の出力、つまり
信号ｅｎｗｃｌｋは活動状態になる。実際、ＡＮＤゲー
ト(15)、ＡＮＤゲート(16)及びＯＲゲート(17)は、フリ
ップフロップ(1)からフリップフロップ(2)へ通過する信
号が１から０へ、及び０から１へ変化することを検出し
て、ｅｎｗｃｌｋ信号を活動させる。同様に、ＡＮＤゲ
ート(18)、ＡＮＤゲート(19)及びＯＲゲート(21)は、フ
リップフロップ(3)からフリップフロップ(4)へ通過する
信号が１から０へ、及び０から１へ変化することを検出
して、ｅｎｒｃｌｋ信号を活動させる。
に電力が供給された後、フリップフロップの出力を既知
の論理値にセット(設定)することである。正常な動作中
は、リセット入力は活動しておらず、制御同期回路(12)
の動作に影響を及ぼさない。ＡＮＤゲート(15)、ＡＮＤ
ゲート(16)及びＯＲゲート(17)の目的は、フリップフロ
ップ(1)からフリップフロップ(2)への信号に変化がある
とき、ｅｎｗｃｌｋ信号を発生させることである。例え
ば、フリップフロップ(2)の出力Ｑが１、フリップフロ
ップ(1)の出力ＱＮが１のとき、ＡＮＤゲート(15)の出
力は１（活動状態）になって、ＯＲゲート(17)の出力、
つまり信号ｅｎｗｃｌｋは活動状態になる。同様に、フ
リップフロップ(2)の出力Ｑが１、フリップフロップ(1)
の出力ＱＮが１のとき、ＡＮＤゲート(16)の出力は１
（活動状態）になって、ＯＲゲート(17)の出力、つまり
信号ｅｎｗｃｌｋは活動状態になる。実際、ＡＮＤゲー
ト(15)、ＡＮＤゲート(16)及びＯＲゲート(17)は、フリ
ップフロップ(1)からフリップフロップ(2)へ通過する信
号が１から０へ、及び０から１へ変化することを検出し
て、ｅｎｗｃｌｋ信号を活動させる。同様に、ＡＮＤゲ
ート(18)、ＡＮＤゲート(19)及びＯＲゲート(21)は、フ
リップフロップ(3)からフリップフロップ(4)へ通過する
信号が１から０へ、及び０から１へ変化することを検出
して、ｅｎｒｃｌｋ信号を活動させる。
【００２８】初めに、電力を増して簡単にリセット状態
にした後、全てのフリップフロップの全てのＱ出力は、
論理０となり、全てのフリップフロップの全ての出力Ｑ
Ｎは、論理１となる。設定信号は、フリップフロップ
(4)のＱＮに接続されており、論理１である。ｅｎｗｃ
ｌｋ信号とｅｎｒｃｌｋ信号は両方とも、非活動状態
（論理０）である。制御同期回路(12)は、活動状態のｗ
ｃｌｋクロックが到達するまで、この状態を維持する。
クロック信号ｗｃｌｋのアクティブクロックエッジは、
論理１を、フリップフロップ(1)のＱ出力へ刻時する。
同時に、フリップフロップ(1)のＱＮ出力は、論理０に
なる。フリップフロップ(2)のＱＮ出力は論理１であっ
たので、フリップフロップ(1)でのこの信号の変化は、
ｅｎｗｃｌｋ信号を活動させる。クロック信号ｗｃｌｋ
の次のアクティブクロックエッジは、論理１を、フリッ
プフロップ(1)の出力Ｑからフリップフロップ(2)の出力
Ｑへ伝播する。この時、ペンディング中の信号(pending
signal)は活動状態となる。同時に、ｅｎｗｃｌｋ信号
は非活動状態である。なぜなら、フリップフロップ(1)
を通る信号に変化はなく、信号設定はまだ論理１であ
り、フリップフロップ(1)の出力Ｑは論理１のままだか
らである。クロック信号ｒｃｌｋのアクティブクロック
エッジは、フリップフロップ(3)の出力Ｑを論理１にす
る。このフリップフロップ(3)を通る信号の変化によっ
て、ｅｎｒｃｌｋ信号は活動させられる。設定信号は論
理１のままであり、ペンディング中の信号も論理１のま
まであり、ｅｎｗｃｌｋ信号が非活動状態に保たれるの
で、その後ｗｃｌｋからのクロックエッジは、この時の
制御同期回路(12)の状態を変化させない。ｒｃｌｋ信号
の次のアクティブエッジは、論理１をＱ出力へ、論理０
をフリップフロップ(4)のＱＮ出力へ伝播する。フリッ
プフロップ(3)のＱ出力は変化ないので、ペンディング
中の信号はまだ論理１にあり、ｅｎｒｃｌｋ信号は、非
活動状態にされる。信号設定は、この時、論理０である
（フリップフロップ(4)のＱＮ出力は、論理０であ
る）。ｗｃｌｋクロック信号の次のアクティブエッジ
は、フリップフロップ(1)の出力Ｑを論理０に変える。
これは、前の値から変化したものであるから、ｅｎｗｃ
ｌｋ信号は活動状態となる。ｒｃｌｋ信号の次のアクテ
ィブクロックエッジは、論理０を、フリップフロップ
(4)のＱ出力へ伝播し、ｅｎｒｃｌｋ信号を非活動状態
にする。設定信号は論理１へ戻され、完全シーケンスが
繰り返される。回路は、２つのドメインからの２つのク
ロック以外に外部制御信号なしで自由に実行するという
意味で、自らによりタイミングがとられる。
にした後、全てのフリップフロップの全てのＱ出力は、
論理０となり、全てのフリップフロップの全ての出力Ｑ
Ｎは、論理１となる。設定信号は、フリップフロップ
(4)のＱＮに接続されており、論理１である。ｅｎｗｃ
ｌｋ信号とｅｎｒｃｌｋ信号は両方とも、非活動状態
（論理０）である。制御同期回路(12)は、活動状態のｗ
ｃｌｋクロックが到達するまで、この状態を維持する。
クロック信号ｗｃｌｋのアクティブクロックエッジは、
論理１を、フリップフロップ(1)のＱ出力へ刻時する。
同時に、フリップフロップ(1)のＱＮ出力は、論理０に
なる。フリップフロップ(2)のＱＮ出力は論理１であっ
たので、フリップフロップ(1)でのこの信号の変化は、
ｅｎｗｃｌｋ信号を活動させる。クロック信号ｗｃｌｋ
の次のアクティブクロックエッジは、論理１を、フリッ
プフロップ(1)の出力Ｑからフリップフロップ(2)の出力
Ｑへ伝播する。この時、ペンディング中の信号(pending
signal)は活動状態となる。同時に、ｅｎｗｃｌｋ信号
は非活動状態である。なぜなら、フリップフロップ(1)
を通る信号に変化はなく、信号設定はまだ論理１であ
り、フリップフロップ(1)の出力Ｑは論理１のままだか
らである。クロック信号ｒｃｌｋのアクティブクロック
エッジは、フリップフロップ(3)の出力Ｑを論理１にす
る。このフリップフロップ(3)を通る信号の変化によっ
て、ｅｎｒｃｌｋ信号は活動させられる。設定信号は論
理１のままであり、ペンディング中の信号も論理１のま
まであり、ｅｎｗｃｌｋ信号が非活動状態に保たれるの
で、その後ｗｃｌｋからのクロックエッジは、この時の
制御同期回路(12)の状態を変化させない。ｒｃｌｋ信号
の次のアクティブエッジは、論理１をＱ出力へ、論理０
をフリップフロップ(4)のＱＮ出力へ伝播する。フリッ
プフロップ(3)のＱ出力は変化ないので、ペンディング
中の信号はまだ論理１にあり、ｅｎｒｃｌｋ信号は、非
活動状態にされる。信号設定は、この時、論理０である
（フリップフロップ(4)のＱＮ出力は、論理０であ
る）。ｗｃｌｋクロック信号の次のアクティブエッジ
は、フリップフロップ(1)の出力Ｑを論理０に変える。
これは、前の値から変化したものであるから、ｅｎｗｃ
ｌｋ信号は活動状態となる。ｒｃｌｋ信号の次のアクテ
ィブクロックエッジは、論理０を、フリップフロップ
(4)のＱ出力へ伝播し、ｅｎｒｃｌｋ信号を非活動状態
にする。設定信号は論理１へ戻され、完全シーケンスが
繰り返される。回路は、２つのドメインからの２つのク
ロック以外に外部制御信号なしで自由に実行するという
意味で、自らによりタイミングがとられる。
【００２９】ｅｎｗｃｌｋ信号とｅｎｒｃｌｋ信号は交
互に活動させられ、同時に動作することはない（重複し
ない）。この非重複特性は、ｅｎｗｃｌｋがｗｃｌｋド
メインの中にあり、一度にｗｃｌｋの１周期の間だけ活
動状態であることを観察することにより確認される。同
様に、ｅｎｒｃｌｋはｒｃｌｋドメインの中にあり、一
度にｒｃｌｋの１周期だけ活動状態である。
互に活動させられ、同時に動作することはない（重複し
ない）。この非重複特性は、ｅｎｗｃｌｋがｗｃｌｋド
メインの中にあり、一度にｗｃｌｋの１周期の間だけ活
動状態であることを観察することにより確認される。同
様に、ｅｎｒｃｌｋはｒｃｌｋドメインの中にあり、一
度にｒｃｌｋの１周期だけ活動状態である。
【００３０】ｅｎｗｃｌｋ信号が活動状態にあるとき、
次のｗｃｌｋクロックサイクルはｅｎｗｃｌｋ信号を非
活動化させる。この次のｗｃｌｋサイクルもまた、ペン
ディング中の信号の状態を変化させ、その信号はｒｃｌ
ｋ信号によりフリップフロップ(3)を通じて伝播され、
ｅｎｒｃｌｋ信号を活動させる。ｅｎｗｃｌｋ信号が非
活動状態になった後、ｅｎｒｃｌｋ信号は常に活動状態
となる。
次のｗｃｌｋクロックサイクルはｅｎｗｃｌｋ信号を非
活動化させる。この次のｗｃｌｋサイクルもまた、ペン
ディング中の信号の状態を変化させ、その信号はｒｃｌ
ｋ信号によりフリップフロップ(3)を通じて伝播され、
ｅｎｒｃｌｋ信号を活動させる。ｅｎｗｃｌｋ信号が非
活動状態になった後、ｅｎｒｃｌｋ信号は常に活動状態
となる。
【００３１】クロック同期回路(12)は、潜在的不安定位
置(potential metastability point)を、「セット」と
「ペンディング」の２つの内部制御信号へ分離すること
によってその効率を高める。これら２つの内部制御信号
は、実際には、一方のクロックドメインから他方のクロ
ックドメインへと同期化される。データベクトルのサイ
ズの如何に拘わらず（Ｎ個の大きさは必要である）、唯
一つのクロック同期回路(12)が用いられ、その内側の同
期化位置は２つだけである。
置(potential metastability point)を、「セット」と
「ペンディング」の２つの内部制御信号へ分離すること
によってその効率を高める。これら２つの内部制御信号
は、実際には、一方のクロックドメインから他方のクロ
ックドメインへと同期化される。データベクトルのサイ
ズの如何に拘わらず（Ｎ個の大きさは必要である）、唯
一つのクロック同期回路(12)が用いられ、その内側の同
期化位置は２つだけである。
【００３２】不安定状態になり難さ(metastability res
istance)と同期化への信頼性を最大にするために、図５
に示されるクロック同期回路(12)が用いられる。このク
ロック同期回路(12)は、図２のクロック同期回路(12)を
同じであるが、２つのフリップフロップ(5)(6)が追加さ
れている。フリップフロップ(5)は追加のステージを提
供するので、不安定状態を分解するための追加の時間を
提供し、ｒｃｌｋクロックドメインからｗｃｌｋクロッ
クドメインへの制御信号設定を同期化する。同様に、フ
リップフロップ(6)は、ｗｃｌｋドメインからｒｃｌｋ
ドメインへ進むためにペンディング中の制御信号に対し
て追加の同期化ステージを提供する。
istance)と同期化への信頼性を最大にするために、図５
に示されるクロック同期回路(12)が用いられる。このク
ロック同期回路(12)は、図２のクロック同期回路(12)を
同じであるが、２つのフリップフロップ(5)(6)が追加さ
れている。フリップフロップ(5)は追加のステージを提
供するので、不安定状態を分解するための追加の時間を
提供し、ｒｃｌｋクロックドメインからｗｃｌｋクロッ
クドメインへの制御信号設定を同期化する。同様に、フ
リップフロップ(6)は、ｗｃｌｋドメインからｒｃｌｋ
ドメインへ進むためにペンディング中の制御信号に対し
て追加の同期化ステージを提供する。
【００３３】例えば、ネットワーク(62)はＡＴＭネット
ワークであってよく、サーバ又は記憶機構はチップの上
にあってよい。ＡＴＭの全体的な説明とシンクロナイザ
(50)の使用方法については、例えば、「ギガビットのネ
ットワーク化(Gigabit Networking)」[Craig partridg
e, Addison Wesley, 1994]、「ＡＴＭユーザネットワー
クインターフェース仕様(ATM User Network Interface
Specification),バージョン３.０」[ATM Forum, Prenti
ce Hall, 1994]、「非同期転送モードネットワーク(Asy
nchronous Transfer Mode Networks): Performance Iss
ues」[Raif O. Onvural, Artech House, Inc., Norwoo
d, Mass. 1994]などを参照することができ、これら全て
の文献はその引用を以て本願への記載加入とする。より
具体的には、シンクロナイザ(50)は、ＡＴＭコンテキス
ト内のデータＦＩＦＯ(メモリ機構)のポインタを同期さ
せるのに用いることができる。或はまた、転送機構と同
期化機構は、転送手段又は同期化手段であってよい。
ワークであってよく、サーバ又は記憶機構はチップの上
にあってよい。ＡＴＭの全体的な説明とシンクロナイザ
(50)の使用方法については、例えば、「ギガビットのネ
ットワーク化(Gigabit Networking)」[Craig partridg
e, Addison Wesley, 1994]、「ＡＴＭユーザネットワー
クインターフェース仕様(ATM User Network Interface
Specification),バージョン３.０」[ATM Forum, Prenti
ce Hall, 1994]、「非同期転送モードネットワーク(Asy
nchronous Transfer Mode Networks): Performance Iss
ues」[Raif O. Onvural, Artech House, Inc., Norwoo
d, Mass. 1994]などを参照することができ、これら全て
の文献はその引用を以て本願への記載加入とする。より
具体的には、シンクロナイザ(50)は、ＡＴＭコンテキス
ト内のデータＦＩＦＯ(メモリ機構)のポインタを同期さ
せるのに用いることができる。或はまた、転送機構と同
期化機構は、転送手段又は同期化手段であってよい。
【００３４】例示した前記実施例において、本発明を詳
細に説明したが、当該分野の専門家であれば、特許請求
の範囲の記載以外の点について、発明の精神及び範囲か
ら逸脱することなく、変形をなし得ることは理解される
べきである。
細に説明したが、当該分野の専門家であれば、特許請求
の範囲の記載以外の点について、発明の精神及び範囲か
ら逸脱することなく、変形をなし得ることは理解される
べきである。
【図１】本発明のシンクロナイザの主な構成要素を示す
図である。
図である。
【図２】クロック同期回路の論理図である。
【図３】（ａ）（ｂ）（ｃ）及び（ｄ）は、位相の異な
る２つのクロックドメインが動作しているときのクロッ
ク同期回路のタイミング図である。
る２つのクロックドメインが動作しているときのクロッ
ク同期回路のタイミング図である。
【図４】（ａ）及び（ｂ）は、周波数の異なる２つのク
ロックドメインが動作しているときのクロック同期回路
のタイミング図である。
ロックドメインが動作しているときのクロック同期回路
のタイミング図である。
【図５】不安定状態になり難いように改良したクロック
同期回路の他の実施例を示す図である。
同期回路の他の実施例を示す図である。
(11) 保持レジスタ (12) クロック同期回路 (13) サンプリングレジスタ (20) 第１クロックドメイン (22) 第２クロックドメイン (50) シンクロナイザ (52) 転送機構 (54) 同期化機構 (64) メモリ機構
Claims (16)
- 【請求項１】 第１クロックレートの第１クロック信号
を有する第１クロックドメインから、第１クロックドメ
インとは異なる第２クロックレートの第２クロック信号
を有する第２クロックドメインへ、データを転送するた
めのシンクロナイザであって：第１クロックドメインか
ら第２クロックドメインへ、データを転送する転送機
構；及び第１クロックドメインから第２クロックドメイ
ンへ、転送機構によるデータの転送を同期させる同期化
機構を具えており、 同期化機構は、どんな制御信号も追加することなく、第
１クロックレートと第２クロックレートにのみ基づいて
自らタイミングをとっており、同期化機構は転送機構に
接続されている、データを転送するためのシンクロナイ
ザ。 - 【請求項２】 転送機構は、第１クロックドメインから
第２クロックドメインへＮ個のデータベクトルを転送
し、Ｎは１以上の整数である請求項１に記載のシンクロ
ナイザ。 - 【請求項３】 転送機構は、第１クロックドメインから
第２クロックドメインへ、Ｎ個のデータベクトルのほぼ
全部を一度に転送する請求項２に記載のシンクロナイ
ザ。 - 【請求項４】 転送機構は、保持レジスタとサンプリン
グレジスタを具えており、保持レジスタは、Ｎ個のデー
タベクトルが書き込まれ、第１クロックドメイン内で第
１クロックレートで動作し、同期化機構に接続されてお
り、サンプリングレジスタは、Ｎ個のデータベクトルを
受信し、Ｎ個のデータベクトルが第２クロックドメイン
内で第２クロックレートで読み取られる請求項３に記載
のシンクロナイザ。 - 【請求項５】 同期化機構は、自らタイミングをとるク
ロック同期回路を含んでおり、クロック同期回路は、保
持レジスタを制御して、保持レジスタ内のＮ個のデータ
ベクトルの書込みを制御する書込み可能信号と、サンプ
リングレジスタを制御して、保持レジスタからサンプリ
ングレジスタへのＮ個のデータベクトルの転送及びサン
プリングレジスタ内のＮ個のデータベクトルの読出しを
制御する読出し可能信号を作成する請求項４に記載のシ
ンクロナイザ。 - 【請求項６】 保持レジスタは、Ｎ個のデータベクトル
の各々に１つずつ、Ｎ個の保持レジスタ要素を含んでお
り、サンプリングレジスタは、Ｎ個のデータベクトルの
各々に１つずつ、Ｎ個のサンプリングレジスタ要素を含
んでいる請求項５に記載のシンクロナイザ。 - 【請求項７】 クロック同期回路は、第１クロックドメ
インの第１クロック信号を受信するための書込みクロッ
ク信号入力と、第２クロックドメインの第２クロック信
号を受信するための読出しクロック信号入力を有してい
る請求項６に記載のシンクロナイザ。 - 【請求項８】 クロック同期回路は、書込み可能信号と
読出し可能信号を作成し、保持レジスタ内のＮ個のデー
タベクトルが、第１クロックレートと第２クロックレー
トの間で周波数及び位相の関係にどんな変化も起こさな
いとき、サンプリングレジスタだけが、保持レジスタか
らＮ個のデータベクトルを受信するようにしている請求
項７に記載のシンクロナイザ。 - 【請求項９】 クロック同期回路は、書込みクロック信
号入力と読出しクロック信号入力に接続され、読出し可
能信号と書込み可能信号を制御するための閉ループシフ
トレジスタと、閉ループシフトレジスタ及びＮ個の保持
レジスタ要素に接続され、書込み可能信号を作成する書
込みエッジ検出器と、Ｎ個のサンプリングレジスタ要素
及び閉ループシフトレジスタに接続され、読出し可能信
号を作成する読出しエッジ検出器、を具えている請求項
８に記載のシンクロナイザ。 - 【請求項１０】 閉ループシフトレジスタは、書込みク
ロック信号入力及び書込みエッジ検出器に接続された第
１のＤフリップフロップと、第１のＤフリップフロッ
プ、書込みクロック信号入力及び書込エッジ検出器に接
続された第２のＤフリップフロップと、第２のＤフリッ
プフロップ、読出しクロック信号入力及び読出しエッジ
検出器に接続された第３のＤフリップフロップと、第３
のＤフリップフロップ、第１のＤフリップフロップ、読
出しクロック信号入力及び読出しエッジ検出器に接続さ
れた第４のＤフリップフロップ、を具えている請求項９
に記載のシンクロナイザ。 - 【請求項１１】 書込みエッジ検出器は、第１のＤフリ
ップフロップ及び第２のＤフリップフロップに接続され
た第１の書込みＡＮＤゲートと、第１のＤフリップフロ
ップ及び第２のフリップフロップに接続された第２の書
込みＡＮＤゲートと、第１の書込みＡＮＤゲート、第２
の書込みＡＮＤゲート及び保持レジスタ要素に接続され
た書込みＯＲゲートを具えている請求項１０に記載のシ
ンクロナイザ。 - 【請求項１２】 読出しエッジ検出器は、第３のＤフリ
ップフロップ及び第４のＤフリップフロップに接続され
た第１の読出しＡＮＤゲートと、第３のＤフリップフロ
ップ及び第４のＤフリップフロップに接続された第２の
読出しＡＮＤゲートと、第１の読出しＡＮＤゲート、第
２の読出しＡＮＤゲート及びサンプリングレジスタ要素
に接続された読出しＯＲゲート、を具えている請求項１
１に記載のシンクロナイザ。 - 【請求項１３】 閉ループシフトレジスタは、書込みク
ロック信号入力及び書込みエッジ検出器に接続された第
１のＤフリップフロップと、第１のＤフリップフロッ
プ、書込みクロック信号入力及び書込みエッジ検出器に
接続された第２のＤフリップフロップと、第２のＤフリ
ップフロップ、読出しクロック信号入力及び読出しエッ
ジ検出器に接続された第３のＤフリップフロップと、第
３のＤフリップフロップ、読出しクロック信号入力及び
読出しエッジ検出器に接続された第４のＤフリップフロ
ップと、書込みクロック信号入力、第４のＤフリップフ
ロップ及び第１のＤフリップフロップに接続された第５
のＤフリップフロップと、第２のＤフリップフロップ、
第３のＤフリップフロップ及び読出しクロック信号入力
に接続された第６のＤフリップフロップ、を具えている
請求項９に記載のシンクロナイザ。 - 【請求項１４】 第１のレートの第１クロック信号を有
する第１クロックドメインと；第２クロックレートの第
２クロック信号を有し、第１クロックドメインとは異な
る第２クロックドメインと；第１クロックドメイン中に
配置されて動作するようになっており、データベクトル
が移動するネットワークと；第２クロックドメイン中に
配置されて動作するようになっており、データベクトル
を格納するためのメモリ機構と；第１クロックレートの
第１クロック信号を有する第１クロックドメインから、
第２クロックレートの第２クロック信号を有する第２ク
ロックドメインへ、データを転送するためのシンクロナ
イザ、を具えており、 シンクロナイザは、第１クロックドメインから第２クロ
ックドメインへデータを転送するための転送機構と、転
送機構による第１クロックドメインから第２クロックド
メインへのデータ転送を同期させるための同期化機構を
具えており、同期化機構は、転送機構に接続され、どん
な制御信号も追加することなく、第１クロックレート及
び第２クロックレートにのみ基づいて自らタイミングを
とっており、シンクロナイザは、第１クロック信号及び
第２クロック信号を受信するために、第１クロックドメ
イン及び第２クロックドメインに接続されている、シス
テム。 - 【請求項１５】 第１クロックレートの第１クロック信
号を有する第１クロックドメインから、第１クロックド
メインとは異なる第２クロックレートの第２クロック信
号を有する第２クロックドメインへ、データを転送する
方法であって：第１クロックレートでデータを受信する
ステップ；第１クロックレートで保持レジスタ内にデー
タを書き込むステップ；どんな制御信号も追加すること
なく、第１クロックレート及び第２クロックレートにの
み基づいて、第１クロックレートの保持レジスタ内のデ
ータを、第２クロックレートのサンプリングレジスタと
同期させるステップ；第１クロックレートの保持レジス
タから第２クロックレートのサンプリングレジスタへデ
ータを転送するステップ；及びサンプリングレジスタ中
のデータを第２クロックレートで読み取るステップ、か
ら構成されるデータの転送方法。 - 【請求項１６】 データはＮ個のデータベクトルを含
み、保持レジスタはＮ個の保持レジスタ要素を含み、Ｎ
個の保持レジスタ要素の各々は、Ｎ個のデータベクトル
中の一つのベクトルを保持しており、同期化ステップ
は、書込み可能信号を作成するステップと、書込み可能
信号をＮ個の保持レジスタ要素へ転送するステップを有
しており、転送ステップは、Ｎ個のデータベクトルのほ
ぼ全てをサンプリングレジスタへ転送するステップを含
んでいる請求項１５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/625,740 US5905766A (en) | 1996-03-29 | 1996-03-29 | Synchronizer, method and system for transferring data |
| US08/625740 | 1996-03-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10117185A true JPH10117185A (ja) | 1998-05-06 |
Family
ID=24507373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9077525A Withdrawn JPH10117185A (ja) | 1996-03-29 | 1997-03-28 | データを転送するためのシンクロナイザ、方法及びシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5905766A (ja) |
| EP (1) | EP0798630A1 (ja) |
| JP (1) | JPH10117185A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7401306B2 (en) | 2005-03-14 | 2008-07-15 | Fujitsu Limited | Apparatus and method for verification support, and computer product |
| JP2012099921A (ja) * | 2010-10-29 | 2012-05-24 | Internatl Business Mach Corp <Ibm> | クロック・ドメイン・クロッシングのデータ転送回路および方法 |
| JP2012199656A (ja) * | 2011-03-18 | 2012-10-18 | Fujitsu Semiconductor Ltd | データ転送システム、データ転送装置及びデータ転送方法 |
| JP2014045423A (ja) * | 2012-08-28 | 2014-03-13 | Nec Engineering Ltd | データ転送装置、データ転送方法およびプログラム |
Families Citing this family (65)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6055619A (en) * | 1997-02-07 | 2000-04-25 | Cirrus Logic, Inc. | Circuits, system, and methods for processing multiple data streams |
| US6175603B1 (en) * | 1997-08-07 | 2001-01-16 | Cisco Technology, Inc. | System for managing signals in different clock domains and a programmable digital filter |
| US6088370A (en) * | 1997-09-22 | 2000-07-11 | Intel Corporation | Fast 16 bit, split transaction I/O bus |
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