JP2000261296A - 非同期パルス信号を同期パルス信号に変換する同期素子 - Google Patents
非同期パルス信号を同期パルス信号に変換する同期素子Info
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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- Nonlinear Science (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Logic Circuits (AREA)
- Pulse Circuits (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 入力のパルス信号の幅を制限する必要がな
く、パルス信号を入力するだけで同期のパルス信号に変
換して、高周波数クロック参考のパルス信号を低周波数
クロック参考のパルス信号に変換する。 【構成】 同期素子を４個のフリップフロップ、２個の
ＡＮＤゲート、１個のＮＡＮＤゲート、および１個のイ
ンバータで構成する。第１フリップフロップが入力信号
の前エッジを捕捉して、第２および第３フリップフロッ
プは第１フリップフロップのラッチ状態によりクロック
信号参考同期のパルス信号を発生する。第４フリップフ
ロップでその他のフリップフロップをオリジナル状態に
回復させ、ＡＮＤゲート、ＮＡＮＤゲート、およびイン
バータは適当な制御信号を発生させて対応する信号を制
御する。
く、パルス信号を入力するだけで同期のパルス信号に変
換して、高周波数クロック参考のパルス信号を低周波数
クロック参考のパルス信号に変換する。 【構成】 同期素子を４個のフリップフロップ、２個の
ＡＮＤゲート、１個のＮＡＮＤゲート、および１個のイ
ンバータで構成する。第１フリップフロップが入力信号
の前エッジを捕捉して、第２および第３フリップフロッ
プは第１フリップフロップのラッチ状態によりクロック
信号参考同期のパルス信号を発生する。第４フリップフ
ロップでその他のフリップフロップをオリジナル状態に
回復させ、ＡＮＤゲート、ＮＡＮＤゲート、およびイン
バータは適当な制御信号を発生させて対応する信号を制
御する。
Description
【０００１】
【発明の属する技術分野】この発明は信号変換素子に関
し、特に非同期パルス信号をクロック信号参考の同期パ
ルス信号に変換する同期素子（synchronization elemen
t）に関する。
し、特に非同期パルス信号をクロック信号参考の同期パ
ルス信号に変換する同期素子（synchronization elemen
t）に関する。
【０００２】
【従来の技術】半導体技術の進歩に伴い、デジタル電気
回路は徐々に複雑になってきている。例えば現在広く使
用されているパーソナルコンピューターは、その処理速
度と機能を高めるために、システムの各サブシステム
は、それぞれ異なるクロック周波数を使用する。例えば
ＣＰＵ作動の外部周波数は６６ＭＨｚ或いは１００ＭＨ
ｚで、ＰＣＩインターフェイスのオペレーティング周波
数は３３ＭＨｚ或いは６６ＭＨｚ、或いはＰＣＩインタ
ーフェイスと連接したネットワークインターフェイスは
１０ＭＨｚ或いは１００ＭＨｚの周波数である。そして
マルチオペレーティング周波数のシステムでは、いつも
キュー（queue）を利用してデータを伝達して効率を高
めた。またキューの作動中、非同期制御信号をクロック
信号参考に同期する制御信号に変換する必要があった。
そのほか、正常に作動するには、異なるオペレーティン
グ周波数のサブシステム間には、この種の信号変換の機
能が必要であった。
回路は徐々に複雑になってきている。例えば現在広く使
用されているパーソナルコンピューターは、その処理速
度と機能を高めるために、システムの各サブシステム
は、それぞれ異なるクロック周波数を使用する。例えば
ＣＰＵ作動の外部周波数は６６ＭＨｚ或いは１００ＭＨ
ｚで、ＰＣＩインターフェイスのオペレーティング周波
数は３３ＭＨｚ或いは６６ＭＨｚ、或いはＰＣＩインタ
ーフェイスと連接したネットワークインターフェイスは
１０ＭＨｚ或いは１００ＭＨｚの周波数である。そして
マルチオペレーティング周波数のシステムでは、いつも
キュー（queue）を利用してデータを伝達して効率を高
めた。またキューの作動中、非同期制御信号をクロック
信号参考に同期する制御信号に変換する必要があった。
そのほか、正常に作動するには、異なるオペレーティン
グ周波数のサブシステム間には、この種の信号変換の機
能が必要であった。
【０００３】図１に示すように、メイン装置１２０と周
辺装置１１０はキュー装置１３０とキュー装置１４０に
よりデータを伝達する。メイン装置１２０作動時、クロ
ック信号ＣＫ１を使用して、周辺装置１１０作動時はク
ロック信号ＣＫ２を使用する。周辺装置１１０は信号Ｄ
ＩＮおよび制御信号ＰＵＳＨでデータをキュー装置１３
０中のキュー１３５に入れ、メイン装置１２０は信号Ｄ
ＯＵＴおよび制御信号ＰＯＰによりキュー１３５のデー
タを読み取る。もう一方で、メイン装置１２０は信号Ｄ
ＩＮ'および制御信号ＰＵＳＨ'でデータをキュー装置１
４０中のキュー１４５に入れ、周辺装置１１０は信号Ｄ
ＯＵＴ'および制御信号ＰＯＰ'によりキュー１４５のデ
ータを読み出す。
辺装置１１０はキュー装置１３０とキュー装置１４０に
よりデータを伝達する。メイン装置１２０作動時、クロ
ック信号ＣＫ１を使用して、周辺装置１１０作動時はク
ロック信号ＣＫ２を使用する。周辺装置１１０は信号Ｄ
ＩＮおよび制御信号ＰＵＳＨでデータをキュー装置１３
０中のキュー１３５に入れ、メイン装置１２０は信号Ｄ
ＯＵＴおよび制御信号ＰＯＰによりキュー１３５のデー
タを読み取る。もう一方で、メイン装置１２０は信号Ｄ
ＩＮ'および制御信号ＰＵＳＨ'でデータをキュー装置１
４０中のキュー１４５に入れ、周辺装置１１０は信号Ｄ
ＯＵＴ'および制御信号ＰＯＰ'によりキュー１４５のデ
ータを読み出す。
【０００４】メイン装置１２０と周辺装置１１０作動
時、それぞれ異なる参考クロック（ＣＫ１およびＣＫ
２）を使用して、このためキュー装置１３０およびキュ
ー装置１４０中で、必ずメイン装置１２０或いは周辺装
置１１０が送り出す非同期パルス信号をその内部作動の
クロック参考の同期パルス信号に変換して正確に作動さ
せる。
時、それぞれ異なる参考クロック（ＣＫ１およびＣＫ
２）を使用して、このためキュー装置１３０およびキュ
ー装置１４０中で、必ずメイン装置１２０或いは周辺装
置１１０が送り出す非同期パルス信号をその内部作動の
クロック参考の同期パルス信号に変換して正確に作動さ
せる。
【０００５】異なるクロック参考のパルス信号を相同ク
ロック参考のパルス信号に変換する従来の方法は、グレ
イコード（Gray code）の状態機（state machine）を利
用して達成した。それは一回に一個だけのビットを変化
させ、制御信号をただ１つの方向に向ける変化の原理を
利用する。ただし、この種のグレイコード状態機で信号
同期を達成する従来の方法は、ただ低周波数クロック参
考のパルス信号を高周波数クロック参考のクロックのパ
ルス信号に変換する問題を解決するだけで、これはオリ
ジナル入力信号のパルス信号のパルス幅が必ず新しい参
考クロックの周期より大きくなければならなかった。ま
た従来の技術では、高周波数クロック参考のパルス信号
を低周波クロック参考のパルス信号に変換することはで
きなかった。
ロック参考のパルス信号に変換する従来の方法は、グレ
イコード（Gray code）の状態機（state machine）を利
用して達成した。それは一回に一個だけのビットを変化
させ、制御信号をただ１つの方向に向ける変化の原理を
利用する。ただし、この種のグレイコード状態機で信号
同期を達成する従来の方法は、ただ低周波数クロック参
考のパルス信号を高周波数クロック参考のクロックのパ
ルス信号に変換する問題を解決するだけで、これはオリ
ジナル入力信号のパルス信号のパルス幅が必ず新しい参
考クロックの周期より大きくなければならなかった。ま
た従来の技術では、高周波数クロック参考のパルス信号
を低周波クロック参考のパルス信号に変換することはで
きなかった。
【０００６】
【発明が解決しようとする課題】この発明の目的は非同
期パルス信号を同期パルス信号に変換する同期素子を提
供して、入力のパルス信号の幅を制限せずに、パルス信
号を入力するだけで同期のパルス信号に変換して、高周
波数クロック参考のパルス信号を低周波数クロック参考
のパルス信号に変換できるようにする。
期パルス信号を同期パルス信号に変換する同期素子を提
供して、入力のパルス信号の幅を制限せずに、パルス信
号を入力するだけで同期のパルス信号に変換して、高周
波数クロック参考のパルス信号を低周波数クロック参考
のパルス信号に変換できるようにする。
【０００７】
【課題を解決するための手段】この発明は非同期パルス
信号を同期パルス信号に変換する同期素子を提出して、
それは入力信号およびクロック信号を受け取り、出力信
号を出力して、同時にリセット信号を受け取って出力信
号をリセットする。同期素子は第１フリップフロップ、
第２フリップフロップ、第３フリップフロップ、第４フ
リップフロップ、インバータ、ＮＡＮＤゲート、第１Ａ
ＮＤゲート、および第２ＡＮＤゲートを含む。そのう
ち、第１フリップフロップ、第２フリップフロップ、お
よび第３フリップフロップはすべてデータ入力端子、ク
ロック入力端子、リセット入力端子、および状態出力端
子を具し、第４フリップフロップはデータ入力端子、ク
ロック入力端子、リセット入力端子、および相補型アウ
トプットターミナル（complementary output termina
l）を具する。
信号を同期パルス信号に変換する同期素子を提出して、
それは入力信号およびクロック信号を受け取り、出力信
号を出力して、同時にリセット信号を受け取って出力信
号をリセットする。同期素子は第１フリップフロップ、
第２フリップフロップ、第３フリップフロップ、第４フ
リップフロップ、インバータ、ＮＡＮＤゲート、第１Ａ
ＮＤゲート、および第２ＡＮＤゲートを含む。そのう
ち、第１フリップフロップ、第２フリップフロップ、お
よび第３フリップフロップはすべてデータ入力端子、ク
ロック入力端子、リセット入力端子、および状態出力端
子を具し、第４フリップフロップはデータ入力端子、ク
ロック入力端子、リセット入力端子、および相補型アウ
トプットターミナル（complementary output termina
l）を具する。
【０００８】そのうち、第１フリップフロップのクロッ
ク入力端子を入力信号に接続して、第１フリップフロッ
プのデータ入力端子を高電位に接続する。第２フリップ
フロップのデータ入力端子を第１フリップフロップの状
態出力端子に接続して、そのクロック入力端子をクロッ
ク信号に接続する。第２フリップフロップ、第３フリッ
プフロップ、および第４フリップフロップのリセット入
力端子はすべてリセット信号に接続される。
ク入力端子を入力信号に接続して、第１フリップフロッ
プのデータ入力端子を高電位に接続する。第２フリップ
フロップのデータ入力端子を第１フリップフロップの状
態出力端子に接続して、そのクロック入力端子をクロッ
ク信号に接続する。第２フリップフロップ、第３フリッ
プフロップ、および第４フリップフロップのリセット入
力端子はすべてリセット信号に接続される。
【０００９】第１ＡＮＤゲートの二つの入力端子をそれ
ぞれ、第２フリップフロップの状態出力端子および第４
フリップフロップの相補型アウトプットターミナルに接
続して、第１ＡＮＤゲートの出力端子を第３フリップフ
ロップのデータ入力端子に接続する。第３フリップフロ
ップのクロック入力端子をクロック信号に接続して、そ
の状態出力端子はその出力信号を出力する。第４フリッ
プフロップのデータ入力端子を第３フリップフロップの
状態出力端子に接続して、クロック信号はインバータで
第４フリップフロップのクロック入力端子へ接続する。
ぞれ、第２フリップフロップの状態出力端子および第４
フリップフロップの相補型アウトプットターミナルに接
続して、第１ＡＮＤゲートの出力端子を第３フリップフ
ロップのデータ入力端子に接続する。第３フリップフロ
ップのクロック入力端子をクロック信号に接続して、そ
の状態出力端子はその出力信号を出力する。第４フリッ
プフロップのデータ入力端子を第３フリップフロップの
状態出力端子に接続して、クロック信号はインバータで
第４フリップフロップのクロック入力端子へ接続する。
【００１０】ＮＡＮＤゲートの二つの入力端子をそれぞ
れ第３フリップフロップの状態出力端子および第４フリ
ップフロップの相補型アウトプットターミナルに接続、
第２ＡＮＤゲートの二つの入力端子をそれぞれリセット
信号およびＮＡＮＤゲートの出力端子に接続して、第２
ＡＮＤゲートの出力端子は第１フリップフロップのリセ
ット入力端子に接続する。
れ第３フリップフロップの状態出力端子および第４フリ
ップフロップの相補型アウトプットターミナルに接続、
第２ＡＮＤゲートの二つの入力端子をそれぞれリセット
信号およびＮＡＮＤゲートの出力端子に接続して、第２
ＡＮＤゲートの出力端子は第１フリップフロップのリセ
ット入力端子に接続する。
【００１１】この発明にかかる好適な実施形態では、入
力信号はパルス信号である。また、第１フリップフロッ
プ、第２フリップフロップ、第３フリップフロップ、お
よび第４フリップフロップはそれぞれＤ型フリップフロ
ップである。
力信号はパルス信号である。また、第１フリップフロッ
プ、第２フリップフロップ、第３フリップフロップ、お
よび第４フリップフロップはそれぞれＤ型フリップフロ
ップである。
【００１２】この発明のもう一つの方法は、非同期パル
ス信号を同期パルス信号に変換する同期素子を提出し
て、入力信号およびクロック信号を受け取り、出力信号
を出力する。そのうち入力信号はパルス信号で、同期素
子は第１フリップフロップ、第２フリップフロップ、第
３フリップフロップ、および第４フリップフロップを含
む。
ス信号を同期パルス信号に変換する同期素子を提出し
て、入力信号およびクロック信号を受け取り、出力信号
を出力する。そのうち入力信号はパルス信号で、同期素
子は第１フリップフロップ、第２フリップフロップ、第
３フリップフロップ、および第４フリップフロップを含
む。
【００１３】第１フリップフロップは入力信号を受け取
り、その状態出力端子の信号は入力信号の前エッジでも
う一つの状態（高電位）に変わり、例えば入力信号の前
エッジで入力信号が低電位から高電位の立上りエッジに
変化して、第１フリップフロップ状態出力端子の信号の
オリジナル状態は低電位で、変化後のもう一つの状態は
高電位である。
り、その状態出力端子の信号は入力信号の前エッジでも
う一つの状態（高電位）に変わり、例えば入力信号の前
エッジで入力信号が低電位から高電位の立上りエッジに
変化して、第１フリップフロップ状態出力端子の信号の
オリジナル状態は低電位で、変化後のもう一つの状態は
高電位である。
【００１４】第２フリップフロップは第１フリップフロ
ップの状態出力端子の信号を受け取り、第１フリップフ
ロップの状態出力端子の信号がもう一つの状態に変化
後、クロック信号の後のパルス前エッジで、例えばクロ
ック信号のパルス前エッジは低電位から高電位に変化す
る立上りエッジのクロック信号で、第２フリップフロッ
プの状態出力端子の信号はもう一つの状態に変化する。
例えば、第２フリップフロップ状態出力端子の信号のオ
リジナル状態が低電位で、変化後のもう一つの状態は高
電位である。
ップの状態出力端子の信号を受け取り、第１フリップフ
ロップの状態出力端子の信号がもう一つの状態に変化
後、クロック信号の後のパルス前エッジで、例えばクロ
ック信号のパルス前エッジは低電位から高電位に変化す
る立上りエッジのクロック信号で、第２フリップフロッ
プの状態出力端子の信号はもう一つの状態に変化する。
例えば、第２フリップフロップ状態出力端子の信号のオ
リジナル状態が低電位で、変化後のもう一つの状態は高
電位である。
【００１５】第３フリップフロップは第２フリップフロ
ップの状態出力端子の信号を受け取り、第３フリップフ
ロップの状態出力端子の信号は出力信号で、第２フリッ
プフロップの状態出力端子の信号はもう一つの状態に変
化後、クロック信号の後のパルス前エッジで、第３フリ
ップフロップの状態出力端子の信号がもう一つの状態に
変化する。例えば、第３フリップフロップ状態出力端子
の信号のオリジナル状態が低電位で、変化後のもう一つ
の状態が高電位である。
ップの状態出力端子の信号を受け取り、第３フリップフ
ロップの状態出力端子の信号は出力信号で、第２フリッ
プフロップの状態出力端子の信号はもう一つの状態に変
化後、クロック信号の後のパルス前エッジで、第３フリ
ップフロップの状態出力端子の信号がもう一つの状態に
変化する。例えば、第３フリップフロップ状態出力端子
の信号のオリジナル状態が低電位で、変化後のもう一つ
の状態が高電位である。
【００１６】第４フリップフロップが第３フリップフロ
ップの状態出力端子の信号を受け取り、第３フリップフ
ロップの状態出力端子の信号が状態を変化させた後、ク
ロック信号の後のパルス後エッジで、例えばクロック信
号のパルス後エッジは、クロック信号が高電位から低電
位に変化する立下りエッジで、第４フリップフロップの
状態出力端子の信号がもう一つの状態に変化する。例え
ば、第４フリップフロップ状態出力端子の信号のオリジ
ナル状態は高電位で、変化後のもう一つの状態は低電位
である。
ップの状態出力端子の信号を受け取り、第３フリップフ
ロップの状態出力端子の信号が状態を変化させた後、ク
ロック信号の後のパルス後エッジで、例えばクロック信
号のパルス後エッジは、クロック信号が高電位から低電
位に変化する立下りエッジで、第４フリップフロップの
状態出力端子の信号がもう一つの状態に変化する。例え
ば、第４フリップフロップ状態出力端子の信号のオリジ
ナル状態は高電位で、変化後のもう一つの状態は低電位
である。
【００１７】第４フリップフロップの状態出力端子の信
号を第１フリップフロップおよび第３フリップフロップ
へ送り、第３フリップフロップの状態出力端子の信号が
もう一つの状態に変化後、第１フリップフロップの状態
出力端子の信号はオリジナル状態を回復する。またクロ
ック信号の後のパルス前エッジで、第３フリップフロッ
プの状態出力端子の信号はオリジナル状態を回復する。
号を第１フリップフロップおよび第３フリップフロップ
へ送り、第３フリップフロップの状態出力端子の信号が
もう一つの状態に変化後、第１フリップフロップの状態
出力端子の信号はオリジナル状態を回復する。またクロ
ック信号の後のパルス前エッジで、第３フリップフロッ
プの状態出力端子の信号はオリジナル状態を回復する。
【００１８】第１フリップフロップの状態出力端子の信
号はオリジナル状態を回復した後、クロック信号の後の
パルス前エッジで、第２フリップフロップの状態出力端
子の信号はオリジナル状態に回復する。第３フリップフ
ロップの状態出力端子の信号はオリジナル状態を回復し
た後、クロック信号の後のパルス後エッジで、第４フリ
ップフロップの状態出力端子の信号はオリジナル状態を
回復する。
号はオリジナル状態を回復した後、クロック信号の後の
パルス前エッジで、第２フリップフロップの状態出力端
子の信号はオリジナル状態に回復する。第３フリップフ
ロップの状態出力端子の信号はオリジナル状態を回復し
た後、クロック信号の後のパルス後エッジで、第４フリ
ップフロップの状態出力端子の信号はオリジナル状態を
回復する。
【００１９】
【発明の実施の形態】以下、この発明にかかる好適な実
施形態を図面に基づいて説明する。図２に示すように、
同期素子２００で入力信号Ｐ１をクロック信号ＣＬＫ同
期の出力信号Ｐ２に変換して、入力信号Ｐ１はパルス
（pulse）信号で、その幅はクロック信号ＣＬＫの周期
の長さに限定しない。リセット信号ＲＳＴで出力信号Ｐ
２をリセット（reset）して、例えばリセット信号ＲＳ
Ｔは低電位時、出力信号Ｐ２を低電位にリセットする。
施形態を図面に基づいて説明する。図２に示すように、
同期素子２００で入力信号Ｐ１をクロック信号ＣＬＫ同
期の出力信号Ｐ２に変換して、入力信号Ｐ１はパルス
（pulse）信号で、その幅はクロック信号ＣＬＫの周期
の長さに限定しない。リセット信号ＲＳＴで出力信号Ｐ
２をリセット（reset）して、例えばリセット信号ＲＳ
Ｔは低電位時、出力信号Ｐ２を低電位にリセットする。
【００２０】図が示すように、同期素子２００は４個の
フリップフロップ２１１、２１２、２１３、２１４、と
ＡＮＤゲート２２１、２２２、とＮＡＮＤゲート２２
３、およびインバータ２２４で構成される。この実施形
態では、４個のフリップフロップ２１１、２１２、２１
３、２１４すべてはＤ型フリップフロップを使用する。
当然、従来の技術に習熟しているものであれば、異なる
フリップフロップを使用して同じ機能を達成することが
できる。この実施形態の電気回路図によると、全てのフ
リップフロップがクロック入力端子ＣＫ信号の立上りエ
ッジ時、データ入力端子Ｄの信号をラッチ（latch）す
る。同時にそのリセット入力端子Ｒが低電位時、その状
態出力端子Ｑは低電位に変化し、その相補型アウトプッ
トターミナルＱＮが高電位に変わる。また、フリップフ
ロップ２１１、２１２、及び２１３の相補型アウトプッ
トターミナルＱＮの信号は使用しないため、図では省略
する。
フリップフロップ２１１、２１２、２１３、２１４、と
ＡＮＤゲート２２１、２２２、とＮＡＮＤゲート２２
３、およびインバータ２２４で構成される。この実施形
態では、４個のフリップフロップ２１１、２１２、２１
３、２１４すべてはＤ型フリップフロップを使用する。
当然、従来の技術に習熟しているものであれば、異なる
フリップフロップを使用して同じ機能を達成することが
できる。この実施形態の電気回路図によると、全てのフ
リップフロップがクロック入力端子ＣＫ信号の立上りエ
ッジ時、データ入力端子Ｄの信号をラッチ（latch）す
る。同時にそのリセット入力端子Ｒが低電位時、その状
態出力端子Ｑは低電位に変化し、その相補型アウトプッ
トターミナルＱＮが高電位に変わる。また、フリップフ
ロップ２１１、２１２、及び２１３の相補型アウトプッ
トターミナルＱＮの信号は使用しないため、図では省略
する。
【００２１】そのうち、フリップフロップ２１１のデー
タ入力端子Ｄを電源ＶＤＤに接続して、そのクロック入
力端子ＣＫを入力信号Ｐ１に接続する。入力信号Ｐ１が
低電位から高電位に変化する立上りエッジ時、入力信号
Ｐ１の前エッジで、フリップフロップ２１１の状態出力
端子Ｑが高電位に変化する。
タ入力端子Ｄを電源ＶＤＤに接続して、そのクロック入
力端子ＣＫを入力信号Ｐ１に接続する。入力信号Ｐ１が
低電位から高電位に変化する立上りエッジ時、入力信号
Ｐ１の前エッジで、フリップフロップ２１１の状態出力
端子Ｑが高電位に変化する。
【００２２】フリップフロップ２１２のデータ入力端子
Ｄをフリップフロップ２１１の状態出力端子Ｑに接続す
る。フリップフロップ２１１の状態出力端子Ｑが高電位
に変化した後、クロック信号ＣＬＫの後の立上りエッ
ジ、即ちクロック信号ＣＬＫの次周期の前エッジで、フ
リップフロップ２１２の状態出力端子Ｑが高電位に変化
する。フリップフロップ２１２の状態出力端子Ｑおよび
フリップフロップ２１４の相補型アウトプットターミナ
ルＱＮはそれぞれＡＮＤゲート２２１の二つの入力端子
に接続して、ＡＮＤゲート２２１の出力端子はフリップ
フロップ２１３のデータ入力端子Ｄに接続する。フリッ
プフロップ２１４の相補型アウトプットターミナルＱＮ
のオリジナル状態が高電位だとすると、フリップフロッ
プ２１２の状態出力端子Ｑが高電位に変化後、ＡＮＤゲ
ート２２１の出力端子は高電位となる。クロック信号Ｃ
ＬＫの後の立上りエッジで、フリップフロップ２１３の
状態出力端子Ｑは高電位となり、また出力信号Ｐ２も高
電位に変化する。
Ｄをフリップフロップ２１１の状態出力端子Ｑに接続す
る。フリップフロップ２１１の状態出力端子Ｑが高電位
に変化した後、クロック信号ＣＬＫの後の立上りエッ
ジ、即ちクロック信号ＣＬＫの次周期の前エッジで、フ
リップフロップ２１２の状態出力端子Ｑが高電位に変化
する。フリップフロップ２１２の状態出力端子Ｑおよび
フリップフロップ２１４の相補型アウトプットターミナ
ルＱＮはそれぞれＡＮＤゲート２２１の二つの入力端子
に接続して、ＡＮＤゲート２２１の出力端子はフリップ
フロップ２１３のデータ入力端子Ｄに接続する。フリッ
プフロップ２１４の相補型アウトプットターミナルＱＮ
のオリジナル状態が高電位だとすると、フリップフロッ
プ２１２の状態出力端子Ｑが高電位に変化後、ＡＮＤゲ
ート２２１の出力端子は高電位となる。クロック信号Ｃ
ＬＫの後の立上りエッジで、フリップフロップ２１３の
状態出力端子Ｑは高電位となり、また出力信号Ｐ２も高
電位に変化する。
【００２３】フリップフロップ２１３の状態出力端子Ｑ
およびフリップフロップ２１４の相補型アウトプットタ
ーミナルＱＮを、それぞれＮＡＮＤゲート２２３の二つ
の入力端子に接続する。そのためフリップフロップ２１
３の状態出力端子Ｑおよびフリップフロップ２１４の相
補型アウトプットターミナルＱＮが同時に高電位時、Ｎ
ＡＮＤゲート２２３の出力端子の電位は低電位に変化す
る。ＡＮＤゲート２２２の二つの入力端子がそれぞれリ
セット信号ＲＳＴおよびＮＡＮＤゲート２２３の出力端
子に接続し、ＡＮＤゲート２２２の出力端子はフリップ
フロップ２１１のリセット入力端子Ｒに接続する。この
ためＮＡＮＤゲート２２３の出力端子の電位は低電位に
変化後、ＡＮＤゲート２２２の出力端子の電位は一緒に
低電位に変化し、フリップフロップ２１１をリセットし
て、フリップフロップ２１１の状態出力端子Ｑはオリジ
ナル状態の低電位に回復する。
およびフリップフロップ２１４の相補型アウトプットタ
ーミナルＱＮを、それぞれＮＡＮＤゲート２２３の二つ
の入力端子に接続する。そのためフリップフロップ２１
３の状態出力端子Ｑおよびフリップフロップ２１４の相
補型アウトプットターミナルＱＮが同時に高電位時、Ｎ
ＡＮＤゲート２２３の出力端子の電位は低電位に変化す
る。ＡＮＤゲート２２２の二つの入力端子がそれぞれリ
セット信号ＲＳＴおよびＮＡＮＤゲート２２３の出力端
子に接続し、ＡＮＤゲート２２２の出力端子はフリップ
フロップ２１１のリセット入力端子Ｒに接続する。この
ためＮＡＮＤゲート２２３の出力端子の電位は低電位に
変化後、ＡＮＤゲート２２２の出力端子の電位は一緒に
低電位に変化し、フリップフロップ２１１をリセットし
て、フリップフロップ２１１の状態出力端子Ｑはオリジ
ナル状態の低電位に回復する。
【００２４】フリップフロップ２１４のデータ入力端子
Ｄをフリップフロップ２１３の状態出力端子Ｑに接続、
クロック信号ＣＬＫはインバータ２２４を通してフリッ
プフロップ２１４のクロック入力端子ＣＫに接続する。
このためフリップフロップ２１３の状態出力端子Ｑは高
電位に変化した後、クロック信号ＣＬＫの後の立下りエ
ッジ（クロック信号ＣＬＫのパルス後エッジ）、またフ
リップフロップ２１４のクロック入力端子ＣＫの電位が
低電位から高電位に変化する立上りエッジ時、フリップ
フロップ２１４の相補型アウトプットターミナルＱＮは
低電位に変化、一緒にＡＮＤゲート２２１の出力端子を
低電位に変化させる。
Ｄをフリップフロップ２１３の状態出力端子Ｑに接続、
クロック信号ＣＬＫはインバータ２２４を通してフリッ
プフロップ２１４のクロック入力端子ＣＫに接続する。
このためフリップフロップ２１３の状態出力端子Ｑは高
電位に変化した後、クロック信号ＣＬＫの後の立下りエ
ッジ（クロック信号ＣＬＫのパルス後エッジ）、またフ
リップフロップ２１４のクロック入力端子ＣＫの電位が
低電位から高電位に変化する立上りエッジ時、フリップ
フロップ２１４の相補型アウトプットターミナルＱＮは
低電位に変化、一緒にＡＮＤゲート２２１の出力端子を
低電位に変化させる。
【００２５】フリップフロップ２１１の状態出力端子Ｑ
が低電位に変化後、クロック信号ＣＬＫの後の立上りエ
ッジ時、フリップフロップ２１２の状態出力端子Ｑはオ
リジナル状態の低電位を回復し、同時に、ＡＮＤゲート
２２１の出力端子が低電位のため、フリップフロップ２
１３の状態出力端子Ｑはオリジナル状態の低電位に回復
して、出力信号Ｐ２はオリジナル状態の低電位を回復す
る。
が低電位に変化後、クロック信号ＣＬＫの後の立上りエ
ッジ時、フリップフロップ２１２の状態出力端子Ｑはオ
リジナル状態の低電位を回復し、同時に、ＡＮＤゲート
２２１の出力端子が低電位のため、フリップフロップ２
１３の状態出力端子Ｑはオリジナル状態の低電位に回復
して、出力信号Ｐ２はオリジナル状態の低電位を回復す
る。
【００２６】最後に、出力信号Ｐ２は低電位に回復後、
再び半周期を経て、クロック信号ＣＬＫの立下りエッジ
で、フリップフロップ２１４の相補型アウトプットター
ミナルＱＮの電位がオリジナル状態の高電位に回復す
る。
再び半周期を経て、クロック信号ＣＬＫの立下りエッジ
で、フリップフロップ２１４の相補型アウトプットター
ミナルＱＮの電位がオリジナル状態の高電位に回復す
る。
【００２７】上述したことをまとめると、フリップフロ
ップ２１１は主に入力信号Ｐ１のパルス前エッジを捕
捉、即ち入力信号Ｐ１の立上りエッジでラッチする。フ
リップフロップ２１２とフリップフロップ２１３は、フ
リップフロップ２１１のラッチ状態により、クロック信
号参考と同期するパルス信号Ｐ２を発生させる。フリッ
プフロップ２１４を使用してその他のフリップフロップ
をオリジナル状態に回復させ、出力信号Ｐ２を１周期だ
け維持させてからストップして、オリジナル状態を回
復、ＡＮＤゲート２２１とＡＮＤゲート２２２およびＮ
ＡＮＤゲート２２３は適当な制御信号を発生して対応す
る信号を制御する。
ップ２１１は主に入力信号Ｐ１のパルス前エッジを捕
捉、即ち入力信号Ｐ１の立上りエッジでラッチする。フ
リップフロップ２１２とフリップフロップ２１３は、フ
リップフロップ２１１のラッチ状態により、クロック信
号参考と同期するパルス信号Ｐ２を発生させる。フリッ
プフロップ２１４を使用してその他のフリップフロップ
をオリジナル状態に回復させ、出力信号Ｐ２を１周期だ
け維持させてからストップして、オリジナル状態を回
復、ＡＮＤゲート２２１とＡＮＤゲート２２２およびＮ
ＡＮＤゲート２２３は適当な制御信号を発生して対応す
る信号を制御する。
【００２８】以上は正論理により電気回路の作動を説明
したが、負論理のシステムに使用するときは、インバー
タなどの適当な論理素子を加えるだけで、負論理のシス
テムに応用することもできる。
したが、負論理のシステムに使用するときは、インバー
タなどの適当な論理素子を加えるだけで、負論理のシス
テムに応用することもできる。
【００２９】更にこの作動過程を詳しく説明するため
に、図３に同期素子２００作動過程の各点信号のタイム
テーブルを示す。タイムテーブルが読みやすいように、
記号で各点の信号を表す。信号ＥＶＴはフリップフロッ
プ２１１の状態出力端子Ｑの信号で、信号ＭＴＡはフリ
ップフロップ２１２の状態出力端子Ｑの信号である。信
号Ｐ２ＩはＡＮＤゲート２２１の出力端子の信号で、信
号Ｐ２Ｄはフリップフロップ２１４の相補型アウトプッ
トターミナルＱＮの信号で、信号Ｒ２ＺはＡＮＤゲート
２２２の出力端子の信号である。そのほか、クロック信
号ＣＬＫの周期で時間変化を説明する。
に、図３に同期素子２００作動過程の各点信号のタイム
テーブルを示す。タイムテーブルが読みやすいように、
記号で各点の信号を表す。信号ＥＶＴはフリップフロッ
プ２１１の状態出力端子Ｑの信号で、信号ＭＴＡはフリ
ップフロップ２１２の状態出力端子Ｑの信号である。信
号Ｐ２ＩはＡＮＤゲート２２１の出力端子の信号で、信
号Ｐ２Ｄはフリップフロップ２１４の相補型アウトプッ
トターミナルＱＮの信号で、信号Ｒ２ＺはＡＮＤゲート
２２２の出力端子の信号である。そのほか、クロック信
号ＣＬＫの周期で時間変化を説明する。
【００３０】図が示すように、入力信号Ｐ１が周期Ｔ０
の後、幅がクロック信号ＣＬＫより短い周期短のパルス
が出現する。入力信号Ｐ１は低電位から高電位の立上り
エッジへ変化、即ちその前エッジで、フリップフロップ
２１１がこの変化を捕捉して、その状態出力端子Ｑの信
号ＥＶＴを高電位に変化させる。
の後、幅がクロック信号ＣＬＫより短い周期短のパルス
が出現する。入力信号Ｐ１は低電位から高電位の立上り
エッジへ変化、即ちその前エッジで、フリップフロップ
２１１がこの変化を捕捉して、その状態出力端子Ｑの信
号ＥＶＴを高電位に変化させる。
【００３１】この後、周期Ｔ１の立上りエッジ時、フリ
ップフロップ２１２の状態出力端子Ｑの信号ＭＴＡが高
電位に変化する。同時に、フリップフロップ２１４の相
補型アウトプットターミナルＱＮの信号Ｐ２Ｄが高電位
のため、ＡＮＤゲート２２１出力端子の信号Ｐ２Ｉはつ
づいて高電位に変化する。
ップフロップ２１２の状態出力端子Ｑの信号ＭＴＡが高
電位に変化する。同時に、フリップフロップ２１４の相
補型アウトプットターミナルＱＮの信号Ｐ２Ｄが高電位
のため、ＡＮＤゲート２２１出力端子の信号Ｐ２Ｉはつ
づいて高電位に変化する。
【００３２】続いて、周期Ｔ２の立上りエッジの時、フ
リップフロップ２１３の状態出力端子Ｑ出力の出力信号
Ｐ２は高電位に変化する。フリップフロップ２１３の状
態出力端子Ｑ（即ち出力信号Ｐ２）およびフリップフロ
ップ２１４の相補型アウトプットターミナルＱＮ（即ち
信号Ｐ２Ｄ）が全て高電位のため、ＮＡＮＤゲート２２
３およびＡＮＤゲート２２２の組合論理出力の信号Ｒ２
Ｚが低電位に変化して、フリップフロップ２１１をリセ
ットさせて、その状態出力端子子Ｑの信号ＥＶＴを低電
位に回復させる。
リップフロップ２１３の状態出力端子Ｑ出力の出力信号
Ｐ２は高電位に変化する。フリップフロップ２１３の状
態出力端子Ｑ（即ち出力信号Ｐ２）およびフリップフロ
ップ２１４の相補型アウトプットターミナルＱＮ（即ち
信号Ｐ２Ｄ）が全て高電位のため、ＮＡＮＤゲート２２
３およびＡＮＤゲート２２２の組合論理出力の信号Ｒ２
Ｚが低電位に変化して、フリップフロップ２１１をリセ
ットさせて、その状態出力端子子Ｑの信号ＥＶＴを低電
位に回復させる。
【００３３】フリップフロップ２１３出力の出力信号Ｐ
２が高電位で、クロック信号ＣＬＫはインバータ２２４
により、フリップフロップ２１４のクロック入力端子へ
送る作用は、フリップフロップ２１４の相補型アウトプ
ットターミナルＱＮの信号Ｐ２Ｄを、周期Ｔ２中間の立
下りエッジ時に低電位に変化させる。同時に、ＡＮＤゲ
ート２２１出力の信号Ｐ２Ｉを低電位に変化させる。
２が高電位で、クロック信号ＣＬＫはインバータ２２４
により、フリップフロップ２１４のクロック入力端子へ
送る作用は、フリップフロップ２１４の相補型アウトプ
ットターミナルＱＮの信号Ｐ２Ｄを、周期Ｔ２中間の立
下りエッジ時に低電位に変化させる。同時に、ＡＮＤゲ
ート２２１出力の信号Ｐ２Ｉを低電位に変化させる。
【００３４】最後に、周期Ｔ３の立上りエッジ時、フリ
ップフロップ２１２出力の信号ＭＴＡおよびフリップフ
ロップ２１３出力の出力信号Ｐ２はみな低電位を回復す
る。その後、再び半周期を経て、周期Ｔ３中間の立下り
エッジで、フリップフロップ２１４の相補型アウトプッ
トターミナルＱＮの電位は高電位を回復して、信号の変
換を完成する。
ップフロップ２１２出力の信号ＭＴＡおよびフリップフ
ロップ２１３出力の出力信号Ｐ２はみな低電位を回復す
る。その後、再び半周期を経て、周期Ｔ３中間の立下り
エッジで、フリップフロップ２１４の相補型アウトプッ
トターミナルＱＮの電位は高電位を回復して、信号の変
換を完成する。
【００３５】以下で、タイムテーブル内の第２信号の変
換を説明する。図が示すように、入力信号Ｐ１が周期Ｔ
４の立上りエッジ前で、高電位に変化し、短時間維持し
た後に低電位を回復する。入力信号Ｐ１が低電位から高
電位へ変化する立上りエッジで、フリップフロップ２１
１がこの変化を捕捉して、その状態出力端子Ｑの信号Ｅ
ＶＴを高電位に変化させる。
換を説明する。図が示すように、入力信号Ｐ１が周期Ｔ
４の立上りエッジ前で、高電位に変化し、短時間維持し
た後に低電位を回復する。入力信号Ｐ１が低電位から高
電位へ変化する立上りエッジで、フリップフロップ２１
１がこの変化を捕捉して、その状態出力端子Ｑの信号Ｅ
ＶＴを高電位に変化させる。
【００３６】その後、周期Ｔ４の立上りエッジ時、フリ
ップフロップ２１２の状態出力端子Ｑの信号ＭＴＡは高
電位に変化、同時にフリップフロップ２１４の相補型ア
ウトプットターミナルＱＮの信号Ｐ２Ｄは高電位とな
り、ＡＮＤゲート２２１出力端子の信号Ｐ２Ｉも一緒に
高電位にする。
ップフロップ２１２の状態出力端子Ｑの信号ＭＴＡは高
電位に変化、同時にフリップフロップ２１４の相補型ア
ウトプットターミナルＱＮの信号Ｐ２Ｄは高電位とな
り、ＡＮＤゲート２２１出力端子の信号Ｐ２Ｉも一緒に
高電位にする。
【００３７】続いて、周期Ｔ５の立上りエッジ時、フリ
ップフロップ２１３の状態出力端子Ｑ出力の出力信号Ｐ
２は高電位となる。フリップフロップ２１３の状態出力
端子Ｑ（出力信号Ｐ２）およびフリップフロップ２１４
の相補型アウトプットターミナルＱＮ（信号Ｐ２Ｄ）は
皆高電位で、そのためＮＡＮＤゲート２２３およびＡＮ
Ｄゲート２２２を通して出力した信号Ｒ２Ｚは低電位に
変化し、フリップフロップ２１１をリセットさせ、その
状態出力端子Ｑの信号ＥＶＴを低電位に回復させる。
ップフロップ２１３の状態出力端子Ｑ出力の出力信号Ｐ
２は高電位となる。フリップフロップ２１３の状態出力
端子Ｑ（出力信号Ｐ２）およびフリップフロップ２１４
の相補型アウトプットターミナルＱＮ（信号Ｐ２Ｄ）は
皆高電位で、そのためＮＡＮＤゲート２２３およびＡＮ
Ｄゲート２２２を通して出力した信号Ｒ２Ｚは低電位に
変化し、フリップフロップ２１１をリセットさせ、その
状態出力端子Ｑの信号ＥＶＴを低電位に回復させる。
【００３８】フリップフロップ２１３出力の出力信号Ｐ
２が高電位で、またインバータ２２４の作用により、フ
リップフロップ２１４の相補型アウトプットターミナル
ＱＮの信号Ｐ２Ｄを周期Ｔ５中間の立下りエッジ時、低
電位に変化させる。同時にＡＮＤゲート２２１出力の信
号Ｐ２Ｉを低電位に変化させる。
２が高電位で、またインバータ２２４の作用により、フ
リップフロップ２１４の相補型アウトプットターミナル
ＱＮの信号Ｐ２Ｄを周期Ｔ５中間の立下りエッジ時、低
電位に変化させる。同時にＡＮＤゲート２２１出力の信
号Ｐ２Ｉを低電位に変化させる。
【００３９】最後に、周期Ｔ６の立上りエッジ時、フリ
ップフロップ２１２出力の信号ＭＴＡおよびフリップフ
ロップ２１３出力の出力信号Ｐ２は全て低電位に回復す
る。その後、再び半周期を経て、周期T６中間の立下り
エッジの時、フリップフロップ２１４の相補型アウトプ
ットターミナルＱＮの電位が高電位を回復する。ここま
でで、パルス信号の変換は完成する。
ップフロップ２１２出力の信号ＭＴＡおよびフリップフ
ロップ２１３出力の出力信号Ｐ２は全て低電位に回復す
る。その後、再び半周期を経て、周期T６中間の立下り
エッジの時、フリップフロップ２１４の相補型アウトプ
ットターミナルＱＮの電位が高電位を回復する。ここま
でで、パルス信号の変換は完成する。
【００４０】以上のごとく、この発明を好適な実施形態
により開示したが、もとより、この発明を限定するため
のものではなく、当業者であれば容易に理解できるよう
に、この発明の技術思想の範囲において、適当な変更な
らびに修正が当然なされうるものであるから、その特許
権保護の範囲は特許請求の範囲および、それと均等な領
域を基準として定めなければならない。
により開示したが、もとより、この発明を限定するため
のものではなく、当業者であれば容易に理解できるよう
に、この発明の技術思想の範囲において、適当な変更な
らびに修正が当然なされうるものであるから、その特許
権保護の範囲は特許請求の範囲および、それと均等な領
域を基準として定めなければならない。
【００４１】
【発明の効果】上記構成により、入力したパルス信号Ｐ
１の周期の幅、あるいはクロック信号ＣＬＫ参考と同期
しているかどうかにかかわらずに、同期素子２００は入
力信号Ｐ１を捕捉してから、クロック信号ＣＬＫと同期
して周期幅がクロック周期の出力信号Ｐ２を発生させ
る。また、入力するパルス信号の幅を制限する必要がな
く、ただパルス信号を入力するだけで、高周波数クロッ
ク参考のパルス信号を低周波クロック参考のパルス信号
に変換することができる。従って、産業上の利用価値が
高い。
１の周期の幅、あるいはクロック信号ＣＬＫ参考と同期
しているかどうかにかかわらずに、同期素子２００は入
力信号Ｐ１を捕捉してから、クロック信号ＣＬＫと同期
して周期幅がクロック周期の出力信号Ｐ２を発生させ
る。また、入力するパルス信号の幅を制限する必要がな
く、ただパルス信号を入力するだけで、高周波数クロッ
ク参考のパルス信号を低周波クロック参考のパルス信号
に変換することができる。従って、産業上の利用価値が
高い。
【図１】 図１は、従来技術にかかる、同時に二種類の
オペレーティング周波数を使用したシステムの構成図で
ある。
オペレーティング周波数を使用したシステムの構成図で
ある。
【図２】 図２は、この発明にかかる同期素子の電気回
路図である。
路図である。
【図３】 図３は、この発明にかかる同期素子作動のタ
イムテーブルである。
イムテーブルである。
２００…同期素子 ２１１…フリップフロップ ２１２…フリップフロップ ２１３…フリップフロップ ２１４…フリップフロップ ２２１…ＡＮＤゲート ２２２…ＡＮＤゲート ２２３…ＮＡＮＤゲート ２２４…インバータ
Claims (2)
- 【請求項１】 入力信号とクロック信号を受け取り、そ
して出力信号を出力し、前記入力信号がパルス信号で、 同期素子が、 前記入力信号を受け取り、その状態出力端子の信号が前
記入力信号の前エッジでもう一つの状態に変化する第１
フリップフロップ、 前記第１フリップフロップの状態出力端子の信号を受け
取り、前記第１フリップフロップの状態出力端子の信号
がもう一つの状態に変化した後、前記クロック信号の後
のパルス前エッジで、第２フリップフロップの状態出力
端子の信号がもう一つの状態に変化する前記第２フリッ
プフロップ、 前記第２フリップフロップの状態出力端子の信号を受け
取り、第３フリップフロップの状態出力端子の信号が前
記出力信号で、前記第２フリップフロップの状態出力端
子の信号をもう一つの状態に変化させた後、前記クロッ
ク信号の後のパルス前エッジで、前記第３フリップフロ
ップの状態出力端子の信号をもう一つの状態に変化させ
る前記第３フリップフロップ、そして、 前記第３フリップフロップの状態出力端子の信号を受け
取り、前記第３フリップフロップの状態出力端子の信号
が状態変化後、クロック信号の後のパルス後エッジで、
第４フリップフロップの状態出力端子の信号がもう一つ
の状態に変化する前記第４フリップフロップ、 前記第４フリップフロップの状態出力端子の信号を前記
第１フリップフロップおよび前記第３フリップフロップ
へ送り、前記第３フリップフロップの状態出力端子の信
号をもう一つの状態に変化させた後、前記第１フリップ
フロップの状態出力端子の信号をオリジナル状態に回復
させ、並びに前記クロック信号の後のパルス前エッジ
で、前記第３フリップフロップの状態出力端子の信号を
オリジナル状態に回復、 前記第１フリップフロップの状態出力端子の信号がオリ
ジナル状態へ回復した後、前記クロック信号の後のパル
ス前エッジで、前記第２フリップフロップの状態出力端
子の信号はオリジナル状態へ回復し、前記第３フリップ
フロップの状態出力端子の信号はオリジナル状態へ回
復、前記クロック信号の後のパルス後エッジで、前記第
４フリップフロップの状態出力端子の信号がオリジナル
状態を回復する、 のを含むのを特徴とする非同期パルス信号を同期パルス
信号に変換する同期素子。 - 【請求項２】 リセット信号を受け取り、それが作用す
る時、上記第１フリップフロップ、上記第２フリップフ
ロップ、上記第３フリップフロップ、および上記第４フ
リップフロップの状態出力端子の信号がオリジナル状態
に回復する、 のを特徴とする請求項１記載の非同期パルス信号を同期
パルス信号に変換する同期素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW088102912A TW507418B (en) | 1999-02-26 | 1999-02-26 | Synchronization element for converting asynchronous pulse signal into synchronous pulse signal |
| TW88102912 | 1999-02-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000261296A true JP2000261296A (ja) | 2000-09-22 |
| JP3727213B2 JP3727213B2 (ja) | 2005-12-14 |
Family
ID=21639779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000024372A Expired - Lifetime JP3727213B2 (ja) | 1999-02-26 | 2000-02-01 | 非同期パルス信号を同期パルス信号に変換する同期素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6163584A (ja) |
| JP (1) | JP3727213B2 (ja) |
| DE (1) | DE19957613B4 (ja) |
| TW (1) | TW507418B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100588370B1 (ko) | 2004-12-30 | 2006-06-12 | 매그나칩 반도체 유한회사 | 클램프 신호 생성 회로 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6950959B2 (en) * | 2002-02-12 | 2005-09-27 | Fulcrum Microystems Inc. | Techniques for facilitating conversion between asynchronous and synchronous domains |
| US6801055B1 (en) * | 2002-10-25 | 2004-10-05 | Ecole De Technologie Superieure | Data driven clocking |
| US6998883B2 (en) * | 2004-02-25 | 2006-02-14 | Analog Devices, Inc. | Synchronization of signals |
| US7098706B1 (en) * | 2004-10-06 | 2006-08-29 | National Semiconductor Corporation | High speed synchronizer for simultaneously initializing rising edge triggered and falling edge triggered flip-flops |
| CN101056164B (zh) * | 2007-05-31 | 2011-04-27 | 北京中星微电子有限公司 | 一种跨异步时钟域信号的同步装置 |
| JP5030698B2 (ja) * | 2007-07-24 | 2012-09-19 | 株式会社リコー | 半導体装置及びノイズ低減方法 |
| US8400188B2 (en) * | 2008-03-16 | 2013-03-19 | Nxp B.V. | Methods, systems and arrangements for edge detection |
| US7768325B2 (en) * | 2008-04-23 | 2010-08-03 | International Business Machines Corporation | Circuit and design structure for synchronizing multiple digital signals |
| US8890594B1 (en) * | 2013-07-10 | 2014-11-18 | Freescale Semiconductor, Inc. | System for functional reset across multiple clock domains |
| US10579092B2 (en) * | 2016-11-01 | 2020-03-03 | International Business Machines Corporation | Global timing generator |
| US10050618B1 (en) * | 2017-04-13 | 2018-08-14 | Nxp Usa, Inc. | Reset management circuit and method therefor |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4544914A (en) * | 1979-12-17 | 1985-10-01 | Trw Inc. | Asynchronously controllable successive approximation analog-to-digital converter |
| US5012127A (en) * | 1987-09-24 | 1991-04-30 | Ncr Corporation | Synchronizer circuit with asynchronous clearing |
| US4935942A (en) * | 1989-03-16 | 1990-06-19 | Western Digital Corporation | Data sampling architecture |
| US4973860A (en) * | 1989-05-02 | 1990-11-27 | Ast Research Inc. | Circuit for synchronizing an asynchronous input signal to a high frequency clock |
| JPH0642662B2 (ja) * | 1989-10-12 | 1994-06-01 | 日本電気株式会社 | 同期化装置 |
| DE4037062C2 (de) * | 1990-11-22 | 1996-05-23 | Broadcast Television Syst | Schaltungsanordnung zur Synchronisierung eines asynchronen Datensignals |
| US5331669A (en) * | 1992-05-06 | 1994-07-19 | Ologic Corporation | Asynchronous pulse converter |
-
1999
- 1999-02-26 TW TW088102912A patent/TW507418B/zh not_active IP Right Cessation
- 1999-06-09 US US09/328,816 patent/US6163584A/en not_active Expired - Lifetime
- 1999-11-30 DE DE19957613A patent/DE19957613B4/de not_active Expired - Lifetime
-
2000
- 2000-02-01 JP JP2000024372A patent/JP3727213B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100588370B1 (ko) | 2004-12-30 | 2006-06-12 | 매그나칩 반도체 유한회사 | 클램프 신호 생성 회로 |
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