JP2000261310A - 非同期信号の同期化回路および半導体集積回路 - Google Patents
非同期信号の同期化回路および半導体集積回路Info
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Abstract
(57)【要約】
【課題】 同期式回路を内蔵した半導体集積回路であっ
て外部から非同期の信号が入力される半導体集積回路に
おいて、ラッチ回路におけるメタステーブル状態の発生
を防止してシステムパフォーマンスの向上を図るととも
にシステムの信頼性を向上させる。 【解決手段】 非同期信号を互いに遅延時間の異なる複
数の遅延回路（２ａ〜２ｎ）に入力することにより、位
相の異なる複数の遅延信号を生成し、これらの信号をラ
ッチ手段としてのフリップフロップ（３ａ〜３ｎ）のデ
ータ入力端子に入力させ、これらのフリップフロップの
出力信号を判定回路（４）に入力して最も多数あるいは
優先順位の高い論理値を出力させるようにした。
て外部から非同期の信号が入力される半導体集積回路に
おいて、ラッチ回路におけるメタステーブル状態の発生
を防止してシステムパフォーマンスの向上を図るととも
にシステムの信頼性を向上させる。 【解決手段】 非同期信号を互いに遅延時間の異なる複
数の遅延回路（２ａ〜２ｎ）に入力することにより、位
相の異なる複数の遅延信号を生成し、これらの信号をラ
ッチ手段としてのフリップフロップ（３ａ〜３ｎ）のデ
ータ入力端子に入力させ、これらのフリップフロップの
出力信号を判定回路（４）に入力して最も多数あるいは
優先順位の高い論理値を出力させるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路技
術さらには非同期信号を扱う論理LSIに適用して有効な
技術に関し、例えばクロック信号に同期して動作する同
期式回路を内蔵したＡＳＩＣ（特定用途向け半導体集積
回路）に利用して有効な技術に関する。
術さらには非同期信号を扱う論理LSIに適用して有効な
技術に関し、例えばクロック信号に同期して動作する同
期式回路を内蔵したＡＳＩＣ（特定用途向け半導体集積
回路）に利用して有効な技術に関する。
【０００２】
【従来の技術】ＡＳＩＣの主流となっている同期式回路
において、その問題の１つにメタステーブルと呼ばれる
非同期の外部入力信号で発生するラッチ回路の準安定状
態がある。この準安定状態は、ラッチ回路において規定
されているクロックの立上り（もしくは立下り）を基準
にしたセットアップ時間とホールド時間で囲まれた危険
ゾーンで、非同期の入力データが変化したときに発生す
るラッチ回路の異常動作によるものであり、図６（ａ）
に示すようなラントパルスと呼ばれる短いパルスが発生
したり、図６（ｂ）に示すようにスルーレートがなくな
って急峻な出力波形が得られなくなったり、図６（ｃ）
に示すように発振が発生したり、図６（ｄ）に示すよう
に出力の応答が遅くなるなどシステムを中断させるよう
な誤動作を引き起こす。
において、その問題の１つにメタステーブルと呼ばれる
非同期の外部入力信号で発生するラッチ回路の準安定状
態がある。この準安定状態は、ラッチ回路において規定
されているクロックの立上り（もしくは立下り）を基準
にしたセットアップ時間とホールド時間で囲まれた危険
ゾーンで、非同期の入力データが変化したときに発生す
るラッチ回路の異常動作によるものであり、図６（ａ）
に示すようなラントパルスと呼ばれる短いパルスが発生
したり、図６（ｂ）に示すようにスルーレートがなくな
って急峻な出力波形が得られなくなったり、図６（ｃ）
に示すように発振が発生したり、図６（ｄ）に示すよう
に出力の応答が遅くなるなどシステムを中断させるよう
な誤動作を引き起こす。
【０００３】現在の技術では、上記のようなメタステー
ブルに対する対策として、ダブルラッチ構成を採って、
プライマリ・ラッチを動作させるクロックとセカンダリ
・ラッチを動作させるクロックとを、クロックスキュー
として予想される量の倍以上しっかり離したり、システ
ムクロックに数クロックから数十クロックの期間ダミー
サイクルを設けるなど、メタステーブルの発生する期間
を考慮した待ち時間を入れたりすることによりメタステ
ーブルを回避するのが一般的である（ＣＱ出版社発行
「ＡＳＩＣの論理回路設計」第２６頁〜第２９頁）。
ブルに対する対策として、ダブルラッチ構成を採って、
プライマリ・ラッチを動作させるクロックとセカンダリ
・ラッチを動作させるクロックとを、クロックスキュー
として予想される量の倍以上しっかり離したり、システ
ムクロックに数クロックから数十クロックの期間ダミー
サイクルを設けるなど、メタステーブルの発生する期間
を考慮した待ち時間を入れたりすることによりメタステ
ーブルを回避するのが一般的である（ＣＱ出版社発行
「ＡＳＩＣの論理回路設計」第２６頁〜第２９頁）。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のメタステーブル対策では、すべてのラッチ回路
をダブル・ラッチ構成にするのが困難であったり２相ク
ロックを生成するのが面倒であったりする。また、非同
期の入力信号をシステムクロックに同期した信号に変換
するためには、メタステーブルの発生する期間を考慮し
た待ち時間が必要である。そのため、例えばリセット信
号や電源異常検出信号など、優先順位の高い割込み信号
においても、その処理に待ち時間を持たせなくてはなら
ないため、システムパフォーマンスの低下の要因とな
る。一方逆に、システムパフォーマンスを確保するため
に待ち時間を短縮すると、ＭＴＢＦ（平均故障間隔）が
短くなり、システムの信頼性低下の要因になるという問
題点がある。
た従来のメタステーブル対策では、すべてのラッチ回路
をダブル・ラッチ構成にするのが困難であったり２相ク
ロックを生成するのが面倒であったりする。また、非同
期の入力信号をシステムクロックに同期した信号に変換
するためには、メタステーブルの発生する期間を考慮し
た待ち時間が必要である。そのため、例えばリセット信
号や電源異常検出信号など、優先順位の高い割込み信号
においても、その処理に待ち時間を持たせなくてはなら
ないため、システムパフォーマンスの低下の要因とな
る。一方逆に、システムパフォーマンスを確保するため
に待ち時間を短縮すると、ＭＴＢＦ（平均故障間隔）が
短くなり、システムの信頼性低下の要因になるという問
題点がある。
【０００５】この発明の目的は、同期式回路を内蔵した
半導体集積回路であって外部から非同期の信号が入力さ
れる半導体集積回路において、ラッチ回路におけるメタ
ステーブル状態の発生を防止してシステムパフォーマン
スの向上を図るとともにシステムの信頼性を向上させる
ことにある。
半導体集積回路であって外部から非同期の信号が入力さ
れる半導体集積回路において、ラッチ回路におけるメタ
ステーブル状態の発生を防止してシステムパフォーマン
スの向上を図るとともにシステムの信頼性を向上させる
ことにある。
【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００８】すなわち、非同期信号を互いに遅延時間の
異なる複数の遅延手段に入力することにより、位相の異
なる複数の遅延信号を生成し、これらの遅延信号を、同
一のシステムクロックで動作する並列に設けられた複数
のフリップフロップ（ラッチ手段）のデータ入力端子に
入力させ、これらのフリップフロップの出力信号を判定
回路（判定手段）に入力して最も多数あるいは優先順位
の高い論理値を出力させるようにしたものである。
異なる複数の遅延手段に入力することにより、位相の異
なる複数の遅延信号を生成し、これらの遅延信号を、同
一のシステムクロックで動作する並列に設けられた複数
のフリップフロップ（ラッチ手段）のデータ入力端子に
入力させ、これらのフリップフロップの出力信号を判定
回路（判定手段）に入力して最も多数あるいは優先順位
の高い論理値を出力させるようにしたものである。
【０００９】上記した手段によれば、非同期信号が入力
された複数の遅延手段の遅延信号がシステムクロックの
位相に対してセットアップ時間やホールド時間を満たさ
ず、複数のフリップフロップのなかで少数のフリップフ
ロップにおいてメタステーブルが発生したとしても、他
の多数のフリップフロップには、位相の異なる非同期信
号が入力されているため、メタステーブルが発生するこ
とはなく、正常な非同期信号が取り込まれる。そして、
これらのフリップフロップの出力信号を判定回路に入力
されて最も多数あるいは優先順位の高い論理値が出力さ
れるので、メタステーブルの発生したフリップフロップ
の出力論理値を少数値または優先順位が低いと判定し、
正常に取り込まれた信号をシステムクロックに同期した
同期信号として扱うことができる。しかも、本発明によ
れば、非同期信号の遷移があった次のシステムクロック
の立上り（もしくは立下り）で同期化ができるため、メ
タステーブルの発生する期間を考慮したシステムの待ち
時間が不要となり、システムパフォーマンスが向上す
る。
された複数の遅延手段の遅延信号がシステムクロックの
位相に対してセットアップ時間やホールド時間を満たさ
ず、複数のフリップフロップのなかで少数のフリップフ
ロップにおいてメタステーブルが発生したとしても、他
の多数のフリップフロップには、位相の異なる非同期信
号が入力されているため、メタステーブルが発生するこ
とはなく、正常な非同期信号が取り込まれる。そして、
これらのフリップフロップの出力信号を判定回路に入力
されて最も多数あるいは優先順位の高い論理値が出力さ
れるので、メタステーブルの発生したフリップフロップ
の出力論理値を少数値または優先順位が低いと判定し、
正常に取り込まれた信号をシステムクロックに同期した
同期信号として扱うことができる。しかも、本発明によ
れば、非同期信号の遷移があった次のシステムクロック
の立上り（もしくは立下り）で同期化ができるため、メ
タステーブルの発生する期間を考慮したシステムの待ち
時間が不要となり、システムパフォーマンスが向上す
る。
【００１０】また、メタステーブルの発生する期間は不
定であり、一般には十分に余裕を持たせた待ち時間を設
定するが、確率の問題であって１００％の保証が得られ
るものではないので、長期的にはシステムの信頼性は期
待できない。これに対し、本発明によれば、メタステー
ブルの発生していないフリップフロップの出力に基づい
て確実な同期化を実現できるため、システム全体の信頼
性が向上する。
定であり、一般には十分に余裕を持たせた待ち時間を設
定するが、確率の問題であって１００％の保証が得られ
るものではないので、長期的にはシステムの信頼性は期
待できない。これに対し、本発明によれば、メタステー
ブルの発生していないフリップフロップの出力に基づい
て確実な同期化を実現できるため、システム全体の信頼
性が向上する。
【００１１】なお、上記複数の遅延手段の遅延時間は、
それらのうち最も短いものと最も長いものの時間差がシ
ステムクロック信号のサイクル時間より短くなるように
設定する。システムクロック信号のサイクル時間よりも
長く設定すると、異なるタイミングでフリップフロップ
に取り込まれた信号同士を比較することになり、正しい
比較が行なえないからである。
それらのうち最も短いものと最も長いものの時間差がシ
ステムクロック信号のサイクル時間より短くなるように
設定する。システムクロック信号のサイクル時間よりも
長く設定すると、異なるタイミングでフリップフロップ
に取り込まれた信号同士を比較することになり、正しい
比較が行なえないからである。
【００１２】また、上記各遅延手段は、データ入力端子
と各フリップフロップとの間の配線を互いに異なる配線
長に設定して異なる遅延時間を有する遅延線で構成した
り、あるいは複数の論理ゲート回路を直列に接続しその
接続段数を変えることによって、遅延時間が異なるよう
に構成する。これによって、比較的容易に、異なる遅延
時間を設定することができる。
と各フリップフロップとの間の配線を互いに異なる配線
長に設定して異なる遅延時間を有する遅延線で構成した
り、あるいは複数の論理ゲート回路を直列に接続しその
接続段数を変えることによって、遅延時間が異なるよう
に構成する。これによって、比較的容易に、異なる遅延
時間を設定することができる。
【００１３】
【発明の実施の形態】以下、本発明の好適な実施形態を
図面に基づいて説明する。
図面に基づいて説明する。
【００１４】図１には本発明に係る同期化回路の第１の
実施形態の回路構成図を示す。
実施形態の回路構成図を示す。
【００１５】論理ＬＳＩ１の外部から入力された非同期
信号ＡsyncInは、互いに遅延時間の異なるｎ個の遅延回
路２ａ、２ｂ、２ｃ、……２ｎに供給され、所定の遅延
時間の遅れを持った遅延信号Ａ１、Ａ２、Ａ３、……Ａ
ｎが形成される。ここで遅延回路２ａ、２ｂ、２ｃ、・
・２ｎの遅延時間は、ｔｄ１＜ｔｄ２＜ｔｄ３＜・‥＜
ｔｄｎの関係になるように設定されている。また、これ
らのうち最も長い遅延時間ｔｄｎがシステムクロックＳ
ＣＫのサイクル時間Ｔｃよりも短く（ｔｄｎ＜Ｔｃに）
なるように設定されている。
信号ＡsyncInは、互いに遅延時間の異なるｎ個の遅延回
路２ａ、２ｂ、２ｃ、……２ｎに供給され、所定の遅延
時間の遅れを持った遅延信号Ａ１、Ａ２、Ａ３、……Ａ
ｎが形成される。ここで遅延回路２ａ、２ｂ、２ｃ、・
・２ｎの遅延時間は、ｔｄ１＜ｔｄ２＜ｔｄ３＜・‥＜
ｔｄｎの関係になるように設定されている。また、これ
らのうち最も長い遅延時間ｔｄｎがシステムクロックＳ
ＣＫのサイクル時間Ｔｃよりも短く（ｔｄｎ＜Ｔｃに）
なるように設定されている。
【００１６】さらに、遅延信号Ａ１、Ａ２、Ａ３、……
Ａｎは、各遅延回路２ａ〜２ｎに対応して設けられたｎ
個のフリップフロップ３ａ、３ｂ、３ｃ、……３ｎに入
力される。一方、フリップフロップ３ａ、３ｂ、３ｃ、
……３ｎにはシステムクロックＳＣＫが同位相で入力さ
れるようにしてある。これによって、遅延信号Ａ１、Ａ
２、Ａ３、……Ａｎは、システムクロックＳＣＫの立ち
上がりエッジ（または立ち下がりエッジ）でフリップフ
ロップ３ａ、３ｂ、３ｃ、……３ｎに取り込まれ、フリ
ップフロップ３ａ、３ｂ、３ｃ、……３ｎの出力信号Ｑ
１、Ｑ２、Ｑ３、……Ｑｎに伝播する。
Ａｎは、各遅延回路２ａ〜２ｎに対応して設けられたｎ
個のフリップフロップ３ａ、３ｂ、３ｃ、……３ｎに入
力される。一方、フリップフロップ３ａ、３ｂ、３ｃ、
……３ｎにはシステムクロックＳＣＫが同位相で入力さ
れるようにしてある。これによって、遅延信号Ａ１、Ａ
２、Ａ３、……Ａｎは、システムクロックＳＣＫの立ち
上がりエッジ（または立ち下がりエッジ）でフリップフ
ロップ３ａ、３ｂ、３ｃ、……３ｎに取り込まれ、フリ
ップフロップ３ａ、３ｂ、３ｃ、……３ｎの出力信号Ｑ
１、Ｑ２、Ｑ３、……Ｑｎに伝播する。
【００１７】フリップフロップ３ａ、３ｂ、３ｃ、……
３ｎの出力信号Ｑ１、Ｑ２、Ｑ３、……Ｑｎは判定回路
４に入力され、判定回路４で出力Ｑl、Ｑ２、Ｑ３、…
…Ｑｎの論理値を判定し、最も多数あるいは優先順位の
高い論理値を出力する。判定回路４の出力信号は、シス
テムクロックＳＣＫに同期して動作する同期式の内部回
路５に供給される。
３ｎの出力信号Ｑ１、Ｑ２、Ｑ３、……Ｑｎは判定回路
４に入力され、判定回路４で出力Ｑl、Ｑ２、Ｑ３、…
…Ｑｎの論理値を判定し、最も多数あるいは優先順位の
高い論理値を出力する。判定回路４の出力信号は、シス
テムクロックＳＣＫに同期して動作する同期式の内部回
路５に供給される。
【００１８】遅延信号Ａl、Ａ２、Ａ３、……Ａｎとシ
ステムクロックＳＣＫとの位相関係においてフリップフ
ロップ３ａ、３ｂ、３ｃ、……３ｎのセットアップ時間
やホールド時間余裕を満たさない場合、メタステーブル
の発生する可能性があるが、この実施例では判定回路４
の上記作用によってメタステーブルを生じているフリッ
プフロップの出力は取り除かれるため、判定回路４の出
力信号ＳyncInはシステムクロックＳＣＫに同期した信
号として後段の同期式回路５に入力させることができ
る。
ステムクロックＳＣＫとの位相関係においてフリップフ
ロップ３ａ、３ｂ、３ｃ、……３ｎのセットアップ時間
やホールド時間余裕を満たさない場合、メタステーブル
の発生する可能性があるが、この実施例では判定回路４
の上記作用によってメタステーブルを生じているフリッ
プフロップの出力は取り除かれるため、判定回路４の出
力信号ＳyncInはシステムクロックＳＣＫに同期した信
号として後段の同期式回路５に入力させることができ
る。
【００１９】なお、上記遅延回路２ａ、２ｂ、２ｃ、・
・２ｎの構成としては、例えば配線遅延を利用し、非同
期信号ＡsyncIn が入力される端子からフリップフロッ
プ３ａ、３ｂ、３ｃ、……３ｎまでの配線を蛇行状配線
としその折り返し数を異ならしめることによって各配線
の長さを変え、異なる遅延時間を得るように構成するこ
とが考えられる。
・２ｎの構成としては、例えば配線遅延を利用し、非同
期信号ＡsyncIn が入力される端子からフリップフロッ
プ３ａ、３ｂ、３ｃ、……３ｎまでの配線を蛇行状配線
としその折り返し数を異ならしめることによって各配線
の長さを変え、異なる遅延時間を得るように構成するこ
とが考えられる。
【００２０】次に、図１の実施例回路の動作を図２に示
すタイミングチャートを用いて説明する。なお、図２
は、外部から入力される非同期信号ＡsyncInの立ち上が
りに対する遅延回路２ａ〜２ｎおよびフリップフロップ
３ａ〜３ｎの出力信号の変化を表わしている。また、こ
こでは、フリップフロップ３ａ、３ｂ、３ｃ、……３ｎ
はシステムクロックＳＣＫの立ち下がりでなく立ち上が
りでラッチ動作するものとする。
すタイミングチャートを用いて説明する。なお、図２
は、外部から入力される非同期信号ＡsyncInの立ち上が
りに対する遅延回路２ａ〜２ｎおよびフリップフロップ
３ａ〜３ｎの出力信号の変化を表わしている。また、こ
こでは、フリップフロップ３ａ、３ｂ、３ｃ、……３ｎ
はシステムクロックＳＣＫの立ち下がりでなく立ち上が
りでラッチ動作するものとする。
【００２１】非同期信号ＡsyncInが遅延回路２ａ、２
ｂ、２ｃ、……２ｎに入力されると、所定の遅延時間だ
け遅れた遅延信号Ａl、Ａ２、Ａ３、……Ａｎが得られ
る。さらに、これらの遅延信号がシステムクロックＳＣ
Ｋの立ち上がりでフリップフロップ３ａ、３ｂ、３ｃ、
……３ｎに取り込まれることによって、出力Ｑ１、Ｑ
２、Ｑ３、……Ｑｎが得られる。
ｂ、２ｃ、……２ｎに入力されると、所定の遅延時間だ
け遅れた遅延信号Ａl、Ａ２、Ａ３、……Ａｎが得られ
る。さらに、これらの遅延信号がシステムクロックＳＣ
Ｋの立ち上がりでフリップフロップ３ａ、３ｂ、３ｃ、
……３ｎに取り込まれることによって、出力Ｑ１、Ｑ
２、Ｑ３、……Ｑｎが得られる。
【００２２】ところで、例えば図２に示すように、シス
テムクロックＳＣＫの最初の立ち上がりタイミングと遅
延信号Ａ２の位相関係において、フリップフロップ３ｂ
のセットアップまたはホールド時間の余裕がなく、出力
Ｑ２にメタステーブルが発生し、発振を起こしている場
合を考える。このとき、出力Ｑ１はハイレベル、出力Ｑ
３、……Ｑｎはローレベルとなっている。これらのフリ
ップフロップ３ａ、３ｂ、３ｃ、……３ｎの出力Ｑ１、
Ｑ２，Ｑ３、……Ｑｎを判定回路４に入力すると、ロー
レベルの本数が多数であるため、判定回路４の出力Ｓyn
cInはローレベルとなる。
テムクロックＳＣＫの最初の立ち上がりタイミングと遅
延信号Ａ２の位相関係において、フリップフロップ３ｂ
のセットアップまたはホールド時間の余裕がなく、出力
Ｑ２にメタステーブルが発生し、発振を起こしている場
合を考える。このとき、出力Ｑ１はハイレベル、出力Ｑ
３、……Ｑｎはローレベルとなっている。これらのフリ
ップフロップ３ａ、３ｂ、３ｃ、……３ｎの出力Ｑ１、
Ｑ２，Ｑ３、……Ｑｎを判定回路４に入力すると、ロー
レベルの本数が多数であるため、判定回路４の出力Ｓyn
cInはローレベルとなる。
【００２３】従って、システムクロックＳＣＫの最初の
立ち上がり（ｔ１）では、非同期信号ＡsyncInの立ち上
がり（ｔ０）を認識しないこととなる。そして、次のシ
ステムクロックＳＣＫの立ち上がり（ｔ２）において
は、メタステーブルの発生しているフリップフロップ３
ｂの出力Ｑ２以外の出力Ｑl、Ｑ３、……Ｑｎは全てハ
イレベルとなる。従って、判定回路４の出力ＳyncInは
ハイレベルとなり、ここではじめて非同期信号ＡsyncIn
の立ち上がりを認識する。また、判定回路４の出力Ｓyn
cInはシステムクロックＳＣＫに同期しているため、同
期信号として後段の同期式回路で使用することができ
る。
立ち上がり（ｔ１）では、非同期信号ＡsyncInの立ち上
がり（ｔ０）を認識しないこととなる。そして、次のシ
ステムクロックＳＣＫの立ち上がり（ｔ２）において
は、メタステーブルの発生しているフリップフロップ３
ｂの出力Ｑ２以外の出力Ｑl、Ｑ３、……Ｑｎは全てハ
イレベルとなる。従って、判定回路４の出力ＳyncInは
ハイレベルとなり、ここではじめて非同期信号ＡsyncIn
の立ち上がりを認識する。また、判定回路４の出力Ｓyn
cInはシステムクロックＳＣＫに同期しているため、同
期信号として後段の同期式回路で使用することができ
る。
【００２４】以上説明したように、実施例においては、
非同期信号を互いに遅延時間の異なる複数の遅延回路２
ａ、２ｂ、２ｃ、……２ｎに入力することにより、位相
の異なる複数の遅延信号Ａl、Ａ２、Ａ３、……Ａｎを
生成し、これらの遅延信号を、同一のシステムクロック
で動作する並列に設けられた複数のフリップフロップ３
ａ、３ｂ、３ｃ、……３ｎのデータ入力端子に入力さ
せ、これらのフリップフロップの出力信号を判定回路４
に入力して最も多数あるいは優先順位の高い論理値を出
力させるようにしたので、非同期信号が入力された複数
の遅延回路の遅延信号がシステムクロックの位相に対し
てセットアップ時間やホールド時間を満たさず、複数の
フリップフロップのなかで少数のフリップフロップにお
いてメタステーブルが発生したとしても、他の多数のフ
リップフロップには、位相の異なる非同期信号が入力さ
れているため、メタステーブルが発生することはなく、
正常な非同期信号が取り込まれるようになる。
非同期信号を互いに遅延時間の異なる複数の遅延回路２
ａ、２ｂ、２ｃ、……２ｎに入力することにより、位相
の異なる複数の遅延信号Ａl、Ａ２、Ａ３、……Ａｎを
生成し、これらの遅延信号を、同一のシステムクロック
で動作する並列に設けられた複数のフリップフロップ３
ａ、３ｂ、３ｃ、……３ｎのデータ入力端子に入力さ
せ、これらのフリップフロップの出力信号を判定回路４
に入力して最も多数あるいは優先順位の高い論理値を出
力させるようにしたので、非同期信号が入力された複数
の遅延回路の遅延信号がシステムクロックの位相に対し
てセットアップ時間やホールド時間を満たさず、複数の
フリップフロップのなかで少数のフリップフロップにお
いてメタステーブルが発生したとしても、他の多数のフ
リップフロップには、位相の異なる非同期信号が入力さ
れているため、メタステーブルが発生することはなく、
正常な非同期信号が取り込まれるようになる。
【００２５】図３に本発明の同期化回路の具体例を示
す。なお、この具体例では、遅延回路をインバータのよ
うな論理ゲート回路を用いて構成するとともに、フリッ
プフロップを３個としている。また、図３においては、
図１の実施例における遅延回路２ａ〜２ｎのうち２ａは
設けず、非同期信号ＡsyncInの入力端子を直接フリップ
フロップ３ａのデータ入力端子に接続してある。遅延回
路２ｂは直列形態のインバータゲート２段で構成され、
論理ゲートの遅延を利用した遅延回路としている。同様
に遅延回路２ｃは直列形態のインバータゲート４段で構
成している。判定回路４は３個の２入力ＡＮＤゲートＧ
１，Ｇ２，Ｇ３と1個の３入力ＯＲゲートＧ４の組み合
わせ回路で構成している。
す。なお、この具体例では、遅延回路をインバータのよ
うな論理ゲート回路を用いて構成するとともに、フリッ
プフロップを３個としている。また、図３においては、
図１の実施例における遅延回路２ａ〜２ｎのうち２ａは
設けず、非同期信号ＡsyncInの入力端子を直接フリップ
フロップ３ａのデータ入力端子に接続してある。遅延回
路２ｂは直列形態のインバータゲート２段で構成され、
論理ゲートの遅延を利用した遅延回路としている。同様
に遅延回路２ｃは直列形態のインバータゲート４段で構
成している。判定回路４は３個の２入力ＡＮＤゲートＧ
１，Ｇ２，Ｇ３と1個の３入力ＯＲゲートＧ４の組み合
わせ回路で構成している。
【００２６】この実施例においては、外部から入力され
る非同期信号ＡsyncInを取り込むフリップフロップ３ａ
の出力Ｑ１と遅延回路２ｂで遅延された信号Ａ２を取り
込むフリップフロップ３ｂの出力Ｑ２とがＡＮＤゲート
Ｇ１に入力され、フリップフロップ３ｂの出力Ｑ２と遅
延回路２ｃで遅延された信号Ａ３を取り込むフリップフ
ロップ３ｃの出力Ｑ３とがＡＮＤゲートＧ２に入力さ
れ、フリップフロップ３ｂの出力Ｑ１と遅延回路２ｃで
遅延された信号Ａ３を取り込むフリップフロップ３ｃの
出力Ｑ３とがＡＮＤゲートＧ３に入力されている。
る非同期信号ＡsyncInを取り込むフリップフロップ３ａ
の出力Ｑ１と遅延回路２ｂで遅延された信号Ａ２を取り
込むフリップフロップ３ｂの出力Ｑ２とがＡＮＤゲート
Ｇ１に入力され、フリップフロップ３ｂの出力Ｑ２と遅
延回路２ｃで遅延された信号Ａ３を取り込むフリップフ
ロップ３ｃの出力Ｑ３とがＡＮＤゲートＧ２に入力さ
れ、フリップフロップ３ｂの出力Ｑ１と遅延回路２ｃで
遅延された信号Ａ３を取り込むフリップフロップ３ｃの
出力Ｑ３とがＡＮＤゲートＧ３に入力されている。
【００２７】これによって、フリップフロップ３ａ〜３
ｃの出力Ｑ１〜Ｑ３のうちいずれか２つがハイレベルと
なるとＧ１〜Ｇ３のうちいずれかのＡＮＤゲートの出力
がハイレベルとなる。そして、これらのＡＮＤゲートＧ
１〜Ｇ３の出力がＯＲゲートＧ４に入力され、Ｇ１〜Ｇ
３のうちいずれかのＡＮＤゲートの出力がハイレベルと
なると、ＯＲゲートＧ４の出力がハイレベルになる。こ
れによって、判定回路４からはフリップフロップ３ａ〜
３ｃの出力Ｑ１〜Ｑ３の多数決をとった結果と同等の信
号が出力される。
ｃの出力Ｑ１〜Ｑ３のうちいずれか２つがハイレベルと
なるとＧ１〜Ｇ３のうちいずれかのＡＮＤゲートの出力
がハイレベルとなる。そして、これらのＡＮＤゲートＧ
１〜Ｇ３の出力がＯＲゲートＧ４に入力され、Ｇ１〜Ｇ
３のうちいずれかのＡＮＤゲートの出力がハイレベルと
なると、ＯＲゲートＧ４の出力がハイレベルになる。こ
れによって、判定回路４からはフリップフロップ３ａ〜
３ｃの出力Ｑ１〜Ｑ３の多数決をとった結果と同等の信
号が出力される。
【００２８】表１に、図３の実施例回路における判定回
路４の真理値表を示す。表１から明らかなように、フリ
ップフロップ３ａ、３ｂ、３ｃの出力Ｑ１、Ｑ２、Ｑ３
の論理値の組合せ入力に対して、判定回路４の出力Ｓyn
cInは、３入力のうちハイレベルが２入力以上ある場合
はハイレベルに、ローレベルが２入力以上ある場合はロ
ーレベルとなる。つまり、判定回路４の出力ＳyncInは
３入力のうち数の多いものと同じ論理値となる。
路４の真理値表を示す。表１から明らかなように、フリ
ップフロップ３ａ、３ｂ、３ｃの出力Ｑ１、Ｑ２、Ｑ３
の論理値の組合せ入力に対して、判定回路４の出力Ｓyn
cInは、３入力のうちハイレベルが２入力以上ある場合
はハイレベルに、ローレベルが２入力以上ある場合はロ
ーレベルとなる。つまり、判定回路４の出力ＳyncInは
３入力のうち数の多いものと同じ論理値となる。
【００２９】
【表１】 なお、図３の実施例においては、遅延回路を２個設けた
場合について説明したが、図１の実施例と同様にｎ個の
遅延回路を設けて判定回路４において、それらの出力の
多数決を取るようにしても良い。ただし、多数決をとる
以上、判定回路４に入力される信号の数が奇数になるよ
うに遅延回路の数を設定するか、あるいは判定回路４に
入力される信号の数が偶数とした場合に、ハイレベルと
ローレベルの入力信号が同数のときは判定回路４の出力
信号はローレベルとなるように判定回路４の論理を構成
するのが良い。
場合について説明したが、図１の実施例と同様にｎ個の
遅延回路を設けて判定回路４において、それらの出力の
多数決を取るようにしても良い。ただし、多数決をとる
以上、判定回路４に入力される信号の数が奇数になるよ
うに遅延回路の数を設定するか、あるいは判定回路４に
入力される信号の数が偶数とした場合に、ハイレベルと
ローレベルの入力信号が同数のときは判定回路４の出力
信号はローレベルとなるように判定回路４の論理を構成
するのが良い。
【００３０】図４は本発明に係る同期化回路の他の実施
例を示す。また、表２に、図４の同期化回路を構成する
判定回路４の真理値表を示す。この実施例の同期化回路
は、図３の実施例の同期化回路と判定回路４の構成が異
なるのみで他は同一である。すなわち直列形態のインバ
ータゲートにより構成され外部から入力される非同期信
号ＡsyncInを遅延する遅延回路２ｂ，２ｃと、外部から
入力される非同期信号ＡsyncInを取り込むフリップフロ
ップ３ａと、遅延回路２ｂで遅延された信号Ａ２を取り
込むフリップフロップ３ｂと、遅延回路２ｃで遅延され
た信号Ａ３を取り込むフリップフロップ３ｃとが設けら
れている。
例を示す。また、表２に、図４の同期化回路を構成する
判定回路４の真理値表を示す。この実施例の同期化回路
は、図３の実施例の同期化回路と判定回路４の構成が異
なるのみで他は同一である。すなわち直列形態のインバ
ータゲートにより構成され外部から入力される非同期信
号ＡsyncInを遅延する遅延回路２ｂ，２ｃと、外部から
入力される非同期信号ＡsyncInを取り込むフリップフロ
ップ３ａと、遅延回路２ｂで遅延された信号Ａ２を取り
込むフリップフロップ３ｂと、遅延回路２ｃで遅延され
た信号Ａ３を取り込むフリップフロップ３ｃとが設けら
れている。
【００３１】この実施例の判定回路４は、上記フリップ
フロップ３ａの出力Ｑ１とフリップフロップ３ｂの出力
Ｑ２とが入力された２入力ＡＮＤゲートＧ１１と、フリ
ップフロップ３ａ，３ｂ，３ｃの出力Ｑ１，Ｑ２，Ｑ３
が入力された３入力ＡＮＤゲートＧ１２と、これらのＡ
ＮＤゲートＧ１１，Ｇ１２の出力とを入力とするＯＲゲ
ートＧ１３とにより構成されている。この実施例の判定
回路は、表２から明らかなように、フリップフロップ３
ａ、３ｂ、３ｃの出力Ｑ１、Ｑ２、Ｑ３のうちＱ１，Ｑ
２が共に「１」（ハイレベル）かＱ１、Ｑ２、Ｑ３のす
べてが「１」に成ると、判定回路４の出力ＳyncInはハ
イレベルになり、それ以外すなわちＱ１〜Ｑ３がローレ
ベルまたはＱ１のみがハイレベルの場合はローレベルと
なる。
フロップ３ａの出力Ｑ１とフリップフロップ３ｂの出力
Ｑ２とが入力された２入力ＡＮＤゲートＧ１１と、フリ
ップフロップ３ａ，３ｂ，３ｃの出力Ｑ１，Ｑ２，Ｑ３
が入力された３入力ＡＮＤゲートＧ１２と、これらのＡ
ＮＤゲートＧ１１，Ｇ１２の出力とを入力とするＯＲゲ
ートＧ１３とにより構成されている。この実施例の判定
回路は、表２から明らかなように、フリップフロップ３
ａ、３ｂ、３ｃの出力Ｑ１、Ｑ２、Ｑ３のうちＱ１，Ｑ
２が共に「１」（ハイレベル）かＱ１、Ｑ２、Ｑ３のす
べてが「１」に成ると、判定回路４の出力ＳyncInはハ
イレベルになり、それ以外すなわちＱ１〜Ｑ３がローレ
ベルまたはＱ１のみがハイレベルの場合はローレベルと
なる。
【００３２】
【表２】 なお、表２においては表１のようにＱ１，Ｑ２，Ｑ３の
すべての組合せについての判定回路４の出力ＳyncInの
状態が記載されていないのは、回路の構成から遅延時間
の長い方の信号を取り込むフリップフロップの出力がハ
イレベルになるとそれよりも遅延時間の短い信号を取り
込むフリップフロップの出力は当然ハイレベルになって
いるはずだからである。
すべての組合せについての判定回路４の出力ＳyncInの
状態が記載されていないのは、回路の構成から遅延時間
の長い方の信号を取り込むフリップフロップの出力がハ
イレベルになるとそれよりも遅延時間の短い信号を取り
込むフリップフロップの出力は当然ハイレベルになって
いるはずだからである。
【００３３】遅延回路とフリップフロップのこのような
性質を逆に利用すれば、図４において、ＡＮＤゲートＧ
１２を省略して一点鎖線Ｂのようにフリップフロップ３
ｃの出力Ｑ３を直接ＯＲゲートＧ１３に入力するように
構成しても同様な判定結果が得られることが分かる。す
なわち、この実施例では、フリップフロップ３ａの出力
Ｑ３が最も優先順位の高い信号である。同様にして、判
定回路４の入力信号数が四以上の場合にも同様にして優
先順位の高い信号をうまく利用することにより、例えば
判定回路を簡略化するようなことができる。
性質を逆に利用すれば、図４において、ＡＮＤゲートＧ
１２を省略して一点鎖線Ｂのようにフリップフロップ３
ｃの出力Ｑ３を直接ＯＲゲートＧ１３に入力するように
構成しても同様な判定結果が得られることが分かる。す
なわち、この実施例では、フリップフロップ３ａの出力
Ｑ３が最も優先順位の高い信号である。同様にして、判
定回路４の入力信号数が四以上の場合にも同様にして優
先順位の高い信号をうまく利用することにより、例えば
判定回路を簡略化するようなことができる。
【００３４】図５には、上記実施例の非同期信号の同期
化回路の応用例としてマイクロコンピュータにおける割
込み信号の同期化回路に適用した場合の実施例を示す。
化回路の応用例としてマイクロコンピュータにおける割
込み信号の同期化回路に適用した場合の実施例を示す。
【００３５】図５において、１１はマイクロコンピュー
タのＣＰＵ、１２はプログラムや固定データを格納する
ＲＯＭ（リードオンリメモリ）やＣＰＵの作業領域を提
供するＲＡＭ（ランダムアクセスメモリ）のような内部
メモリ、１３はＤＭＡ（ダイレクトメモリアクセス）転
送を制御するＤＭＡコントローラやＤ／Ａ変換回路、タ
イマ回路などの周辺回路、１４は入出力端子に設けられ
外部装置とのインタフェースを行なう入出力回路、１５
は外部から入力される割込み要求信号ＩＲＱを受け付け
て優先順位に従ってＣＰＵ１１に対して割込みをかけた
りする割込み制御回路、１６は上記ＣＰＵ１１とメモリ
１２、周辺回路１３、入出力回路１４との間をデータ転
送可能に接続するバスである。
タのＣＰＵ、１２はプログラムや固定データを格納する
ＲＯＭ（リードオンリメモリ）やＣＰＵの作業領域を提
供するＲＡＭ（ランダムアクセスメモリ）のような内部
メモリ、１３はＤＭＡ（ダイレクトメモリアクセス）転
送を制御するＤＭＡコントローラやＤ／Ａ変換回路、タ
イマ回路などの周辺回路、１４は入出力端子に設けられ
外部装置とのインタフェースを行なう入出力回路、１５
は外部から入力される割込み要求信号ＩＲＱを受け付け
て優先順位に従ってＣＰＵ１１に対して割込みをかけた
りする割込み制御回路、１６は上記ＣＰＵ１１とメモリ
１２、周辺回路１３、入出力回路１４との間をデータ転
送可能に接続するバスである。
【００３６】この実施例のマイクロコンピュータにおい
ては、上記割込み要求信号ＩＲＱを同じく外部から供給
されるシステムクロック信号ＣＫに同期化させて割込み
制御回路１５に入力する同期化回路１７として、前記実
施例（図１または図３）の同期化回路が使用されてい
る。これによって、外部からマイクロコンピュータに対
して非同期で割込み要求信号ＩＲＱが入ってきてもそれ
を取り込む際にメタステーブル状態が発生するのを回避
することができ、確実に割込みをかけることができるよ
うになる。
ては、上記割込み要求信号ＩＲＱを同じく外部から供給
されるシステムクロック信号ＣＫに同期化させて割込み
制御回路１５に入力する同期化回路１７として、前記実
施例（図１または図３）の同期化回路が使用されてい
る。これによって、外部からマイクロコンピュータに対
して非同期で割込み要求信号ＩＲＱが入ってきてもそれ
を取り込む際にメタステーブル状態が発生するのを回避
することができ、確実に割込みをかけることができるよ
うになる。
【００３７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
３および図４の実施例では、判定回路４の入力信号数を
「３」としているが、４以上すなわち遅延回路数を３個
以上としても良い。なお、判定回路４が多数決で出力値
を決定するように構成されている場合には、入力数が偶
数であると結論が出せないようにも考えられるが、入力
のローレベルとハイレベルの数が同数の場合には出力値
を安全側すなわちローレベルに決定するように判定回路
４を構成してやれば良い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、図
３および図４の実施例では、判定回路４の入力信号数を
「３」としているが、４以上すなわち遅延回路数を３個
以上としても良い。なお、判定回路４が多数決で出力値
を決定するように構成されている場合には、入力数が偶
数であると結論が出せないようにも考えられるが、入力
のローレベルとハイレベルの数が同数の場合には出力値
を安全側すなわちローレベルに決定するように判定回路
４を構成してやれば良い。
【００３８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である非同期
信号の同期化回路とその応用例としてマイクロコンピュ
ータにおける割込み信号の同期化回路について説明した
が、この発明はそれに限定されるものでなく、データ処
理用ＬＳＩにおけるリセット信号その他の非同期信号の
同期化回路として広く利用することができる。
なされた発明をその背景となった利用分野である非同期
信号の同期化回路とその応用例としてマイクロコンピュ
ータにおける割込み信号の同期化回路について説明した
が、この発明はそれに限定されるものでなく、データ処
理用ＬＳＩにおけるリセット信号その他の非同期信号の
同期化回路として広く利用することができる。
【００３９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４０】すなわち、同期式回路を内蔵した半導体集
積回路であって外部から非同期の信号が入力される半導
体集積回路において、ラッチ回路におけるメタステーブ
ル状態の発生を防止してシステムパフォーマンスの向上
を図るとともにシステムの信頼性を向上させることがで
きる。
積回路であって外部から非同期の信号が入力される半導
体集積回路において、ラッチ回路におけるメタステーブ
ル状態の発生を防止してシステムパフォーマンスの向上
を図るとともにシステムの信頼性を向上させることがで
きる。
【図１】本発明に係る同期化回路の第１の実施形態を示
す回路構成図である。
す回路構成図である。
【図２】図１に示す実施例の同期化回路の動作をタイミ
ングを示すタイミングチャートである。
ングを示すタイミングチャートである。
【図３】本発明に係る同期化回路の具体例を示す論理構
成図である。
成図である。
【図４】同期化回路を構成するの具体例を示す論理構成
図である。
図である。
【図５】実施例の非同期信号の同期化回路の応用例とし
てマイクロコンピュータにおける割込み信号の同期化回
路に適用した場合の実施例を示すブロック図である。
てマイクロコンピュータにおける割込み信号の同期化回
路に適用した場合の実施例を示すブロック図である。
【図６】非同期の外部入力信号をラッチするラッチ回路
で発生するメタステーブルの態様を示す波形図である。
で発生するメタステーブルの態様を示す波形図である。
１ 論理ＬＳＩ ２ａ〜２ｎ 遅延回路 ３ａ〜３ｎ フリップフロップ（ラッチ手段） ４ 判定回路 ５ 同期式回路 ＡcyncIn 非同期信号 ＳＣＫ 同期信号（システムクロック） Ａ１〜Ａｎ 遅延信号 Ｑ１〜Ｑｎ フリップフロップ３ａ〜３ｎの出力 ＳcyncIn 判定回路の出力（内部同期式回路に供給さ
れる同期化された信号）
れる同期化された信号）
Claims (7)
- 【請求項１】 共通の非同期信号を入力信号とし互いに
遅延時間が異なる複数の遅延手段と、同一のシステムク
ロック信号で動作し上記遅延手段で遅延された信号を入
力とする複数のラッチ手段と、これらのラッチ手段の出
力を比較して出力を決定する判定手段とを備えているこ
とを特徴とする非同期信号の同期化回路。 - 【請求項２】 上記遅延手段の遅延時間の最も短いもの
と最も長いものの時間差がシステムクロック信号のサイ
クル時間より短いことを特徴とする請求項１に記載の非
同期信号の同期化回路。 - 【請求項３】 上記遅延手段は、異なった配線長にする
ことによって異なった遅延時間を得る遅延線により構成
されてなることを特徴とする請求項１または２に記載の
非同期信号の同期化回路。 - 【請求項４】 上記遅延手段は、複数の論理ゲート回路
が直列に接続されてなり、その接続段数の違いによって
遅延時間が異なるように構成されていることを特徴とす
る請求項１または２に記載の非同期信号の同期化回路。 - 【請求項５】 上記判定手段は、複数の論理入力端子を
備え、入力される論理値の状態が多い方の論理値を出力
値とすることを特徴とする請求項１、２、３または４に
記載の非同期信号の同期化回路。 - 【請求項６】 上記判定手段は、複数の論理入力端子を
備え、入力される論理値の状態の優先順位が高い方の論
理値を出力値とすることを特徴とする請求項１、２、３
または４に記載の非同期信号の同期化回路。 - 【請求項７】 請求項１、２、３、４、５または６に記
載の非同期信号の同期化回路と、該同期化回路の出力信
号を入力信号とし上記システムクロック信号に同期して
動作する同期式回路とを内蔵してなることを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11061034A JP2000261310A (ja) | 1999-03-09 | 1999-03-09 | 非同期信号の同期化回路および半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11061034A JP2000261310A (ja) | 1999-03-09 | 1999-03-09 | 非同期信号の同期化回路および半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000261310A true JP2000261310A (ja) | 2000-09-22 |
Family
ID=13159607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11061034A Pending JP2000261310A (ja) | 1999-03-09 | 1999-03-09 | 非同期信号の同期化回路および半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000261310A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258765A (ja) * | 2006-03-20 | 2007-10-04 | Nec Electronics Corp | 半導体装置 |
| US7401277B2 (en) | 2003-01-28 | 2008-07-15 | Ricoh Company, Ltd. | Semiconductor integrated circuit and scan test method therefor |
| JP2014140123A (ja) * | 2013-01-21 | 2014-07-31 | Hitachi Ltd | メタステーブル防止型同期化回路 |
| CN108471308A (zh) * | 2017-02-23 | 2018-08-31 | 拉碧斯半导体株式会社 | 半导体装置以及数据同步方法 |
| WO2020213334A1 (ja) * | 2019-04-17 | 2020-10-22 | ローム株式会社 | 同期リセット信号生成回路及びデジタル処理装置 |
-
1999
- 1999-03-09 JP JP11061034A patent/JP2000261310A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8810305B2 (en) | 2006-03-20 | 2014-08-19 | Renesas Electronics Corporation | Semiconductor device |
| JP2014140123A (ja) * | 2013-01-21 | 2014-07-31 | Hitachi Ltd | メタステーブル防止型同期化回路 |
| CN108471308A (zh) * | 2017-02-23 | 2018-08-31 | 拉碧斯半导体株式会社 | 半导体装置以及数据同步方法 |
| CN108471308B (zh) * | 2017-02-23 | 2023-07-18 | 拉碧斯半导体株式会社 | 半导体装置以及数据同步方法 |
| WO2020213334A1 (ja) * | 2019-04-17 | 2020-10-22 | ローム株式会社 | 同期リセット信号生成回路及びデジタル処理装置 |
| JP7364667B2 (ja) | 2019-04-17 | 2023-10-18 | ローム株式会社 | 同期リセット信号生成回路及びデジタル処理装置 |
| US11914439B2 (en) | 2019-04-17 | 2024-02-27 | Rohm Co., Ltd. | Synchronous reset signal generation circuit and digital processing device |
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