JP2007258765A

JP2007258765A - 半導体装置

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Publication number: JP2007258765A
Application number: JP2006076567A
Authority: JP
Inventors: Hiroyuki Takahashi; 弘行高橋
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-03-20
Filing date: 2006-03-20
Publication date: 2007-10-04
Anticipated expiration: 2026-03-20
Also published as: CN101047384A; US20070216465A1; JP4813937B2; US8810305B2; US20140321224A1

Abstract

【課題】従来の半導体装置では、遅延回路等を用いなければ、メタステーブル状態が後段に接続される論理回路に伝達され、回路の誤動作の原因となる問題があった。
【解決手段】本発明にかかる半導体装置は、第１の電源ＶＳＳと第２の電源ＶＤＤとに基づき動作する第１の論理回路３と、第２の電源ＶＤＤを昇圧した第３の電源Ｖｂｏｏｔと第１の電源ＶＳＳとに基づき動作する第２の論理回路２とを有し、第２の論理回路２のうち少なくとも１つは、互いに非同期で動作する第１、第２の信号に基づき生成される値を保持する保持部４を有するものである。
【選択図】図１

Description

本発明は半導体装置に関し、互いに非同期で動作する信号に基づき動作する保持回路を有する半導体装置に関する。

互いに非同期で動作する複数の信号に基づいて動作する論理回路では、論理回路のセットアップタイムやホールドタイムの規格を互いの信号との関係から補償することができない。そのため、非同期信号に基づき動作する論理回路では、出力値が不定となるメタステーブルの問題が発生する。

ここで、ラッチ回路を例にこのメタステーブルについて説明する。ラッチ回路１１の回路図を図３に示す。ラッチ回路１１は、例えばＤＲＡＭにおいてメモリセルの動作状態を記憶する回路である。従って、ラッチ回路１１は、入力信号に基づきリフレッシュ状態あるいはリード・ライト状態であることを記憶する。処理回路１２が、ラッチ回路１１の出力に基づきメモリセルの動作状態を制御する。

このラッチ回路１１は、セット端子Ｓ、リセット端子Ｒ、出力端子Ｑを有している。ラッチ回路１１の動作のタイミングチャートを図４に示す。図４に示すように、ラッチ回路１１は、リセット端子ＲにハイレベルのＲｅｆｒｅｓｈ信号が入力されると、セット端子ＳにロウレベルのＲ／Ｗ信号が入力されるまでの期間はリフレッシュ状態を保持する。一方、セット端子ＳにロウレベルのＲ／Ｗ信号が入力されると、リセット端子ＲにハイレベルのＲｅｆｒｅｓｈ信号が入力されるまでの期間はリード・ライト状態を保持する。

このラッチ回路１１において、Ｒ／Ｗ信号とＲｅｆｒｅｓｈ信号とが変化するときの関係がセットアップタイムあるいはホールドタイムの規格を満たせない場合、保持部１３で保持する値がハイレベルかロウレベルかに定まらない恐れがある。例えば、セット端子Ｓとリセット端子Ｒに同時に信号が入力され、保持部１３が保持する値が中間電圧で安定してしまう場合である（図４のタイミングｔ３〜ｔ５）。

このように、ラッチ回路１１が中間電圧を保持し、後段に接続される回路に不確定な状態が伝達されてしまう状態をメタステーブル状態という（図４のタイミングｔ５〜ｔ６）。このメタステーブル状態は、ある程度の時間が経過すると、状態がハイレベルかロウレベルかに決定するが、その時間は不確定な時間である。このようなメタステーブル状態は、互いに非同期で動作する信号に基づき保持する値を決定する回路では本質的に発生してしまう問題である。

メタステーブルに対する対策として、従来から様々な方法が提案されてきた。その一例として、メタステーブルで回路の出力が不安定になるのは一時的なものであるため、出力が不安定になる時間を予測して、メタステーブルを起こす可能性のある回路に接続される処理回路へのクロック入力に遅延を持たせる方法がある。また、他の一例として、複数のラッチ回路の多数決によってメタステーブルを回避する技術が特許文献１（従来例１）に開示されている。

従来例１の論理ＬＳＩ１００を図５に示す。図５に示すように、論理ＬＳＩ１００は、システムクロックＳＣＫに同期して動作する半導体装置であって、入力にシステムクロックＳＣＫとは非同期で変化する信号ＡｓｙｎｃＩｎが入力されている。従って、メタステーブルが発生する恐れがある。

そこで、論理ＬＳＩ１００は、それぞれが異なる遅延時間を有する遅延回路１０１ａ〜１０１ｎと、システムクロックＳＣＫに同期して非同期信号ＡｓｙｎｃＩｎを記憶するフリップフロップ１０２ａ〜１０２ｎとを有している。フリップフロップ１０２ａ〜１０２ｎには、それぞれに対応して遅延回路１０１ａ〜１０１ｎが接続されている。フリップフロップ１０１ａ〜１０１ｎには、対応する遅延回路１０１ａ〜１０１ｎを介して非同期信号ＡｓｙｎｃＩｎが入力される。これによって、フリップフロップ１０２ａ〜１０２ｎに入力される非同期信号ＡｓｙｎｃＩｎは、接続される遅延回路によって遅延が生じるため、各フリップフロップに入力される非同期信号ＡｓｙｎｃＩｎとシステムクロックＳＣＫとのタイミングは、ずれたものになる。

フリップフロップ１０２ａ〜１０２ｎの出力は、比較回路１０３に入力される。比較回路１０３は、フリップフロップ１０２ａ〜１０２ｎの出力の多数決を行い、多い論理値を選択して出力する。処理回路１０４は、この比較回路１０３の出力に基づき動作する。

従来例１の論理ＬＳＩは、遅延時間が異なる入力信号を複数のフリップフロップで取り込み、多数決で論理値を決定する。これによって、いずれかのフリップフロップでメタステーブルが発生したとしても、他のフリップフロップの出力値を用いて多数決を行うことで、メタステーブルの影響を処理回路１０４に伝達することがない。
特開２０００−２６１３１０号公報

しかしながら、従来例１の論理ＬＳＩでは、複数の遅延回路と複数のフリップフロップと比較回路が必要であり、回路規模が増大する問題がある。また、遅延回路を用いているため、信号が処理回路に伝達されるまでの遅延時間が増大する。信号が処理回路に伝達されるまでの遅延時間が増大すると、入力信号に対応する動作が実行されるまでに多くの時間が必要となる。そのため、ある信号が入力されてから、その信号に対応した動作が完了する時間が規格化されているような場合には、この規格を満たすことができない問題がある。例えばメモリでは、リード命令が入力されてからデータが出力されるまでの時間が規格化されており、内部の信号遅延の時間が大きい場合、命令の入力から出力を行うまでの規格を満たすことができない問題がある。

本発明にかかる半導体装置は、第１の電源と第２の電源とに基づき動作する第１の論理回路と、前記第２の電源を昇圧した第３の電源と前記第１の電源とに基づき動作する第２の論理回路とを有し、前記第２の論理回路のうち少なくとも１つは、互いに非同期で動作する第１、第２の信号に基づき生成される値を保持する保持部を有するものである。

また、本発明にかかる半導体装置は、第１の信号と前記第１の信号に対して非同期で動作する第２の信号とに基づき動作する状態保持回路と、前記第１の信号と前記状態保持回路の出力とに基づき動作する処理回路とを有する半導体装置であって、前記状態保持回路は、前記第１、第２の信号に基づき生成される値を保持する保持部を有し、前記保持部は、前記処理回路において前記状態保持回路の出力を受信するトランジスタよりも導通状態での抵抗値が小さいトランジスタで構成されるものである。

一方、本発明にかかる半導体装置は、第１の電源と第２の電源とに基づき動作する第１の論理回路と、前記第２の電源を昇圧し、第３の電源を生成する昇圧回路と、前記第１の電源と前記第３の電源とに基づき動作する第２の論理回路と、前記第２の論理回路は、互いに非同期で入力される第１、第２の信号に基づき動作する第１の回路と、前記第１の回路の出力を保持する保持部とを有するものである。

本発明にかかる半導体装置によれば、互いに非同期に動作する第１、第２の信号に基づき生成される値を保持する保持部に他の回路よりも高い電源電圧を供給する、あるいは導通状態で低い抵抗値（高い電流能力）のトランジスタを用いる。これによって、保持部でメタステーブル状態となる値を保持してしまう場合であっても、保持している値をハイレベルかロウレベルかのいずれかに安定させる時間が短くなる。つまり、メタステーブル状態がハイレベル、あるいはロウレベルにわずかでも傾いた場合に多くの電流を流すことが可能である。多くの電流を流すことで、保持部に保持された値を短い時間でハイレベルあるいはロウレベルで安定させることが可能である。また、本発明にかかる半導体装置によれば、新たに遅延回路等を設ける必要がないため、回路規模が増大することはない。

本発明にかかる半導体装置によれば、低い電源電圧に基づき動作する半導体装置であっても、回路の追加を行うことなくメタステーブル状態の時間を短くし、回路動作へのメタステーブル状態の影響を低減することができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態の半導体装置１のブロック図を図１に示す。本実施の形態の半導体装置１は、例えばＤＲＡＭ（Dynamic Random Access Memory）等のメモリであり、非同期で動作する２つの信号に基づき動作の状態を決定する機能を有するものである。ＤＲＡＭの場合、内部で生成されるＲｅｆｒｅｓｈ信号と外部から送信されるＲ／Ｗ（Ｒｅａｄ／Ｗｒｉｔｅ）信号とが非同期で動作しており、この２つの信号に基づきメモリセルの状態をリード／ライト状態、又は、リフレッシュ状態とする。ＤＲＡＭでは、２つの状態のうちいずれか一方の常態とする場合、ラッチ回路を用いる。ラッチ回路の一方の入力にＲｅｆｒｅｓｈ信号を入力し、他方にＲ／Ｗ信号を入力し、その出力の状態によって２つの状態のうちいずれか一方の状態を決定する。

図１に示すように半導体装置１は、状態保持回路（例えば、第２の論理回路、あるいはラッチ回路）２と処理回路（例えば、第１の論理回路）３、昇圧回路５とを有している。ラッチ回路２は、互いに非同期で動作する第１の信号（例えば、Ｒ／Ｗ信号）と第２の信号（例えば、Ｒｅｆｒｅｓｈ信号）とに基づき所定の状態を保持する非処理回路である。ラッチ回路２は、第１の電源（例えば、接地電圧ＶＳＳ）と半導体装置１に供給される第２の電源（例えば、電源電圧ＶＤＤ）を半導体装置の内部で昇圧することで生成される第３の電源（例えば、昇圧電圧Ｖｂｏｏｔ）とに基づき動作する。昇圧回路５は、電源電圧ＶＤＤと接地電圧ＶＳＳとに基づき動作し、電源電圧ＶＤＤを昇圧した昇圧電圧Ｖｂｏｏｔを生成する。昇圧回路５には、例えばチャージポンプ回路等が使用される。

処理回路３は、ラッチ回路２の出力をＲｅｆｒｅｓｈ信号に同期して読み込むことで動作する処理回路であって、ラッチ回路の出力に基づきメモリセルを制御する。処理回路３は、接地電圧ＶＳＳと電源電圧ＶＤＤとに基づき動作している。ここで、電源電圧ＶＤＤは、例えば１．８Ｖ程度の電圧であり、昇圧電圧Ｖｂｏｏｔは、例えば４．０Ｖ程度の電圧である。

ラッチ回路２について詳細に説明する。ラッチ回路２は、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１を有する第１の回路と、保持部４とを有している。ＰＭＯＳトランジスタＰ１は、ゲートでＲ／Ｗ信号を受信する。ＮＭＯＳトランジスタＮ１は、ゲートでＲｅｆｒｅｓｈ信号を受信する。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とは、接地電圧ＶＳＳと昇圧電圧Ｖｂｏｏｔとの間に直列に接続されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とのドレインは互いに接続されており、この接続点（ノードＡ）に保持部４が接続されている。つまり、保持部４は、ノードＡの電圧を保持する。

保持部４は、インバータＩＮＶ１、ＩＮＶ２を有している。インバータＩＮＶ１の入力にはノードＡが接続されており、出力はラッチ回路２の出力Ｑとなっている。また、インバータＩＮＶ１の出力は、インバータＩＮＶ２の入力に接続されている。インバータＩＮＶ２の出力は、インバータＩＮＶ１の入力に接続されている。このインバータＩＮＶ１、ＩＮＶ２は、接地電圧ＶＳＳと昇圧電圧Ｖｂｏｏｔとを電源に動作する。

なお、ラッチ回路２を構成するトランジスタは、例えば電源に接地電圧ＶＳＳと昇圧電圧Ｖｂｏｏｔとが印加された場合であっても破壊することがない耐圧を有していることが好ましい。また、ラッチ回路２を構成するトランジスタは、処理回路３で用いられるトランジスタよりも導通状態での抵抗値が低い（電流能力の高い）トランジスタである。例えば、処理回路３において保持部４の出力を受信するトランジスタと同じ素子であっても、電源に接地電圧ＶＳＳと昇圧電圧Ｖｂｏｏｔが与えられた場合、各トランジスタのゲートに印加される電圧が大きくなるため、各トランジスタの導通状態での抵抗値は小さくなる。また、電源に接地電圧ＶＳＳと昇圧電圧Ｖｂｏｏｔが与えられた場合、トランジスタのソース・ドレイン間の電圧が増大するため、ソース・ドレイン間に流れる電流量は増加する。あるいは、トランジスタとして、複数の閾値電圧を有し、導通状態での抵抗値を低くしながら非導通状態でのリーク電流を削減したＭＴＭＯＳ（Multi Threshold MOS）や閾値を変更できるＶＴＭＯＳ（Variable Threshold MOS）等を使用することで、電源に接地電圧ＶＳＳと電源電圧ＶＤＤを与えてもトランジスタの導通状態での抵抗値を低減することが可能である。また、ＭＯＳトランジスタであれば、一般的にトランジスタのゲート幅Ｗを大きくすることで導通状態での抵抗値を低減することが可能である。

ここで、ラッチ回路２の動作のタイミングチャートの一例を図２に示す。図２を参照してラッチ回路２の動作について説明する。まず、ラッチ回路２は、リセット端子ＲにハイレベルのＲｅｆｒｅｓｈ信号が入力されると、セット端子ＳにロウレベルのＲ／Ｗ信号が入力されるまでの期間中は出力端子Ｑの出力をＲｅｆｒｅｓｈ状態に保持する。一方、セット端子ＳにロウレベルのＲ／Ｗ信号が入力されると、リセット端子ＲにハイレベルのＲｅｆｒｅｓｈ信号が入力されるまでの期間中は出力端子Ｑの出力をＲ／Ｗ状態に保持する。

図２においては、まずタイミングｔ１でＲｅｆｒｅｓｈ信号がハイレベルになると、タイミングｔ２でＲ／Ｗ信号がロウレベルになるまでの間、出力端子ＱをＲｅｆｒｅｓｈ状態に保持する。タイミングｔ２でＲ／Ｗ信号がロウレベルになると、タイミングｔ３でＲ／Ｗ信号又はＲｅｆｒｅｓｈ信号が変化するまでの間、出力端子ＱはＲ／Ｗ状態に保持される。

ここで、ラッチ回路２には、セットアップタイム（ｓｅｔｕｐ）とホールドタイム（ｈｏｌｄ）が規定されている。セットアップタイムとは、一方の信号が変化する前に他方の信号が値を保持しなければいけない時間である。ホールドタイムとは、一方の信号が変化した後に他方の信号が値を状態を保持しなければいけない時間である。このセットアップタイム、あるいはホールドタイムの規格を満たせない場合、メタステーブルが発生する恐れがある。本実施の形態のセットアップタイムとホールドタイムとの規格は、例えば共に１ｎｓｅｃであるとする。また、図２に示すタイミングチャートにおいて、セットアップタイムは、タイミングｔ２'からタイミングｔ２に至る時間で規定され、ホールドタイムは、タイミングｔ２からタイミングｔ２''に至る時間で規定される。

本実施の形態では、Ｒ／Ｗ信号とＲｅｆｒｅｓｈ信号とが非同期で動作しているため、セットアップタイムとホールドタイムとの規格に違反する可能性がある。従って、この場合の動作について説明する。

まず、タイミングｔ３でＲ／Ｗ信号の立ち下がりとＲｅｆｒｅｓｈ信号の立ち上がりが同時に発生すると、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とが共に導通状態となるため、ノードＡの電圧が接地電圧ＶＳＳと昇圧電圧Ｖｂｏｏｔとの中間電圧となる。この状態では、保持部４はこの中間電圧を保持することとなる。その後、タイミングｔ４でＲ／Ｗ信号がハイレベルとなると、ＰＭＯＳトランジスタＰ１が非導通状態となる。また、タイミングｔ５でＲｅｆｒｅｓｈ信号がロウレベルとなると、ＮＭＯＳトランジスタＮ１が非導通状態となる。ここで、タイミングｔ５とタイミングｔ４との時間差がホールドタイムよりも短い場合、ノードＡの状態はハイレベルとロウレベルとのいずれか一方の状態に安定せずに中間電圧となってしまう。従って、ラッチ回路２は、タイミングｔ５〜ｔ６の期間にこの中間電圧を保持したメタステーブル状態を出力する。この中間電圧はいずれ、ハイレベルかロウレベルかになり安定する。

しかしながら、本実施の形態のラッチ回路は、電流能力の高いトランジスタを使用しているため、ノードＡの電圧が中間電圧（例えば、Ｖｂｏｏｔ／２）からハイレベル又はロウレベルで安定するまでの時間が従来のラッチ回路に比べて短い。つまり、ノードＡの電圧が中間電圧からわずかでも変化した場合、トランジスタの電流能力が高いため、そのわずかな変化によってノードＡに多くの電流が流れる。これによって、本実施の形態のラッチ回路では、短い時間でメタステーブル状態からの復帰が可能である。

上記説明より、本実施の形態のラッチ回路によれば、出力が不定状態となるメタステーブル状態の時間を短くすることが可能である。これによって、従来のようにラッチ回路の入力あるいは出力に遅延回路を接続することなく、メタステーブル状態を後段に接続される処理回路に伝達しないようにすることが可能である。メタステーブル状態からの脱出時間は、従来のラッチ回路では、電源電圧が低くなるとトランジスタの電流能力が低くなるため２０〜３０ｎｓｅｃ程度であったのに対し、本実施の形態のラッチ回路では、例えば１ｎｓｅｃ程度である。ここで、ＤＲＡＭにおいては、リフレッシュ動作、あるいはリード／ライト動作に要する時間は２０〜３０ｎｓｅｃ程度である。従って、メタステーブル状態が１ｎｓｅｃ程度であれば、メタステーブル状態が発生したとしても、実際の動作に影響することがない。

また、本実施の形態では、ラッチ回路２の電源として昇圧電圧Ｖｂｏｏｔを用いた。この昇圧電圧Ｖｂｏｏｔは、例えばメモリセルに供給される昇圧電圧である。つまり、昇圧電圧Ｖｂｏｏｔは、半導体装置の内部で生成され、他のブロックですでに使用されている電圧を用いる。これによって、ラッチ回路２を動作させるために新たに回路を追加する必要がなく、回路規模を増大させることはない。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ラッチ回路で使用するトランジスタは、処理回路で用いられるトランジスタよりも電流能力の高いトランジスタであれば良く、上記実施の形態で示したトランジスタでなくても良い。

実施の形態１にかかる半導体装置の回路図である。実施の形態１にかかるラッチ回路のタイミングチャートを示す図である。従来の半導体装置の回路図である。従来のラッチ回路のタイミングチャートを示す図である。従来例１の半導体装置のブロック図である。

符号の説明

１半導体装置
２ラッチ回路
３処理回路
４保持部
Ｐ１ＰＭＯＳトランジスタ
Ｎ１ＮＭＯＳトランジスタ
ＩＮＶ１、ＩＮＶ２インバータ

Claims

第１の電源と第２の電源とに基づき動作する第１の論理回路と、
前記第２の電源を昇圧した第３の電源と前記第１の電源とに基づき動作する第２の論理回路とを有し、
前記第２の論理回路のうち少なくとも１つは、互いに非同期で動作する第１、第２の信号に基づき生成される値を保持する保持部を有する半導体装置。
前記第２の論理回路は、前記第１、第２の信号に基づき生成される値を保持するラッチ回路であることを特徴とする請求項１に記載の半導体装置。
前記第２の論理回路は、前記第１の信号の論理値が変化した場合、前記第２の信号の論理値が変化するまでの期間は第１の状態を保持し、前記第２の信号の論理値が変化した場合、前記第１の信号の論理値が変化するまでの期間は第２の状態を保持することを特徴とする請求項１に記載の半導体装置。
前記第３の電源は、前記半導体装置の内部で生成される電圧であって、前記第２の論理回路以外の他の回路にも電圧を供給する電源であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
第１の信号と前記第１の信号に対して非同期で動作する第２の信号とに基づき動作する状態保持回路と、前記第１の信号と前記状態保持回路の出力とに基づき動作する処理回路とを有する半導体装置であって、
前記状態保持回路は、前記第１、第２の信号に基づき生成される値を保持する保持部を有し、
前記保持部は、前記処理回路において前記状態保持回路の出力を受信するトランジスタよりも導通状態での抵抗値が小さいトランジスタで構成される半導体装置。
前記保持部に用いられるトランジスタには、前記半導体装置に供給される第１の電源に基づき生成される昇圧電圧が供給されることを特徴とする請求項５に記載の半導体装置。
前記保持部に用いられるトランジスタは、前記処理回路において前記状態保持回路の出力を受信するトランジスタよりも閾値電圧の低いトランジスタであることを特徴とする請求項５又は６に記載の半導体装置。
前記保持部に用いられるトランジスタは、複数の閾値電圧を有するトランジスタであることを特徴とする請求項５又は６に記載の半導体装置。
前記保持部に用いられるトランジスタは、可変する閾値電圧を有するトランジスタであることを特徴とする請求項５又は６に記載の半導体装置。
第１の電源と第２の電源とに基づき動作し、前記第２の電源を昇圧した第３の電源を生成する昇圧回路と、
前記第１の電源と前記第３の電源とに基づき動作する第２の論理回路と、
前記第２の論理回路は、互いに非同期で入力される第１、第２の信号に基づき動作する第１の回路と、前記第１の回路の出力を保持する保持部とを有する半導体装置。