JP2006012374A - 半導体記憶装置 - Google Patents
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Abstract
ピン数の削減を図るとともに高速化を実現する半導体記憶装置の提供。
【解決手段】
アドレス端子とデータ端子と共用するアドレスデータ共用端子ADD/Dataを備え、セルアレイへのアクセスコマンドを受けてからアドレスデータ共用端子ADD/Dataよりアクセスコマンドに対応するデータの入力又は出力が行われるまでのレイテンシ期間内に、他のアクセスコマンドを少なくとも1つ受けてパイプライン制御し、アドレスデータ共用端子ADD/Dataからは最初のアクセスコマンドに対応するデータにつづいて、前記他のアクセスコマンドの対応するデータの入力又は出力が連続的に行われる。
【選択図】
図2
Description
・クロック周波数133MHzのSDR(単一データレート)、
・バースト長(連続出力されるデータのワード長)は8、16ビット(1ワード)パラレル、
・CASレイテンシ(リードコマンドが入力されてから最初の有効データが出力されるまでのクロック数)は3、
・8ワードバースト転送に必要な時間は120ns、
とされる。
・クロック周波数133MHzのSDR(単一データレート)、
・バースト長は8、16ビット(1ワード)パラレル、
・リードレイテンシ(RL)は7、
・8ワードバースト転送に必要な時間は112.5ns、
とされる。なお、このMSRAMにおいて、チップセレクト信号/CS(ロウアクティブ)がハイレベルからロウレベルへ遷移する瞬間、内部リフレッシュとぶつかったときに、WAIT信号を活性状態として出力する。なお、MSRAMにおいて、プリチャージは自動で行われる。
本発明に係る半導体記憶装置は、セルアレイのリード又はライトのアクセスコマンドを入力し、前記アクセスコマンドに対応するデータ信号の出力又は入力が行われるまでの間に、さらに少なくとも1つのアクセスコマンドを受け付け、複数のアクセスコマンドをパイプライン処理する構成とされる。
本発明のさらに他のアスペクトに係る半導体記憶装置は、リード要求とリードアドレスを受け付けたサイクルの次のサイクルで、前記リード要求に対応する読み出しデータ信号をデータ端子より出力するように制御する回路を備えている。本発明において、ライト要求とライトアドレスを受け付けたサイクルの次のサイクルで前記ライト要求に対応する書き込みデータ信号を受け付ける構成としてもよい。本発明に係る半導体記憶装置は、リード/ライトアクセスのパイプライン機能を備えた半導体記憶装置であって、先に受け付けたリード要求に対応する読み出しデータ信号がデータ端子より出力されるサイクルと重なるように、ライト要求とライトアドレスを受け付け、前記ライト要求に対応する書き込みデータは、前記読み出しデータが前記データ端子より出力された後に、前記データ端子より受け付けるように制御する回路を備えている。
本発明に係る半導体記憶装置は、ライト要求とライトアドレスを受け付けたサイクルの次のサイクルで前記ライト要求に対応する書き込みデータ信号を受け付け、前記書き込みデータ信号が前記データ端子より入力されるサイクルと重なるように、リード要求とリードアドレスを受け付け、前記リード要求に対応する読み出しデータは、前記書き込みデータが、前記データ端子より入力された後に、前記データ端子より出力するように制御する回路を備えた構成としてもよい。
さらに本発明によれば、データの入力と出力を共有する入出力端子を備えた半導体記憶装置において、リード/ライトの交互のパイプライン動作を可能としており、高速データ転送等に対応可能としている。
さらにまた、本発明によれば、リード要求を受けたサイクルの次のサイクルで読み出しデータを出力する構成としたことにより、みかけ上のレイテンシを特段に短縮している。
101 レジスタ
102 リード/ライトタイミング制御回路
103 マルチプレクサ
104 レジスタ
105 トライステートバッファ
106 シリアルパラレル変換回路
107 レジスタ
108 パラレルシリアル変換回路
109 レジスタ
110 データレジスタ
111 データバス
112 ローカルデータバス
113 アドレス線
114 データ線
115 A/D切替え信号
116 R/W切替え信号
117 内部アドレス信号
118 コア制御信号
120 アドレスラッチ回路
121、122 ライトラッチ回路(ライトアドレスラッチ回路)
123 スイッチ
124 リードラッチ回路(リードアドレスラッチ回路)
126、127、137 切替スイッチ
128 アドレスバッファ
129 R/Wコントロール・タイミングコントロール回路
130 データラッチ回路
131、132 入力ラッチ回路
133 スイッチ
134 出力ラッチ回路
135、136 スイッチ
137 切替スイッチ
138 インバータ
139 入力バッファ
140 出力バッファ
141 制御信号生成回路(SRラッチ)
201 リフレッシュアドレス発生回路
202、203、204、205 レジスタ
206 マルチプレクサ
301、302、305、306 スイッチ
303、304、307、308、309、310 インバータ
Claims (24)
- アドレス信号を入力するアドレス端子の少なくとも一部と、データ信号の入力及び/又は出力を行うデータ端子とを共用するアドレスデータ共用端子と、
複数のメモリセルを有し、前記アドレス端子からのアドレス信号で選択されたメモリセルからのデータ信号の読み出し、又は、前記読み出しと選択されたメモリセルへのデータ信号の書き込み、が行われるセルアレイと、
前記セルアレイに関する一のコマンドを入力として受け、前記一のコマンドの入力から前記アドレスデータ共用端子より、前記一のコマンドに対応するデータ信号の出力又は入力が行われるまでの期間内に、前記セルアレイに関する少なくとも1つのコマンドをさらに受け付け、前記受け付けた複数のコマンドをパイプライン処理する回路と、
を備えている、ことを特徴とする半導体記憶装置。 - 入力されたコマンドに対応する前記セルアレイへのアクセス動作と、前記入力されたコマンドに先行して入力されたコマンドに対応する前記アドレスデータ共用端子からのデータ信号の出力又は入力とが、並行して行われる、ことを特徴とする請求項1に記載の半導体記憶装置。
- 入力されたコマンドに対応する前記セルアレイへのアクセス動作と、前記入力されたコマンドに先行して入力された読み出しコマンドに対応した前記アドレスデータ共用端子からのデータ信号の出力とが、並行して行われる、ことを特徴とする請求項1に記載の半導体記憶装置。
- アドレス信号を入力するアドレス端子の少なくとも1部と、データ信号の出力及び/又は入力を行うデータ端子と共用するアドレスデータ共用端子と、
前記アドレスデータ共用端子を通る信号をアドレス信号又はデータ信号に切替える切替回路と、
複数のメモリセルを有し、前記アドレス端子からのアドレス信号で選択されたメモリセルからのデータ信号が読み出され、選択されたメモリセルへのデータ信号の書き込みが行われるセルアレイと、
入力された少なくとも1つのコマンドを保持する保持回路と、
前記アドレスデータ共用端子から入力されたデータ信号を書き込みデータとして前記セルアレイに供給し、前記セルアレイから読み出されたデータ信号を前記アドレスデータ共用端子に供給する回路と、
前記セルアレイへのアクセスコマンドを受けてから前記アドレスデータ共用端子より前記アクセスコマンドに対応するデータ信号の入力又は出力が行われるまでの期間に、他のアクセスコマンドを少なくとも1つを入力して前記保持回路で保持し、前記保持回路に保持されたコマンドを順にパイプライン処理する構成とされてなる、ことを特徴とする半導体記憶装置。 - アドレス信号を入力するアドレス端子の少なくとも1部と、データ信号の出力及び/又は入力を行うデータ端子と共用するアドレスデータ共用端子と、
前記アドレスデータ共用端子を通る信号をアドレス信号又はデータ信号に切替える切替回路と、
複数のメモリセルを有し前記アドレス端子からのアドレス信号で選択されたメモリセルからのデータ信号が読み出され、選択されたメモリセルへのデータ信号の書き込みが行われるセルアレイと、
入力された少なくとも1つのコマンドを保持する保持回路と、
前記アドレスデータ共用端子からのデータ信号を書き込みデータとして前記セルアレイに供給し、前記セルアレイからの読み出しデータを前記アドレスデータ共用端子に供給する回路と、
を備え、
前記セルアレイへのリードコマンドを受けてから前記アドレスデータ共用端子より前記リードコマンドに対応するデータ信号の出力が行われるまでのレイテンシ期間に、別のリードコマンドを少なくとも1つ受け、前記セルアレイに対する一のリードアクセスの結果、前記セルアレイから読み出されたデータを前記アドレスデータ共用端子から出力する間に、前記セルアレイに対する他のリードコマンドの読み出し処理が行われる、ことを特徴とする半導体記憶装置。 - 前記メモリセルがデータ保持にリフレッシュを必要とするダイナミック型メモリセルよりなり、
前記アドレスデータ共用端子からのアドレス信号と、リフレッシュアドレスとをそれぞれ一端から入力し、他端が共通に接続され、第1及び第2の制御信号によりそれぞれオン・オフ制御される第1及び第2のスイッチと、
前記第1及び第2のスイッチの他端の共通接続点を入力とする第1のフリップフロップと、
前記第1のフリップフロップの出力端に一端が共通に接続され、第3及び第4の制御信号によりそれぞれオン・オフ制御される第3及び第4のスイッチと、
前記第3及び第4のスイッチの他端にそれぞれ接続された第2及び第3のフリップフロップと、
を備え、
第2及び第3のフリップフロップからは、セルアレイに供給される内部アドレスと、セルアレイに供給される書き込みデータとがそれぞれ出力される、ことを特徴とする請求項1乃至5のいずれか一に記載の半導体記憶装置。 - セルアレイのリード又はライトのアクセスコマンドを入力し、前記アクセスコマンドに対応するデータ信号の出力又は入力が行われるまでの間に、さらに少なくとも1つのアクセスコマンドを受け付け、複数のアクセスコマンドをパイプライン処理する回路を備えている、ことを特徴とする半導体記憶装置。
- リード要求とリードアドレスを受け付けたサイクルの次のサイクルで、前記リード要求に対応するセルアレイからの読み出しデータ信号をデータ端子より出力するように制御する回路を備えている、ことを特徴とする半導体記憶装置。
- ライト要求とライトアドレスを受け付けたサイクルの次のサイクルで前記ライト要求に対応する書き込みデータ信号を受け付ける、ことを特徴とする請求項8記載の半導体記憶装置。
- リード/ライトアクセスのパイプライン機能を備えた半導体記憶装置であって、
先に受け付けたリード要求に対応するセルアレイからの読み出しデータ信号がデータ端子より出力されるサイクルにて、ライト要求とライトアドレスを受け付け、前記読み出しデータが前記データ端子より出力された後に、前記ライト要求に対応する書き込みデータを、前記データ端子より受け付けるように制御する回路を備えている、ことを特徴とする半導体記憶装置。 - ライト要求とライトアドレスを受け付けたサイクルの次のサイクルにて、前記ライト要求に対応する書き込みデータ信号をデータ端子より受け付けるように制御する回路を備えている、ことを特徴とする請求項10記載の半導体記憶装置。
- 前記書き込みデータ信号が前記データ端子より入力されるサイクルと同一のサイクルに、リード要求とリードアドレスを受け付け、前記リード要求に対応する読み出しデータは、前記書き込みデータが、前記データ端子より入力された後に、前記データ端子より出力するように制御する回路を備えている、ことを特徴とする請求項11記載の半導体記憶装置。
- 前記データ端子が、入力バッファの入力と出力バッファの出力に共通接続された入出力端子よりなる、ことを特徴とする請求項10記載の半導体記憶装置。
- 前記書き込みデータを保持するラッチ回路を有し、
前記ライト要求の次のライト要求が入力されたときに、前記書き込みデータは、前記ラッチ回路よりセルアレイに書き込まれる、ことを特徴とする請求項10記載の半導体記憶装置。 - あるサイクルで入力されたリード要求に対応する読み出しデータ信号が、前記あるサイクルの次のサイクルにて、前記データ端子より出力される、ことを特徴とする請求項14記載の半導体記憶装置。
- 前記次のサイクルで、ライト要求とライトアドレスが入力され、
前記次のサイクルの次のサイクルで、書き込みデータが前記データ端子より入力されて前記ラッチ回路に保持され、
前記次のサイクルの次のサイクルより後のサイクルで、ライト要求が入力された場合、前記ラッチ回路から前記書き込みデータが前記セルアレイに書き込まれる、ことを特徴とする請求項15記載の半導体記憶装置。 - 前記書き込みデータ信号を保持するラッチ回路が、2段のラッチ回路で構成され、
前記ライトアドレスを保持するアドレスラッチ回路が、2段のラッチ回路で構成されている、ことを特徴とする請求項10記載の半導体記憶装置。 - セルアレイがデータ保持にリフレッシュ動作を必要とするダイナミック型メモリよりなり、
パイプライン用のレジスタをリセットする外部端子を有し、
前記外部端子を、外部からのリフレッシュコマンドを入力する端子として併用してなる、ことを特徴とする請求項10記載の半導体記憶装置。 - スタティックランダムアクセスメモリ(SRAM)のインタフェースに一部準拠した擬似SRAMを構成してなる、ことを特徴とする請求項18記載の半導体記憶装置。
- 外部端子よりパイプラインのエントリとエグジットが切り替え制御可能とされている、ことを特徴とする請求項10記載の半導体記憶装置。
- アドレス信号を入力するアドレス端子、
データ信号の入力及び出力を行うデータ入出力端子と、
複数のメモリセルを有し、前記アドレス端子からのアドレス信号で選択されたメモリセルからのデータ信号の読み出しと、選択されたメモリセルへのデータ信号の書き込みと、が行われるセルアレイと、
前記データ入出力端子からの書き込みデータを保持する入力ラッチ回路と、
前記セルアレイからの読み出しデータを保持する出力ラッチ回路と、
ライトアドレスを保持するアドレスラッチ回路と、
を備え、
前記データ入出力端子より読み出しデータが出力されるサイクルの1つ前のサイクルでリードアドレスを取り込み、前記セルアレイからの読み出しデータが、前記出力ラッチ回路に取り込まれ、前記出力ラッチ回路に保持された前記読み出しデータが、前記サイクルで、前記データ入出力端子より出力されるときに、ライトアドレス及びライトコマンドが入力された場合に、前記ライトアドレスは、前記アドレスラッチ回路にラッチされ、
前記サイクルの次のサイクルで、前記データ入出力端子には、前記ライトコマンドに対応する書き込みデータが供給されて、前記入力レジスタに保持され、
さらに、次のライトコマンドの入力を受けて、前記入力レジスタに保持された書き込みデータが、前記セルアレイに書き込まれる、ことを特徴とする半導体記憶装置。 - 前記アドレス端子よりライトアドレスが入力されて前記アドレスラッチ回路にラッチされるサイクルと同一サイクルにて、前記出力ラッチ回路からの読み出しデータ信号が、前記データ入出力端子に出力され、
前記アドレス端子よりリードアドレスが入力され、前記セルアレイからの読み出しデータが前記出力ラッチ回路にラッチされるサイクルと同一サイクルに、前記データ入出力端子より入力された書き込みデータが、前記入力ラッチ回路にラッチされる、ことを特徴とする請求項21記載の半導体記憶装置。 - チップ選択信号と書き込みイネーブル信号とがともに活性化されたとき、活性状態の信号を生成し、チップ選択信号の非活性化を受けて非活性状態の制御信号を生成する回路を備え、
前記データ入出力端子に入力が接続された入力バッファと、
前記データ入出力端子に出力が接続されたトライステート出力バッファと、
最初のライトイネーブル信号の活性化を受けて初段に書き込まれ、次のライトイネーブル信号の活性化を受けて次の段のラッチ回路の書き込みデータをラッチする2段構成のデータ入力ラッチ回路と、
データ出力ラッチ回路と、
第1及び第2のスイッチと、
切替スイッチと、
を少なくとも備え、
前記第1のスイッチは、前記入力バッファの出力と前記データ入力ラッチ回路の入力間に接続され、前記制御信号が活性状態、非活性状態のときそれぞれオフ、オンし、
前記第2のスイッチは、前記出力バッファの入力と前記データ出力ラッチ回路の出力間に接続され、前記制御信号が活性状態、非活性状態のときそれぞれオン、オフし、
前記切替スイッチは、前記制御信号が活性状態、非活性状態のとき、それぞれ、前記データ入力ラッチ回路の出力と、前記データ出力ラッチ回路の入力を、入出力バスに接続する、ことを特徴とする請求項21記載の半導体記憶装置。 - ライトアドレスをラッチする2段構成のライトラッチ回路と、
リードアドレスをラッチするリードラッチ回路と、
を含むアドレスラッチ回路と、
第2、第3の切替スイッチと、
前記第2の切替スイッチは、アドレスバッファの出力と前記アドレスラッチ回路の入力端間に接続され、前記制御信号が活性状態、非活性状態のとき、前記アドレスバッファの出力を、前記ライトラッチ回路、前記リードラッチ回路にそれぞれ接続し、
前記第3の切替スイッチは、前記制御信号が活性状態、非活性状態のとき、それぞれ、前記ライトラッチ回路、前記リードラッチ回路の出力を、内部アドレスとして、アドレスデコーダに出力する、ことを特徴とする請求項23記載の半導体記憶装置。
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