KR100816915B1 - 일정한 액세스 레이턴시를 지닌 고속 ｄｒａｍ 및 메모리 소자 - Google Patents

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Abstract

본 발명은 읽기, 쓰기 및 리프레쉬 연산을 수행하는 다이내믹 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory)에 관한 것으로, DRAM은 각각 상보형 비트 라인 쌍 및 워드 라인과 연결된 복수개의 메모리 셀을 갖는 복수개의 서브-어레이를 포함하며, 또한, 워드 라인 중 선택된 하나를 어써트하기 위한 워드 라인 인에이블 소자 및 비트 라인 쌍 중 선택된 하나를 어써트하기 위한 열 선택 소자를 포함하고, 워드 라인 인에이블 소자, 상기 열 선택 소자, 및 워드 라인 타이밍 펄스에 응답하여 상기 읽기, 쓰기 및 리프레쉬 연산을 조정하기 위한 타이밍 회로를 포함하며, 여기서 읽기, 쓰기 및 리프레쉬 연산은 동일한 양의 시간에서 실행되는 DRAM에 관한 것이다.
비트 라인, 워드 라인, 메모리 셀, 서브-어레이, DRAM,

Description

일정한 액세스 레이턴시를 지닌 고속 ＤＲＡＭ 및 메모리 소자{A HIGH SPEED DRAM AND A MEMORY DEVICE WITH UNIFORM ACCESS LATENCY}
본 발명은 일반적으로 고속 DRAM 및 메모리 소자에 관한 것으로, 보다 상세하게는 읽기, 쓰기 및 리프레쉬(refresh) 연산에 관한 것이다.
통상적으로, DRAM(Dynamic RAM) 소자의 상품 설계는 더 높은 메모리 성능보다는 높은 집적 비트 밀도를 통해 비트 당 저비용을 이루는데 초점을 맞추고 있다. 이러한 이유는 비트 라인 감지증폭기, 워드 라인 드라이버, 및 행(row) 어드레스(또는 x-어드레스)와 열(column) 어드레스(또는 y-어드레스) 디코더(decoder) 전부를 포함하는 영역이 크기조정으로 선형적으로 증가하는 동안, 2차 메모리 어레이의 셀 성능이 크기에 따라 정방향으로 증가하기 때문이다. 따라서, 셀 판독, 비트 라인 감지, 셀 복원 및 비트 라인 등화와 프리차지(precharge)을 수행하기 위해 요구되는 시간에 있어서 매우 좋지 않은 영향에도 불구하고, 메모리 밀도에 초점을 맞춘 설계는 가능한 실제적으로 크게 서브-어레이를 가지도록 설계되는 DRAM 상품으로 나타난다. 따라서, SRAM(Static RAM)과 비교하여 상대적으로 낮은 성능의 종래의 DRAM 아키텍처는 일반적으로 큰 용량, 높은 밀도, 성능이 2차적인 비용에 민감한 애플리케이션에 대한 사용을 제한하여 왔다.
또한, 전형적인 DRAM 아키텍처는 어드레스의 행과 열 컴포넌트 사이의 어드레스 라인을 멀티플렉싱함으로써 메모리 소자에서 신호 핀의 갯수를 최소화시킨다. 따라서, DRAM 어레이 구조의 2차원적인 특성은 항상 메모리 조정 또는 로직(logic)과 DRAM 메모리 소자 사이의 인터페이스의 고유부분이 되었다.
SDRAM, 직접 RAMBUS 및 이중 데이타 비율(DDR) SDRAM과 같은 동기 인터페이스 DRAM 기술의 출현은 고속 페이지 모드(FPM; fast page mode)와 확장된 데이타 출력(EDO)과 같은 비동기 인터페이스 DRAM 기술의 개별 행과 열 조정 신호를 인코드된 명령(encoded command)으로 대체했다. 그러나, 이전 아키텍처의 전형적인 2차 로직 어드레싱 구조는 계속 유지되고 있다.
대형 셀 어레이의 사용으로 인한 느린 행 액세스 연산의 싸이클 타임 임팩트와 레이턴시(latency)를 최소화함으로써 증가하는 DRAM 성능에서의 초기 시도는 두개의 다른 클라스의 메모리 연산의 생성을 이끌어냈으며, 이들 모두는 본 산업분야에 잘 알려져 있다. 제1 클라스는 뱅크 액세스(bank accesses)를 포함한다. 뱅크 액세스는 열 액세스 다음에 행 오픈(open) 명령으로 구성된다. 도 1a에는 뱅크 액세스에 대한 타이밍도가 도시되어 있다. 제2 클라스는 페이지 액세스(page accesses)를 포함한다. 페이지 액세스는 이전의 행 오픈 명령 또는 뱅크 액세스 명령에 의해 오픈된 행에 대한 열 액세스로 구성되어 있다. 따라서, 일반적으로 페이지 액세스는 뱅크 액세스보다 더 빠르다. 도 1b에는 페이지 액세스에 대한 타이밍도가 도시되어 있다. 평균 레이턴시를 감소시키는 페이지 액세스의 효력은 많은 계산 및 통신 제품의 메모리 액세스 패턴에서의 통계적인 공간 위치 때문이다. 즉, 연속적인 메모리 액세스는 동일한 행을 목표로 할 가능성이 매우 높다.
이러한 이중 메모리 액세스 클라스 구조의 보다 나은 개선안은 명확하게 두개 또는 그 이상의 동일한 크기의 영역(뱅크라고 함)으로 분할된 DRAM 아키텍처이다. 이러한 아키텍처를 향상시키는 목적은 메모리 액세스를 하나의 뱅크로 오버랩함으로써 오버헤드의 행 액세스를 부분적으로 감소시키는 반면에, 나머지 뱅크는 행 오픈(open) 연산 또는 클로즈(close) 연산으로 결합시키는 것이다. 멀티-뱅크 아키텍처를 수행하는 시스템은 본 산업 분야에 잘 알려져 있고, 도 2a에서 참조번호 200에 의해 일반적으로 잘 도시되어 있다. 상기 시스템에 대한 타이밍도는 도 2b에 도시되어 있다.
이러한 구조들이 갖는 기본적인 문제는 큰 DRAM 어레이와 관련되는 느린 행 액세스를 일부분 보상하기 위하여, 두개의 클라스 메모리 액세스의 시스템을 보유하는 것이다. 디지탈 신호 프로세서와 같은 많은 실시간 애플리케이션은 최악의 메모리 수행에 의해 제한된다. 이러한 시스템은 특정한 어드레스 패턴의 연속적인 어드레스 기능으로써의 메모리 액세스 타임에서의 차이를 허용하지 않는다. 심지어 매입형 DRAM 매크로 블럭 설계로 최적화된 성능조차도 필수적인 DRAM 아키텍처의 이중 액세스 클라스 패러다임을 보유하려는 경향이 있다.
도 3a에서는, 이중-포트 아키텍처(dual-port architecture)를 사용하는 증가하는 DRAM 성능에 대한 추가적인 시도가 참조번호 300에 의해 일반적으로 도시되어 있다. 상기 이중 포트 아키텍처는 더 높은 성능을 이끌어내기 위하여 최근에 DRAM 아키텍처에 있어서 점점 더 향상되고 있다. 각 메모리 셀 MC는 각각 액세스 트랜 지스터(N1, N2)를 통해 두개의 비트 라인(BL1, BL2)에 연결되어 있다. 이러한 셀 아키텍처는 하나의 액세스 트랜지스터와 그것에 관련된 비트 라인(예를 들면, N1, BL1, 및 다른 액세스 트랜지스터 N2와 관련된 BL2)을 통해 프리차지(precharge) 및 등화(equalization)를 겪으면서 메모리 셀 MC의 동시 액세스를 허용한다. 따라서, 제2 액세스는 비트 라인(BL2)를 프리차지하기 위한 어떠한 지연도 없이 N2를 통해 이루어질 수 있다.
두개의 액세스 트랜지스터와 그에 대한 비트 라인 사이를 앞뒤로 오락가락함으로써, 이러한 아키텍처는 행을 클로징하고 프리차지하며 비트 라인을 등화시키는 것과 관련된 오버헤드를 완벽하게 숨길 수 있다. 그러나, 이러한 구조의 주요한 결점은 종래의 DRAM 설계와 비교하여 액세스 트랜지스터와 메모리 당 비트 라인의 수를 이중으로 하기 때문에 DRAM 어레이 내에서 비트 밀도가 크게 감소되는 것이다. 또한, 상기와 같은 시스템은 오픈 비트 라인 아키텍처를 사용하며, 이는 비트 라인쌍에 결합되는 불일치한 노이즈에 대한 민감성 때문에 바람직하지 않다. 본 발명의 목적은 이와같은 결점을 방지하여 완화시키고자 하는 것이다.
본 발명은 읽기, 쓰기 및 리프레쉬 연산을 실행하기 위한 DRAM(Dynamic Random Access Memory)과 메모리 소자를 제공하고자 하는 것이다. 상기 DRAM은 복수개의 서브-어레이를 포함하며, 각각은 복수개의 메모리 셀을 포함하며, 또 이는 상보형 비트 라인 쌍과 워드 라인에 결합된다. 또한, 상기 DRAM은 선택된 하나의 워드 라인을 어써트(assert)하기 위한 워드 라인 인에이블 소자 및 선택된 하나의 비트 라인 쌍을 어써트하기 위한 열 선택 소자를 포함한다. 워드 라인 인에이블 소자, 열 선택 소자, 및 워드 라인 타이밍 펄스에 대한 읽기, 쓰기, 및 리프레쉬 연산을 조정하기 위한 타이밍 회로가 제공된다. 상기 읽기, 쓰기, 및 리프레쉬 연산은 동일한 시간량에서 수행된다.
이제 본 발명의 실시예는 단지 예로써 다음 도면을 참조하여 설명될 것이다.
도 1a는 메모리 뱅크 액세스에 대한 타이밍도이고,
도 1b는 메모리 페이지 액세스에 대한 타이밍도이며,
도 2a는 멀티 뱅크 메모리 아키텍처를 도시하는 개략적인 블럭도이고(종래기술),
도 2b는 도 2a에 도시된 시스템에 대한 타이밍도이며,
도 3a는 이중 포트 메모리 아키텍처의 개략적인 도면이고(종래기술),
도 3b는 도 3a에 도시된 이중 포트 아키텍처에 대한 읽기 및 쓰기 연산을 도시하는 타이밍도이며,
도 4는 본 발명의 실시예에 따른 DRAM 셀과 종래의 DRAM 셀을 비교한 그래프이고,
도 5는 본 발명의 실시예에 따른 일반적인 메모리 아키텍처의 블럭도이며,
도 6은 메모리 어드레스 필드 및 그 범위를 도시하는 개략적인 구상도이고,
도 7은 도 6에 도시된 아키텍처의 연산을 도시하는 타이밍 및 파이프라인 플로우챠트이며,
도 8은 단일 명령으로 읽기 및 쓰기 모두에 대한 도 6에 도시된 회로의 능력을 도시하는 타이밍 및 파이프라인 플로우챠트이고,
도 9는 도 6에 도시된 메모리 아키텍처를 도시하는 기능화된 블럭도이며,
도 10a는 도 9에 도시된 기능화 블럭에 대한 타이밍을 도시하는 타이밍도이고,
도 10b는 서브-어레이가 선택 및 미선택되는 경우에 워드 라인 타이밍 펄스의 작동을 도시하는 타이밍도이며,
도 11a는 비트 라인 등화 및 프리차지 및 액세스 타임에 대한 최소 타이밍 요구를 도시하는 타이밍도이고,
도 11b는 최소의 조건보다 나은 조건에서의 회로 연산의 이점을 도시하는 타이밍도이며,
도 12a는 도 6에 도시된 메모리 아키텍처의 비동기 실시예에 대한 타이밍 및 파이프라인 플로우챠트이고,
도 12b는 서브-어레이 액세스를 위한 두개의 클럭 싸이클을 필요로 하는 실시예에 대한 타이밍 및 파이프라인 플로우챠트이며,
도 13a는 서브-어레이 액세스에 대한 하나의 클럭 싸이클을 필요로 하고 하나의 클럭 싸이클 레이턴시를 갖는 실시예에 대한 타이밍 및 파이프라인 플로우챠트이고,
도 13b는 서브 어레이 액세스에 대한 하나의 클럭 싸이클을 필요로 하고 세개의 클럭 싸이클 레이턴시를 갖는 실시예에 대한 타이밍 및 파이프라인 플로우챠 트이다.
DRAM 아키텍처는 연속적인 메모리 액세스 연산의 어드레스 패턴에 상관없이 고속 성능으로 최적화되어 있다. 모든 읽기, 쓰기 또는 리프레쉬 연산은 동일한 타이밍을 갖는다. 이는 이전의 메모리 연산과 마찬가지로 종래의 연산 시간이 목표 어드레스의 값에 좌우되는 DRAM 아키텍처와는 다른 것이다.
모든 수신된 읽기, 쓰기 및 리프레쉬 명령에 대한 완전한 행 액세스 연산을 수행함으로써 모든 메모리 명령에 대한 동일한 액세스 타이밍을 달성할 수 있다. 상기 완전한 행 액세스 연산은 워드 라인 어써트(assert), 메모리 셀 판독, 비트 라인 감지, 셀 목록 복원, 워드 라인 디어써트(deassert), 및 비트 라인 등화 및 프리차지를 포함한다.
하기 상세한 설명은 종래의 아키텍처 DRAM에 의해 실행된 페이지 액세스와 유사한 싸이클 타임 및 레이턴시를 지닌 데이타 액세스를 실행하기 위하여, 종래의 DRAM 프로세스 기술을 사용하여 제조된 메모리 소자 및 메모리 매크로 블럭을 가능케 하는 것을 상세한 실시예로 예시하고 있다. 그러나, 본 아키텍처는 종래의 기술과 같이 메모리가 액세스되는 패턴에 좌우되지는 않는다.
본 발명의 실시예의 중요한 실행의 세부사항은 물리적 조직, 연산 시퀀스 및 오버랩, 신호 레벨, 클럭, 및 타이밍 생성 기술을 포함하나, 이로써 제한되지는 않는다. 본 실시예는 한 주기의 동기 인터페이스 클럭 신호에서 전체 DRAM 어레이 액세스를 수행하고, 매 클럭 주기마다 새로운 명령을 수락할 수 있는 실행을 설명 하고 있다. 그러나, 당업자는 메모리 연산과 인터페이스 클럭 타이밍 사이의 다른 관계도 가능하다는 것을 알 수 있을 것이다. 더나아가, 임의의 환경하에서, 본 발명의 초점을 벗어나지 않는 범위에서의 다른 타이밍 관계도 바람직하다.
도 5는 본 발명의 실시예에 따른 일반적인 메모리 아키텍처를 참조번호 500으로 도시하고 있다. 메모리(500)의 한 부분인 확대도가 참조번호 501로 도시되어 있다. DRAM 소자 또는 메모리 매크로 블럭(502)은 동일한 크기로 되어 있으면서 상대적으로 작은 복수개의 직사각형 DRAM 서브 어레이(504)를 포함하며, 상기 DRAM 서브 어레이는 접힌 비트 라인 아키텍처로 제조된다. 비트 라인 절연 소자에 의한 지연을 제한하기 위하여, 인접한 서브 어레이(504)는 감지증폭기 소자를 공유하지 않는다. 오히려, 인접한 서브-어레이(504)는 개별적이면서 전용 감지증폭기(506)를 구비한다.
또한, 본 실시예에서, 상기 서브-어레이(504)는 종래의 동일한 프로세스 기술로 설계된 DRAM보다는 비트 라인 당 물리적인 메모리 셀의 수가 약 1/4로 구성된다. 비트 라인 당 더 적은 물리적 메모리 셀의 사용은 비트 라인 용량을 감소시키고, 메모리 셀 능력에 대한 비트 라인 용량의 비율을 감소시킨다. 비트 라인에서 전압차는 다음과 같이 주어진다.
Figure 112003000484698-pct00001
따라서, 동일한 비트 라인 전압차 △VBL가 유지되는 동안에, 비트 라인 용량 CBL이 감소되면, VCELL 또한 감쇠될 수 있다. 이러한 비율 감소로 인해, 감쇠된 충전 레벨을 저장하는 메모리 셀이 훨씬 빠르게 종래 설계의 DRAM과 유사한 비트 라인 전압차를 달성할 수 있게 되며, 하기 더 상세히 기술되어 있다. 또한, 표준 감지증폭기 회로 설계를 지닌 강력한 읽기 감지를 실행하는 동안, 메모리 셀 복원 또는 행 액세스의 쓰기 부분이 느린 조건(높은 온도, 낮은 전압, 느린 프로세스)하에서의 VDD 또는 VSS의 완전 전압 레벨에 도달하는 셀 이전에서 종단되도록 한다.
도 4a 및 도 4b에서는, 종래의 DRAM 셀과 본 발명에 따른 DRAM 셀을 충전하기 위해 요구되는 타임을 예시하는 그래프가 각각 참조번호 400 및 450으로 도시되어 있다. 이러한 예시에 대하여, 종래의 DRAM은 비트 라인 세그먼트 당 256 셀을 갖는다. 최악의 시나리오로써 95% 충전 레벨을 지닌 VDD/2의 프리차지 전압 VBLP에 대하여, 셀 전압은 저장 로직 "0"에 대하여 약 0.025 VDD 이다. 로직"1"을 저장하기 위한, 상기 셀 전압은 약 0.975 VDD 이다. 선택적으로, 본 발명에 따라 부분 충전 저장 레벨을 사용하는 것은 60%의 최악의 경우 시나리오로써 허용되며, 로직"0"을 저장하기 위하여 0.20 VDD 전압, 및 저장 로직"1"에 대해 0.80 VDD 를 할당하게 된다. 따라서, 허용 충전 저장 레벨로써 충전 레벨의 60%를 사용하는 셀 복원 또는 쓰기에 대하여, 필요한 레벨에 도달하기 위하여 종래의 DRAM은 약 3배인 상수 3τ이 필요한데 비하여 단지 1배인 시간 상수 τ만이 요구된다.
어레이 당(per) 비트 라인 쌍의 수는 주어진 워드 라인에 대해 서브-어레이 를 가로질어 매우 빠른 신호 전파를 하기 위하여 제한되며, 그로인해 타이밍 스큐(skew)가 제한된다. 어레이 당 이러한 상대적으로 적은 수의 비트 라인을 보상하기 위하여, 워드 라인이 충분히 근접한 간격에서 금속 상호연결로 고정되어 있다면, 아키텍처는 상대적으로 넓은 서브-어레이를 사용할 수 있다. 이는 RC 와류에 의해 나타나는 워드 라인 전파 지연을 제한한다. 비록 단순화하기 위하여 도 5에 특별히 도시하지 않았으나, 워드 라인 및 비트 라인 쌍이 상호 배치되어 있다. 즉, 워드 라인은 서브-어레이의 일측의 워드 라인 드라이버에 의해 구동되고, 비트 라인은 감지증폭기에 연결되어 서브-어레이의 일측의 등화 회로로 연결되어 있다.
도 6에서, 메모리 어드레스 필드 및 그 맵핑은 참조번호 600으로 도시되어 있다. 각 서브-어레이(602)는 워드 라인의 어레이(604)와 비트 라인 쌍(606)을 포함한다. 행(또는 X) 디코더(608)는 워드 라인을 선택하고, 열(또는 Y) 디코더(610)는 비트 라인 쌍을 선택한다. 상기 열(또는 Y) 디코더(610)는 열 어드레스를 선택하도록 메모리 어드레스(612)의 N개의 가장 덜 중요한 비트를 디코드한다. 상기 행(또는 X) 디코더는 행 어드레스를 선택하기 위하여 메모리 어드레스(612)의 M개의 다음의 가장 중요한 비트를 디코드한다. 메모리 어드레스(612)의 LA개의 가장 중요한 비트는 적당한 서브-어레이 선택을 위해 로컬 인에이블 신호를 생성하는데 사용된다. 상기 메모리 어드레스(612)의 제1 세그먼트(612a)는 행(row) 내에 각각의 워드를 어드레스하기 위한 N개의 가장 덜 중요한 비트를 포함한다. 따라서, 각 워드 라인에는 2N 워드가 포함되어 있다. 워드의 길 이는 W로 표시되어 있다. 따라서, 각 워드 라인은 각 행에서 W*2N 비트에 대한 액세스를 조정한다. 전체 행이 선택되는 리프레쉬 연산에 있어서, N개의 가장 덜 중요한 비트가 본질적으로 무시되거나 이러한 명령에 대하여 "돈케어(don't cares)"로 취급된다.
메모리 어드레스(612)의 제2 세그먼트(612b)는 서브-어레이 내에 워드 라인을 어드레스하기 위한 다음 M개의 더 중요한 비트를 포함한다. 서브-어레이 당 워드 라인의 수는 2M 이다. 본 발명의 일실시예에 따르면, M=7이고, 각 서브-어레이는 128워드 라인을 가지며, 중복된 행 소자(미도시)를 포함하지는 않는다.
메모리 어드레스(612)의 제3 세그먼트(612c)는 LA개의 가장 중요한 비트를 포함하며, 이는 메모리 내에서 특정한 서브-어레이를 어드레스하는데 사용된다. 완전한 메모리 소자 또는 매크로 블럭은 A 서브-어레이를 되어 있다. LA는 A와 동일하거나 그보다 더 큰 2LA와 같은 가장 작은 정수이다. 따라서, 메모리의 총 용량은
Figure 112003000484698-pct00002
비트이다. 또한, 메모리 인터페이스는 LA+M+N 비트의 어드레스 크기를 사용한다. 본 발명의 일실시예에 따라, N=3, M=7, A=104, LA=7, 및 W=24 이다. 따라서, 17개의 어드레스 비트는 106,496의 24-비트 워드 중 하나를 정의하기 위하여 사용되며, 상기 메모리는 2,555,904 비트의 총용량을 갖는다.
모든 DRAM 서브-어레이에 대한 기본 대기 상태는 예정된 프리차지 전압 레벨 에서 프리차지되고 모든 비트 라인과 데이타 라인이 등화되며 모든 워드 라인이 로직 로(logic low)에서 유지되는 상태이다. 읽기, 쓰기 및 리프레쉬 연산은 상기 메모리 어드레스(612) 내의 LA개의 가장 중요한 비트(612c)에 의해 어드레스되는 서브-어레이에만 영향을 미친다. 메모리 소자 또는 매크로 블럭 내의 A 서브-어레이는 0,1,...,A-1 값에 의해 어드레스된다. 오직 어드레스된 서브-어레이만이 연산 동안에 액세스된다. 그밖의 모든 서브-어레이는 기본 대기 상태로 남게 된다. 읽기, 쓰기 및 리프레쉬 명령은 어드레스된 서브-어레이 내에서 행 연산을 일으키며, 상기 서브 어레이는 메모리 어드레스(612)의 중간 세그먼트(612b)에서의 M개의 비트값에 의해 선택된 워드 라인을 사용한다. 읽기 및 쓰기 연산은 메모리 어드레스(612)의 N개의 가장 덜 중요한 비트(612a)에 의해 선택된 워드를 액세스한다.
도 7은 메모리 아키텍처의 전술된 실시에 대한 두개의 읽기 명령과 하나의 쓰기 명령의 일반적인 연산을 예시하는 타이밍 및 파이프라인 플로우챠트를 도시하고 있다. 이러한 특정 실행에 있어서, 명령, 어드레스 및 쓰기 데이타 입력은 동기 인터페이스 클럭 CLK의 상승에지(rising edge)에서 샘플되고, 새로운 명령은 매 연속적인 클럭 상승에지에서 발생할 수 있다. 제1 읽기 명령 RD1은 클럭 CLK의 제1 상승에지에서의 어드레스 A1에서 읽기 READ1을 초기화한다. 유사한 방법으로, 제2 및 그 다음의 클럭 상승에지에서 제2 읽기 명령 RD2는 어드레스 A2에서 읽기 READ2를 초기화한다. 그 다음, 쓰기 명령 WR3은 제3 및 그 다음의 클럭 상승에지 의 어드레스 A3에서 메모리 셀로 데이타 입력에 존재하는 데이타 WR3를 쓰기 위한 쓰기 WRITE3을 초기화한다. 읽기 명령에 의해 액세스되는 데이타 READ DATA1 및 READ DATA2는 2 싸이클의 읽기 레이턴시 후, 데이타 출력 라안으로 출력한다.
도 7에 도시된 바와 같이, 본 발명의 일실시예에 따라, 완전한 행 액세스 연산은 각 샘플된 명령에 응답하여 수행된다. 비록 행 액세스 연산이 단일 시스템 클럭 주기보다 더 길게 걸리지는 않지만, 상기 명령은 오버랩되는 것에 의해 클럭의 매 상승에지마다 입력될 수 있다. 예를 들면, 두개의 명령이 연속적인 클럭 싸이클에서 뒤에서 뒤로 발생될 때, READ1 명령의 프리차지와 비트 라인 등화 및 워드 라인 디어써트는 READ2 명령의 신호 전파, 행 중복 어드레스 비교 및 디코딩 명령과 어드레스에 오버랩된다. 유사하게, READ2 명령의 프리차지 부분은 쓰기3 명령의 디코드 부분과 동시에 연산한다.
각각의 프리차지 및 등화 연산은 다른 명령에 대한 설정을 오버랩할 수 있는 연산의 끝단부에 도시되어 있다. 상기 프리차지 및 등화 연산은 이전의 읽기 연산에 개념적으로 적용되어 있는 것을 나타내고 있으며, 이는 논리적으로 프리차지와 등화 기능이 서브-어레이를 스텐바이 상태로 되돌리기 위하여 요구되는 이전 명령의 최종 연산이기 때문이다. 그러나, 실제 실행에서, 클럭 상승에지는 특별한 명령에 대한 적당한 프리차지 및 등화 단계와 함께 동기된다. 도 7에서 예시되는 바와 같이, READ2 명령은 제2 클럭구간에서 샘플되고, 그 관련된 프리차지 및 등화 또한 동일한 시간, 즉 제2 클럭 싸이클의 시작점에서 샘플된다.
도 8은 하나의 시스템 클럭 싸이클 내에서 동일한 어드레스로 동시에 읽기와 쓰기 연산을 지원하는 성능을 예시하는 타이밍 및 파이프라인 플로우챠트를 참조번호 800으로 나타내고 있다. 동시 읽기 및 쓰기 연산은 일부 데이타 프로세싱 애플 리케이션에 유용하며, 이는 동일한 어드레스에서 데이타를 순차적인 로드로 진행되도록 메모리에 저장되는 것을 말한다. 통상적으로, 종래기술은 메모리 데이타 입력 및 데이타 출력 핀 또는 패드로부터 개별적이면서 외부의 바이패스 경로를 요구하게 된다. 출력 신호 CLK의 상승에지 상에서, 데이타 입력에서의 데이타 VALUE X는 선택된 어드레스 ADDR1으로 기록된다. 행 액세스를 위해 할당된 시간의 끝쪽으로, 어드레스 ADDR1에 쓰여진 데이타 VALUE X는 데이타 출력에서 샘플되어 나타난다. 상기 데이타 VALUE X는 읽기, 쓰기 및 리프레쉬 연산과 같은 동일한 레이턴시인 2 싸이클 레이턴시 이후, 데이타 출력에서 가능하다.
도 9는 본 발명의 일실시예에 따른 서브-어레이를 위한 조정 회로 소자 및 데이타 패스 소자를 참조번호 900으로 예시하고 있다. 선택된 서브-어레이에서 일반적인 타이밍 연산은 워드 라인 타이밍 펄스(WTPi)로 언급되고 있는 단일 마스터 타이밍 기준 신호에 기반한다. 타겟 어드레스는 어드레스 레지스터(902)로 입력된다. 연산 명령은 레지스터/디코더(903)로 입력된다. 어드레스 레지스터(902)와 레지스터/디코더(903)는 모두 동시 인터페이스 클럭 신호 CLK에 의해 클럭된다. 상기 레지스터/디코더(903)는 수신된 외부 명령에 좌우되는 읽기(READ), 쓰기(WRITE) 또는 리프레쉬(REFRESH) 내부 명령 신호를 생성한다.
어드레스 레지스터(902)의 출력은 복수개의 어드레스 디코더(904)로 보내진다. 제1 디코더(904a)는 전체 열 선택 신호 또는 Y-어드레스를 생성하기 위하여 입력 어드레스의 N개의 가장 덜 중요한 비트를 디코드한다. 제2 디코더(904b)는 먼저 디코드된 X-어드레스를 생성하기 위하여 M개의 다음의 중요한 비트를 디코드한다. 제3 디코더(904c)는 서브-어레이 선택 신호를 생성하기 위하여 메모리 어드레스의 LA개의 가장 중요한 비트를 디코드한다. 상기 서브-어레이 선택 신호는 메모리 소자 또는 매크로 블럭에서 복수개의 서브-어레이 중 하나를 가능하게 한다. 제4 디코더(904d)는 서브-어레이 그룹을 디코드한다. 서브-어레이 그룹은 메모리 내에 존재한다. 서브-어레이 그룹은 동일한 데이타 라인, 읽기 데이타 레지스터/멀티플렉서 및 쓰기 버퍼를 공유하며, 이는 하기 더 상세히 기재될 것이다. 어드레스의 LA개의 가장 중요한 비트는 서브-어레이 그룹 및 그 그룹내에 있는 서브-어레이를 선택한다.
상기 읽기, 쓰기, 및 리프레쉬 신호는 OR-게이트(906)에 의해 조합된다. OR-게이트(906)의 출력은 워드 라인 타이밍 펄스 WTPi를 생성하기 위하여 복수개의 AND-게이트(908)로 입력된다. 상기 워드 라인 타이밍 펄스 WTPi는 각 서브-어레이에 대해 국부적으로 생성된다. 따라서, 상기 AND-게이트(908)는 또다른 입력으로써 서브-어레이 선택 신호를 가지며, 조합된 서브-어레이가 서브-어레이 선택 신호에 의해 선택될 때만, 상기 AND-게이트(908)의 출력은 어써트(assert)될 수 있다. AND-게이트(908)에 대한 또다른 입력은 DELAY D1에 의해 지연된 클럭 신호 CLK이다.
상기 AND-게이트(908)의 출력은 SR-플립플롭(910)에 대한 S-입력이다. 상기 SR-플립플롭에 대한 R-입력은 AND-게이트(912)를 통한 DELAY D1에 의해 지연된 클 럭 신호 CLK의 인벌스(inverse)와 클럭 신호 CLK를 조합함으로써 생성된다. 또한, SR-플립플롭(910)의 R 입력에서 제공된 신호의 인벌스는 AND-게이트(908)에 대한 추가적인 입력으로 사용되며, 이는 SR-플립플럽의 S와 R 입력이 결코 하나와 동일하지 않다는 것을 증명하는 것이다. 상기 SR-플립플럽의 출력은 i번째 서브-어레이에 대한 워드 라인 타이밍 펄스 WTPi이다. 상기 워드 라인 타이밍 펄스 WTPi는 복수개의 AND-게이트(911)를 통해 프리디코더(predecoder)(904b)로부터 프리디코드된 X 어드레스와 함께 논리적으로 결합된다. AND-게이트(911)의 출력은 선택된 워드 라인을 작동시키기 위한 워드 라인 인에이블 신호 WL이다. 또한, 상기 워드 라인 타이밍 펄스 WTPi는 인버터(915)를 통해 비트 라인 등화 회로(913)로 결합되며, 이는 WTPi이 로(low)일 때 비트 라인 프리차지 전압 VBLP에 비트 라인 쌍을 프리차지하고 등화하기 위한 것이다. 인버터된 신호는 비트 라인 등화 신호 BLEQ로 일컫는다.
또한, 상기 워드 라인 타이밍 펄스 WTPi는 감지증폭기 파워 공급 인에이블 신호(916)를 제공하기 위하여 AND-게이트(914)를 통해 그 스스로 지연된 버젼으로 결합된다. 상기 감지증폭기 파워 공급 인에이블 신호(916)는 비트 라인 감지증폭기의 PMOS 소자로 파워를 제공하기 위하여 감지증폭기 SAP로 파워를 제공하고, 비트 라인 감지증폭기의 NMOS 소자로 파워를 제공하기 위하여 SAN으로 파워를 제공한다. 상기 워드 라인 타이밍 펄스 WTPi는 지연 소자 D3에 의해 지연된다. 상기 감 지증폭기 인에이블 신호(916)는 선택된 서브-어레이에 대한 비트 라인 쌍을 가로질러 감지증폭기에 파워를 공급하기 위하여 감지증폭기 파워 공급을 가능하게 한다.
또한, 상기 감지증폭기 파워 공급 인에이블 신호(916)는 열 선택 인에이블 신호 CSE를 생성하기 위하여 지연 소자 D4에 의해 지연된다. 상기 열 선택 인에이블 신호 CSE는 그 특정 서브-어레이와 조합된 AND-게이트(918)를 통해 열 디코더(904a)로부터 전체 열 선택 어드레스 신호와 조합된다. AND-게이트(918)의 출력은 로컬 열 선택 신호 LCSL을 제공한다. 상기 로컬 열 선택 신호 LCSL은 읽기, 쓰기 또는 리프레쉬 연산을 위하여 열 액세스 소자를 통해 적당한 비트 라인 쌍을 작동시킨다.
AND-게이트(920)는 그룹 선택 신호, 클럭 신호 CLK, 및 지연 D2에 의해 지연된 클럭 신호를 조합한다. AND-게이트(920)의 출력은 읽기-쓰기 능동 신호 RWACTIVE이다. 신호 RWACTIVE는 트랜지스터(924)를 직렬로 결합한 데이타 라인 프리차지 및 등화 트랜지스터(924)를 게이트하기 위하여 인버터(922)에 의해 인버트되며, 이는 서브-어레이가 선택되지 않을 때 데이타 라인 프리차지 전압 VDLP으로 한 쌍의 데이타 라인(926)을 프리차지하기 위함이다.
또한, RWACTIVE 신호는 AND-게이트(928)에 의한 WRITE 신호와 조합된다. AND-게이트(928)의 출력은 수신된 입력 데이타를 데이타 라인(926) 쌍으로 구동하기 위하여 쓰기 버퍼(930)를 작동시킨다. 쓰기 버퍼(930)에 대한 입력은 D-타입 플립플롭(932)으로부터 수신되며, 이는 그 입력으로써 외부 입력 데이타를 수신하 고 클럭 신호 CLK에 의해 클럭된다. 또한, RWACTIVE 신호는 NOR-게이트(934)를 통해 읽기 신호의 인벌스와 클럭 신호 CLK를 결합한다. NOR-게이트(934)의 출력은 읽기 샘플 클럭 신호 RSAMPCLK이며, 이는 데이타 라인 쌍(926)에 존재하는 데이타를 읽기 위하여 차동 D-타입 플립플롭(936)를 구동시키기 위함이다. 차동 D 타입 플립플롭(936)의 출력은 워드-크기 멀티플렉서(938)로 결합된다. 상기 멀티플렉서(938)는 개략적인 형태로 도시되어 있으나, 실제로는 분배된 멀티플렉서 구조를 사용하도록 한다. 워드-크기 멀티플렉서(938)는 D-플립플롭(940)의 출력으로부터 제공되어 작동된다. D-플립플롭(940)에 대한 입력은 그룹 선택 신호이고, D-플립플록(940)은 클럭 신호 CLK에 의해 클럭된다.
도 10a는 읽기 연산을 위한 도 9에서의 조합된 신호의 타이밍에 대한 타이밍도를 참조번호 1000으로 예시하고 있다. 회로의 연산은 도 9 및 도 10 모두와 관련하여 설명된다. 워드 라인 타이밍 펄스 WTPi는 메모리가 비어 있을 때 논리 로(low)로 유지된다. WTPi가 로일 때, 모든 워드 라인은 로이고, 서브-어레이 내의 비트 라인과 데이타 라인은 등화되어 프리차지된 상태로 능동적으로 유지된다. 각 서브-어레이는 전용 WTPi 신호를 가지며, 이는 서브-어레이 선택 게이트(908)를 통해 선택된다. 상기 선택된 서브-어레이와 조합된 WTPi 신호는 클럭의 상승에지로부터 고정된 지연 주기 이후에 어써트(assert)되며, 상기 클럭의 상승에지는 메모리 인터페이스에서 효과적인 명령을 샘플한다. 상기 클럭의 다음 상승에지에 의해 무 조건적으로 리셋될 때까지 WTPi는 클럭 주기의 나머지 기간 동안 하이(high)로 유지된다. WTPi는 규칙적이면서 중복되는(미도시) 워드 라인 드라이버를 위해 게이트 신호로써 연산한다. WTPi가 상승 및 하강함으로써, 샘플된 어드레스에 의해 선택된 서브-어레이 내의 워드 라인도 그것과 함께 상승 및 하강한다. 또한, WTPi의 상승에지는 비트 라인 감지증폭기와 로컬 열 선택 액세스 소자를 작동키시기 위하여 셀프-타임 회로(self-timed circuitry)를 구동한다.
다시, 도 10과 관련하여, 프로그램 가능한 프리셋(preset) 지연 D1 이후, 워드 라인 타이밍 펄스 WTPi 는 하이(high)가 되며, 이는 비트 라인 등화 신호 BLEQ와 워드 라인 신호 WL을 하이로 만든다. 지연 D1, D2, D3, D4는 모두 모사이드의 출원번호 09/616,73에서 개시된 색다른 지연 회로를 사용하여 실시되고 있는 것을 주목해야 한다. 클럭 신호의 상승에지로부터 프로그램 가능한 프리셋 지연 D2 이후, RWACTIVE는 어써트되며, 이는 신호 RSAMPCLK가 하이가 되도록 신호된다. 워드 라인 신호 WL의 어써트에 응답하여, 전압차는 비트 라인 쌍을 가로질러 나타나기 시작한다. 조합된 지연 D1+D3 이후, 감지증폭기 파워 공급 신호 SAP, SAN은 어써트되어 비트 라인 쌍을 가로질러 전압차를 증폭시킨다. 조합된 지연 D1+D3+D4 이후, 로컬 열 선택 신호 LSCL은 어써트되며, 그로인해 데이타가 전달되는 열을 선택한다. 로컬 열 선택 신호 LCSL의 어써트에 응답하여, 데이타는 선택된 열로부터 조합된 데이타 라인 쌍으로 전송된다.
전술된 각 단계는 마스터 워드 라인 타이밍 펄스 WTPi으로 구동된 셀프-타임 신호에 의해 초기화되며, 그로인해 각 신호의 타임에 대한 미세한 세부조정 정도가 허용된다. 또한, 비록 하나의 선택된 열과 그 조합된 데이타 라인 쌍에 관련된 전술된 내용이 당업자에게는 당연할 수 있고, 사실, 멀티플 열은 각각 관련된 데이타 라인을 갖는 열 선택 신호에 의해 선택된다.
읽기 연산에 있어서, 입력 클럭 신호 CLK의 지연된 버젼
Figure 112003000484698-pct00003
은 한 세트의 H 워드-크기 차동 입력 D-타입 플립플롭(936)에 상보형 샘플 입력을 제공하며, 또한 하나 또는 그 이상의 서브-어레이의 그룹에 대한 데이타 라인(926)에 연결된다. 상기 D-타입 플립플롭은 200년 7월 30일자 출원된 모사이드 특허 출원번호 제PCT/CA00/00879호에 개시된 바와 같이 바람직하며, 본 명세서에 참조번호로써 개시되어 있다. 클럭 CLK의 다음 상승에지에서,
Figure 112003000484698-pct00004
는 행 액세스 연산의 끝단에서 읽기 데이타를 검색하여 포착하는 읽기 데이타 플립플롭(936)으로 샘플링 클럭 입력을 걸어 놓는다. 액세스된 서브-어레이를 포함하는 서브-어레이 그룹에 대한 읽기 데이타 플립플롭(936)의 출력은 멀티플렉서 네트워크(938)를 통해 발송되며, 이는 소자 핀 또는 매크로 핀에 나타나기 전에 적당한 서브-어레이 그룹으로부터 최종 출력 데이타를 선택하기 위함이다. 읽기 연산을 조정하기 위하여 셀프-기반 타이밍 구조와 같은 것을 채용하는 것은, 상기 읽기 명령이 매 클럭 싸이클마다 메모리에 나타날 수 있고 두개의 싸이클의 효과적인 레이턴시를 가지는 읽기 명령이 될 수 있는 것이다. 즉, 상승 클럭 구간 N에서 샘플된 읽기 명령은 메모리 컨트롤러가 상승 클럭 구간 N+2를 사용하여 걸려있게 할 수 있는 충분한 셋업 타임을 지닌 인터페이스에서 출력 데이타를 나타낼 것이다.
또한, 쓰기 연산은 RWACTIVE을 생성하기 위하여 셀프-타임 회로를 사용하며, 이는 도 9에 도시된 바와 같이, 입력 클럭 신호 CLK의 지연된 버젼으로 도시되어 있다. 상기 셀프-타임 회로는 인버터(922)로부터의 논리 로(low) 출력을 통해 데이타 라인 등화 및 프리차지 회로(924)를 끄게 한다. AND-게이트(928)의 출력으로부터의 논리 하이(high)를 제공함으로써 쓰기 버퍼(930)는 데이타 라인(926)에 대한 인터페이스에서 샘플된 쓰기 데이타를 구동할 수 있도록 작동된다. 서브-어레이 내의 행 액세스 소자는 전술된 바와 같이, AND-게이트(918)에 의해 생성된 로컬 열 선택 신호 LCSL에 의해 조정된다.
열 액세스 소자의 비트 라인 감지와 인에이블 사이의 관련된 타이밍의 정확한 조정은 쓰기 연산을 수행하기 위하여 중요하다. 통상적으로, 일단 워드 라인이 선택되면, 그 특정 워드 라인과 조합된 모든 메모리 셀은 액세스될 것이고, 저장된 데이타는 각각 비트 라인으로 워드 라인 액세스 트랜지스터를 통해 전송될 것이다. 그 다음, 상기 선택된 서브-어레이와 조합된 모든 감지증폭기는 그 조합된 비트 라인의 모두에서 데이타를 감지하기 시작할 것이다(이는 행(row)내에서의 선택되지 않은 비트 라인 내의 데이타 보전을 가능하게 함). 쓰기 연산에 있어서, 종래의 DRAM에서는, 일단 특정 열이 선택되면, 쓰기 드라이버는 비트 라인 증폭기 감지 데이타를 오버라이트할 것이다. 그러나, 본 발명에 따라, 감지증폭기가 완전 레일 전압 레벨(full rail voltage levels)로 분리된 비트 라인과 작동되는 워드 라인에 응답하여, 분배된 비트 라인 전압을 증가시키기 시작할 때 쓰기 연산의 초기점에서는 짧은 구간이 존재한다. 이러한 구간 동안에, 쓰기 연산은 비트 라인 감지증폭기 작동과 열 액세스 소자의 작동 사이에서 타이밍의 정확한 조정을 통해 실행될 수 있다. 상기 열 소자가 너무 늦게 작동되면, 비트 라인 상에서 반대 위상 데이타를 겹쳐 쓰려고 하는 쓰기 연산은 더 오래 걸릴 것이며, 이는 쓰기 드라이버가 반대 위상으로 분리된 완전 전압을 극복해야만 하기 때문이다. 상기 열 액세스 소자가 너무 빨리 작동되면, 로컬 데이타 버스(본 실시예에서는 비트 라인과 평행하게 진행되고 있음)와 쓰기 연산을 위해 선택되지 않은 비트 라인 사이에 결합되는 노이즈로부터 발생하는 데이타 붕괴의 위험을 안고 있다. 상기 선택되지 않은 라인은 필수적으로 감지를 수행하여 복원 연산만을 수행한다.
이러한 이유로, 본 발명의 셀프-타임 성질은 워드 라인 작동의 타이밍, 비트 라인 감지증폭기 작동, 쓰기 드라이버 작동 및 열 선택 작동 사이를 매우 밀집되게 조정하게 된다. 특히, WTPi 신호는 지연 D1, 게이트(912) 및 플립플롭(910)을 통해 클럭 신호 CLK로부터 셀프-타임된다. 그리고나서, 상기 감지증폭기는 지연 D3 및 게이트(914)를 포함하는 셀프-타임 회로에 기반하여 작동된다. 게이트(914)에 의해 생성된 동일한 셀프-타임 신호(916)는 감지증폭기의 작동으로부터 셀프-타임되는 지연 D4와 게이트(918)를 구동하는데 사용되며, 비트 라인 감지증폭기가 작동된 후 동일한 시간에 정확하게 작동될 것이다. 반면, 쓰기 드라이버(930)는 지연 D2와 게이트(920, 928)에 의해 형성된 셀프-타임 회로를 통해 작동된다. 이러한 방 법으로, 쓰기 드라이버는 종래의 DRAM 실시에서 보다 쓰기에 있어서 비트 라인 상에 반대 위상 로직 상태를 더 신속하게 전환할 수 있다. 도 10b는 WTPi 을 생성하기 위한 타이밍도를 참조번호 1050으로 예시하고 있다. 서브-어레이가 작동되거나, 선택되면, SR-플립플럽(910)의 S 입력은 하이(high)가 된다. 그런 다음, WTPi 가 하이가 되고, 명령을 위해 요구되는 조정 연산의 시퀀스를 시작한다. WTPi 는 클럭의 다음 상승에지에서 로(low)로 리셋된다. 이러한 상황은 케이스 1로 도시되어 있다. 그러나, 상기 서브-어레이가 작동하지 않거나, 선택되지 않는다면, SR-플립플롭(910)에 대한 S 입력은 로(low)로 남게 되며, 따라서, WTPi 는 로(low)이다. 이러한 상황은 케이스 2로써 도시되어 있다.
도 9로 다시 되돌아가면, 파이프라이닝 명령과 그룹 선택 역할과 관련하여, 읽기 연산이 싸이클 N에서 주어진 서브-어레이 그룹내에서 수행된다면, 그 그룹은 싸이클 N 동안에 어써트될 것이다. 레지스터(940)는 클럭 주기 N과 N+1을 분할하는 상승 클럭 구간에서 그룹 선택 신호를 입수한다. 레지스터(940)의 출력은 클럭 주기 N+1 동안에 멀티플렉서(938)의 선택을 조정한다.
소자 또는 매크로 블럭(502)의 메모리 내용을 리프레쉬하는 것은 외부 메모리 컨트롤러에 의해 조정된다. 외부 메모리 컨트롤러는 특정 제품에 대한 최적의 상태로 타이밍 및 리프레쉬 패턴을 구성한다. 그러나, 각각의 셀은 적어도 일단은 예정된 리프레쉬 구간에서 리프레쉬되어야 한다. 상기 리프레쉬 구간은 종래의 기술 및 실행에 따른다.
주기적으로 모든 메모리 셀을 리프레쉬하기 위하여, 메모리 컨트롤러는 모든 최대 리프레쉬 구간과 마찬가지로 각 행 어드레스에 대해 각각 A*2M 리프레쉬 명령을 준다. 리프레쉬 명령은 하나의 서브-어레이 내에서 한번에 전체 행의 셀에서 연산하며, "돈케어"로써 메모리 어드레스(612)의 N개의 가장 덜 중요한 비트(612a)를 취급한다.
읽기와 쓰기 연산을 수행할 때, 어드레스된 워드를 포함하고 있는 전체 행의 내용은 리프레쉬된다. 따라서, 매 행마다 그 내부에서 적어도 하나의 워드를 보증할 수 있는 애플리케이션은 명확한 리프레쉬 명령을 수행할 필요없이 최대 리프레쉬 구간과 동일하거나 작은 구간에서 읽기 또는 쓰기 명령을 목표로 할 것이다.
전술된 본 발명을 구현하는 DRAM 아키텍처와 회로는 복수개의 고성능 애플리케이션을 목표로 한다. 본 발명의 아키텍처와 회로는 전형적인 DRAM 아키텍처의 이중 액세스 클라스 모델을 대체한다. 따라서, 더이상 행과 열 컴포넌트로 메모리 어드레스를 명확하게 분할하지 않고, 메모리 인터페이스는 행 상태의 개념을 포함하지 않는다. 행 상태없이, 메모리 용량을 뱅크로 세분하지 않고, 명확하게 오픈과 클로즈 행으로 명령을 주지 않는다. 상기 아키텍처는 읽기, 쓰기 및 리프레쉬 명령을 지원하고 필요로 한다. 이러한 연산의 싸이클 타임 및 레이턴시는 일정하여 입력 어드레스의 값에 좌우되지 않는다.
가시적인 행 상태가 지원되지 않기 때문에, 모든 DRAM 어레이의 상태는 매 연산 상태마다 동일하게 나타난다. 모든 연산에 대한 초기 조건은 모든 워드 라인 이 프리차지되고, 모든 비트 라인 및 데이타 라인이 등화되어 프리차지 전압으로 프리차지되는 상태이다. 각 메모리 연산은 완전한 행 액세스 연산과 순차적인 비트 라인과 데이타 라인 등화와 프리차지를 수행한다. 이는 더이상 오픈 뱅크를 추적할 필요가 없기 때문에 외부 메모리 컨트롤러의 설계를 매우 간단하게 해준다.
더나아가, 상기 외부 메모리 컨트롤러는 각 읽기 또는 쓰기 연산의 어드레스를 체크할 필요가 없으며, 상기 읽기 또는 쓰기 연산은 상기 연산을 수행하기 위하여 적당한 DRAM 명령 시퀀스를 선택하기 위함이다. 비교에 의하여, 종래의 DRAM 시스템에서, 메모리 컨트롤러는 액세스하기를 원하는 메모리 어드레스가 뱅크의 오픈 페이지를 칠 것인지, 클로즈된 뱅크를 칠 것인지, 또는 다른 페이지로 뱅크 오픈을 할 것이지 결정해야만 한다.
비록 상기 실행이 특정한 실시예와 관련하여 개시되었으나, 당업자는 다양한 변형이 가능한 것을 알 것이다. 예를 들면, 차동 샘플링 플립플롭(936)을 차동 증폭기로 대체하는 것은 최대 연산 클럭 비에 있어서, 두개에서 하나의 클럭 싸이클로 읽기 레이턴시를 감소할 수 있다. 반대로, 전술된 아키텍처를 사용하여 실행된 매우 큰 용량의 DRAM은 메모리내에서 읽기 데이타 또는 쓰기 데이타 구간 경로에서 하나 이상의 잉여 파이프라인 레지스터 스테이지를 채용할 수 있다. 이는 메모리의 최대 클럭을 증가시키거나, 외부 메모리 컨트롤러에 가능한 셋업 시간을 클럭하기 위한 읽기 데이타를 증가키시기 위하여 행해지는 것이다. 이와같은 상황은 많은 서브-어레이로 매우 높은 강도의 데시매이션(decimation)을 갖는 DRAM과 유사하다.
본 발명의 실시예는 일부 형태의 제조상의 결점의 중복에 기반한 수정을 위하여, 각 메모리 셀 서브-어레이 내의 잉여 행과 열 소자를 제공한다. 일반적으로, 이러한 실행은 서브-어레이의 크기를 약간 증가시키며, 메모리 액세스에서 미세한 지연을 야기시킨다. 이는 행이 중복되는 경우 또는 열이 중복되는 경우, 워드 라인 드라이버를 어써트하기 전에, 불완전한 어드레스 목록에 대한 입력 어드레스를 비교할 필요와 더 늦어진 서브-어레이 기능 때문이다. 본 실시예에 개시된 타이밍 시퀀스는 메모리 싸이클 타임의 일부 또는 모든 행 어드레스 중복 비교 지연 컴포넌트를 제거할 수 있으며, 이는 행 싸이클의 초기점에서 프리차지 및 비트 라인 등화와 함께 오버랩함으로써 이루어진다. 그러나, 선택적인 가능성은 서브-어레이로부터 중복 소자를 배제하고, 대신에 불완전한 서브-어레이의 중복 대용품에 의한 수정 목적으로 서브-어레이의 나머지와 함께 메모리 소자 또는 매크로 블럭을 구비한다.
열 중복은 정규 데이타 소자에 대한 중복 열 소자의 대용품을 허용하기 위한 샘플링 플립플롭(936)/쓰기 버퍼(930)와 서브-어레이 그룹 데이타 라인(926) 사이에 멀티플렉서(도 9에서는 미도시)를 대체함으로써 실행된다. 또한, 상보형 중복 소자 데이타 라인 쌍은 단일 또는 일부의 더 큰 그룹의 상보형 정규 데이타 라인 쌍으로 대체될 수 있다. 데이타 라인 등화와 프리차지 회로는 이러한 연산을 실행하기 위하여 필요한 시간을 최소화하기 위해 데이타 라인 중복 멀티플렉서의 메모리 어레이측에 위치한다.
선택된 행을 액세스하기 위한 타이밍 시퀀스를 초기화한 WTPi에 의해 뒤따르는 행 싸이클의 제1 부분에서 비트 라인 프리차지 및 등화를 수행하는 것은 종래의 실시예에 대한 여러 이점을 갖는다. 입력 클럭의 상승에지 이후 워드 라인 타이밍 펄스(WTPi)의 어써트를 지연시키는데 사용되는 지연 소자 D1은 WTPi 이 로(low)인 동안에 최소 필요 존속 기간을 생성하도록 설계된다. 이러한 WTPi의 최소 필요 로(low) 존속 기간은 최악의 프로세스 변화와 공급 전압과 소자 온도의 조건하에서적당한 비트 라인 등화 및 프리차지가 가능하도록 설계된다. 따라서, 워드 라인 타이밍 펄스(WTPi)는 가능한한 정확하다.
도 11a는 지연 소자 D1과 비트 라인 등화 사이의 이러한 상관관계를 도시하는 타이밍도를 도시하고 있다. 메모리의 최대 클럭비는 행 액세스와 읽기 또는 쓰기 연산을 확실하게 실행하는 최악의 조건하에서 필요한 WTPi의 하이(high) 존속 기간에 의해 설정된다. WTPi의 로(low) 주기에 의해 소비된 클럭 주기의 일부와, 연속적인 연산 사이의 비트 라인 등화와 프리차지는 프로세스, 전압 및 온도의 최악의 지연 조건하에서 최대 클럭비에서의 메모리 연산에 대해 최대이다.
더 느린 클럭비, 또는 최악의 로직 지연보다는 나은 조건하에서의 연산에 대하여, 연속적인 기능 사이의 WTPi가 로(low)인 동안의 클럭 주기의 일부는 감소된다. 이는 서브-어레이 행 액세스 동안에 선택된 워드 라인이 어써트되는 시간을 증가시킨다. 따라서, 읽기 연산에 대한 데이타 라인 상에서 분리된 전압과 모든 연산에 대한 복수개의 메모리 셀 복원력은 증가된다. 도 11b는 최악의 로직 지연보다는 나은 조건하에서 또는 최대 클럭비보다 느린 곳에서 메모리 연산을 도시하는 타이밍도를 도시하고 있다.
또한, 본 실시예는 동기 인터페이스를 사용하는 시스템을 도시하고 있으며, 이는 인터페이스 입력 클럭 당 하나의 명령의 비율로 명령을 수령하여 실행하는 것이다. 그러나, 당업자는 비동기 인터페이스를 사용하는 전술된 DRAM 아키텍처도 실행할 수 있다는 것을 알 수 있을 것이다. 도 12a는 비동기 인터페이스에 대한 타이밍도를 도시하고 있다.
또다른 선택적인 실시예에서, 인터페이스 클럭의 두개 이상의 주기를 가로지르는 서브-어레이 액세스를 연장하는 동기 인터페이스도 가능하다. 도 12b는 상기와 같은 실시예의 타이밍도를 도시한다.
또다른 선택적인 실시예에서, 하나의 클럭 싸이클을 지닌 클럭 싸이클 당 하나의 비율로 연산을 수행하는 동기 인터페이스가 가능하다. 이와같은 실시예가 도 13a에 도시되어 있다.
또다른 선택적인 실시예에서, 3개 이상의 클럭 싸이클의 읽기 데이타 레이턴시를 지닌 클럭 싸이클 당 하나의 비율로 연산을 수행하는 동기 인터페이스가 실행된다. 이와같은 실시예는 도 13b에 도시되어 있다.
비록 본 발명의 특정한 실시예가 도시되어 기술되었다 하더라도, 첨부된 청구범위에 속하는 본 발명의 사상과 범주를 벗어나지 않는한 다양한 변경 및 변형이 이루어질 수 있음을 당업자는 명백하게 알 수 있을 것이다. 또한, 본 발명은 유효 한 양품을 증가시키기 위한 중복 저장 소자를 활용하는 임의의 형태의 전자 메모리에 적용 가능하다. 또한, SRAM으로 제한되지 않으며, EPROM, EEPROM, 플래시 EPROM, 및 FRAM과 같은 비휘발성의 메모리도 포함한다.

Claims (11)

  1. 읽기, 쓰기 및 리프레쉬(refresh) 연산을 수행하는 DRAM(Dynamic RAM)으로, 상기 DRAM은
    (a) 각각 한쌍의 상보형 비트 라인과 워드 라인에 연결된 복수개의 메모리 셀을 갖는 복수개의 서브-어레이;
    (b) 상기 워드 라인 중 선택된 하나를 어써트(assert)하기 위한 워드 라인 인에이블 소자;
    (c) 상기 비트 라인 쌍 중 선택된 하나를 어써트하기 위한 열 선택 소자; 및
    (d) 상기 워드 라인 인에이블 소자, 상기 열 선택 소자, 및 워드 라인 타이밍 펄스에 응답하여 상기 읽기, 쓰기 및 리프레쉬(refresh) 연산을 조정하기 위한 타이밍 회로;
    를 포함하며, 상기 읽기, 쓰기 및 리프레쉬 연산은 동일한 양의 시간에서 실행되는 것을 특징으로 하는 DRAM.
  2. 입력 어드레스들에 의해 정해진 어드레스 위치들에 데이타를 저장하기 위한 메모리 소자로, 상기 메모리 소자는
    (a) 각각 한쌍의 상보형 비트 라인과 워드 라인에 연결된 복수개의 메모리 셀을 갖는 복수개의 서브-어레이;
    (b) 상기 워드 라인을 어써트(assert)하기 위한 워드 라인 인에이블 소자; 및
    (c) 상기 한쌍의 상보형 비트 라인을 선택하기 위한 열 선택 소자;
    를 포함하며, 상기 메모리 소자는 오직 읽기, 쓰기 및 리프레쉬 명령에만 응답하며, 각각의 상기 명령은 상기 입력 어드레스들에 독립적인 일정한 레이턴시를 가지는 메모리 소자.
  3. 제2 항에 있어서,
    상기 메모리 소자는 DRAM을 포함하는 것을 특징으로 하는 메모리 소자.
  4. 제2 항에 있어서,
    상기 메모리 소자는 임베디드(embedded) DRAM 매크로셀을 포함하는 것을 특징으로 하는 메모리 소자.
  5. 제2 항에 있어서,
    독립적인 입력 어드레스의 상기 읽기 명령은
    (a) 비트 라인 프리차지 및 등화하는 단계;
    (b) 워드 라인 어드레스 디코딩 및 워드 라인 어써트 단계;
    (c) 조합된 비트 라인 쌍으로의 메모리 셀 액세스하는 단계;
    (d) 비트 라인 감지하는 단계;
    (e) 메모리 셀 복원 단계; 및
    (f) 워드 라인 디어써트(de-assert) 단계;
    를 포함하는 완전 행 액세스 연산을 포함하는 것을 특징으로 하는 메모리 소자.
  6. 제2 항에 있어서,
    상기 메모리 소자는 시스템 클럭의 모든 선행에지(leading edge)에서 새로운 명령을 수신할 수 있는 것을 특징으로 하는 메모리 소자.
  7. 제2 항에 있어서,
    상기 메모리 소자는 동시 읽기/쓰기 명령에 응답하여 단일 시스템 클럭 사이클에서 읽기 및 쓰기 연산을 수행할 수 있는 것을 특징으로 하는 메모리 소자.
  8. 제7 항에 있어서, 상기 동시 읽기/쓰기 연산은 비트 라인 감지증폭기가 선택된 비트 라인에서 전압차를 증폭하는 행 싸이클의 제1 부분 동안 및 완전 전압 레벨이 상기 비트 라인에 설정되기 전에, 쓰기 연산을 수행하는 것을 포함하는 것을 특징으로 하는 메모리 소자.
  9. 제5 항에 있어서,
    상기 워드 라인 어드레스 디코딩 단계와 비트 라인 프리차지 및 등화하는 단계는 실질적으로 행 싸이클의 제1 부분 동안에 동시에 수행되는 것을 특징으로 하는 메모리 소자.
  10. 삭제
  11. 삭제
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