JP2004502267A - アクセス待ち時間が均一な高速dramアーキテクチャ - Google Patents
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Abstract
Description
この発明は一般に高速DRAMアーキテクチャに関し、特に読出、書込、およびリフレッシュ動作のタイミングに関する。
【0002】
【発明の背景】
従来より、ダイナミックランダムアクセスメモリ(DRAM)デバイスの商品の設計は、より高いメモリ性能の達成よりも、高い集合体ビット密度による低い1ビット当りのコストの達成に焦点が当てられている。この理由は、2次元のメモリアレイのセル容量がスケーリングで2次的に増加するのに対し、ビット線センスアンプ、ワード線ドライバ、行アドレス(またはx−アドレス)デコーダ、および列アドレス(またはy−アドレス)デコーダのオーバーヘッド区域はスケーリングで一時的に増加するためである。したがって、メモリ密度に焦点を当てた設計重視により、設計されているDRAM商品は、セル読出、ビット線感知、セル復元、およびビット線等化とプリチャージを行なうために必要な時間に対して非常に有害な影響を与えるにもかかわらず、実用的にできるだけ大きなサブアレイを有するようになってきている。その結果、スタティックランダムアクセスメモリ(SRAM)と比べて比較的低い従来のDRAMアーキテクチャの性能は一般にその使用を、性能は副次的な大容量、高密度用途、コストに敏感な用途に限定している。
【0003】
さらに、従来のDRAMアーキテクチャは、アドレスの行および列構成要素間のアドレス線を多重化することによって、メモリデバイス上の信号ピンの数を最小限に抑える。その結果、DRAMアレイ構成の2次元の性質は常に、メモリ制御または論理とDRAMメモリデバイスとのインターフェイスの固有部分となってきた。
【0004】
SDRAM、ダイレクトRAMBUS、およびダブルデータレート(DDR)SDRAMなどの同期インターフェイスDRAM技術の出現は、高速ページモード(FPM)および拡張データ出力(EDO)などの非同期インターフェイスDRAM技術の別個の行および列制御信号を、符号化されたコマンドに置換えた。しかし、以前のアーキテクチャの従来の2次元論理アドレッシング構成は保持されてきた。
【0005】
大きなセルアレイの使用による遅い行アクセス動作の待ち時間とサイクルタイム衝撃とを最小限に抑えることによってDRAM性能を高めようとする初期の試みは、2つの異なるクラスのメモリ動作の作成をもたらしたが、それらは双方とも業界では周知である。第1のクラスはバンクアクセスを含む。バンクアクセスは行オープンコマンドで構成され、それに列アクセスが続く。図1aを参照すると、バンクアクセスのタイミング図が示されている。第2のクラスはページアクセスを含む。ページアクセスは、前の行オープンコマンドまたはバンクアクセスコマンドによって開いたままの行への列アクセスで構成される。その結果、ページアクセスは通常、バンクアクセスよりも速い。図1bを参照すると、ページアクセスのタイミング図が示されている。平均待ち時間を減少させるページアクセスの効力は、多くの計算および通信用途のメモリアクセスパターンでの統計的な空間局所性による。つまり、連続するメモリアクセスが同じ行を対象とする見込みは強い。
【0006】
そのようなデュアルメモリアクセスクラス方式のさらなる改良は、各メモリデバイスを2つまたはそれ以上のバンクと呼ばれる等しい大きさの領域に明確に分割するDRAMアーキテクチャの作成である。このアーキテクチャ向上の意図は、一方のバンクが行オープンまたはクローズ動作に関わっている間に、他方のバンクへのメモリアクセスのオーバーラップを許可することによって、行アクセスのオーバーヘッドを部分的に減少させることにある。マルチバンクアーキテクチャを実現するシステムは業界では周知であり、図2aでは数字200によって一般に示される。そのようなシステムのタイミング図を図2bに示す。
【0007】
これらの方式すべてについての根本的な問題は、大きなDRAMアレイに関連する遅い行アクセスを部分的に補償するために、2クラスのメモリアクセスのシステムが保持されることである。デジタル信号プロセッサなどの多くのリアルタイム用途は、最悪の場合のメモリ性能によって制限される。これらのシステムは、メモリアクセスタイミングにおける差を、連続するアクセスの特定のアドレスパターンの関数として許容することができない。性能が最適化された埋込み型DRAMマクロブロック設計でさえ、商品DRAMアーキテクチャのデュアルアクセスクラスパラダイムを保持する傾向が強い。
【0008】
図3aを参照すると、デュアルポートアーキテクチャを使用してDRAMの性能を高めようとするさらなる試みが、数字300によって一般に示されている。デュアルポートのアーキテクチャは、より高い性能を達成するためのDRAMアーキテクチャにおけるより最近の進歩である。各メモリセルMCは、2つのビット線BL1およびBL2に、アクセストランジスタN1およびN2をそれぞれ介して接続される。このセルアーキテクチャにより、一方のアクセストランジスタおよびその関連するビット線、たとえばN1およびBL1を介するメモリセルMCの同時アクセスが、他方のアクセストランジスタN2に関連するBL2がプリチャージおよび等化を受けている間に可能となる。その結果、第2のアクセスがN2を介して直ちに起こってビット線BL2をプリチャージすることが可能である。
【0009】
2つのアクセストランジスタおよびそれらのそれぞれのビット線の間を往復して交互することにより、このアーキテクチャは、行のクローズとビット線のプリチャージおよび等化とに関連するオーバーヘッドを完全に隠すことができる。しかし、この方式の主な欠点は、従来のDRAM設計に比べ、メモリセル1個当りのアクセストランジスタおよびビット線の数が2倍になるため、DRAMアレイ内のビット密度が大幅に減少することである。さらに、そのようなシステムはオープンビット線アーキテクチャも用いるが、それはビット線対に対して整合しないノイズ結合の影響を受けやすいため望ましくない。
【0010】
この発明の目的は、上述の欠点を未然に防ぎ、緩和することにある。
【0011】
【発明の概要】
この発明の一局面によれば、読出、書込、およびリフレッシュ動作を行なうためのダイナミックランダムアクセスメモリ(DRAM)が提供される。DRAMは複数のサブアレイを含み、サブアレイの各々は複数のメモリセルを有し、メモリセルの各々は相補ビット線対およびワード線に結合されている。DRAMはさらに、ワード線のうちの選択された1つをアサートするためのワード線イネーブルデバイスと、ビット線対のうちの選択された1つをアサートするための列選択デバイスとを含む。ワード線タイミングパルスに応答して、ワード線イネーブルデバイスと、列選択デバイスと、読出、書込、およびリフレッシュ動作とを制御するために、タイミング回路が提供される。読出、書込、およびリフレッシュ動作は同じ時間量で行なわれる。
【0012】
以下の図面を参照して、この発明の実施例を、単なる例として説明する。
【0013】
【好ましい実施例の詳細な説明】
DRAMアーキテクチャは、連続するメモリアクセス動作のアドレスパターンにかかわらず、高速性能のために最適化される。すべての読出、書込、またはリフレッシュ動作は同じタイミングを有する。これは、動作タイミングがターゲットアドレスの値と前のメモリ動作の履歴とに依存する従来のDRAMアーキテクチャとは異なる。
【0014】
全メモリコマンドに対して同じアクセスタイミングを達成することは、受取られたすべての読出、書込、およびリフレッシュコマンドに対して完全な行アクセス動作を行なうことによって遂行される。完全な行アクセス動作は、ワード線アサート、メモリセル読出、ビット線感知、セル内容復元、ワード線デアサート、およびビット線等化とプリチャージを含む。以下の説明は、従来のDRAMプロセス技術を用いて製造されたメモリデバイスまたはメモリマクロブロックが、従来のアーキテクチャのDRAMによって行なわれるページアクセスと同様の待ち時間およびサイクルタイムでデータアクセスを行なうようにする実現化例の詳細を示す。しかし、本アーキテクチャは、以前の技術と同様、メモリがアクセスされるパターンに依存していない。
【0015】
この発明の本実施例の主な実現化例の詳細は、物理的構成と、動作順序付けと、オーバーラップ、信号レベル、クロッキング、およびタイミング生成手法とを含むが、これらに限定されない。本実施例は、同期インターフェイスクロック信号の1周期内でDRAMアレイアクセス全体を行ない、クロック周期ごとに新しいコマンドを受付可能な一実現化例を説明する。しかし、当業者であれば、メモリ動作とインターフェイスクロックタイミングとの他の関係が可能であることを理解するであろう。さらに、ある状況の下では、他のタイミング関係がこの発明の範囲から逸脱することなく望ましいとすらされてもよい。
【0016】
図5を参照すると、この発明の一実施例に従ったメモリの一般的なアーキテクチャが、数字500によって一般に示されている。メモリ500内の区域のうちの1つを拡大した部分が、数字501によって一般に示されている。DRAMデバイスまたはメモリマクロブロック502は、折返しビット線アーキテクチャで構築された複数の等しい大きさで比較的小さい矩形のDRAMサブアレイ504を含む。ビット線分離デバイスによって導入される遅延を制限するため、隣接するサブアレイ504はセンスアンプデバイスを共有しない。むしろ、隣接するサブアレイ504は別個の専用センスアンプ506を有する。
【0017】
さらに、本実施例では、サブアレイ504は、同じプロセス技術のDRAM用に従来設計されたものに比べ、1ビット線当りの物理メモリセルの数がおよそ4分の1で構成されている。1ビット線につきより少ない物理メモリセルを用いることはビット線キャパシタンスを減少させ、それは次に、メモリセルキャパシタンスに対するビット線キャパシタンスの比率を低下させる。ビット線上の電圧差は以下の式によって与えられる。
【0018】
【数1】
【0019】
したがって、ビット線キャパシタンスCBLが減少すると、VCELLは、依然として同じビット線電圧差ΔVBLを達成しつつ、減衰もされ得る。この比率低下により、減衰された電荷レベルを蓄積するメモリセルは、以下に詳細に説明されるように、従来設計のDRAMのものと同様のビット線電圧差をより迅速に達成するようになる。このことによりさらに、メモリセル復元または行アクセスの書込部分は、遅い条件(高温、低電圧、遅いプロセス)の下でセルがVDDまたはVSSのフル電圧レベルに達する前に終了されるようになり、標準のセンスアンプ回路設計で頑強な読出感知を達成する。
【0020】
図4aおよび4bを参照すると、従来のDRAMセルおよびこの発明に従ったDRAMセルを充電するために必要な時間を示すグラフが、数字400および450によってそれぞれ一般に示されている。この例のため、従来のDRAMは各ビット線セグメントにつき256のセルを有する。最悪の場合のシナリオとして電荷レベルが95%でのVDD/2のプリチャージ電圧VBLPについては、論理「0」を記憶するにはセル電圧はおよそ0.025VDDである。論理「1」を記憶するには、セル電圧はおよそ0.975VDDである。また、これに代えて、この発明に従った部分電荷蓄積レベルを用いることによって、60%の最悪の場合のシナリオが可能となり、論理「0」を記憶するために0.20VDDの電圧を、論理「1」を記憶するために0.80VDDを産出する。したがって、許容可能な電荷蓄積レベルとして電荷レベルの60%を用いたセル復元または書込については、必要なレベルに達するのに、従来のDRAMではおよそ3時定数3τが必要となるのに対し、1時定数τしか必要とされない。
【0021】
各アレイ当りのビット線対の数は、所与のワード線に対するサブアレイを横切る非常に迅速な信号伝搬を達成するために制限されており、それによりタイミングスキューを制限する。この比較的少数の各アレイ当りのビット線を補償するため、ワード線が十分に接近した間隔で金属相互接続を用いて適切に結び付けられているならば、アーキテクチャは比較的幅が広いサブアレイを使用できる。これは、RC寄生によって導入されるワード線伝搬遅延を制限する。簡潔にするため図5には特に示されていないものの、ワード線とビット線対とは交互配置されている。つまり、ワード線はサブアレイの交互の側のワード線ドライバによって駆動され、ビット線はサブアレイの交互の側のセンスアンプおよび等化回路に接続されている。
【0022】
図6を参照すると、メモリアドレスフィールドおよびそのマッピングが数字600によって一般に示されている。各サブアレイ602は、ワード線604とビット線対606のアレイを含む。行(またはX)デコーダ608はワード線を選択し、列(またはY)デコーダ610はビット線対を選択する。列(またはY)デコーダ610は、メモリアドレス612の最下位Nビットをデコードして列アドレスを選択する。行(またはX)デコーダはメモリアドレス612の次に最上位のMビットをデコードし、行アドレスを選択する。メモリアドレス612の最上位LAビットは、ローカルイネーブル信号を生成して適切なサブアレイを選択するために用いられる。
【0023】
メモリアドレス612の第1のセグメント612aは、行内の個々のワードをアドレッシングするための最下位Nビットを含む。したがって、各ワード線には2Nワードが含まれる。1ワードの長さはWで表わされる。したがって、各ワード線は各行においてW*2Nビットへのアクセスを制御する。リフレッシュ動作については、1つの行全体が選択され、そのため最下位Nビットはこのコマンドに対して本質的に無視されるかまたは「ドントケア」として扱われる。
【0024】
メモリアドレス612の第2のセグメント612bは、サブアレイ内のワード線をアドレッシングするための次に最上位のMビットを含む。各サブアレイ当りのワード線の数は2Mである。この発明の一実施例によれば、M=7であり、したがって各サブアレイは128のワード線を有するが、これには冗長行要素(図示せず)は含まれない。
【0025】
メモリアドレス612の第3のセグメント612cは、メモリ内の特定のサブアレイをアドレッシングするために用いられる最上位LAビットを含む。完全なメモリデバイスまたはマクロブロックはA個のサブアレイで構成される。LAは、2LAがAよりも大きく、またはAと等しくなるような最小の整数である。したがって、メモリの総容量は(W*2N)*(2M)*A=A*W*2(M+N)ビットである。さらに、メモリインターフェイスはLA+M+Nビットのアドレスサイズを用いる。この発明の一実施例によれば、N=3、M=7、A=104、LA=7、およびW=24である。したがって、106,496の24ビットのワードから1つを特定するために17アドレスビットが用いられ、メモリは2,555,904ビットの総容量を有する。
【0026】
全DRAMサブアレイに対するデフォルト静止状態とは、全ワード線が論理ローに保持され、全ビット線およびデータ線が等化されて予め定められたプリチャージ電圧レベルにプリチャージされた状態である。読出、書込、およびリフレッシュ動作は、メモリアドレス612内の最上位LAビット612cによってアドレッシングされたサブアレイのみに影響を与える。メモリデバイスまたはマクロブロック内のA個のサブアレイは、値0、1、…、A−1によってアドレッシングされる。アドレッシングされたサブアレイのみが動作中にアクセスされる。その他のサブアレイはすべてデフォルト静止状態にとどまる。読出、書込、およびリフレッシュコマンドは、メモリアドレス612の中央のセグメント612bのMビットの値によって選択されたワード線を用いて、アドレッシングされたサブアレイ内で行動作を引き起こす。読出および書込動作は、メモリアドレス612の最下位Nビット612aによって選択されたワードにアクセスする。
【0027】
図7を参照すると、メモリアーキテクチャの上述の実現化例に対する2つの読出コマンドと1つの書込コマンドの一般的な動作を示すタイミングおよびパイプラインフロー図が示されている。この特定の実現化例では、コマンド、アドレス、および書込データ入力は同期インターフェイスクロックCLKの立上がりエッジでサンプリングされ、新しいコマンドは連続するクロック立上がりエッジごとに発行され得る。第1の読出コマンドRD1は、クロックCLKの第1の立上がりエッジでアドレスA1に対する読出READ1を始動する。同様に、次の第2のクロック立上がりエッジで、第2の読出コマンドRD2がアドレスA2に対する読出READ2を始動する。次に、書込コマンドWR3が、次の第3のクロック立上がりエッジで、データ入力に存在するデータWD3をアドレスA3のメモリセルに書込むために書込WRITE3を始動する。読出コマンドによってアクセスされるデータREAD DATA1およびREAD DATA2は、2サイクルの読出待ち時間の後にデータ出力ラインへ出力される。
【0028】
図7からわかるように、この発明の一実施例によれば、完全な行アクセス動作はサンプリングされた各コマンドに応答して行なわれる。行アクセス動作は単一のシステムクロック周期よりも長くかかるが、コマンドはオーバーラップされることによってクロックの立上がりエッジごとに入力され得る。たとえば、2つのコマンドREAD1とREAD2とが連続するクロックサイクルで立て続けに発行される場合、コマンドREAD1のワード線デアサートおよびビット線等化とプリチャージは、コマンドREAD2のアドレスとコマンドのデコード、行冗長アドレス比較、および信号伝搬とオーバーラップされる。同様に、READ2コマンドのプリチャージ部分は、書込3コマンドのデコード部分と並行して動作する。
【0029】
プリチャージおよび等化動作の各々は、それが別のコマンド用のセットアップにオーバーラップ可能であることを示すため、動作の終わりに示されている。プリチャージおよび等化動作は、前の読出動作に付加されて概念的に示されている。なぜなら論理的には、プリチャージおよび等化機能は、サブアレイを待機状態に戻すために必要な前のコマンドの最終動作であるためである。しかし、実際の実現化例では、立上がりクロックエッジはその特定のコマンドにとって適切なプリチャージおよび等化ステップと同期をとっている。たとえば図7では、READ2コマンドは第2のクロックエッジでサンプリングされ、その関連するプリチャージおよび等化も同時に、つまり第2のクロックサイクルの初めにサンプリングされている。
【0030】
図8を参照すると、1システムクロックサイクル内での同じアドレスへの同時読出および書込動作を支援する能力を示すタイミングおよびパイプラインフロー図が、数字800によって一般に表わされている。同時読出および書込動作は、いくつかのデータ処理用途においては有益である。なぜなら、メモリに記憶されるべきデータが同じアドレスから次のロードへ送られるようになるためである。通常、先行技術は、メモリデータインおよびデータアウトピンまたはパッドからの別個の外部バイパス経路を必要とする。クロック信号CLKの立上がりエッジにおいて、データ入力に呈示されたデータVALUE Xは、選択されたアドレスADDR1へ書込まれる。行アクセスに割当てられた時間の終わりにかけて、アドレスADDR1に書込まれたデータVALUE Xはサンプリングされ、データ出力に呈示される。データVALUE Xは、読出、書込、およびリフレッシュ動作と同じ待ち時間である2サイクルの待ち時間の後、データ出力において利用可能である。
【0031】
図9を参照すると、この発明の一実施例に従ったサブアレイ用の制御回路要素およびデータ経路要素が、数字900によって一般に示されている。選択されたサブアレイでの動作の一般的なタイミングは、ワード線タイミングパルス(WTPi)と呼ばれる単一のマスタタイミング基準信号に基づく。ターゲットアドレスがアドレスレジスタ902に入力される。動作コマンドがレジスタ/デコーダ903に入力される。アドレスレジスタ902とレジスタ/デコーダ903は両方とも、同期インターフェイスクロック信号CLKによってクロック制御される。レジスタ/デコーダ903は、受取られた外部コマンドに依存して、READ、WRITE、またはREFRESH内部コマンド信号を生成する。
【0032】
アドレスレジスタ902の出力は複数のアドレスデコーダ904へ送られる。第1のデコーダ904aは、入力アドレスの最下位Nビットをデコードして、グローバル列選択信号またはY−アドレスを生成する。第2のデコーダ904bは、次に上位のMビットをデコードして、プリデコードされたX−アドレスを生成する。第3のデコーダ904cは、メモリアドレスの最上位LAビットをデコードして、サブアレイ選択信号を生成する。サブアレイ選択信号は、メモリデバイスまたはマクロブロック内の複数のサブアレイのうちの1つをイネーブルにする。第4のデコーダ904dは、サブアレイグループをデコードする。メモリ内にはサブアレイのグループがある。1つのサブアレイグループは、同じデータ線、読出データレジスタ/マルチプレクサ、および書込バッファを共有するが、それらは以下により詳細に説明される。アドレスの最上位LAビットは、サブアレイのグループとそのグループ内のサブアレイを選択する。
【0033】
読出、書込、およびリフレッシュ信号はORゲート906によって組合わされる。ORゲート906の出力はワード線タイミングパルスWTPiを生成するために複数のANDゲート908へ入力される。ワード線タイミングパルスWTPiは各サブアレイに対して局所的に生成される。したがって、ANDゲート908はサブアレイ選択信号をさらなる入力として有し、ANDゲート908の出力は、関連するサブアレイがサブアレイ選択信号によって選択される場合のみアサートされ得る。ANDゲート908への別の入力は、遅延D1によって遅延されるクロック信号CLKである。
【0034】
ANDゲート908の出力はSR型フリップフロップ910へのS入力である。SR型フリップフロップ910へのR入力は、ANDゲート912を介してクロック信号CLKを遅延D1により遅延されたクロック信号CLKの反転と組合わせることによって生成される。SR型フリップフロップ910のR入力で提供される信号の反転は、ANDゲート908へのさらなる入力としても用いられ、SR型フリップフロップのSおよびR入力が決して両方とも1と等しくならないことを確実にする。SR型フリップフロップ910の出力は、i番目のサブアレイに対するワード線タイミングパルスWTPiである。ワード線タイミングパルスWTPiは、プリデコーダ904bからのプリデコードされたXアドレスと、複数のANDゲート911を介して論理的に組合わされている。ANDゲート911の出力は、選択されたワード線をイネーブルにするためのワード線イネーブル信号WLである。ワード線タイミングパルスWTPiは、インバータ915を介してビット線等化回路913へさらに結合されており、WTPiがローである場合、ビット線対は等化され、ビット線プリチャージ電圧VBLPにプリチャージされる。反転された信号はビット線等化信号BLEQと呼ばれる。
【0035】
ワード線タイミングパルスWTPiは、それ自体の遅延されたバージョンとANDゲート914を介してさらに組合わされ、センスアンプ電源イネーブル信号916を提供する。センスアンプ電源イネーブル信号916は、ビット線センスアンプのPMOSデバイスへ電力を提供するためのセンスアンプSAPと、ビット線センスアンプのNMOSデバイスへ電力を提供するためのセンスアンプSANとに電力を供給する。ワード線タイミングパルスWTPiは遅延要素D3によって遅延される。センスアンプイネーブル信号916はセンスアンプ電源をイネーブルにして、選択されたサブアレイ用のビット線対間のセンスアンプに電力を供給する。
【0036】
センスアンプ電源イネーブル信号916は遅延要素D4によってさらに遅延されて、列選択イネーブル信号CSEが生成される。列選択イネーブル信号CSEは、列デコーダ904aからのグローバル列選択アドレス信号と、その特定のサブアレイに関連するANDゲート918を介して組合わされる。ANDゲート918の出力はローカル列選択信号LCSLを提供する。ローカル列選択信号LCSLは、読出、書込、またはリフレッシュ動作のいずれかのため、列アクセスデバイスを介して適切なビット線対をイネーブルにする。
【0037】
ANDゲート920は、グループ選択信号、クロック信号CLK、および遅延D2により遅延されたクロック信号を組合わせる。ANDゲート920の出力は読出−書込活性信号RWACTIVEである。信号RWACTIVEは、インバータ922により反転され、直列に結合されたデータ線プリチャージおよび等化トランジスタ924をゲート制御し、サブアレイが選択されていない場合に1対のデータ線926をデータ線プリチャージ電圧VDLPへプリチャージする。
【0038】
RWACTIVE信号は、ANDゲート928によってWRITE信号とも組合わされている。ANDゲート928の出力は書込バッファ930をイネーブルにして、1対のデータ線926上へ受取られた入力データを駆動する。書込バッファ930への入力はD型フリップフロップ932から受取られ、それはその入力として外部入力データを受取り、クロック信号CLKによってクロック制御される。RWACTIVE信号はさらに、NORゲート934を介して、読出信号の反転とクロック信号CLKとに組合わされている。NORゲート934の出力は読出サンプルクロック信号RSAMPCLKで、差動D型フリップフロップ936をイネーブルにして1対のデータ線926上に存在するデータを読出す。差動D型フリップフロップ936の出力はワードサイズマルチプレクサ938へ結合される。マルチプレクサ938は概念的な形式で図示されているが、物理的な実現化例では、それは分散型マルチプレクサ構成を用いて構築される。ワードサイズマルチプレクサ938へのイネーブルは、D型フリップフロップ940の出力から提供される。D型フリップフロップ940への入力はグループ選択信号であり、D型フリップフロップ940はクロック信号CLKによってクロック制御される。
【0039】
図10aを参照すると、読出動作に対する図9での関連する信号のタイミングについてのタイミング図が、数字1000によって一般に示されている。以下に回路の動作を、図9および10の両方を参照して説明する。ワード線タイミングパルスWTPiは、メモリがアイドルの場合、論理ローに保持される。WTPiがローの場合、すべてのワード線はローであり、サブアレイ内のビット線とデータ線とは等化されプリチャージされた状態に活性的に保持される。各サブアレイは、サブアレイ選択ゲート908を介して選択される専用WTPi信号を有する。選択されたサブアレイに関連するWTPi信号は、メモリインターフェイスでの有効コマンドをサンプリングするクロックの立上がりエッジから一定の遅延期間の後にアサートされる。WTPiは、クロックの次の立上がりエッジにより無条件でリセットされるまで、クロック周期の残りの間ハイのままである。WTPiは正規のおよび冗長な(図示せず)ワード線ドライバ用のゲート信号として作用する。WTPiが上下するにつれ、サンプリングされたアドレスにより選択されたサブアレイ内のワード線はそれとともに上下する。WTPiの立上がりエッジはまた、自己タイミング回路を駆動して、ビット線センスアンプとローカル列選択アクセスデバイスとをイネーブルにもする。
【0040】
図10を再度参照すると、プログラム可能な予め設定された遅延D1の後、ワード線タイミングパルスWTPiはハイになり、ビット線等化信号BLEQとワード線信号WLとをハイにする。なお、遅延D1、D2、D3、D4はすべて、モサイド(Mosaid)の同時係属出願09/616,973(ここに引用により援用する)に記載された新規な遅延回路を用いて実現される。クロック信号の立上がりエッジからプログラム可能な予め設定された遅延D2の後、RWACTIVE信号がアサートされ、RSAMPCLK信号をハイにする。ワード線信号WLのアサートに応答して、電圧差がビット線対間に生じ始める。組合わされた遅延D1+D3の後、センスアンプ電源信号SAP、SANがアサートされ、ビット線対間の電圧差を増幅する。組合わされた遅延D1+D3+D4の後、ローカル列選択信号LCSLがアサートされ、それにより、データがそこから転送されるべき列が選択される。ローカル列選択信号LCSLのアサートに応答して、データは選択された列から関連する1対のデータ線へ転送される。
【0041】
上述のステップの各々はマスタワード線タイミングパルスWTPiから導き出された自己タイミング信号によって始動され、それにより各信号のタイミングの精度の微調整が可能となることについて言及することが重要である。また、上述の説明は1つの選択された列と関連するデータ線対とに包括的に言及したが、当業者であれば、実際には多数の列が列選択信号によって選択可能であり、その各々が関連するデータ線を有することを理解するであろうということについても、言及すべきである。
【0042】
読出動作については、入力クロック信号CLKの遅延されたバージョン /RSAMPCLK(/は図中のオーバーバーを示す)は、相補サンプリング入力を1組のHワードサイズの差動入力D型フリップフロップ936へ提供し、それは1つまたはそれ以上のサブアレイのグループ用のデータ線926にも接続されている。D型フリップフロップは好ましくは、2000年7月30日に提出されたモサイドの同時係属特許出願PCT/CA00/00879に記載されたものであり、ここに引用により援用する。クロックCLKの次の立上がりエッジにおいて、/RSAMPCLKは、行アクセス動作の終わりに読出データを捕らえる読出データフリップフロップ936へのサンプリングクロック入力をラッチする。アクセスされたサブアレイを含むサブアレイグループ用の読出データフリップフロップ936の出力は、マルチプレクサネットワーク938を介してルート付けされ、最終出力データがデバイスピンまたはマクロピンへ呈示される前に適切なサブアレイグループから選択される。読出動作を制御するためにそのような自己参照タイミング方式を採用することによって、読出コマンドはクロックサイクルごとにメモリへ発行可能となり、2サイクルの有効待ち時間を有するようになる。つまり、立上がりクロックエッジNでサンプリングされた読出コマンドは、その出力データを十分なセットアップ時間でインターフェイスに呈示し、メモリコントローラが立上がりクロックエッジN+2を用いてそれをラッチできるようにする。
【0043】
書込動作も、自己タイミング回路を用いて、図9に示されるように入力クロック信号CLKの遅延されたバージョンに参照されるRWACTIVEを生成する。自己タイミング回路は、インバータ922からの論理ロー出力を介してデータ線等化およびプリチャージ回路924をオフにする。それはANDゲート928の出力から論理ハイを提供することによって書込バッファ930をイネーブルにし、インターフェイスでサンプリングされた書込データをデータ線926へ駆動する。サブアレイ内の列アクセスデバイスは、前述のように、ANDゲート918によって生成されたローカル列選択信号LCSLにより制御される。
【0044】
ビット線感知と列アクセスデバイスのイネーブルとの相対的なタイミングの精密な制御は、書込動作を行なうために重要である。通常、ワード線が一旦選択されると、その特定のワード線に関連するすべてのメモリセルはアクセスされ、記憶されたデータがワード線アクセストランジスタを介してそれぞれのビット線へ転送される。次に、選択されたサブアレイに関連するすべてのセンスアンプが(行内の選択されなかったビット線内のデータ保全性を確実にするため)それらの関連する全ビット線上のデータを感知し始める。従来のDRAMでは、書込動作については、特定の列が一旦選択されると、書込ドライバはビット線センスアンプが感知したデータに上書きする。しかし、この発明によれば、書込動作の初めには、ワード線が活性化されるのに応答してセンスアンプがビット線電圧分割を増加させ始めるときと、ビット線電圧分割がフルレール電圧レベルへ近づくときとの間に短い間隔がある。この間隔の間、書込動作は、ビット線センスアンプ活性化と列アクセスデバイス活性化との間のタイミングの精密な制御によって行なわれ得る。列デバイスがイネーブルされるのが遅すぎる場合、ビット線上の逆位相のデータに上書きしようとする書込動作はより長くかかる。なぜなら、書込ドライバが逆位相のフル電圧分割を克服しなければならないためである。列アクセスデバイスがイネーブルされるのが早過ぎる場合、ローカルデータバス(この実施例ではビット線と平行に走る)と書込動作用に選択されなかったビット線との間のノイズ結合から起こるデータ破損の危険がある。選択されなかった線は本質的に感知および復元動作のみを行なっている。
【0045】
このため、この発明の自己タイミングの性質により、ワード線活性化、ビット線センスアンプ活性化、書込ドライバ活性化、および列選択活性化のタイミング間の非常に厳密な制御が可能となる。具体的には、WTPi信号は、遅延D1、ゲート912、およびフリップ/フロップ910を介してクロック信号CLKから自己タイミングをとる。センスアンプは次に、遅延D3およびゲート914を含む自己タイミング回路に基づいて活性化される。ゲート914によって生成される同じ自己タイミング信号916を次に用いて、遅延D4およびゲート918を駆動し、それらはしたがってセンスアンプの活性化から自己タイミングをとり、ビット線センスアンプが活性化された後で精密に同時に活性化される。一方、書込ドライバ930も、遅延D2およびゲート920、928によって形成される自己タイミング回路を介して活性化される。このように、書込ドライバは、従来のDRAM実現化例よりも迅速に、それらが書込んでいるビット線上の逆位相論理状態を反転させ得る。図10bを参照すると、WTPiを生成するためのタイミング図が数字1050によって一般に示されている。サブアレイが活性である場合、つまり選択された場合、SR型フリップフロップ910のS入力はハイとなる。したがって、WTPiはハイとなり、コマンドに必要な制御動作のシーケンスを開始する。WTPiは、クロックの次の立上がりエッジでローにリセットされる。この状況をケース1として示す。しかし、サブアレイが不活性である場合、つまり選択されていない場合、SR型フリップフロップ910へのS入力はローのままであり、したがって、WTPiはローのままである。この状況をケース2として示す。
【0046】
コマンドのパイプライン処理およびグループ選択役割に関連して、図9を再度参照すると、読出動作がサイクルNにおいて所与のサブアレイグループ内で行なわれる場合、そのグループ選択はサイクルNの間、アサートされる。レジスタ940は、クロック周期NとN+1とを分ける立上がりクロックエッジで、グループ選択信号をラッチする。940の出力はクロック周期N+1の間、マルチプレクサ938の選択を制御する。
【0047】
デバイスまたはマクロブロック502のメモリ内容のリフレッシュは、外部メモリコントローラによって制御される。外部メモリコントローラは、リフレッシュパターンおよびタイミングを、特定の用途にとって最適のやり方で取りまとめる。しかし、各セルは、予め規定されたリフレッシュ間隔に少なくとも1回リフレッシュされるべきである。リフレッシュ間隔は使用される実現化例および技術に依存する。
【0048】
全メモリセルを周期的にリフレッシュするため、メモリコントローラはA*2Mのリフレッシュコマンドを、各行アドレスに1つずつ、最大リフレッシュ間隔ごとに1回も発行する。リフレッシュコマンドは、1つのサブアレイ内で1度にセルの1つの行全体に動作し、メモリアドレス612の最下位Nビット612aを「ドントケア」として扱う。
【0049】
読出および書込動作を行なう場合、アドレッシングされたワードを含む行全体の内容がリフレッシュされる。したがって、すべての行内の少なくとも1つのワードが最大リフレッシュ間隔よりも短いまたは等しい間隔で読出または書込コマンドの対象となることを保証できる用途は、明白なリフレッシュコマンドを行なう必要がない。
【0050】
上述のこの発明を具体化するDRAMアーキテクチャおよび回路は、複数の高性能用途を対象としている。この発明のアーキテクチャおよび回路は、従来のDRAMアーキテクチャのデュアルアクセスクラスモデルを置換える。その結果、メモリアドレスの行および列構成要素への明白な分割はもはやなく、メモリインターフェイスは行状態の概念を含まない。行状態がなければ、メモリ容量のバンクへの副分割はなく、行を明白に開いたり閉じたりするコマンドもない。アーキテクチャは、読出、書込、およびリフレッシュコマンドを支援し、必要とする。これらの動作の待ち時間およびサイクルタイムはしたがって一定であり、入力アドレスの値に依存しない。
【0051】
明白な行状態が支援されていないため、全DRAMアレイの状態はすべての動作の開始時には同じように見える。全動作の初期条件では、全ワード線はローにプリチャージされ、全ビット線およびデータ線は等化されてプリチャージ電圧にプリチャージされる。各メモリ動作は、完全な行アクセス動作と、続いて起こるビット線およびデータ線の等化およびプリチャージとを行なう。これは、もはや開いたバンクを追跡する必要がないため、外部メモリコントローラの設計を非常に簡略化する。
【0052】
さらに、外部メモリコントローラは、各読出または書込動作のアドレスをチェックして動作を実行するために適切なDRAMコマンドシーケンスを選ぶ必要がない。これに対し、従来のDRAMシステムでは、メモリコントローラは、それがアクセスしたいメモリアドレスがバンクの開いたページ、閉じたバンク、または違うページへ開いたバンクをヒットするかどうかを判定しなければならない。
【0053】
上述の実現化例は特定の実施例を参照して説明されてきたが、当業者にはさまざまな修正が明らかであろう。たとえば、差動サンプリングフリップフロップ936を差動増幅器と置換えることは、読出待ち時間を2クロックサイクルから1クロックサイクルへ削減でき、最大動作クロックレートの十分な削減を与える。逆に、上述のアーキテクチャを用いて実現された非常に大容量のDRAMは、メモリ内の読出データまたは書込データ内部経路に1つまたはそれ以上の別途のパイプラインレジスタ段を採用してもよい。これは、メモリの最大クロックを増加させるかまたは読出データを増加させて、外部メモリコントローラが利用可能なセットアップ時間をクロック制御するために行なわれてもよい。多くのサブアレイへの非常に高い分割度を有するDRAMについても、状況は同じである。
【0054】
この発明の本実施例は、ある種の製造欠陥の冗長ベースの修復のために、各メモリセルサブアレイ内に別途の行および列要素を提供する。一般に、この慣行はサブアレイの大きさを若干増加させ、メモリアクセスに小さい遅延を導入する。これは、サブアレイの動作がより遅いため、および、行冗長の場合にはワード線ドライバを、列冗長の場合には列をアサートする前に、入力アドレスを不良アドレスのリストと比較する必要があるためである。本実施例で説明されたタイミングシーケンスは、メモリサイクルタイムの行アドレス冗長比較遅延構成要素のいくつかまたはすべてを、行サイクルの初めにそれをビット線等化およびプリチャージとオーバーラップさせることによって、除去することができる。しかし、代替的な可能性は、冗長要素をサブアレイから全体的に除外し、その代わりに、不良サブアレイの冗長置換による修復のためにメモリデバイスまたはマクロブロックにサブアレイの余剰分を設けることである。
【0055】
列冗長は、サブアレイグループデータ線926とサンプリングフリップフロップ936/書込バッファ930との間にマルチプレクサ(図9には図示せず)を置くことによって実現され、正規のデータ要素から冗長列要素への置換を可能にする。また、相補冗長要素データ線対は、単独でまたはより大きなグループの一部として、相補正規データ線対の代わりに置換可能である。データ線等化およびプリチャージ回路は、データ線冗長マルチプレクサのメモリアレイ側に配置され、この動作を行なうために必要な時間を最小限に抑える。
【0056】
行サイクルの第1の部分でビット線プリチャージおよび等化を行ない、次に、選択された行にアクセスするためWTPi始動タイミングシーケンスが続くという慣行は、従来の実施例をしのぐいくつかの利点を有する。入力クロックの立上がりエッジの後でワード線タイミングパルス(WTPi)のアサートを遅延させるために用いられる遅延要素D1は、WTPiがその間ローである最小必要期間を生成するよう設計されている。WTPiのこの最小必要ロー期間は、プロセス変動、供給電圧、およびデバイス温度の最悪の場合の条件の下で適切なビット線等化およびプリチャージを確実にするよう設計されている。その結果、ワード線タイミングパルスWTPiは可能な限り精密である。
【0057】
図11aを参照すると、遅延要素D1とビット線等化間のこの相関関係を示すタイミング図が示されている。メモリの最大クロックレートは最悪の場合の条件の下で必要なWTPiハイ期間によって設定され、行アクセスおよび読出または書込動作を確実に行なう。WTPiロー周期によって消費されるクロック周期の一部、したがって連続する動作間のビット線等化およびプリチャージは、プロセス、電圧、および温度の最悪の場合の遅延条件の下での最大クロックレートでのメモリ動作に対する最大量である。
【0058】
より遅いクロックレートでの動作のため、または最悪の場合の論理遅延よりも良好な状態の下では、WTPiが連続する動作間でローであるクロック周期の一部は減少される。これは、選択されたワード線がサブアレイ行アクセス中にアサートされる時間を増加させる。このため、全動作に対するメモリセル復元および読出動作に対するデータ線上の分割電圧の品質は向上する。図11bを参照すると、最大クロックレートよりも遅く動作する、または最悪の場合の論理遅延よりも良好な状態の下で動作するメモリを示すタイミング図が示されている。
【0059】
本実施例はまた、インターフェイス入力クロックの1周期当り1コマンドのレートでコマンドを受付けて行なう同期インターフェイスを用いたシステムも説明している。しかし、当業者にとっては、上述のDRAMアーキテクチャを非同期インターフェイスを用いて実現することは明らかであろう。非同期インターフェイスのタイミング図を図12aに示す。
【0060】
さらに別の代替的な実施例では、サブアレイアクセスをインターフェイスクロックの2つまたはそれ以上の周期にわたって伸ばす同期インターフェイスも可能である。図12bを参照すると、そのような実施例のタイミング図が示されている。
【0061】
さらに別の代替的な実施例では、1クロックサイクルの読出データ待ち時間で、1クロックサイクルにつき1つのレートで動作を行なう同期インターフェイスが可能である。そのような実施例を図13aに示す。
【0062】
さらに別の代替的な実施例では、3またはそれ以上のクロックサイクルの読出データ待ち時間で、1クロックサイクルにつき1つのレートで動作を行なう同期インターフェイスが実現される。そのような実施例を図13bに示す。
【0063】
この発明をある特定の実施例を参照して説明してきたが、そのさまざまな修正は、ここに添付された特許請求の範囲に概説されたようなこの発明の精神および範囲から逸脱することなく、当業者には明らかであろう。さらに、この発明は、効率の良い歩留まりを増加させるために冗長記憶要素を利用するいかなる種類の電子メモリにも適用可能である。これらは、SRAM、および、EPROM、EEPROM、フラッシュEPROM、およびFRAMなどのさまざまな不揮発性メモリを含むが、これらに限定されない。
【図面の簡単な説明】
【図1a】メモリバンクアクセスのタイミング図である。
【図1b】メモリページアクセスのタイミング図である。
【図2a】マルチバンクメモリアーキテクチャ(先行技術)を示す簡略化されたブロック図である。
【図2b】図2aに示されたシステムのタイミング図である。
【図3a】デュアルポートメモリアーキテクチャ(先行技術)の概略図である。
【図3b】図3aに示されたデュアルポートアーキテクチャの読出および書込動作を示すタイミング図である。
【図4】従来のDRAMセル(先行技術)をこの発明の一実施例に従ったDRAMセルと比較するグラフである。
【図5】この発明の一実施例に従った一般的なメモリアーキテクチャのブロック図である。
【図6】メモリアドレスフィールドおよびそれらの有効範囲を示す概念的な概略図である。
【図7】図6に示されたアーキテクチャの動作を示すタイミングおよびパイプラインフロー図である。
【図8】単一のコマンドに対して読出および書込の両方を行なう、図6に示された回路の能力を示すタイミングおよびパイプラインフロー図である。
【図9】図6に示されたメモリアーキテクチャを示す機能ブロック図である。
【図10a】図9に示された機能ブロックのタイミングを示すタイミング図である。
【図10b】サブアレイが選択された場合、および選択されなかった場合におけるワード線タイミングパルスの活性化を示すタイミング図である。
【図11a】ビット線等化およびプリチャージとアクセス時間とに対する最小タイミング要件を示すタイミング図である。
【図11b】最小条件よりも良い条件で動作する回路の利点を示すタイミング図である。
【図12a】図6に示されたメモリアーキテクチャの非同期実施例のタイミングおよびパイプラインフロー図である。
【図12b】サブアレイアクセスに対し2クロックサイクルを必要とする一実施例のタイミングおよびパイプラインフロー図である。
【図13a】サブアレイアクセスに対し1クロックサイクルを必要とし、1クロックサイクルの待ち時間を有する一実施例のタイミングおよびパイプラインフロー図である。
【図13b】サブアレイアクセスに対し1クロックサイクルを必要とし、3クロックサイクルの待ち時間を有する一実施例のタイミングおよびパイプラインフロー図である。
Claims (11)
- 読出、書込、およびリフレッシュ動作を行なうためのダイナミックランダムアクセスメモリ(DRAM)であって、前記DRAMは、
(a) 複数のサブアレイを含み、サブアレイの各々は複数のメモリセルを有し、メモリセルの各々は相補ビット線対およびワード線に結合されており、前記DRAMはさらに、
(b) 前記ワード線のうちの選択された1つをアサートするためのワード線イネーブルデバイスと、
(c) 前記ビット線対ののうちの選択された1つをアサートするための列選択デバイスと、
(d) ワード線タイミングパルスに応答して、前記ワード線イネーブルデバイスと、前記列選択デバイスと、前記読出、書込、およびリフレッシュ動作とを制御するためのタイミング回路とを含み、前記読出、書込、およびリフレッシュ動作は同じ時間量で行なわれる、DRAM。 - 入力アドレスによって特定されるアドレスロケーションにデータを記憶するためのメモリデバイスであって、前記メモリデバイスは読出、書込、およびリフレッシュコマンドに対してのみ応答し、前記コマンドの各々は前記入力アドレスから独立した均一の待ち時間を有する、メモリデバイス。
- 前記メモリデバイスはダイナミックランダムアクセスメモリ(DRAM)を含む、請求項2に記載のメモリデバイス。
- 前記メモリデバイスは埋込み型ダイナミックランダムアクセスメモリ(DRAM)マクロセルを含む、請求項2に記載のメモリデバイス。
- 前記読出コマンドは、入力アドレスから独立して、
(a) ビット線プリチャージおよび等化ステップ、
(b) ワード線アドレスデコードおよびワード線アサートステップ、
(c) 関連するビット線対へのメモリセルアクセスステップ、
(d) ビット線感知ステップ、
(e) メモリセル復元ステップ、および、
(f) ワード線デアサートステップ
を含むフル行アクセス動作を含む、請求項2に記載のメモリデバイス。 - 前記メモリデバイスはシステムクロックの前縁ごとに新しいコマンドを受取可能である、請求項2に記載のメモリデバイス。
- 前記メモリデバイスは、同時読出/書込コマンドに応答して、単一のシステムクロックサイクルで読出および書込動作を行なうことが可能である、請求項2に記載のメモリデバイス。
- 前記同時読出/書込動作は、ビット線センスアンプが選択されたビット線上の差動電圧を増幅している間、および、フル差動電圧レベルが前記ビット線上に確定される前に、行サイクルの第1の部分の間、書込動作を行なうことを含む、請求項7に記載のメモリデバイス。
- 前記ワード線アドレスデコードステップと前記ビット線プリチャージおよび等化ステップとは、行サイクルの第1の部分の間、実質的に同時に行なわれる、請求項5に記載のメモリデバイス。
- システムクロックと同期してメモリデバイスで読出コマンドを行なうための方法であって、
(a) システムクロックから導き出される主要自己タイミングパルスを生成するステップと、
(b) 前記主要自己タイミングパルスに基づいて、カスケードに活性化される複数の自己タイミングパルスを生成し、アドレスおよびデータ回路の動作を制御するステップとを含む、方法。 - 前記複数の自己タイミングパルスは、選択されたセンスアンプ電源を活性化するための第1の自己タイミングパルスと、ローカルメモリ列を活性化するために前記第1の自己タイミングパルスから生成される第2の自己タイミングパルスとを含む、請求項9に記載の読出コマンドを行なうための方法。
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