KR100645049B1 - 프로그램 특성을 향상시킬 수 있는 불 휘발성 메모리 장치및 그것의 프로그램 방법 - Google Patents

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Abstract

여기에는 불 휘발성 메모리 장치를 프로그램하는 방법이 개시되어 있다. 본 발명의 프로그램 방법에 따르면, 먼저, 제 1 펌프를 활성화시켜 비트 라인 전압이 발생된다. 비트 라인 전압이 목표 전압에 도달한 후, 비트 라인 전압이 검출 전압 이하로 낮아졌는 지의 여부가 검출된다. 비트 라인 전압이 검출 전압보다 낮아질 때 제 2 펌프가 활성화된다.

Description

프로그램 특성을 향상시킬 수 있는 불 휘발성 메모리 장치 및 그것의 프로그램 방법{NON-VOLATILE MEMORY DEVICE CAPABLE OF IMPROVING PROGRAM CHARACTERISTIC AND PROGRAM METHOD THEREOF}
도 1은 프로그래밍시 워드 라인 전압의 변화와 문턱 전압의 변화를 보여주는 도면;
도 2는 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도;
도 3은 본 발명의 실시예에 따른 도 2에 도시된 벌크 전압 발생 회로를 보여주는 블록도;
도 4는 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도; 그리고
도 5 및 도 6은 본 발명의 다른 실시예들에 따른 도 2에 도시된 벌크 전압 발생 회로를 보여주는 블록도들이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 불 휘발성 메모리 장치 110 : 메모리 셀 어레이
120 : 소오스 라인 제어 회로 130 : 벌크 제어 회로
140 : 행 선택 회로 150 : 열 선택 회로
160 : 기입 드라이버 회로 170 : 프로그램 제어 회로
180 : 비트 라인 전압 발생 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치에 관한 것이다.
플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다. 플래시 메모리 장치는 각 저장 소자에 사용되 는 로직 게이트의 형태에 따라 2가지 종류 즉, NOR 플래시 메모리 장치와 NAND 플래시 메모리 장치로 이루어진다.
플래시 메모리 장치는 셀이라 불리는 트랜지스터들의 어레이에 정보를 저장하며, 각 셀은 1-비트 정보를 저장한다. 멀티-레벨 셀 장치라 불리는 보다 새로운 플래시 메모리 장치들은 셀의 플로팅 게이트 상에 놓인 전하량을 가변시킴으로써 셀 당 1 비트보다 많이 저장할 수 있다.
노어 플래시 메모리 장치에 있어서, 각 셀은 2개의 게이트들을 갖는다는 점을 제외하면 표준 MOSFET 트랜지스터와 유사하다. 첫 번째 게이트는 다른 MOS 트랜지스터들에 있는 것과 같은 제어 게이트 (control gate: CG)이지만, 두 번째 게이트는 절연막에 의해서 둘러싸여 절연된 플로팅 게이트 (floating gate: FG)이다. 플로팅 게이트는 제어 게이트와 기판 (또는 벌크) 사이에 있다. 플로팅 게이트가 절연막에 의해서 절연되어 있기 때문에, 플로팅 게이트에 놓인 전자들은 포획되며 따라서 정보를 저장한다. 전자들이 플로팅 게이트에 놓여있을 때, 제어 게이트로부터의 전계가 전자들에 의해서 변화되며 (부분적으로 상쇄되며), 이는 셀의 문턱 전압 (Vt)이 변화되게 한다. 따라서, 제어 게이트에 특정 전압을 인가함으로써 셀이 읽혀질 때, 셀의 문턱 전압에 따라 전류가 흐르거나 흐르지 않을 것이다. 이는 플로팅 게이트의 전하량에 의해서 제어된다. 전류의 유무가 감지되어 1 또는 0으로 해석되며, 따라서 저장된 데이터가 재생된다. 셀 당 1-비트보다 많이 저장하는 멀티-레벨 셀 장치에 있어서, 플로팅 게이트에 저장된 전자량을 결정하기 위해서 전류의 유무보다는 오히려 흐르는 전류량이 감지될 것이다.
NOR 플래시 셀은 소오스가 접지된 상태에서 제어 게이트 상에 프로그램 전압을 그리고 드레인에 5-6V의 고전압을 인가함으로써 프로그램된다 (특정 데이터 값으로 설정된다). 이러한 바이어스 조건에 따르면, 드레인에서 소오스로 많은 양의 셀 전류가 흐른다. 이러한 프로그램 방식은 핫-일렉트론 주입 (hot-electron injection)이라 불린다. NOR 플래시 셀을 소거하기 위해서는 제어 게이트와 기판 (또는 벌크) 사이에 큰 전압차가 가해지며, 이는 F-N 터널링 (Fowler-Nordheim tunneling)을 통해 플로팅 게이트로부터 전자들이 빠져나가게 한다. NOR 플래시 메모리 장치의 구성 요소들은 일반적으로 블록들 또는 섹터들이라 불리는 소거 세그먼트들로 구분된다. 블록 내의 메모리 셀들이 모두 동시에 소거된다. NOR 프로그래밍은, 그러나, 바이트 또는 워드 단위로 수행될 수 있다.
프로그램된 메모리 셀들의 문턱 전압 산포 (분포)를 조밀하게 그리고 정확하게 제어하기 위해서, 일반적으로, 증가형 스텝 펄스 프로그래밍 (incremental step pulse programming: ISPP) 방식이 사용되어 오고 있다. ISPP 방식에 따르면, 도 1에 도시된 바와 같이, 워드 라인에 인가되는 프로그램 전압 (VWL)은 프로그램 사이클의 프로그램 루프들이 반복됨에 따라 단계적으로 증가된다. 각 프로그램 루프는, 잘 알려진 바와 같이, 프로그램 구간과 프로그램 검증 구간으로 이루어지며, 프로그램 전압 (VWL)은 정해진 증가분 (△V)만큼 증가한다. 프로그램 동작이 진행됨에 따라 프로그램되는 셀의 문턱 전압 (Vt)은 각 프로그램 루프에서 정해진 증가분 (△V)만큼 증가하게 된다. 그러한 까닭에, 최종적으로 프로그램된 셀의 문턱 전압 산포의 폭을 좁히려면 프로그램 전압의 증가분 (△V)이 작게 설정되어야 한다. 프로그램 전압의 증가분이 작으면 작을수록, 프로그램 사이클의 프로그램 루프 수는 증가하게 된다. 따라서, 메모리 장치의 성능을 제한하지 않으면서도 최적의 문턱 전압 산포를 얻을 수 있도록 프로그램 루프 수가 결정될 것이다.
ISPP 방식을 이용한 불 휘발성 메모리 장치의 예시적인 프로그램 방법이 U.S. Patent No. 6,266,270에 "NON-VOLATILE SEMICONDUCTOR MEMORY AND PROGRAMMING METHOD OF THE SAME"라는 제목으로 게재되어 있다. ISPP 방식에 따라 프로그램 전압을 생성하는 예시적인 회로들이 U.S. patent No. 5,642,309에 "AUTO-PROGRAM CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 그리고 대한민국공개특허번호 제2002-39744호에 "FLASH MEMORY DEVICE CAPABLE OF PREVENTING PROGRAM DISTURB AND METHOD OF PROGRAMMING THE SAME"라는 제목으로 각각 게재되어 있다.
ISPP 스킴을 이용한 NOR 플래시 메모리 장치의 프로그래밍시, 앞서 언급된 바와 같이, 플래시 셀의 제어 게이트에는 10V의 워드 라인 전압이 인가되고, 그것의 드레인에는 5V-6V의 비트 라인 전압이 인가되며, 플래시 셀의 벌크 (또는 기판)에는 0보다 낮은 전압 (예를 들면, -1V)이 인가된다. 일반적으로, 메모리 셀을 통해 흐르는 셀 전류 (Icell)는 (VGS-Vt)2 (Vt는 메모리 셀의 문턱 전압이고 VGS 는 메모리 셀의 게이트-소오스 전압임)에 비례한다. 비트 라인 전압은 비트 라인 전압용 전하 펌프 (미도시됨)에 의해서 생성/유지된다. 만약 메모리 셀을 통해 흐르는 셀 전류의 양이 비트 라인 전압용 전하 펌프의 용량 (또는 전류 구동력)을 초과하면, 비트 라인 전압이 정해진 전압 이하로 낮아진다. 비트 라인 전압인 드레인 전압이 낮아짐에 따라, 도 1의 점선으로 표시된 바와 같이, 플래시 셀의 문턱 전압은 임의의 프로그램 루프 내에서 원하는 전압 만큼 증가되지 못한다. 특히, ISPP 스킴을 이용한 프로그래밍시, 프로그램 루프들의 반복에 따라 워드 라인 전압과 플래시 셀의 문턱 전압의 차가 점점 더 벌어지게 되므로 더욱 더 프로그램 특성이 저하되어 궁극적으로 프로그램 페일이 발생하게 된다.
따라서, 프로그래밍시 비트 라인 전압이 낮아지는 것을 방지하는 기술이 절실히 요구되고 있다.
본 발명의 목적은 프로그램 특성을 향상시킬 수 있는 불 휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 프로그래밍시 비트 라인 전압을 안정적으로 유지할 수 있는 불 휘발성 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 프로그래밍시 비트 라인 전압용 전하 펌프의 용량을 가변적으로 제어할 수 있는 불 휘발성 메모리 장치를 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 일 특징에 따르면, 불 휘발성 메모리 장치를 프로그램하는 방법은 제 1 펌프를 활성화시켜 비트 라인 전압을 발생하는 단계와; 상기 비트 라인 전압이 목표 전압에 도달한 후, 상기 비트 라인 전압이 검출 전압 이하로 낮아졌는 지의 여부를 검출하는 단계와; 그리고 상기 비트 라인 전압이 상기 검출 전압보다 낮아질 때 제 2 펌프를 활성화시키는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 및 제 2 펌프들은 상기 비트 라인 전압이 프로그램 사이클의 매 프로그램 구간에서 상기 검출 전압 이하로 낮아질 때 동시에 동작한다.
바람직한 실시예에 있어서, 상기 제 2 펌프는 프로그램 사이클의 매 프로그램 구간에서만 동작한다.
바람직한 실시예에 있어서, 상기 검출 단계는 비트 라인으로 비트 라인 전압이 공급되는 동안 수행된다.
바람직한 실시예에 있어서, 프로그램 사이클의 매 프로로그램 구간에서 상기 비트 라인 전압이 상기 검출 전압 이상으로 증가될 때 상기 제 2 펌프를 비활성화시키는 단계를 더 포함한다.
바람직한 실시예에 있어서, 상기 비트 라인 전압은 기입 드라이버 회로의 입력 전압, 상기 기입 드라이버의 출력 전압, 그리고 열 선택 회로의 출력 전압 중 어느 하나이다.
본 발명의 다른 특징에 따르면, 불 휘발성 메모리 장치는 메모리 셀에 연결된 비트 라인과; 그리고 상기 비트 라인으로 공급될 비트 라인 전압을 발생하도록 구성된 비트 라인 전압 발생 회로를 포함하며, 상기 비트 라인 전압 발생 회로는 프로그램 사이클의 매 프로그램 구간에서 상기 비트 라인 전압이 검출 전압 이하로 낮아졌는 지의 여부에 따라 가변되는 전류 구동력을 갖는다.
바람직한 실시예에 있어서, 상기 비트 라인 전압 발생 회로는 제 1 및 제 2 펌프들과; 프로그램 사이클 동안, 상기 비트 라인 전압이 목표 전압에 도달하였는 지의 여부를 검출하는 제 1 검출기와; 비트 라인 전압의 공급 구간 동안, 상기 비트 라인 전압이 상기 검출 전압 이하로 낮아졌는 지의 여부를 검출하는 제 2 검출기와; 그리고 상기 제 1 및 제 2 검출기들의 출력들에 응답하여 상기 제 1 및 제 2 펌프들을 제어하는 펌프 제어기를 포함하며, 상기 펌프 제어기는 상기 매 프로그램 구간에서 상기 비트 라인 전압이 상기 검출 전압보다 낮아질 때 동시에 동작하도록 상기 제 1 및 제 2 펌프들을 제어한다.
바람직한 실시예에 있어서, 상기 비트 라인 전압의 목표 전압은 상기 검출 전압보다 높다.
바람직한 실시예에 있어서, 상기 펌프 제어기는 상기 제 1 검출기의 출력에 응답하여 발진 신호를 발생하는 발진기와; 상기 발진 신호에 응답하여 상기 제 1 펌프에 공급될 제 2 펌프 클록을 발생하는 제 1 클록 구동기와; 제어 신호에 응답하여 상기 발진 신호를 출력하는 스위치와; 그리고 상기 스위치를 통해 전달된 발진 신호 및 상기 제 2 검출기의 출력에 응답하여 상기 제 2 펌프에 공급될 제 2 펌프 클록을 발생하는 제 2 클록 구동기를 포함한다.
바람직한 실시예에 있어서, 상기 제어 신호는 상기 벌크 전압이 상기 목표 전압에 도달할 때 활성화되고 상기 비트 라인 전압의 방전시 비활성화된다.
바람직한 실시예에 있어서, 프로그램될 데이터에 따라 상기 비트 라인을 상 기 비트 라인 전압을 구동하는 기입 드라이버 회로를 더 포함하며, 상기 제 2 검출기는 상기 기입 드라이버 회로에서 출력되는 비트 라인 전압을 검출한다.
바람직한 실시예에 있어서, 상기 제 2 검출기는 상기 비트 라인 전압 발생 회로에서 출력되는 비트 라인 전압을 검출한다.
본 발명의 또 다른 특징에 따르면, 불 휘발성 메모리 장치는 행들과 열들로 배열된 메모리 셀들로 구성된 메모리 셀 어레이와; 상기 비트 라인 전압을 발생하는 비트 라인 전압 발생 회로와; 그리고 매 프로그램 구간 동안, 비트 라인 인에이블 신호에 응답하여 선택된 열들로 프로그램 데이터에 따라 상기 비트 라인 전압을 공급하는 기입 드라이버 회로를 포함하며, 상기 비트 라인 전압 발생 회로는 상기 비트 라인 인에이블 신호의 활성화에 응답하여 상기 비트 라인 전압이 검출 전압 이하로 낮아졌는 지의 여부를 검출하고, 검출 결과에 따라 전류 구동력을 가변시킨다.
바람직한 실시예에 있어서, 상기 비트 라인 전압 발생 회로는 제 1 및 제 2 펌프들과; 상기 비트 라인 전압이 목표 전압에 도달하였는 지의 여부를 검출하는 제 1 검출기와; 상기 비트 라인 인에이블 신호에 응답하여 상기 비트 라인 전압이 상기 검출 전압 이하로 낮아졌는 지의 여부를 검출하는 제 2 검출기와; 그리고 상기 제 1 및 제 2 검출기들의 출력들에 응답하여 상기 제 1 및 제 2 펌프들을 제어하는 펌프 제어기를 포함하며, 상기 펌프 제어기는 상기 매 프로그램 구간에서 상기 비트 라인 전압이 상기 검출 전압 이하로 낮아질 때 동시에 동작하도록 상기 제 1 및 제 2 펌프들을 제어한다.
바람직한 실시예에 있어서, 상기 비트 라인 전압의 목표 전압은 상기 검출 전압보다 높다.
바람직한 실시예에 있어서, 상기 제 2 펌프는 상기 비트 라인 인에이블 신호의 활성화 구간 동안만 상기 펌프 제어기에 의해서 제어된다.
바람직한 실시예에 있어서, 상기 펌프 제어기는 상기 제 1 검출기의 출력에 응답하여 발진 신호를 발생하는 발진기와; 상기 발진 신호에 응답하여 상기 제 1 펌프에 공급될 제 2 펌프 클록을 발생하는 제 1 클록 구동기와; 제어 신호에 응답하여 상기 발진 신호를 출력하는 스위치와; 그리고 상기 스위치를 통해 전달된 발진 신호 및 상기 제 2 검출기의 출력에 응답하여 상기 제 2 펌프에 공급될 제 2 펌프 클록을 발생하는 제 2 클록 구동기를 포함한다.
바람직한 실시예에 있어서, 상기 제어 신호는 상기 벌크 전압이 상기 목표 전압에 도달할 때 활성화되고 상기 비트 라인 인에이블 신호의 비활성화시 비활성화된다.
바람직한 실시예에 있어서, 상기 제 2 검출기는 선택된 비트 라인 상의 비트 라인 전압을 검출하도록 구성된다.
바람직한 실시예에 있어서, 상기 제 2 검출기는 상기 기입 드라이버 회로로부터 출력되는 비트 라인 전압을 검출하도록 구성된다.
바람직한 실시예에 있어서, 상기 제 2 검출기는 상기 비트 라인 전압 발생 회로로부터 출력되는 비트 라인 전압을 검출하도록 구성된다.
본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 도 2는 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 불 휘발성 메모리 장치는 NOR 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들 (예를 들면, MROM, PROM, FRAM, NAND형 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 2를 참조하면, 본 발명에 따른 불 휘발성 메모리 장치 (100)는 행들 (또는 워드 라인들)과 열들 (또는 비트 라인들)의 매트릭스로 배열된 메모리 셀들을 갖는 메모리 셀 어레이 (110)를 포함한다. 도 2에는 단지 하나의 메모리 셀이 도시되어 있다. 메모리 셀 (MC)은 플로팅 게이트, 제어 게이트, 벌크, 소오스, 그리고 드레인을 갖는 플로팅 게이트 트랜지스터 (floating gate transistor)로 구성된다. 플로팅 게이트 트랜지스터의 제어 게이트는 워드 라인 (WL0)에 연결되고, 그것의 드레인은 비트 라인 (BLn)에 연결되며, 그것의 소오스는 소오스 라인 (SL)에 연결된다. 소오스 라인 (SL)은 소오스 라인 제어 회로 (120) (또는, 소오스 전압 발생 회로라 불림)에 의해서 제어된다. 예를 들면, 소오스 라인 (SL)은 읽기/프로그램 동작 동안 접지 전압으로 설정되고, 소거 동작 동안 플로팅 상태로 설정된다. 플로팅 게이트 트랜지스터의 벌크는 벌크 전압 (VBULK)을 공급받도록 벌크 제어 회로 (130) (또는 벌크 전압 발생 회로라 불림)에 연결되어 있다. 벌크 제어 회로 (130)는 프로그래밍시 -1V 또는 0V의 벌크 전압 (VBULK)을 발생한다. 비록 도면에는 도시되지 않았지만, 나머지 메모리 셀들 역시 앞서 설명된 것과 동일한 방식으로 연결될 것이다.
계속해서, 행 선택 회로 (140)는 행 어드레스 정보에 따라 워드 라인들 (WL0-WLm) 중 하나를 선택하고, 선택된 워드 라인을 동작 모드에 필요한 워드 라인 전압으로 구동한다. 열 선택 회로 (150)는 열 어드레스 정보에 따라 비트 라인들 (BL0-BLn)을 일정한 단위 (예를 들면, 워드 단위 또는 바이트 단위)로 선택한다. 기입 드라이버 회로 (160)는 매 프로그램 구간 동안 선택된 비트 라인들을 입력된 데이터 (Di)에 따라 비트 라인 발생 회로 (180)로부터의 비트 라인 전압 (VBL)으로 구동한다. 예를 들면, 입력된 데이터 (Di)가 프로그램 데이터인 경우, 기입 드라이버 회로 (160)는 열 선택 회로 (150)에 의해서 선택된 비트 라인을 비트 라인 전압 (VBL)으로 구동한다. 입력된 데이터 (Di)가 프로그램-금지 데이터인 경우, 기입 드라이버 회로 (160)는 열 선택 회로 (150)에 의해서 선택된 비트 라인을 비트 라인 전압 (VBL)보다 낮은 전압 (예를 들면, 접지 전압)으로 구동한다. 프로그램 제어 회로 (170)는 프로그램 사이클의 매 프로그램 구간에서 비트 라인 인에이블 신호 (BL_EN)를 활성화시키며, 기입 드라이버 회로 (160)는 비트 라인 인에이블 신호 (BL_EN)의 활성화 동안 선택된 비트 라인을 비트 라인 전압 (VBL) 또는 접지 전압으로 구동한다.
계속해서 도 2을 참조하면, 비트 라인 전압 발생 회로 (180)는 프로그램 제어 회로 (170)의 제어에 응답하여 비트 라인 전압 (VBL)을 발생한다. 비트 라인 전압 발생 회로 (180)의 전류 구동력은 매 프로그램 구간에서 비트 라인 전압 (VBL)에 따라 가변될 수 있다. 예를 들면, 비트 라인 전압 발생 회로 (180)는 비트 라인 전압 (VBL)이 검출 전압 (비트 라인 전압의 목표 전압보다 낮고 접지 전압보다 높 은 전압)보다 높을 때 제 1 전류 구동력을 갖고 비트 라인 전압 (VBL)이 검출 전압 이하로 낮아질 때 제 1 전류 구동력보다 큰 제 2 전류 구동력을 갖는다. 이는 비트 라인 전압 (VBL)의 과도한 저하가 매 프로그램 구간에서 방지됨을 의미한다. 앞서 언급된 바와 같이, 프로그램 구간에서 비트 라인 전압 (VBL)의 저하는 프로그램 페일을 유발한다. 비트 라인 전압 (VBL)의 과도한 저하가 프로그램 구간에서 방지됨에 따라, 매 프로그램 구간에서 메모리 셀의 문턱 전압이 설정된 값 만큼 상승된다. 따라서, 프로그램 특성이 향상될 수 있다. 비트 라인 전압 발생 회로 (180)의 전류 구동력의 가변 원리는 도 3을 참조하여 상세히 설명될 것이다.
본 발명의 바람직한 실시예에 따른 도 2에 도시된 비트 라인 전압 발생 회로 (180)를 보여주는 도 3을 참조하면, 비트 라인 전압 발생 회로 (180)는 제 1 검출기 (210), 발진기 (220), 제 1 클록 구동기 (230), 제 1 펌프 (240), 스위치 (250), 제 2 클록 구동기 (260), 제 2 펌프 (270), 그리고 제 2 검출기 (280)를 포함한다.
제 1 검출기 (210)는 기입 드라이버 회로 (160)로 공급되는 비트 라인 전압 (VBL)이 목표 전압 (예를 들면, 5V-6V)에 도달하였는 지의 여부를 검출하여 검출 신호 (DET1)를 발생한다. 예를 들면, 비트 라인 전압 (VBL)이 목표 전압에 도달하지 않은 경우, 제 1 검출기 (210)는 검출 신호 (DET1)를 활성화시킨다. 비트 라인 전압 (VBL)이 목표 전압에 도달한 경우, 제 1 검출기 (210)는 검출 신호 (DET1)를 비활성화시킨다. 발진기 (220)는 검출 신호 (DET1)에 응답하여 발진 신호 (OSC)를 발생한다. 예를 들면, 발진기 (220)는 검출 신호 (DET1)의 활성화에 응답하여 발진 신호 (OSC)를 발생한다. 검출 신호 (DET1)의 비활성화시 발진 신호 (OSC)의 생성이 중지된다. 제 1 클록 구동기 (230)는 발진 신호 (OSC)에 응답하여 펌프 클록 (CLK1)을 발생하며, 제 1 펌프 (240)는 펌프 클록 (CLK1)에 응답하여 펌프 동작을 수행한다. 제 1 펌프 (240)가 동작함에 따라, 비트 라인 전압 (VBL)이 목표 전압으로 점차적으로 증가될 것이다. 스위치 (250)는 제어 신호 (PGM2_EN)에 응답하여 발진 신호 (OSC)를 제 2 클록 구동기 (260)로 전달한다. 제어 신호 (PGM2_EN)는 벌크 전압 (VBULK)이 목표 전압 (예를 들면, -1V)에 도달할 때 활성화되고 선택된 비트 라인에 공급된 비트 라인 전압 (VBL)이 방전될 때 비활성화된다. 또는, 제어 신호 (PGM2_EN)는 벌크 전압 (VBULK)이 목표 전압에 도달할 때 활성화되고 비트 라인 인에이블 신호 (BL_EN)의 비활성화시 비활성화된다.
제 2 검출기 (280)는 비트 라인 인에이블 신호 (BL_EN)에 응답하여 동작하며, 비트 라인 전압 (VBL)이 검출 전압 (Vt3)보다 높은 지의 여부를 검출한다. 검출 전압 (Vt3)은 비트 라인 전압 (VBL)의 목표 전압 (예를 들면, 5V-6V)보다 낮고 접지 전압보다 높다. 비트 라인 인에이블 신호 (BL_EN)는 도 2의 프로그램 제어 회로 (160)에서 출력되는 신호로, 매 프로그램 구간에서 비트 라인 전압 (VBL)의 공급 구간 동안만 활성화된다. 비트 라인 전압 (VBL)이 검출 전압보다 높을 때, 제 2 검출기 (280)는 검출 신호 (DET2)를 비활성화시킨다. 비트 라인 전압 (VBL)이 검출 전압 이하로 낮아질 때, 제 2 검출기 (280)는 검출 신호 (DET2)를 활성화시킨다. 제 2 클록 구동기 (260)는 검출 신호 (DET2) 및 발진 신호 (OSC)에 응답하여 펌프 클록 (CLK2)을 발생한다. 예를 들면, 검출 신호 (DET2)가 비활성화되는 경우, 비록 발진 신호 (OSC)가 입력되더라도, 펌프 클록 (CLK2)은 생성되지 않는다. 이는 제 2 펌프 (270)가 동작하지 않음을 의미한다. 검출 신호 (DET2)가 활성화되는 경우, 제 2 클록 구동기 (260)는 발진 신호 (OSC)에 응답하여 펌프 클록 (CLK2)을 생성한다. 이는 제 2 펌프 (270)가 동작함을 의미한다.
요약하면, 매 프로그램 구간에서 비트 라인 전압 (VBL)이 목표 전압과 검출 전압 사이에 존재할 때, 비트 라인 전압 (VBL)은 제 1 펌프 (240)에 의해서 생성/유지된다. 매 프로그램 구간에서 비트 라인 전압 (VBL)이 검출 전압보다 낮아질 때, 비트 라인 전압 (VBL)은 제 1 및 제 2 펌프들 (240, 270)에 의해서 생성/유지된다.
도 3에 있어서, 발진기 (220), 제 1 클록 구동기 (230), 스위치 (250), 그리고 제 2 클록 구동기 (260)는 제 1 및 제 2 검출기들 (210, 280)의 출력들 (DET1, DET2)에 응답하여 제 1 및 제 2 펌프들 (240, 270)을 제어하는 펌프 제어기를 구성한다. 제 2 검출기 (280)는 비트 라인 인에이블 신호 (BL_EN)의 활성화 구간 동안 동작한다. 하지만, 매 프로그램 구간 동안 동작하도록 제 2 검출기 (280)를 구현할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 4는 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 불 휘발성 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 동작 설명에 앞서, 불 휘발성 메모리 장치의 프로그램 사이클은 다수의 프로그램 루프들로 구성되며, 각 프로그램 루프는 프로그램 구간 및 프로그램 검증 구간으로 이루어진다. ISPP 스킴을 이 용한 불 휘발성 메모리 장치의 경우, 프로그램 루프들이 반복됨에 따라 워드 라인 전압은 정해진 값만큼 점차적으로 증가될 것이다. ISPP 스킴이 적용되지 않은 불 휘발성 메모리 장치의 경우, 프로그램 루프들이 반복되더라도 워드 라인 전압은 일정하게 유지될 것이다.
본 발명에 따른 불 휘발성 메모리 장치 (100)가 프로그램 동작 모드로 진입하면, 벌크 제어 회로 (130) 및 비트 라인 전압 발생 회로 (180)는 벌크 전압 (VBULK) 및 비트 라인 전압 (VBL)을 생성하기 시작된다. 벌크 전압 (VBULK)이 목표 전압에 도달할 때, 프로그램 제어 회로 (170)는 제어 신호 (PGM2_EN)를 활성화시킨다. 이는 비트 라인 전압 발생 회로 (180)의 스위치 (250)가 활성화되게 한다. 즉, 발진기 (220)에서 생성된 발진 신호 (OSC)가 스위치 (250)를 통해 제 2 클록 구동기 (260)로 전달된다.
이후, 첫 번째 프로그램 구간에서 프로그램 제어 회로 (170)는 비트 라인 인에이블 신호 (BL_EN)를 활성화시킨다. 비트 라인 인에이블 신호 (BL_EN)가 활성화됨에 따라, 열 선택 회로 (150)에 의해서 선택된 선택된 비트 라인(들)으로 비트 라인 전압 (VBL)이 공급된다. 도 4에 도시된 바와 같이, 목표 전압에 도달한 벌크 전압 (VBULK)은 선택된 메모리 셀의 벌크로 공급되고, 선택된 워드 라인으로 워드 라인 전압이 공급된다. 이러한 바이어스 조건에 따르면, 메모리 셀의 문턱 전압은 정해진 값만큼 증가될 것이다. 프로그램 구간 동안, 비트 라인 전압 (VBL)이 과도한 셀 전류로 인해 낮아질 수 있다. 만약 비트 라인 전압 (VBL)이 검출 전압 이하로 낮아지면, 본 발명에 따른 비트 라인 전압 발생 회로 (180)의 전류 구동력은 가 변된다. 본 발명에 따른 비트 라인 전압 발생 회로 (180)의 동작을 좀 더 구체적으로 설명하면 다음과 같다.
먼저, 비트 라인 전압 발생 회로 (180)의 제 1 검출기 (210)는 비트 라인 전압 (VBL)이 목표 전압보다 낮은 지의 여부를 검출한다. 비트 라인 전압 (VBL)이 목표 전압 (예를 들면, 5V-6V)보다 낮은 경우, 제 1 검출기 (210)는 검출 신호 (DET1)를 활성화시킨다. 발진기 (220)는 검출 신호 (DET1)의 활성화에 응답하여 발진 신호 (OSC)를 발생하며, 제 1 펌프 (240)는 클록 구동기 (230)를 통해 입력되는 펌프 클록 (CLK1)에 응답하여 펌프 동작을 시작한다. 이러한 피드백 동작들은 비트 라인 전압 (VBL)이 목표 전압으로 유지되도록 반복된다.
프로그램 구간에서 제 1 펌프 (240)가 동작하고 있는 동안, 제 2 검출기 (280)는 비트 라인 인에이블 신호 (BL_EN)의 활성화에 응답하여 동작한다. 즉, 제 2 검출기 (280)는 프로그램 구간 동안 (또는 비트 라인 인에이블 신호 (BL_EN)의 활성화 구간 동안) 비트 라인 전압 (VBL)이 검출 전압 (Vt3) 이하로 낮아졌는 지의 여부를 검출한다. 비트 라인 전압 (VBL)이 검출 전압 (Vt3)보다 높을 때, 제 2 검출기 (280)는 검출 신호 (DET2)를 비활성화시키며, 이는 제 2 클록 구동기 (260)가 비활성화되게 한다. 즉, 스위치 (250)를 통해 전달된 발진 신호 (OSC)가 제 2 클록 구동기 (260)에 의해서 차단된다. 만약 비트 라인 전압 (VBL)이 검출 전압 (Vt3) 이하로 낮아지면, 도 4에 도시된 바와 같이, 제 2 검출기 (280)는 검출 신호 (DET2)를 활성화시킨다. 검출 신호 (DET2)가 활성화됨에 따라, 제 2 클록 구동기 (260)는 발진 신호 (OSC)에 응답하여 펌프 클록 신호 (CLK2)를 제 2 펌프 (270)로 출력한다. 이는 제 2 펌프 (270)가 펌프 동작을 수행하게 하며, 그 결과 비트 라인 전압 (VBL)이 검출 전압 (Vt3)보다 높아진다. 비트 라인 전압 (VBL)이 검출 전압 (Vt3)보다 높아지면, 검출 신호 (DET2)는 비활성화된다. 즉, 제 2 펌프 (270)는 더 이상 동작하지 않는다.
비트 라인 상의 전압이 방전될 때 또는 비트 라인 인에이블 신호 (BL_EN)가 비활성화될 때, 제 2 검출기 (280)의 검출 동작은 중지된다. 이와 동시에, 제어 신호 (PGM2_EN)가 비활성화됨에 따라, 스위치 (250)는 비활성화된다. 즉, 제 2 클록 구동기 (260)로 전달되는 발진 신호 (OSC)가 차단된다. 앞서 설명된 비트 라인 전압 발생 회로 (180)의 동작은 매 프로그램 구간에서 비트 라인 전압 (VBL)이 검출 전압 (Vt3)보다 높게 유지되도록 반복되며, 그것에 대한 설명은 그러므로 생략된다.
매 프로그램 구간에서 비트 라인 전압 (VBL)이 검출 전압 (Vt3) 이하로 낮아질 때, 제 1 및 제 2 펌프들 (240, 270)이 모두 동작하며, 이는 비트 라인 전압 발생 회로 (180)의 전류 구동력이 증가되게 한다. 결과적으로, 비트 라인 전압 (VBL)은 제 1 및 제 2 펌프들 (240, 270)의 동시 동작에 따라 보다 빠르게 검출 전압 (Vt3) 이상으로 증가된다. 일단 비트 라인 전압 (VBL)이 매 프로그램 구간에서 검출 전압 (Vt3)보다 높아지면, 비트 라인 전압 (VBL)은 앞서 설명된 것과 동일한 방식으로 제 1 펌프 (240)에 의해서 유지/생성될 것이다. 비록 본 발명에 따른 벌크 전압 발생 회로에는 2개의 펌프들이 제공되지만, 보다 많은 펌프들이 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
일 실시예에 따른 도 3에 도시된 비트 라인 전압 발생 회로 (180)의 경우, 제 2 검출기 (280)는 기입 드라이버 회로 (160)로 전달되는 비트 라인 전압 (VBL)을 검출하도록 구성되어 있다. 하지만, 제 2 검출기 (280)의 검출 지점이 다양하게 변경될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 도 5에 도시된 바와 같이, 비트 라인 전압 발생 회로 (180)의 제 2 검출기 (280)는 기입 드라이버 회로 (160)로부터 출력되는 비트 라인 전압 (VBL)을 검출하도록 구성될 수 있다. 또한, 도 6에 도시된 바와 같이, 비트 라인 전압 발생 회로 (180)의 제 2 검출기 (280)는 열 선택 회로 (150)에 의해서 선택된 비트 라인으로 전달되는 비트 라인 전압 (VBL)을 검출하도록 구성될 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 비트 라인 전압이 검출 전압 이하로 낮아질 때 비트 라인 전압 발생 회로의 전류 구동력을 증가시킴으로써 비트 라인 전압의 저하로 인한 프로그램 페일을 방지할 수 있다. 즉, 프로그램 특성이 향상될 수 있다.

Claims (22)

  1. 불 휘발성 메모리 장치를 프로그램하는 방법에 있어서:
    제 1 펌프를 활성화시켜 비트 라인 전압을 발생하는 단계와;
    상기 비트 라인 전압이 목표 전압에 도달한 후, 상기 비트 라인 전압이 검출 전압 이하로 낮아졌는 지의 여부를 검출하는 단계와; 그리고
    상기 비트 라인 전압이 상기 검출 전압보다 낮아질 때 제 2 펌프를 활성화시키는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 펌프들은 상기 비트 라인 전압이 프로그램 사이클의 매 프로그램 구간에서 상기 검출 전압 이하로 낮아질 때 동시에 동작하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서,
    상기 제 2 펌프는 프로그램 사이클의 매 프로그램 구간에서만 동작하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 검출 단계는 비트 라인으로 비트 라인 전압이 공급되는 동안 수행되는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    프로그램 사이클의 매 프로로그램 구간에서 상기 비트 라인 전압이 상기 검출 전압 이상으로 증가될 때 상기 제 2 펌프를 비활성화시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 비트 라인 전압은 기입 드라이버 회로의 입력 전압, 상기 기입 드라이버의 출력 전압, 그리고 열 선택 회로의 출력 전압 중 어느 하나인 것을 특징으로 하는 방법.
  7. 메모리 셀에 연결된 비트 라인과; 그리고
    상기 비트 라인으로 공급될 비트 라인 전압을 발생하도록 구성되며, 프로그램 사이클의 매 프로그램 구간에서 상기 비트 라인 전압이 검출 전압 이하로 낮아졌는 지의 여부에 따라 가변되는 전류 구동력을 갖는 비트 라인 전압 발생 회로를 포함하며,
    상기 비트 라인 전압 발생 회로는 프로그램 사이클 동안, 상기 비트 라인 전압이 목표 전압에 도달하였는 지의 여부를 검출하는 제 1 검출기와; 비트 라인 전압의 공급 구간 동안, 상기 비트 라인 전압이 상기 검출 전압 이하로 낮아졌는 지의 여부를 검출하는 제 2 검출기와; 그리고 상기 제 1 및 제 2 검출기들의 출력들에 응답하여 제 1 및 제 2 펌프들을 제어하는 펌프 제어기를 포함하는 불 휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 펌프 제어기는 상기 매 프로그램 구간에서 상기 비트 라인 전압이 상기 검출 전압보다 낮아질 때 동시에 동작하도록 상기 제 1 및 제 2 펌프들을 제어하는 불 휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 비트 라인 전압의 목표 전압은 상기 검출 전압보다 높은 불 휘발성 메모리 장치.
  10. 제 8 항에 있어서,
    상기 펌프 제어기는
    상기 제 1 검출기의 출력에 응답하여 발진 신호를 발생하는 발진기와;
    상기 발진 신호에 응답하여 상기 제 1 펌프에 공급될 제 2 펌프 클록을 발생 하는 제 1 클록 구동기와;
    제어 신호에 응답하여 상기 발진 신호를 출력하는 스위치와; 그리고
    상기 스위치를 통해 전달된 발진 신호 및 상기 제 2 검출기의 출력에 응답하여 상기 제 2 펌프에 공급될 제 2 펌프 클록을 발생하는 제 2 클록 구동기를 포함하는 불 휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제어 신호는 상기 벌크 전압이 상기 목표 전압에 도달할 때 활성화되고 상기 비트 라인 전압의 방전시 비활성화되는 불 휘발성 메모리 장치.
  12. 제 8 항에 있어서,
    프로그램될 데이터에 따라 상기 비트 라인을 상기 비트 라인 전압을 구동하는 기입 드라이버 회로를 더 포함하며, 상기 제 2 검출기는 상기 기입 드라이버 회로에서 출력되는 비트 라인 전압을 검출하는 불 휘발성 메모리 장치.
  13. 제 8 항에 있어서,
    상기 제 2 검출기는 상기 비트 라인 전압 발생 회로에서 출력되는 비트 라인 전압을 검출하는 불 휘발성 메모리 장치.
  14. 행들과 열들로 배열된 메모리 셀들로 구성된 메모리 셀 어레이와;
    상기 비트 라인 전압을 발생하는 비트 라인 전압 발생 회로와; 그리고
    매 프로그램 구간 동안, 비트 라인 인에이블 신호에 응답하여 선택된 열들로 프로그램 데이터에 따라 상기 비트 라인 전압을 공급하는 기입 드라이버 회로를 포함하며,
    상기 비트 라인 전압 발생 회로는 상기 비트 라인 인에이블 신호의 활성화에 응답하여 상기 비트 라인 전압이 검출 전압 이하로 낮아졌는 지의 여부를 검출하고, 검출 결과에 따라 전류 구동력을 가변시키는 불 휘발성 메모리 장치.
  15. 제 14 항에 있어서,
    상기 비트 라인 전압 발생 회로는
    제 1 및 제 2 펌프들과;
    상기 비트 라인 전압이 목표 전압에 도달하였는 지의 여부를 검출하는 제 1 검출기와;
    상기 비트 라인 인에이블 신호에 응답하여 상기 비트 라인 전압이 상기 검출 전압 이하로 낮아졌는 지의 여부를 검출하는 제 2 검출기와; 그리고
    상기 제 1 및 제 2 검출기들의 출력들에 응답하여 상기 제 1 및 제 2 펌프들을 제어하는 펌프 제어기를 포함하며,
    상기 펌프 제어기는 상기 매 프로그램 구간에서 상기 비트 라인 전압이 상기 검출 전압 이하로 낮아질 때 동시에 동작하도록 상기 제 1 및 제 2 펌프들을 제어하는 불 휘발성 메모리 장치.
  16. 제 15 항에 있어서,
    상기 비트 라인 전압의 목표 전압은 상기 검출 전압보다 높은 불 휘발성 메모리 장치.
  17. 제 15 항에 있어서,
    상기 제 2 펌프는 상기 비트 라인 인에이블 신호의 활성화 구간 동안만 상기 펌프 제어기에 의해서 제어되는 불 휘발성 메모리 장치.
  18. 제 15 항에 있어서,
    상기 펌프 제어기는
    상기 제 1 검출기의 출력에 응답하여 발진 신호를 발생하는 발진기와;
    상기 발진 신호에 응답하여 상기 제 1 펌프에 공급될 제 2 펌프 클록을 발생하는 제 1 클록 구동기와;
    제어 신호에 응답하여 상기 발진 신호를 출력하는 스위치와; 그리고
    상기 스위치를 통해 전달된 발진 신호 및 상기 제 2 검출기의 출력에 응답하여 상기 제 2 펌프에 공급될 제 2 펌프 클록을 발생하는 제 2 클록 구동기를 포함하는 불 휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제어 신호는 상기 벌크 전압이 상기 목표 전압에 도달할 때 활성화되고 상기 비트 라인 인에이블 신호의 비활성화시 비활성화되는 불 휘발성 메모리 장치.
  20. 제 15 항에 있어서,
    상기 제 2 검출기는 선택된 비트 라인 상의 비트 라인 전압을 검출하도록 구성된 불 휘발성 메모리 장치.
  21. 제 15 항에 있어서,
    상기 제 2 검출기는 상기 기입 드라이버 회로로부터 출력되는 비트 라인 전압을 검출하도록 구성된 불 휘발성 메모리 장치.
  22. 제 15 항에 있어서,
    상기 제 2 검출기는 상기 비트 라인 전압 발생 회로로부터 출력되는 비트 라인 전압을 검출하도록 구성된 불 휘발성 메모리 장치.
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