KR20000027300A - 플래쉬 메모리 장치의 프로그램 바이어스 회로 - Google Patents

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차병권
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Abstract

1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리 장치의 프로그램 바이어스 회로에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
저전압 및 높은 온도에서 약하게 흐르는 전류에 의해 발생하는 비트라인 전압 드롭 현상을 방지하여 프로그램 시간을 단축시키고자 함.
3.발명의 해결방법의 요지
본 발명은 메모리 셀 어레이의 셀들을 프로그램하기 위한 비트라인 바이어스 전압이 프로그램 전압 이하로 떨어질 때 이를 비트라인 전압 검출회로로 검출하여 안정된 바이어스 전압을 공급할 수 있도록 함.
4.발명의 중요한 용도
플래쉬 메모리 장치의 프로그램 바이어스 회로.

Description

플래쉬 메모리 장치의 프로그램 바이어스 회로
본 발명은 플래쉬 메모리 장치의 프로그램 바이어스 회로에 관한 것으로, 특히 메모리셀 어레이(Memory cell array)의 셀들을 프로그램하기 위한 비트라인 바이어스 전압이 프로그램 전압 이하로 떨어질 때 이를 비트라인 전압 검출 회로로 검출하여 안정된 바이어스 전압을 공급할 수 있도록 한 플래쉬 메모리 장치의 프로그램 바이어스 회로에 관한 것이다.
일반적으로, 플래쉬 메모리 장치의 프로그램 바이어스 회로는 프로그램 하고자하는 셀의 드레인(Drain) 전극에는 드레인 전압 펌핑회로를 사용해 일정한 드레인 전압을 인가하고, 프로그램 동작을 수행하지 않는 셀의 드레인 전극에는 0V를 인가하여 프로그램 동작을 수행하게 된다.
도 1은 종래 플래쉬 메모리 장치의 프로그램 바이어스 회로도로서, 다수의 메모리셀로 구성되는 메모리 셀 어레이(4)와, 프로그램 신호(PGM)의 입력에 따라 드레인 전압을 펌핑하기 위한 드레인 전압 펌핑회로(1)와, 상기 프로그램 신호(PGM) 및 프로그램 데이터(PDATA)의 입력에 따라 상기 드레인 전압 펌핑회로(1)로부터 공급되는 드레인 전압으로 비트라인을 구동하기 위한 비트라인 바이어스 회로(2)와, 상기 메모리 셀 어레이(4) 및 상기 비트라인 바이어스 회로(2)간에 접속되어 프로그램 하고자하는 비트라인을 선택하기 위한 비트라인 선택회로(3)로 구성된다.
이러한 종래의 플래쉬 메모리 장치의 프로그램 바이어스 회로는 메모리 셀 어레이(4)의 메모리셀을 프로그램 할 경우에는 프로그램 데이터(PDATA)가 하이(High) 상태로 되어 상기 비트라인 바이어스 회로(2)를 구동시키게 된다. 이때, 비트라인 선택회로(3)에 의해 선택된 비트라인의 메모리셀에는 상기 비트라인 바이어스 회로(2)로부터 메모리셀을 프로그램하기 위한 바이어스 전압이 공급된다.
그러나, 이러한 종래의 플래쉬 메모리 장치의 프로그램 바이어스 회로는 드레인 전압 펌핑회로(1)가 저전압(Low Vcc) 및 높은 온도(Hot temp.)에서 전류가 약하게(Weak) 흐르게 되어 메모리셀의 드레인 전극에 가해지는 비트라인 전압이 떨어지게(Drop) 되는 문제점이 있다. 이로 인해, 설정된 시간에 메모리셀을 프로그램 하는데 있어서 메모리셀을 정상적으로 프로그램 되지 않아 불량(Fail)이 발생되게 된다. 또한, 비트라인의 결함에 의해 비트라인의 누설(Leakage) 전류가 클 경우, 하나의 드레인 전압 펌핑회로 공동으로 사용하는 바이트(Byte) 또는 워드(Word) 단위의 프로그램 동작시 다른 쪽 비트라인의 프로그램 동작에 영향을 주게 된다. 실제 결함이 있는 비트라인에 의해 정상적인 비드라인이 불량으로 인식되어 리페어 한계를 초과하는 경우가 발생된다. 이로 인해 리페어(Repair)가 가능한 다이(Die)임에도 불구하고 리페어가 불가능한 다이(die)로 판정됨에 따라 생산성이 저하되는 단점이 있다.
따라서, 본 발명은 메모리셀 어레이의 셀들을 프로그램하기 위한 비트라인 바이어스 전압이 프로그램 전압 이하로 떨어질 때 이를 비트라인 전압 검출 회로로 검출하여 안정된 바이어스 전압을 공급할 수 있도록 함으로써, 상기한 단점을 해소할 수 있는 플래쉬 메모리 장치의 프로그램 바이어스 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 메모리 셀 어레이와, 프로그램 신호에 따라 드레인 전압을 펌핑하기 위한 드레인 전압 펌핑회로와, 상기 프로그램 신호 및 프로그램 데이터에 의해 상기 드레인 전압 펌핑회로로부터 공급되는 드레인 전압으로 비트라인을 구동하기 위한 비트라인 바이어스 회로와, 상기 메모리 셀 어레이 및 상기 비트라인 바이어스 회로간에 접속되어 프로그램 하고자하는 비트라인을 선택하기 위한 비트라인 선택회로와, 상기 프로그램 신호 및 프로그램 데이터에 의해 구동되며, 상기 비트라인 바이어스 회로의 출력이 프로그램 전압 이하로 드롭 될 때 안정된 비트라인 바이어스 전압을 공급하기 위한 비트라인 전압 검출회로를 포함하여 구성된 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 장치의 프로그램 바이어스 회로도.
도 2는 본 발명에 따른 플래쉬 메모리 장치의 프로그램 바이어스 회로도.
도 3은 도 2의 비트라인 전압 검출회로의 상세 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11: 드레인 전압 펌핑회로 2, 12: 비트라인 바이어스 회로
3, 13: 비트라인 선택회로 4, 14: 메모리 셀 어레이
15: 비트라인 전압 검출회로
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 장치의 프로그램 바이어스 회로도로서, 다수의 메모리셀로 구성되는 메모리 셀 어레이(14)와, 프로그램 신호(PGM)의 입력에 따라 드레인 전압을 펌핑하기 위한 드레인 전압 펌핑회로(11)와, 상기 프로그램 신호(PGM) 및 프로그램 데이터(PDATA)의 입력에 따라 상기 드레인 전압 펌핑회로(11)로부터 공급되는 드레인 전압으로 비트라인을 구동하기 위한 비트라인 바이어스 회로(12)와, 상기 메모리 셀 어레이(14) 및 상기 비트라인 바이어스 회로(12)간에 접속되어 프로그램 하고자하는 비트라인을 선택하기 위한 비트라인 선택회로(13)와, 상기 프로그램 신호(PGM) 및 프로그램 데이터(PDATA)의 입력에 따라 구동되며, 상기 비트라인 바이어스 회로(12)의 출력이 프로그램 전압 이하로 드롭될 때 안정된 비트라인 바이어스 전압을 공급하기 위한 비트라인 전압 검출회로(15)로 구성된다.
즉, 본 발명은 비트라인 전압 검출회로(15)가 상기 비트라인 바이어스 회로(12)와 입출력을 공유하게 된다. 그러므로, 상기 비트라인 바이어스 회로(12)의 출력이 정상적인 프로그램 전압 이하로 드롭(Drop)될 경우 이를 검출하고, 상기 검출된 신호에 따라 비트라인 전압 검출회로(15)가 구동되어 정상적인 프로그램 전압을 상기 비트라인 바이어스 회로(12)의 출력으로 공급하여 안정된 프로그램 동작을 수행하게 된다.
도 3은 도 2의 비트라인 전압 검출회로의 상세 회로도로서, 프로그램 신호(PGM) 및 프로그램 데이터(PDATA)의 입력에 따라 제어전압(Vi)을 출력하기 위한 낸드 게이트(G1)와, 상기 낸드 게이트(G1)의 출력전압(Vi) 및 비트라인 바이어스 회로의 출력전압(Vb)을 각각 입력으로 하여 제어전압(Vo)을 출력하기 위한 노아 게이트(G2)와, 상기 노아 게이트(G2)의 출력전압(Vo)에 따라 구동되는 스위칭 수단(G3)으로 구성된다. 상기 스위칭 수단(G3)은 NMOS 트랜지스터로 구성되며, 상기 비트라인 바이어스 회로(12)의 출력전압(Vb)이 원하는 프로그램 전압 이하로 드롭(Drop)될 때, 상기 노아 게이트(G2)의 출력전압(Vo)에 의해 턴온 되게 된다.
예를 들어, 도 2의 메모리 셀 어레이(14)의 메모리셀들을 프로그램 하고자 할 때, 프로그램 신호(PGM)와 프로그램 데이터(PDATA)는 모두 하이(High) 상태로 된다. 그러므로, 도 3에서 상기 프로그램 신호(PGM) 및 프로그램 데이터(PDATA)를 입력으로 하는 상기 낸드게이트(G1)의 출력은 로우(Low) 상태로 된다. 상기 낸드게이트(G1)의 출력은 노아 게이트(G2)의 어느 한 입력으로 입력된다. 또한, 상기 노아 게이트(G2)의 다른 한 입력으로는 상기 비트라인 바이어스 회로(12)의 출력전압(Vb)이 입력되게 된다. 이때, 상기 비트라인 바이어스 회로(12)의 출력전압(Vb)이 원하는 프로그램 전압 이상이면, 상기 노아 게이트(G2)의 출력은 로우 상태로 된다. 따라서, 상기 노아 게이트(G2)의 출력을 입력으로 하는 스위칭 수단(G3)의 NMOS 트랜지스터는 턴오프(Turn off) 되게 된다.
그러나, 상기 비트라인 바이어스 회로(12)의 출력전압(Vb)이 원하는 프로그램 전압 이하로 드롭(Drop)되면, 상기 노아 게이트(G2)의 출력은 하이 상태로 반전된다. 그러므로, 상기 스위칭 수단(G3)의 NMOS 트랜지스터는 턴온 되어 전원단자(Vcc)로부터 상기 비트라인 바이어스 회로(12)의 출력노드로 안정된 바이어스 전압을 공급하게 된다.
상술한 바와 같이 본 발명에 의하면 메모리셀 어레이의 셀들을 프로그램하기 위한 비트라인 바이어스 전압이 프로그램 전압 이하로 떨어질 때 이를 비트라인 전압 검출 회로로 검출하여 안정된 바이어스 전압을 공급할 수 있도록 함으로써, 저전압 및 높은 온도에서 약하게 흐르는 전류에 의해 발생하는 비트라인 전압 드롭 현상을 방지할 수 있고, 이로 인해 프로그램 시간을 단축시킬 수 있는 탁월한 효과가 있다.

Claims (4)

  1. 메모리 셀 어레이와,
    프로그램 신호에 따라 드레인 전압을 펌핑하기 위한 드레인 전압 펌핑회로,
    상기 프로그램 신호 및 프로그램 데이터에 의해 상기 드레인 전압 펌핑회로로부터 공급되는 드레인 전압으로 비트라인을 구동하기 위한 비트라인 바이어스 회로와,
    상기 메모리 셀 어레이 및 상기 비트라인 바이어스 회로간에 접속되어 프로그램 하고자하는 비트라인을 선택하기 위한 비트라인 선택회로와,
    상기 프로그램 신호 및 프로그램 데이터에 의해 구동되며, 상기 비트라인 바이어스 회로의 출력에 따라 안정된 비트라인 바이어스 전압을 공급하기 위한 비트라인 전압 검출회로를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 장치의 프로그램 바이어스 회로.
  2. 제 1 항에 있어서,
    상기 비트라인 전압 검출회로는 프로그램 신호 및 프로그램 데이터의 입력에 따라 제어전압을 출력하기 위한 낸드 게이트와,
    상기 낸드 게이트의 출력전압 및 비트라인 바이어스 회로의 출력전압을 각각 입력으로 하여 제어전압을 출력하기 위한 노아 게이트와,
    상기 노아 게이트의 출력전압에 따라 구동되는 스위칭 수단을 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 장치의 프로그램 바이어스 회로.
  3. 제 2 항에 있어서,
    상기 스위칭 수단은 NMOS 트랜지스터로 구성된 것을 특징으로 하는 플래쉬 메모리 장치의 프로그램 바이어스 회로.
  4. 제 2 항에 있어서,
    상기 스위칭 수단은 상기 비트라인 바이어스 회로의 출력전압이 원하는 프로그램 전압 이하로 드롭 될 때 상기 노아 게이트의 출력전압에 따라 구동 되도록 구성된 것을 특징으로 하는 플래쉬 메모리 장치의 프로그램 바이어스 회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7239554B2 (en) 2004-10-21 2007-07-03 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of improving programming characteristic
US7245537B2 (en) 2004-10-26 2007-07-17 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming same
KR100784863B1 (ko) * 2006-11-23 2007-12-14 삼성전자주식회사 향상된 프로그램 성능을 갖는 플래시 메모리 장치 및그것의 프로그램 방법

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