KR100314650B1 - 플래쉬메모리장치 - Google Patents

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박종섭
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

1. 청구 범위에 기재된 발명이 속하는 기술 분야
플래쉬 메모리 장치
2. 발명이 해결하고자 하는 기술적 과제
종래 플래쉬 메모리 장치의 경우에는 리던던시(redundancy) 비트라인 중 하나를 기준 비트라인으로 사용하였는데, 이에 따라 메모리 셀에 불량이 발생할 경우 리페어(repair)할 수 있는 리던던시 셀이 충분하지 않게 되어 리페어 효율이 저하되는 문제점을 해결하기 위함.
3. 발명의 해결 방법의 요지
기준 비트라인에 불량이 발생한 경우에만 리던던시 비트라인을 기준 비트라인을 사용하도록 하기 위한 별도의 제어 수단을 구현하므로써, 리던던시 비트라인의 사용 효율을 높일 수 있음.

Description

플래쉬 메모리 장치{Flash memory device}
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 리던던시(redundancy) 비트라인의 이용율을 높이므로써 메모리 셀의 불량 판정시 리페어(repair) 효율을 높일 수 있는 플래쉬 메모리 장치에 관한 것이다.
일반적으로 플래쉬 메모리 장치는 메모리 셀 어레이에서 불량이 발생할 경우 불량 셀 대신 사용하기 위한 리던던시 셀을 준비해 둔다. 리던던시 셀을 사용하게 되면 회로가 복잡해지고 면적이 증가하며 많은 테스트 시간이 요구되는 등의 단점 이 있지만, 소자의 수율 향상을 위해서는 리던던시 셀이 반드시 필요하다. 이러한 리던던시 라인은 워드라인 교체용으로 4개의 라인, 비트라인 교체용으로 2개의 라인을 구성하여 사용한다.
도 1은 종래 플래쉬 메모리 장치의 블럭도이다.
다수의 워드라인 및 비트라인으로 되는 메모리 셀 어레이(11)에 대하여 로우디코더(12) 및 칼럼 디코더(13)를 이용하여 테스트를 수행한 후 불량인 라인이 발생 할 경우 이 라인은 리던던시 라인으로 대치되어야 한다. 즉, 로우 디코더(12)를 이용하여 테스트한 워드라인에 불량이 발생할 경우에는 리던던시 워드라인(예를 들어 4 라인)(14) 중 하나의 라인으로 대치하고, 칼럼 디코더(13)를 이용하여 테스트한 비트라인에 불량이 발생한 경우에는 리던던시 비트라인(예를 들어 2 라인)(15) 중 하나의 라인으로 대치해야 한다.
그런데, 플래쉬 메모리의 특성상 모든 셀을 액세스(Access)할 때 기준 셀이 받는 스트레스 때문에 기준 셀에 불량이 발생하여 리던던시 비트라인(14) 중 하나의 라인(리던던시 비트라인 #1)을 기준 비트라인으로 고정해 두고 센스앰프(16)에 연결하여 사용하였다.
이와 같이 하므로써 실제적인 메모리 셀의 리페어에 사용되는 리던던시 비트라인의 수가 줄어들고(리던던시 비트라인 #2만을 사용) 이에 따라, 리페어 효율이 저하되는 문제점이 있다.
따라서, 본 발명은 기준 비트라인에 불량이 발생한 경우에만 리던던시 비트라인을 기준 비틀인을 사용하도록 하기 위한 별도의 제어 수단을 구현하무로써, 리던던시 비트라인의 사용 효율을 높일 수 있는 플래쉬 메모리 장치를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 장치는 다수의 워드라인 및 비트라인 간에 다수의 메모리 셀로 구성된 셀 어레이와, 기준 셀과, 상기 다수의 메모리 셀 중 하나를 선택하기 위한 로우 디코더 및 칼럼 디코더와, 상기 선택된 메모리 셀의 전류량과 제 1 스위칭 수단을 경유하는 상기 기준 셀의 전류량을 비교하기 위한 센스앰프와, 상기 워드라인이 불량인 경우 리페어하기 위한 다수의 리던던시 워드라인과, 상기 비트라인이 불량인 경우 리페어하기 위한 다수의 리던던시 비트라인과, 상기 센스앰프와 상기 다수의 리던던시 비트라인 중의 어느 하나 간에 접속된 제 2 스위칭 수단과, 상기 기준 셀이 불량인 경우 상기 제 2 스위칭 수단을 제어하여 하나의 리던던시 비트라인을 선택하며 상기 제 1 스위칭수단을 제어하기 위한 제어 수단을 포함하여 구성된 것을 특징으로 한다.
도 1은 종래 플래쉬 메모리 장치의 블럭도.
도 2는 본 발명에 따른 플래수 메모리 장치의 블럭도.
<도면의 주요 부분에 대한 부호 설명 >
21 : 메모리 셀 어레이 22 : 로우 디코더
23 : 칼럼 디코더 24 : 리던던시 워드라인
25 : 리던던시 비트라인 26 : 센스앰프
27 : 기준 셀 28 : 제어수단
N11 및 N12 : 제 1 및 제 2 스위칭 수단
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 장치의 블럭도이다.
본 발명에서는 기준 셀(27)을 테스트하여 불량으로 판정된 경우에만 리던던시 비트라인(25) 중 하나의 라인을 기준 비트라인으로 사용하도록 하였다. 즉, 기준 셀(27)을 테스트한 결과, 기준 셀(27)이 정상으로 판정되면 스위칭 수단으로 사용되는 제 1 NMOS 트랜지스터(N11)를 턴온시키고, 기준 셀(27)이 불량으로 판정되면 스위칭 수단으로 사용되는 제 2 NMOS 트랜지스터(N12)를 턴온시켜 리던던시 비트라인(25) 중 하나(예를 들어 리던던시 비트라인 #1)를 기준 셀(27)로 사용하도록 하는 것이다.
이를 위하여 제 1 NMOS 트랜지스터(N11) 및 제 2 NMOS 트랜지스터(N12)를 제어하는 별도의 제어 수단(28)을 구현하였으며, 이 제어 수단(28)의 동작을 설명하면 다음과 같다.
먼저, 테스트 비트 셀(C)은 초기에 UV 소거되어 있으며, 기준 셀(27)을 테스트한 결과 정상으로 판정된 경우 UV 소거된 상태를 유지한다. 제 3 NMOS 트랜지스터(N13)는 전원전압에 의해 구동되며, 이에 의해 제 1 노드(K11)의 전류량이 테스트 비트 셀(C)의 드레인에서 소오스측으로 흐르는 전류량보다 적기 때문에 제 2 노드(K12)는 로우(low) 상태가 된다. 제 1 PMOS 트랜지스터(P11) 및 제 4 NMOS 트랜지스터(N14)는 제 2 노드(K12)에 인가된 전압에 의해 구동되므로, 이에 의해 제 1 PMOS 트랜지스터(P11)가 턴온되는 반면, 제 4 NMOS 트랜지스터(N14)는 턴오프된다. 이에 따라 제 3 노드(K13)는 하이(high) 상태가 되고, 이는 제 1 NMOS 트랜지스터(N11)를 턴온시키는 반면, 반전되어 제 2 NMOS 트랜지스터(N12)를 턴오프시킨다. 즉, 제 2 노드(K12)에 의해 구동되고 전원전압(Vcc)이 공급되는 제 1 PMOS 트랜지스터(P11)와 제 4 NMOS 트랜지스터(N14) 쌍은 인버터로 동작하는 것이다.
이와 같이 하여, 제 1 NMOS 트랜지스터(N11)가 턴온되면 센스앰프(26)에서는 로우 디코더(22) 및 칼럼 디코더(23)에 의해 선택된 메모리 셀 어레이(21)의 메모리 셀과 기준 셀(27)의 전류량을 비교하여 선택하게 된다.
한편, 기준 셀(27)에 프로그램 및 소거를 실시하여 테스트한 결과 기준 셀 (27)이 불량으로 판정될 경우에는 테스트 비트 셀(C)에 게이트 전압을 인가해 주는 테스트 신호(TET)가 하이(high) 상태로 되어 테스트 비트 셀(C)이 프로그램 된다.
제 3 NMOS 트랜지스터(N13)는 전원전압에 의해 구동되고, 테스트 비트 셀(C)의 드레인에서 소오스측으로 전류 패스가 일어나지 않기 때문에 제 1 노드(K11) 및 제 2 노드(K12)는 로우(low) 상태가 된다. 제 1 PMOS 트랜지스터(P11) 및 제 4 NMOS 트랜지스터(N14)는 제 2 노드(K12)에 인가된 전압에 의해 구동되므로, 이에 의해 제 1 PMOS 트랜지스터(P11)가 턴 오프되는 반면, 제 4 NMOS 트랜지스터(N14)는 턴온된다. 이에 따라 제 2 노드(K12)에서 접지단자(Vss)로 전류 패스가 일어나게 되어 제 3 노드(K13)는 로우(low) 상태가 된다. 로우(low) 상태를 갖는 제 3노드(K13)의 전위는 제 1 NMOS 트랜지스터(N11)를 턴오프시키는 반면, 반전되어 제 2 NMOS 트랜지스터(N12)를 턴온시킨다. 즉, 제 2 노드(K12)에 의해 구동되고 전원전압(Vcc)이 공급되는 제 1 PMOS 트랜지스터(P11)와 제 4 NMOS 트랜지스터(N14) 쌍은 인버터로 동작하는 것이다.
이와 같이 하여, 제 2 NMOS 트랜지스터(N12)가 턴온되면 센스앰프(26)에서는 로우 디코더(22) 및 칼럼 디코더(23)에 의해 선택된 메모리 셀 어레이(21)의 메모리 셀과 리던던시 비트라인(25) 중 하나(예를 들어, 리던던시 비트라인 #1)의 셀의 전류량을 비교하여 선택하게 된다.
이와 같이, 본 발명에서는 기준 셀(27)을 테스트하여 불량으로 판정된 경우에만 리던던시 비트라인(25) 중 하나를 기준 셀(27)로 대치하여 사용한다. 이에 따라, 메모리 셀에 불량이 발생할 경우 리페어용으로 사용되는 리던던시 워드라인(24) 및 리던던시 비트라인(25)의 이용 효율을 높일 수 있게 된다.
상술한 바와 같이 본 발명에 따르면, 기준 셀이 불량으로 판정된 경우에만 리던던시 비트라인을 기준 셀로 대치하여 사용하고, 기준 셀이 정상 동작을 할 경우에는 모든 리던던시 비트라인을 메모리 셀 리페어용으로 사용할 수 있으므로, 리페어 효율이 향상되고 소자가 안정적으로 동작하는 탁월한 효과가 있다.

Claims (1)

  1. 다수의 워드라인 및 비트라인 간에 다수의 메모리 셀로 구성된 셀 어레이와,
    기준 셀과,
    상기 다수의 메모리 셀 중 하나를 선택하기 위한 로우 디코더 및 칼럼 디코더와,
    상기 선택된 메모리 셀의 전류량과 제 1 스위칭 수단을 경유하는 상기 기준 셀의 전류량을 비교하기 위한 센스앰프와,
    상기 워드라인이 불량인 경우 리페어하기 위한 다수의 리던던시 워드라인과,
    상기 비트라인이 불량인 경우 리페어하기 위한 다수의 리던던시 비트라인과,
    상기 센스앰프와 상기 다수의 리던던시 비트라인 중의 어느 하나 간에 접속된 제 2 스위칭 수단과,
    상기 기준 셀의 불량 여부에 따라 소거 또는 프로그램 되며, 프로그램시 제 1 노드에 전류 패스를 형성하는 테스트 비트 셀과,
    상기 제 1 노드 및 전원단자 사이에 다이오드 배선으로 연결되는 트랜지스터와,
    상기 기준 셀이 상기 센스 앰프로 연결되도록 상기 제 1 노드의 전압을 반전시켜 상기 제 1 스위칭 수단을 구동시키기 위한 인버터 수단과,
    상기 리던던시 비트 라인 중의 어느 하나를 상기 센스 앰프에 연결되도록 상기 인버터 수단의 출력을 반전시켜 제 2 스위칭 수단을 구동하기 위한 인버터 소자를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161194A (ja) * 1993-12-02 1995-06-23 Sony Corp 半導体不揮発性記憶装置
JPH0863995A (ja) * 1994-08-24 1996-03-08 Mitsubishi Electric Corp 半導体記憶装置
JPH09251796A (ja) * 1996-03-15 1997-09-22 Fujitsu Ltd 半導体記憶装置及び半導体集積回路装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161194A (ja) * 1993-12-02 1995-06-23 Sony Corp 半導体不揮発性記憶装置
JPH0863995A (ja) * 1994-08-24 1996-03-08 Mitsubishi Electric Corp 半導体記憶装置
JPH09251796A (ja) * 1996-03-15 1997-09-22 Fujitsu Ltd 半導体記憶装置及び半導体集積回路装置

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