JPH07161194A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
- Publication number
- JPH07161194A JPH07161194A JP30304893A JP30304893A JPH07161194A JP H07161194 A JPH07161194 A JP H07161194A JP 30304893 A JP30304893 A JP 30304893A JP 30304893 A JP30304893 A JP 30304893A JP H07161194 A JPH07161194 A JP H07161194A
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- JP
- Japan
- Prior art keywords
- bit line
- gate
- block
- circuit
- transistor
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Abstract
(57)【要約】
【目的】ワード線１本単位の書き込みチェックを少ない
回路構成で、しかも高速に行うことができる半導体不揮
発性記憶装置を実現する。 【構成】メモリセルアレイを４つのビット線対を１組と
した複数のブロックに構成し、各ブロックに対応してブ
ロックビット線ＢＬ０とＢＬ０Ｂ，ＢＬ１とＢＬ１Ｂ、
第２センスアンプＳＳＡ0 ，ＳＳＡ1 を設け、ビット線
レベルの検出系であるノアゲートＮＯＲ01，ＮＯＲ02、
ＮＯＲ11，ＮＯＲ12、ｎチャネルＭＯＳトランジスタＮ
Ｔ01，ＮＴ02、ＮＴ11，ＮＴ12もブロック毎に対応して
設け、ブロック単位で書き込み／ベリファイ読み出し動
作後のビット線レベルを検出し、共通の判定回路ＪＤＧ
で書き込みの成否判定を行うように構成する。これによ
り、簡単な制御信号発生回路と簡単な制御信号だけでワ
ード線１本すべてのセルの書込み終了の成否を判断で
き、チェックも100ns 以下でできる。
回路構成で、しかも高速に行うことができる半導体不揮
発性記憶装置を実現する。 【構成】メモリセルアレイを４つのビット線対を１組と
した複数のブロックに構成し、各ブロックに対応してブ
ロックビット線ＢＬ０とＢＬ０Ｂ，ＢＬ１とＢＬ１Ｂ、
第２センスアンプＳＳＡ0 ，ＳＳＡ1 を設け、ビット線
レベルの検出系であるノアゲートＮＯＲ01，ＮＯＲ02、
ＮＯＲ11，ＮＯＲ12、ｎチャネルＭＯＳトランジスタＮ
Ｔ01，ＮＴ02、ＮＴ11，ＮＴ12もブロック毎に対応して
設け、ブロック単位で書き込み／ベリファイ読み出し動
作後のビット線レベルを検出し、共通の判定回路ＪＤＧ
で書き込みの成否判定を行うように構成する。これによ
り、簡単な制御信号発生回路と簡単な制御信号だけでワ
ード線１本すべてのセルの書込み終了の成否を判断で
き、チェックも100ns 以下でできる。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に書き換え可能
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。
な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭな
どの半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】近年、開発が盛んに行われているフラッ
シュメモリは、書き込みのときはチャネルホットエレク
トロン（ＣＨＥ）をフローティングゲートに注入し、消
去のときはファウラノイド（ＦＮ）・トンネリングによ
り、フローティングゲートからソースへ電子を引き抜く
という、ＣＨＥ／ＦＮトンネル注入方式が主流をなして
いる。このＣＨＥ／ＦＮトンネル注入方式における書き
込み動作は、１から数バイト単位で行われる。しかし、
ＣＨＥ／ＦＮトンネル注入方式は、低電圧化が困難で、
書き込みに要するチャネル電流が大きいため昇圧回路が
大きくなるなどの問題がある。
シュメモリは、書き込みのときはチャネルホットエレク
トロン（ＣＨＥ）をフローティングゲートに注入し、消
去のときはファウラノイド（ＦＮ）・トンネリングによ
り、フローティングゲートからソースへ電子を引き抜く
という、ＣＨＥ／ＦＮトンネル注入方式が主流をなして
いる。このＣＨＥ／ＦＮトンネル注入方式における書き
込み動作は、１から数バイト単位で行われる。しかし、
ＣＨＥ／ＦＮトンネル注入方式は、低電圧化が困難で、
書き込みに要するチャネル電流が大きいため昇圧回路が
大きくなるなどの問題がある。
【０００３】このため、ＣＨＥ／ＦＮトンネル注入方式
ではなく、書き込みおよび消去共にＦＮトンネル方式に
よるフラッシュメモリが提案されている。このＦＮ／Ｆ
Ｎトンネル注入方式のフラッシュメモリの書き込みは、
バイト当たりの書き込み時間をＣＨＥ書き込みのフラッ
シュメモリと同レベルとする等のために、全ビット線並
列的、すなわちワード線１本単位で行われる。そして、
ＦＮトンネリングでデータの書き込みを行うフラッシュ
ＥＥＰＲＯＭとしては、いわゆるＮＡＮＤ型とＤＩＮＯ
Ｒ型がある。
ではなく、書き込みおよび消去共にＦＮトンネル方式に
よるフラッシュメモリが提案されている。このＦＮ／Ｆ
Ｎトンネル注入方式のフラッシュメモリの書き込みは、
バイト当たりの書き込み時間をＣＨＥ書き込みのフラッ
シュメモリと同レベルとする等のために、全ビット線並
列的、すなわちワード線１本単位で行われる。そして、
ＦＮトンネリングでデータの書き込みを行うフラッシュ
ＥＥＰＲＯＭとしては、いわゆるＮＡＮＤ型とＤＩＮＯ
Ｒ型がある。
【０００４】この書込み方式では、データ書き込み後の
しきい値電圧ＶTHのばらつきをを抑えるため短い時間デ
ータを書き込んではベリファイ読み出しを行い、書き込
み時に、書き込みが十分に行われ、しきい値電圧ＶTHが
書き込みデータに応じたレベルにシフトしているか否か
のチェックが行われる。チェックの結果、書き込みが不
十分なメモリセルがある場合は、再書き込み→ベリファ
イチェックの繰り返しとなる。
しきい値電圧ＶTHのばらつきをを抑えるため短い時間デ
ータを書き込んではベリファイ読み出しを行い、書き込
み時に、書き込みが十分に行われ、しきい値電圧ＶTHが
書き込みデータに応じたレベルにシフトしているか否か
のチェックが行われる。チェックの結果、書き込みが不
十分なメモリセルがある場合は、再書き込み→ベリファ
イチェックの繰り返しとなる。
【０００５】ここで、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍの書き込み時におけるビット毎ベリファイについて説
明する。ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、書き
込みデータが「１」の場合、センスアンプ（兼ラッチ回
路）の書き込みビット線側にハイレベルがラッチされ、
書き込みデータが「０」の場合、ローレベルがラッチさ
れる。そして、書き込み後のベリファイ読み出しで、書
き込みデータが「１」の場合は自動的にハイレベルが、
書き込みデータが「０」の場合は、書き込み十分ならば
ハイレベルが、書き込み不十分の場合はローレベルがセ
ンスされラッチされる。このベリファイ読み出しでセン
スされたデータが、次の書き込みデータとなる。このよ
うにして、書き込み／ベリファイ読み出しを繰り返し、
最終的に書き込むワード線１本に接続されている全メモ
リセルが書き込み十分な状態となれば、センスアンプの
書き込みビット線側はすべてハイレベルとなり、書き込
み動作を終了する。
Ｍの書き込み時におけるビット毎ベリファイについて説
明する。ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、書き
込みデータが「１」の場合、センスアンプ（兼ラッチ回
路）の書き込みビット線側にハイレベルがラッチされ、
書き込みデータが「０」の場合、ローレベルがラッチさ
れる。そして、書き込み後のベリファイ読み出しで、書
き込みデータが「１」の場合は自動的にハイレベルが、
書き込みデータが「０」の場合は、書き込み十分ならば
ハイレベルが、書き込み不十分の場合はローレベルがセ
ンスされラッチされる。このベリファイ読み出しでセン
スされたデータが、次の書き込みデータとなる。このよ
うにして、書き込み／ベリファイ読み出しを繰り返し、
最終的に書き込むワード線１本に接続されている全メモ
リセルが書き込み十分な状態となれば、センスアンプの
書き込みビット線側はすべてハイレベルとなり、書き込
み動作を終了する。
【０００６】従来、この種のＮＡＮＤ型フラッシュメモ
リとして、外部のＣＰＵを介して書き込みチェックを行
うのではなく、書き込みチェック回路を内蔵して、メモ
リ内部でチェックを行うものが提案されている（たとえ
ば文献；1992 Symposium onVLSI Circuits Digest of T
echnical Papers,pp20-21 参照）。
リとして、外部のＣＰＵを介して書き込みチェックを行
うのではなく、書き込みチェック回路を内蔵して、メモ
リ内部でチェックを行うものが提案されている（たとえ
ば文献；1992 Symposium onVLSI Circuits Digest of T
echnical Papers,pp20-21 参照）。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た文献に開示されているＮＡＮＤ型フラッシュメモリ
は、ベリファイ読み出し後のワード線１本の書き込みが
終了したか否かのチェックを内蔵カウンタと判定回路を
駆使して行なっていることから、このチェックのために
複雑な回路が必要となる。また、ある期間でワード線電
圧を立ち上げおよび立ち下げを行いデータの読み出しを
行った後に、所定の期間で活性化信号を立ち上げてデー
タ変換を行うことから、センス動作が遅れ、ベリファイ
動作に時間がかかり、数μｓの時間をチェックの判定に
要し、高速化に不向きであるという問題がある。
た文献に開示されているＮＡＮＤ型フラッシュメモリ
は、ベリファイ読み出し後のワード線１本の書き込みが
終了したか否かのチェックを内蔵カウンタと判定回路を
駆使して行なっていることから、このチェックのために
複雑な回路が必要となる。また、ある期間でワード線電
圧を立ち上げおよび立ち下げを行いデータの読み出しを
行った後に、所定の期間で活性化信号を立ち上げてデー
タ変換を行うことから、センス動作が遅れ、ベリファイ
動作に時間がかかり、数μｓの時間をチェックの判定に
要し、高速化に不向きであるという問題がある。
【０００８】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ワード線１本単位の書き込みチ
ェックを少ない回路構成で、しかも高速に行うことがで
きる半導体不揮発性記憶装置を提供することにある。
のであり、その目的は、ワード線１本単位の書き込みチ
ェックを少ない回路構成で、しかも高速に行うことがで
きる半導体不揮発性記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、メモリセルが接続された複数のビット
線対を有し、メモリセルへのデータの書き込みをビット
毎にベリファイ読み出しを行いながらワード線単位で行
う半導体不揮発性記憶装置であって、ベリファイ読み出
し後のビット線対の少なくとも一方のビット線レベルを
検出する検出回路と、上記検出回路の検出結果に基づき
書き込みの成否を判定する判定回路とを有する。
め、本発明では、メモリセルが接続された複数のビット
線対を有し、メモリセルへのデータの書き込みをビット
毎にベリファイ読み出しを行いながらワード線単位で行
う半導体不揮発性記憶装置であって、ベリファイ読み出
し後のビット線対の少なくとも一方のビット線レベルを
検出する検出回路と、上記検出回路の検出結果に基づき
書き込みの成否を判定する判定回路とを有する。
【００１０】また、本発明では、上記検出回路は、複数
のビット線対からなるビット線対群毎にビット線レベル
の検出を行う。
のビット線対からなるビット線対群毎にビット線レベル
の検出を行う。
【００１１】また、本発明の半導体不揮発性記憶装置で
は、冗長回路を備え、冗長時に不良部が存在するビット
線対を上記検出回路から切り離す切離回路を有する。請
求項１または請求項２記載の半導体不揮発性記憶装置。
は、冗長回路を備え、冗長時に不良部が存在するビット
線対を上記検出回路から切り離す切離回路を有する。請
求項１または請求項２記載の半導体不揮発性記憶装置。
【００１２】また、本発明では、上記切離回路は、不良
部が存在するビット線対群単位で上記検出回路からの切
り離しを行う。
部が存在するビット線対群単位で上記検出回路からの切
り離しを行う。
【００１３】
【作用】本発明によれば、ワード線単位で書き込み／ビ
ット毎ベリファイ読み出しが順次行われる。各ビット毎
のベリファイ読み出し後には、検出回路でビット線のレ
ベルが検出され、この検出結果は判定回路に入力され
る。判定回路では、検出回路の検出結果に基づき書き込
みの成否が判定される。また、本発明では、検出回路に
よるビット線レベルの検出が、複数のビット線対からな
るビット線対群毎に行われる。
ット毎ベリファイ読み出しが順次行われる。各ビット毎
のベリファイ読み出し後には、検出回路でビット線のレ
ベルが検出され、この検出結果は判定回路に入力され
る。判定回路では、検出回路の検出結果に基づき書き込
みの成否が判定される。また、本発明では、検出回路に
よるビット線レベルの検出が、複数のビット線対からな
るビット線対群毎に行われる。
【００１４】また、本発明によれば、冗長切り換え時
に、切離回路により不良部が存在するビット線対が検出
回路から切り離される。また、本発明では、切離回路に
よる不良部の切り離しが、ビット線対群単位で行われ
る。
に、切離回路により不良部が存在するビット線対が検出
回路から切り離される。また、本発明では、切離回路に
よる不良部の切り離しが、ビット線対群単位で行われ
る。
【００１５】
【実施例１】図１は、本発明に係る半導体不揮発性記憶
装置の第１の実施例を示す回路図である。図１におい
て、BL00N とBL00B 、BL01N とBL01B 、BL02N とBL02B
、BL03N とBL03B 、並びにBL10N とBL10B 、BL11N とB
L11B 、BL12N とBL12B 、BL13N とBL13B は、それぞれ
対をなし、図示しないメモリセルが接続されたビット
線、ＢＬ０とＢＬ０Ｂ，ＢＬ１とＢＬ１Ｂはそれぞれ対
をなすブロック用ビット線、ＴＢＥ00〜ＴＢＥ03，ＴＢ
Ｅ10〜ＴＢＥ13はビット線イコライズ用ｎチャネルＭＯ
Ｓトランジスタ、Ｔ001 とＴ002 ，Ｔ011 とＴ012 ，Ｔ
021 とＴ022 ，Ｔ031 とＴ 032 、Ｔ101 とＴ102 ，Ｔ
111 とＴ112 ，Ｔ121 とＴ122 ，Ｔ131 とＴ132 はセン
スアンプイコライズ用ｎチャネルＭＯＳトランジスタ、
ＳＡ00〜ＳＡ03、並びにＳＡ10〜ＳＡ13は第１センスア
ンプ、ＳＳＡ0 ，ＳＳＡ1 は第２センスアンプ、Ｔ00L
〜Ｔ03L ，Ｔ00R 〜Ｔ03R ，Ｔ10L 〜Ｔ13L ，Ｔ10R 〜
Ｔ13R はセンスアンプ出力検出用ｎチャネルＭＯＳトラ
ンジスタ、Ｔ00N 〜Ｔ03N ，Ｔ00B 〜Ｔ 03B ，Ｔ10N 〜
Ｔ13N ，Ｔ10B 〜Ｔ13B ，Ｔ101 〜Ｔ104 ，Ｔ111 〜Ｔ
114 ，Ｔ 121 〜Ｔ124 ，Ｔ131 〜Ｔ134 ，Ｔ201 ，Ｔ
202 、Ｔ203 ，Ｔ204 はｎチャネルＭＯＳトランジスタ
からなるトランスファーゲート、ＰＴ01，ＰＴ02，ＰＴ
11，ＰＴ12はプリチャージ用ｐチャネルＭＯＳトランジ
スタ、ＩＮＶ1 ，ＩＮＶ2 はビット線レベル検出用イン
バータ、ＮＴ01，ＮＴ02，ＮＴ11，ＮＴ12はビット線レ
ベル検出用ｎチャネルＭＯＳトランジスタ、ＮＯＲ01，
ＮＯＲ02，ＮＯＲ11，ＮＯＲ12はビット線レベル検出用
ノアゲート、ＪＤＧは判定回路をそれぞれ示している。
装置の第１の実施例を示す回路図である。図１におい
て、BL00N とBL00B 、BL01N とBL01B 、BL02N とBL02B
、BL03N とBL03B 、並びにBL10N とBL10B 、BL11N とB
L11B 、BL12N とBL12B 、BL13N とBL13B は、それぞれ
対をなし、図示しないメモリセルが接続されたビット
線、ＢＬ０とＢＬ０Ｂ，ＢＬ１とＢＬ１Ｂはそれぞれ対
をなすブロック用ビット線、ＴＢＥ00〜ＴＢＥ03，ＴＢ
Ｅ10〜ＴＢＥ13はビット線イコライズ用ｎチャネルＭＯ
Ｓトランジスタ、Ｔ001 とＴ002 ，Ｔ011 とＴ012 ，Ｔ
021 とＴ022 ，Ｔ031 とＴ 032 、Ｔ101 とＴ102 ，Ｔ
111 とＴ112 ，Ｔ121 とＴ122 ，Ｔ131 とＴ132 はセン
スアンプイコライズ用ｎチャネルＭＯＳトランジスタ、
ＳＡ00〜ＳＡ03、並びにＳＡ10〜ＳＡ13は第１センスア
ンプ、ＳＳＡ0 ，ＳＳＡ1 は第２センスアンプ、Ｔ00L
〜Ｔ03L ，Ｔ00R 〜Ｔ03R ，Ｔ10L 〜Ｔ13L ，Ｔ10R 〜
Ｔ13R はセンスアンプ出力検出用ｎチャネルＭＯＳトラ
ンジスタ、Ｔ00N 〜Ｔ03N ，Ｔ00B 〜Ｔ 03B ，Ｔ10N 〜
Ｔ13N ，Ｔ10B 〜Ｔ13B ，Ｔ101 〜Ｔ104 ，Ｔ111 〜Ｔ
114 ，Ｔ 121 〜Ｔ124 ，Ｔ131 〜Ｔ134 ，Ｔ201 ，Ｔ
202 、Ｔ203 ，Ｔ204 はｎチャネルＭＯＳトランジスタ
からなるトランスファーゲート、ＰＴ01，ＰＴ02，ＰＴ
11，ＰＴ12はプリチャージ用ｐチャネルＭＯＳトランジ
スタ、ＩＮＶ1 ，ＩＮＶ2 はビット線レベル検出用イン
バータ、ＮＴ01，ＮＴ02，ＮＴ11，ＮＴ12はビット線レ
ベル検出用ｎチャネルＭＯＳトランジスタ、ＮＯＲ01，
ＮＯＲ02，ＮＯＲ11，ＮＯＲ12はビット線レベル検出用
ノアゲート、ＪＤＧは判定回路をそれぞれ示している。
【００１６】本装置では、４つのビット線対を１組とし
た複数のブロックに構成し、各ブロックに対応してブロ
ックビット線ＢＬ０とＢＬ０Ｂ，ＢＬ１とＢＬ１Ｂ、第
２センスアンプＳＳＡ0 ，ＳＳＡ1 が設けられている。
そして、ビット線レベルの検出系であるノアゲート、ｎ
チャネルＭＯＳトランジスタもブロック毎に対応して設
けられ、ブロック単位で書き込み／ベリファイ読み出し
動作後のビット線レベルを検出し、共通の判定回路ＪＤ
Ｇで書き込みの成否判定を行うように構成されている。
た複数のブロックに構成し、各ブロックに対応してブロ
ックビット線ＢＬ０とＢＬ０Ｂ，ＢＬ１とＢＬ１Ｂ、第
２センスアンプＳＳＡ0 ，ＳＳＡ1 が設けられている。
そして、ビット線レベルの検出系であるノアゲート、ｎ
チャネルＭＯＳトランジスタもブロック毎に対応して設
けられ、ブロック単位で書き込み／ベリファイ読み出し
動作後のビット線レベルを検出し、共通の判定回路ＪＤ
Ｇで書き込みの成否判定を行うように構成されている。
【００１７】第１センスアンプＳＡ00〜ＳＡ03，ＳＡ10
〜ＳＡ13は、いわゆるＣＭＯＳインバータの入出力同士
を交差結合してなるフリップフロップ（ラッチ）型のも
のから構成されている。各センスアンプＳＡ00〜Ｓ
Ａ03，ＳＡ10〜ＳＡ13のｐチャネルＭＯＳトランジスタ
のソース同士の接続中点は共通の電圧供給ラインＶＳＡ
Ｈにそれぞれ接続され、ｎチャネルＭＯＳトランジスタ
のソース同士の接続中点は共通の電圧供給ラインＶＳＡ
Ｌにそれぞれ接続されている。各センスアンプＳＡ00〜
ＳＡ03，ＳＡ10〜ＳＡ13の出力である２つの記憶ノード
は、ビット線対BL00N とBL00B 、BL01N とBL01B 、BL02
N とBL02B 、BL03N とBL03B 、並びにBL10N とBL10B 、
BL11N とBL11B 、BL12N とBL12B 、BL13N とBL13B にそ
れぞれ接続されている。
〜ＳＡ13は、いわゆるＣＭＯＳインバータの入出力同士
を交差結合してなるフリップフロップ（ラッチ）型のも
のから構成されている。各センスアンプＳＡ00〜Ｓ
Ａ03，ＳＡ10〜ＳＡ13のｐチャネルＭＯＳトランジスタ
のソース同士の接続中点は共通の電圧供給ラインＶＳＡ
Ｈにそれぞれ接続され、ｎチャネルＭＯＳトランジスタ
のソース同士の接続中点は共通の電圧供給ラインＶＳＡ
Ｌにそれぞれ接続されている。各センスアンプＳＡ00〜
ＳＡ03，ＳＡ10〜ＳＡ13の出力である２つの記憶ノード
は、ビット線対BL00N とBL00B 、BL01N とBL01B 、BL02
N とBL02B 、BL03N とBL03B 、並びにBL10N とBL10B 、
BL11N とBL11B 、BL12N とBL12B 、BL13N とBL13B にそ
れぞれ接続されている。
【００１８】各ビット線対BL00N とBL00B との間、BL01
N とBL01B との間、BL02N とBL02Bとの間、BL03N とBL0
3B との間、並びにBL10N とBL10B との間、BL11N とBL1
1Bとの間、BL12N とBL12B との間、BL13N とBL13B との
間には、それぞれビット線イコライズ用トランジスタＴ
ＢＥ00〜ＴＢＥ03、ＴＢＥ10〜ＴＢＥ13が接続されてい
るとともに、直列に接続されたセンスアンプイコライズ
用トランジスタＴ00 1 およびＴ002 ，Ｔ011 およびＴ
012 ，Ｔ021 およびＴ022 ，Ｔ031 およびＴ03 2 、Ｔ
101 およびＴ102 ，Ｔ111 およびＴ112 ，Ｔ121 および
Ｔ121 ，Ｔ131 およびＴ132 が接続されている。
N とBL01B との間、BL02N とBL02Bとの間、BL03N とBL0
3B との間、並びにBL10N とBL10B との間、BL11N とBL1
1Bとの間、BL12N とBL12B との間、BL13N とBL13B との
間には、それぞれビット線イコライズ用トランジスタＴ
ＢＥ00〜ＴＢＥ03、ＴＢＥ10〜ＴＢＥ13が接続されてい
るとともに、直列に接続されたセンスアンプイコライズ
用トランジスタＴ00 1 およびＴ002 ，Ｔ011 およびＴ
012 ，Ｔ021 およびＴ022 ，Ｔ031 およびＴ03 2 、Ｔ
101 およびＴ102 ，Ｔ111 およびＴ112 ，Ｔ121 および
Ｔ121 ，Ｔ131 およびＴ132 が接続されている。
【００１９】そして、ビット線イコライズ用トランジス
タＴＢＥ00〜ＴＢＥ03、ＴＢＥ10〜ＴＢＥ13の各ゲート
は共通のビット線イコライズ信号供給ラインＢＬＥＱに
接続され、センスアンプイコライズ用トランジスタＴ
001 およびＴ002 ，Ｔ011 およびＴ012 ，Ｔ021 および
Ｔ022 ，Ｔ031 およびＴ032 、Ｔ101 およびＴ102 ，Ｔ
111 およびＴ112 ，Ｔ121 およびＴ121 ，Ｔ131 および
Ｔ132 の各ゲートは共通のセンスアンプイコライズ信号
供給ラインＥＱＳＡに接続されている。また、センスア
ンプイコライズ用トランジスタＴ001 およびＴ002 ，Ｔ
011 およびＴ012 ，Ｔ021 およびＴ022 ，Ｔ031 および
Ｔ032 、Ｔ101 およびＴ102 ，Ｔ111 およびＴ112 ，Ｔ
121 およびＴ121 ，Ｔ131 およびＴ132 の各接続中点は
電源電圧ＶCCの半分の１／２ＶCCの供給ラインＨＶCCに
接続されている。
タＴＢＥ00〜ＴＢＥ03、ＴＢＥ10〜ＴＢＥ13の各ゲート
は共通のビット線イコライズ信号供給ラインＢＬＥＱに
接続され、センスアンプイコライズ用トランジスタＴ
001 およびＴ002 ，Ｔ011 およびＴ012 ，Ｔ021 および
Ｔ022 ，Ｔ031 およびＴ032 、Ｔ101 およびＴ102 ，Ｔ
111 およびＴ112 ，Ｔ121 およびＴ121 ，Ｔ131 および
Ｔ132 の各ゲートは共通のセンスアンプイコライズ信号
供給ラインＥＱＳＡに接続されている。また、センスア
ンプイコライズ用トランジスタＴ001 およびＴ002 ，Ｔ
011 およびＴ012 ，Ｔ021 およびＴ022 ，Ｔ031 および
Ｔ032 、Ｔ101 およびＴ102 ，Ｔ111 およびＴ112 ，Ｔ
121 およびＴ121 ，Ｔ131 およびＴ132 の各接続中点は
電源電圧ＶCCの半分の１／２ＶCCの供給ラインＨＶCCに
接続されている。
【００２０】さらに、ビット線対BL00N とBL00B 、BL01
N とBL01B 、BL02N とBL02B 、BL03N とBL03B 、並びに
BL10N とBL10B 、BL11N とBL11B 、BL12N とBL12B 、BL
13NとBL13B のビット線イコライズ用トランジスタＴＢ
Ｅ00〜ＴＢＥ03、ＴＢＥ10〜ＴＢＥ13との接続中点と、
センスアンプＳＡ00〜ＳＡ03，ＳＡ10〜ＳＡ13の各記憶
ノードとの接続中点との間にはトランスファーゲートＴ
00N およびＴ00B 、Ｔ 01N およびＴ01B 、Ｔ02N とＴ
02B 、Ｔ03N とＴ03B 、並びにＴ10N およびＴ10 B 、Ｔ
11N およびＴ11B 、Ｔ12N とＴ12B 、Ｔ13N とＴ13B が
それぞれ接続されている。
N とBL01B 、BL02N とBL02B 、BL03N とBL03B 、並びに
BL10N とBL10B 、BL11N とBL11B 、BL12N とBL12B 、BL
13NとBL13B のビット線イコライズ用トランジスタＴＢ
Ｅ00〜ＴＢＥ03、ＴＢＥ10〜ＴＢＥ13との接続中点と、
センスアンプＳＡ00〜ＳＡ03，ＳＡ10〜ＳＡ13の各記憶
ノードとの接続中点との間にはトランスファーゲートＴ
00N およびＴ00B 、Ｔ 01N およびＴ01B 、Ｔ02N とＴ
02B 、Ｔ03N とＴ03B 、並びにＴ10N およびＴ10 B 、Ｔ
11N およびＴ11B 、Ｔ12N とＴ12B 、Ｔ13N とＴ13B が
それぞれ接続されている。
【００２１】また、ビット線対BL00N とBL00B 、BL01N
とBL01B 、BL02N とBL02B 、BL03NとBL03B 、並びにBL1
0N とBL10B 、BL11N とBL11B 、BL12N とBL12B 、BL13N
とBL13B の一端は、センスアンプ出力検出用トランジ
スタＴ00L とＴ00R 、Ｔ01LとＴ01R 、Ｔ02L と
Ｔ02R 、Ｔ03L とＴ03R 、並びにＴ10L とＴ10R 、Ｔ
11L とＴ11R 、Ｔ12L とＴ12R 、Ｔ13L とＴ13R のゲー
トにそれぞれ接続されている。そして、ビット線対BL00
N とBL00B 、BL01N とBL01B 、BL02N とBL02B 、BL03N
とBL03B 、並びにBL10N とBL10B 、BL11N とBL11B 、BL
12N とBL12B 、BL13NとBL13B の他端側には図示しない
メモリセルが接続されている。
とBL01B 、BL02N とBL02B 、BL03NとBL03B 、並びにBL1
0N とBL10B 、BL11N とBL11B 、BL12N とBL12B 、BL13N
とBL13B の一端は、センスアンプ出力検出用トランジ
スタＴ00L とＴ00R 、Ｔ01LとＴ01R 、Ｔ02L と
Ｔ02R 、Ｔ03L とＴ03R 、並びにＴ10L とＴ10R 、Ｔ
11L とＴ11R 、Ｔ12L とＴ12R 、Ｔ13L とＴ13R のゲー
トにそれぞれ接続されている。そして、ビット線対BL00
N とBL00B 、BL01N とBL01B 、BL02N とBL02B 、BL03N
とBL03B 、並びにBL10N とBL10B 、BL11N とBL11B 、BL
12N とBL12B 、BL13NとBL13B の他端側には図示しない
メモリセルが接続されている。
【００２２】センスアンプ出力検出用トランジスタＴ
00L は接地とトランスファーゲートＴ 101 の一方の入出
力端との間に接続されている。以下、トランジスタＴ
00R は接地とトランスファーゲートＴ102 の一方の入出
力端との間に接続され、トランジスタＴ01L は接地とト
ランスファーゲートＴ111 の一方の入出力端との間に接
続され、トランジスタＴ01R は接地とトランスファーゲ
ートＴ112 の一方の入出力端との間に接続され、トラン
ジスタＴ02L は接地とトランスファーゲートＴ121の一
方の入出力端との間に接続され、トランジスタＴ02R は
接地とトランスファーゲートＴ122 の一方の入出力端と
の間に接続され、トランジスタＴ03L は接地とトランス
ファーゲートＴ131 の一方の入出力端との間に接続さ
れ、トランジスタＴ03R は接地とトランスファーゲート
Ｔ132 の一方の入出力端との間に接続されている。
00L は接地とトランスファーゲートＴ 101 の一方の入出
力端との間に接続されている。以下、トランジスタＴ
00R は接地とトランスファーゲートＴ102 の一方の入出
力端との間に接続され、トランジスタＴ01L は接地とト
ランスファーゲートＴ111 の一方の入出力端との間に接
続され、トランジスタＴ01R は接地とトランスファーゲ
ートＴ112 の一方の入出力端との間に接続され、トラン
ジスタＴ02L は接地とトランスファーゲートＴ121の一
方の入出力端との間に接続され、トランジスタＴ02R は
接地とトランスファーゲートＴ122 の一方の入出力端と
の間に接続され、トランジスタＴ03L は接地とトランス
ファーゲートＴ131 の一方の入出力端との間に接続さ
れ、トランジスタＴ03R は接地とトランスファーゲート
Ｔ132 の一方の入出力端との間に接続されている。
【００２３】同様に、トランジスタＴ10L は接地とトラ
ンスファーゲートＴ103 の一方の入出力端との間に接続
され、トランジスタＴ10R は接地とトランスファーゲー
トＴ 104 の一方の入出力端との間に接続され、トランジ
スタＴ11L は接地とトランスファーゲートＴ113 の一方
の入出力端との間に接続され、トランジスタＴ11R は接
地とトランスファーゲートＴ114 の一方の入出力端との
間に接続され、トランジスタＴ12L は接地とトランスフ
ァーゲートＴ123 の一方の入出力端との間に接続され、
トランジスタＴ12R は接地とトランスファーゲートＴ
124 の一方の入出力端との間に接続され、トランジスタ
Ｔ13L は接地とトランスファーゲートＴ13 3 の一方の入
出力端との間に接続され、トランジスタＴ13R は接地と
トランスファーゲートＴ134 の一方の入出力端との間に
接続されている。
ンスファーゲートＴ103 の一方の入出力端との間に接続
され、トランジスタＴ10R は接地とトランスファーゲー
トＴ 104 の一方の入出力端との間に接続され、トランジ
スタＴ11L は接地とトランスファーゲートＴ113 の一方
の入出力端との間に接続され、トランジスタＴ11R は接
地とトランスファーゲートＴ114 の一方の入出力端との
間に接続され、トランジスタＴ12L は接地とトランスフ
ァーゲートＴ123 の一方の入出力端との間に接続され、
トランジスタＴ12R は接地とトランスファーゲートＴ
124 の一方の入出力端との間に接続され、トランジスタ
Ｔ13L は接地とトランスファーゲートＴ13 3 の一方の入
出力端との間に接続され、トランジスタＴ13R は接地と
トランスファーゲートＴ134 の一方の入出力端との間に
接続されている。
【００２４】トランスファーゲートＴ101 〜Ｔ104 のゲ
ートは共通のＹデコード信号供給ラインＹ10に接続さ
れ、トランスファーゲートＴ111 〜Ｔ114 のゲートは共
通のＹデコード信号供給ラインＹ11に接続され、トラン
スファーゲートＴ121 〜Ｔ124のゲートは共通のＹデコ
ード信号供給ラインＹ12に接続され、トランスファーゲ
ートＴ131 〜Ｔ134 のゲートは共通のＹデコード信号供
給ラインＹ13に接続されている。
ートは共通のＹデコード信号供給ラインＹ10に接続さ
れ、トランスファーゲートＴ111 〜Ｔ114 のゲートは共
通のＹデコード信号供給ラインＹ11に接続され、トラン
スファーゲートＴ121 〜Ｔ124のゲートは共通のＹデコ
ード信号供給ラインＹ12に接続され、トランスファーゲ
ートＴ131 〜Ｔ134 のゲートは共通のＹデコード信号供
給ラインＹ13に接続されている。
【００２５】トランスファーゲートＴ101 、Ｔ111 、Ｔ
121 およびＴ131 の他方の入出力端は共通ラインを介し
てブロックビット線ＢＬ０の一端に接続され、トランス
ファーゲートＴ102 、Ｔ112 、Ｔ122 およびＴ132 の他
方の入出力端は共通ラインを介してブロックビット線Ｂ
Ｌ０Ｂの一端に接続されている。トランスファーゲート
Ｔ103 、Ｔ113 、Ｔ123 およびＴ133 の他方の入出力端
は共通ラインを介してブロックビット線ＢＬ１の一端に
接続され、トランスファーゲートＴ104 、Ｔ114 、Ｔ
124 およびＴ134 の他方の入出力端は共通ラインを介し
てブロックビット線ＢＬ１Ｂの一端に接続されている。
ブロックビット線ＢＬ０およびＢＬ０Ｂの他端側は第２
センスアンプＳＳＡ0に接続され、ブロックビット線Ｂ
Ｌ１およびＢＬ１Ｂの他端側は第２センスアンプＳＳＡ
1 に接続されている。
121 およびＴ131 の他方の入出力端は共通ラインを介し
てブロックビット線ＢＬ０の一端に接続され、トランス
ファーゲートＴ102 、Ｔ112 、Ｔ122 およびＴ132 の他
方の入出力端は共通ラインを介してブロックビット線Ｂ
Ｌ０Ｂの一端に接続されている。トランスファーゲート
Ｔ103 、Ｔ113 、Ｔ123 およびＴ133 の他方の入出力端
は共通ラインを介してブロックビット線ＢＬ１の一端に
接続され、トランスファーゲートＴ104 、Ｔ114 、Ｔ
124 およびＴ134 の他方の入出力端は共通ラインを介し
てブロックビット線ＢＬ１Ｂの一端に接続されている。
ブロックビット線ＢＬ０およびＢＬ０Ｂの他端側は第２
センスアンプＳＳＡ0に接続され、ブロックビット線Ｂ
Ｌ１およびＢＬ１Ｂの他端側は第２センスアンプＳＳＡ
1 に接続されている。
【００２６】ブロックビット線ＢＬ０にはトランジスタ
ＰＴ01のドレインおよびノアゲートＮＯＲ01の一方の入
力が接続され、ブロックビット線ＢＬ０Ｂにはトランジ
スタＰＴ02のドレインおよびノアゲートＮＯＲ02の一方
の入力が接続されている。ブロックビット線ＢＬ１には
トランジスタＰＴ11のドレインおよびノアゲートＮＯＲ
11の一方の入力が接続され、ブロックビット線ＢＬ１Ｂ
にはトランジスタＰＴ12のドレインおよびノアゲートＮ
ＯＲ12の一方の入力が接続されている。ノアゲートＮＯ
Ｒ01，ＮＯＲ02，ＮＯＲ11およびＮＯＲ12の他方の入力
は、共通のベリファイチェック信号供給ラインVERF CH
K に接続されている。
ＰＴ01のドレインおよびノアゲートＮＯＲ01の一方の入
力が接続され、ブロックビット線ＢＬ０Ｂにはトランジ
スタＰＴ02のドレインおよびノアゲートＮＯＲ02の一方
の入力が接続されている。ブロックビット線ＢＬ１には
トランジスタＰＴ11のドレインおよびノアゲートＮＯＲ
11の一方の入力が接続され、ブロックビット線ＢＬ１Ｂ
にはトランジスタＰＴ12のドレインおよびノアゲートＮ
ＯＲ12の一方の入力が接続されている。ノアゲートＮＯ
Ｒ01，ＮＯＲ02，ＮＯＲ11およびＮＯＲ12の他方の入力
は、共通のベリファイチェック信号供給ラインVERF CH
K に接続されている。
【００２７】インバータＩＮＶ1 およびＩＮＶ2 の入力
は接地ラインに接続され、各出力は判定チェックライン
WLCHK1およびWLCHK2として判定回路ＪＤＧにそれぞれ接
続されている。判定チェックラインWLCHK1と接地との間
にはトランジスタＮＴ01およびＮＴ11が並列に接続さ
れ、判定チェックラインWLCHK2と接地との間にはトラン
ジスタＮＴ02およびＮＴ12が並列に接続されている。そ
して、ノアゲートＮＯＲ01の出力がトランジスタＮＴ01
のゲートに接続され、ノアゲートＮＯＲ02の出力がトラ
ンジスタＮＴ02のゲートに接続され、ノアゲートＮＯＲ
11の出力がトランジスタＮＴ11のゲートに接続され、ノ
アゲートＮＯＲ12の出力がトランジスタＮＴ12のゲート
に接続されている。
は接地ラインに接続され、各出力は判定チェックライン
WLCHK1およびWLCHK2として判定回路ＪＤＧにそれぞれ接
続されている。判定チェックラインWLCHK1と接地との間
にはトランジスタＮＴ01およびＮＴ11が並列に接続さ
れ、判定チェックラインWLCHK2と接地との間にはトラン
ジスタＮＴ02およびＮＴ12が並列に接続されている。そ
して、ノアゲートＮＯＲ01の出力がトランジスタＮＴ01
のゲートに接続され、ノアゲートＮＯＲ02の出力がトラ
ンジスタＮＴ02のゲートに接続され、ノアゲートＮＯＲ
11の出力がトランジスタＮＴ11のゲートに接続され、ノ
アゲートＮＯＲ12の出力がトランジスタＮＴ12のゲート
に接続されている。
【００２８】また、第２センスアンプＳＳＡ0 の２つの
出力ラインにはトランスファーゲートＴ201 およびＴ
202 の一方の入出力端が接続され、第２センスアンプＳ
ＳＡ1の２つの出力ラインにはトランスファーゲートＴ
211 およびＴ212 の一方の入出力端が接続されている。
トランスファーゲートＴ201 およびＴ202 のゲートは共
通のＹデコード信号供給ラインＹ20に接続され、トラン
スファーゲートＴ211 およびＴ212 のゲートは共通のＹ
デコード信号供給ラインＹ21に接続されている。そし
て、トランスファーゲートＴ201 およびＴ211 の他方の
入出力端は共通ラインを介してデータバスDATA BUS に
接続され、トランスファーゲートＴ202 およびＴ212 の
他方の入出力端は共通ラインを介してデータバスDATA
BUS に接続されている。
出力ラインにはトランスファーゲートＴ201 およびＴ
202 の一方の入出力端が接続され、第２センスアンプＳ
ＳＡ1の２つの出力ラインにはトランスファーゲートＴ
211 およびＴ212 の一方の入出力端が接続されている。
トランスファーゲートＴ201 およびＴ202 のゲートは共
通のＹデコード信号供給ラインＹ20に接続され、トラン
スファーゲートＴ211 およびＴ212 のゲートは共通のＹ
デコード信号供給ラインＹ21に接続されている。そし
て、トランスファーゲートＴ201 およびＴ211 の他方の
入出力端は共通ラインを介してデータバスDATA BUS に
接続され、トランスファーゲートＴ202 およびＴ212 の
他方の入出力端は共通ラインを介してデータバスDATA
BUS に接続されている。
【００２９】次に、上記構成による動作を、図２のタイ
ミングチャートを参照しながら説明する。なお、ここで
は既に書き込みはビット線BL00N 〜BL13N に接続された
メモリセルに対して行われたものとし、第１センスアン
プＳＡ00〜ＳＡ03，ＳＡ10〜ＳＡ 13の動作は、図２中に
示す時間ｔ1 までに終了し、第１センスアンプＳＡ00〜
ＳＡ03，ＳＡ10〜ＳＡ13のデータは確定している。
ミングチャートを参照しながら説明する。なお、ここで
は既に書き込みはビット線BL00N 〜BL13N に接続された
メモリセルに対して行われたものとし、第１センスアン
プＳＡ00〜ＳＡ03，ＳＡ10〜ＳＡ 13の動作は、図２中に
示す時間ｔ1 までに終了し、第１センスアンプＳＡ00〜
ＳＡ03，ＳＡ10〜ＳＡ13のデータは確定している。
【００３０】このとき時間ｔ1 までは、プリチャージ信
号供給ラインＰＣ０Ｂがローレベルに設定されて、各プ
リチャージ用トランジスタＰＴ01，ＰＴ02、ＰＴ11，Ｐ
Ｔ12がオン状態に保持され、これにより、ブロックビッ
ト線ＢＬ０，ＢＬ０ＢおよびＢＬ１，ＢＬ１Ｂが電源電
圧ＶCCレベルにプリチャージされている。同時に、ベリ
ファイチェック信号供給ラインVERF CHK はハイレベル
に保持されており、トランジスタＮＴ01，ＮＴ02および
ＮＴ11，ＮＴ12はオフ状態に保持されている。その結
果、判定チェックラインWLCHK1およびWLCHK2はハイレベ
ルに保持されている。
号供給ラインＰＣ０Ｂがローレベルに設定されて、各プ
リチャージ用トランジスタＰＴ01，ＰＴ02、ＰＴ11，Ｐ
Ｔ12がオン状態に保持され、これにより、ブロックビッ
ト線ＢＬ０，ＢＬ０ＢおよびＢＬ１，ＢＬ１Ｂが電源電
圧ＶCCレベルにプリチャージされている。同時に、ベリ
ファイチェック信号供給ラインVERF CHK はハイレベル
に保持されており、トランジスタＮＴ01，ＮＴ02および
ＮＴ11，ＮＴ12はオフ状態に保持されている。その結
果、判定チェックラインWLCHK1およびWLCHK2はハイレベ
ルに保持されている。
【００３１】次に、時間ｔ1 になると、プリチャージ信
号供給ラインＰＣ０Ｂがハイレベルに切り換えられる。
これにより、プリチャージ用トランジスタＰＴ01，ＰＴ
02、ＰＴ11，ＰＴ12はオフ状態に切り換わる。そして、
時間ｔ2 にタイミングで、Ｙデコード信号供給ラインＹ
10〜Ｙ13の全てがハイレベルに切り換えられる。以下、
ブロックビット線ＢＬ０ＢおよびＢＬ１Ｂに注目する。
号供給ラインＰＣ０Ｂがハイレベルに切り換えられる。
これにより、プリチャージ用トランジスタＰＴ01，ＰＴ
02、ＰＴ11，ＰＴ12はオフ状態に切り換わる。そして、
時間ｔ2 にタイミングで、Ｙデコード信号供給ラインＹ
10〜Ｙ13の全てがハイレベルに切り換えられる。以下、
ブロックビット線ＢＬ０ＢおよびＢＬ１Ｂに注目する。
【００３２】ここで、全メモリセルに対する書き込みが
十分の場合の動作について説明する。この場合には、ラ
ッチ型の第１センスアンプＳＡ00〜ＳＡ03，ＳＡ10〜Ｓ
Ａ13のビット線BL00N 〜BL03N と接続されている記憶ノ
ードはハイレベルのデータがラッチされている。したが
って、ビット線BL00B 〜BL03B と接続されている記憶ノ
ードはローレベルのデータがラッチされている。そのた
め、センスアンプ出力検出用トランジスタＴ00L 〜Ｔ
03L ，Ｔ10L 〜Ｔ 13L はオン状態に保持され、トランジ
スタＴ00R 〜Ｔ03R ，Ｔ10R 〜Ｔ13R はオフ状態に保持
される。その結果、ブロックビット線ＢＬ０およびＢＬ
１は接地レベルに引き込まれる。これに対して、ブロッ
クビット線ＢＬ０ＢおよびＢＬ１Ｂはトランスファーゲ
ートＴ102 ，Ｔ104 ，Ｔ112 ，Ｔ114 ，Ｔ122 ，
Ｔ124 ，Ｔ132 ，Ｔ134 がオン状態であっても、プリチ
ャージレベルである電源電圧ＶCCレベルのままに保持さ
れる。
十分の場合の動作について説明する。この場合には、ラ
ッチ型の第１センスアンプＳＡ00〜ＳＡ03，ＳＡ10〜Ｓ
Ａ13のビット線BL00N 〜BL03N と接続されている記憶ノ
ードはハイレベルのデータがラッチされている。したが
って、ビット線BL00B 〜BL03B と接続されている記憶ノ
ードはローレベルのデータがラッチされている。そのた
め、センスアンプ出力検出用トランジスタＴ00L 〜Ｔ
03L ，Ｔ10L 〜Ｔ 13L はオン状態に保持され、トランジ
スタＴ00R 〜Ｔ03R ，Ｔ10R 〜Ｔ13R はオフ状態に保持
される。その結果、ブロックビット線ＢＬ０およびＢＬ
１は接地レベルに引き込まれる。これに対して、ブロッ
クビット線ＢＬ０ＢおよびＢＬ１Ｂはトランスファーゲ
ートＴ102 ，Ｔ104 ，Ｔ112 ，Ｔ114 ，Ｔ122 ，
Ｔ124 ，Ｔ132 ，Ｔ134 がオン状態であっても、プリチ
ャージレベルである電源電圧ＶCCレベルのままに保持さ
れる。
【００３３】その後、時間ｔ3 のタイミングでベリファ
イチェック信号供給ラインVERF CHK がローレベルに切
り換えられる。これにより、ノアゲートＮＯＲ01および
ＮＯＲ11の出力はハイレベルとなり、トランジスタＮＴ
01、ＮＴ11のゲートに供給される。これに伴い、トラン
ジスタＮＴ01およびＮＴ11はオン状態となることから、
インバータＩＮＶ1 の出力である判定チェックラインWL
CHK1は接地レベルに引き込まれる。これに対して、ノア
ゲートＮＯＲ02およびＮＯＲ12の出力は、ベリファイチ
ェック信号供給ラインVERF CHK がローレベルに切り換
えられたとしても、ブロックビット線ＢＬ０ＢおよびＢ
Ｌ１ＢはＶCCレベルに保持されたままであることから、
ローレベルのままに保持される。したがって、インバー
タＩＮＶ2 の出力である判定チェックラインWLCHK2はＶ
CCレベルのままに保持される。
イチェック信号供給ラインVERF CHK がローレベルに切
り換えられる。これにより、ノアゲートＮＯＲ01および
ＮＯＲ11の出力はハイレベルとなり、トランジスタＮＴ
01、ＮＴ11のゲートに供給される。これに伴い、トラン
ジスタＮＴ01およびＮＴ11はオン状態となることから、
インバータＩＮＶ1 の出力である判定チェックラインWL
CHK1は接地レベルに引き込まれる。これに対して、ノア
ゲートＮＯＲ02およびＮＯＲ12の出力は、ベリファイチ
ェック信号供給ラインVERF CHK がローレベルに切り換
えられたとしても、ブロックビット線ＢＬ０ＢおよびＢ
Ｌ１ＢはＶCCレベルに保持されたままであることから、
ローレベルのままに保持される。したがって、インバー
タＩＮＶ2 の出力である判定チェックラインWLCHK2はＶ
CCレベルのままに保持される。
【００３４】そして、判定回路ＪＤＧにおいて、判定チ
ェックラインWLCHK1およびWLCHK2のレベルがチェックさ
れる。このとき、判定チェックラインWLCHK2がハイレベ
ルであることから、ワード線１本に接続された書き込み
対象の全メモリセルの書き込みが終了したものと判断さ
れる。これにより、書き込み動作は終了する。
ェックラインWLCHK1およびWLCHK2のレベルがチェックさ
れる。このとき、判定チェックラインWLCHK2がハイレベ
ルであることから、ワード線１本に接続された書き込み
対象の全メモリセルの書き込みが終了したものと判断さ
れる。これにより、書き込み動作は終了する。
【００３５】次に、書き込み不十分なメモリセルがある
場合の動作について説明する。ここでは、たとえば、ビ
ット線BL02N に接続されたメモリセルに対する書き込み
が不十分であった場合を想定する。この場合、ビット線
BL02N に接続された第１センスアンプＳＡ02の図中左側
の記憶ノードにはローレベルがラッチされ、ビット線BL
2Bに接続された右側の記憶ノードにはハイレベルがラッ
チされている。
場合の動作について説明する。ここでは、たとえば、ビ
ット線BL02N に接続されたメモリセルに対する書き込み
が不十分であった場合を想定する。この場合、ビット線
BL02N に接続された第１センスアンプＳＡ02の図中左側
の記憶ノードにはローレベルがラッチされ、ビット線BL
2Bに接続された右側の記憶ノードにはハイレベルがラッ
チされている。
【００３６】そのため、センスアンプ出力検出用トラン
ジスタＴ00L ，Ｔ01L ，Ｔ02R ，Ｔ 03L 、並びにＴ10L
〜Ｔ13L はオン状態に保持され、トランジスタＴ00R ，
Ｔ01 R ，Ｔ02L ，Ｔ03R 、並びにＴ10R 〜Ｔ13R はオフ
状態に保持される。その結果、ブロックビット線ＢＬ０
およびＢＬ１に加えて、ブロックビット線ＢＬ０Ｂが接
地レベルに引き込まれる。これに対して、ブロックビッ
ト線ＢＬ１ＢはトランスファーゲートＴ102 ，Ｔ104 ，
Ｔ112 ，Ｔ114 ，Ｔ122 ，Ｔ124 ，Ｔ132 ，Ｔ134 がオ
ン状態であっても、プリチャージレベルである電源電圧
ＶCCレベルのままに保持される。
ジスタＴ00L ，Ｔ01L ，Ｔ02R ，Ｔ 03L 、並びにＴ10L
〜Ｔ13L はオン状態に保持され、トランジスタＴ00R ，
Ｔ01 R ，Ｔ02L ，Ｔ03R 、並びにＴ10R 〜Ｔ13R はオフ
状態に保持される。その結果、ブロックビット線ＢＬ０
およびＢＬ１に加えて、ブロックビット線ＢＬ０Ｂが接
地レベルに引き込まれる。これに対して、ブロックビッ
ト線ＢＬ１ＢはトランスファーゲートＴ102 ，Ｔ104 ，
Ｔ112 ，Ｔ114 ，Ｔ122 ，Ｔ124 ，Ｔ132 ，Ｔ134 がオ
ン状態であっても、プリチャージレベルである電源電圧
ＶCCレベルのままに保持される。
【００３７】その後、時間ｔ3 のタイミングでベリファ
イチェック信号供給ラインVERF CHK がローレベルに切
り換えられる。これにより、ノアゲートＮＯＲ01および
ＮＯＲ11に加えて、ノアゲートＮＯＲ 02の出力がハイレ
ベルとなり、トランジスタＮＴ01、ＮＴ11およびＮＴ02
のゲートに供給される。これに伴い、トランジスタＮＴ
01，ＮＴ11およびＮＴ02はオン状態となることから、イ
ンバータＩＮＶ1 およびＩＮＶ2 の出力である判定チェ
ックラインWLCHK1およびWLCHK2は接地レベルに引き込ま
れる。このとき、ＮＯＲ12の出力は、ベリファイチェッ
ク信号供給ラインVERF CHKがローレベルに切り換えら
れたとしても、ブロックビット線ＢＬ１ＢはＶCCレベル
に保持されたままであることからローレベルのままに保
持され、トランジスタＮＴ12はオフ状態の保持される
が、上述したように、トランジスタＮＴ02がオン状態に
あることから、判定チェックラインWLCHK2は接地レベル
に引き込まれてしまう。
イチェック信号供給ラインVERF CHK がローレベルに切
り換えられる。これにより、ノアゲートＮＯＲ01および
ＮＯＲ11に加えて、ノアゲートＮＯＲ 02の出力がハイレ
ベルとなり、トランジスタＮＴ01、ＮＴ11およびＮＴ02
のゲートに供給される。これに伴い、トランジスタＮＴ
01，ＮＴ11およびＮＴ02はオン状態となることから、イ
ンバータＩＮＶ1 およびＩＮＶ2 の出力である判定チェ
ックラインWLCHK1およびWLCHK2は接地レベルに引き込ま
れる。このとき、ＮＯＲ12の出力は、ベリファイチェッ
ク信号供給ラインVERF CHKがローレベルに切り換えら
れたとしても、ブロックビット線ＢＬ１ＢはＶCCレベル
に保持されたままであることからローレベルのままに保
持され、トランジスタＮＴ12はオフ状態の保持される
が、上述したように、トランジスタＮＴ02がオン状態に
あることから、判定チェックラインWLCHK2は接地レベル
に引き込まれてしまう。
【００３８】そして、判定回路ＪＤＧにおいて、判定チ
ェックラインWLCHK1およびWLCHK2のレベルがチェックさ
れる。このとき、判定チェックラインWLCHK2がハイレベ
ルであることから、書き込み不十分のメモリセルがある
ものと判断されて、再書き込みモードに入る。
ェックラインWLCHK1およびWLCHK2のレベルがチェックさ
れる。このとき、判定チェックラインWLCHK2がハイレベ
ルであることから、書き込み不十分のメモリセルがある
ものと判断されて、再書き込みモードに入る。
【００３９】以上説明したように、本実施例によれば、
メモリセルアレイを４つのビット線対を１組とした複数
のブロックに構成し、各ブロックに対応してブロックビ
ット線ＢＬ０とＢＬ０Ｂ，ＢＬ１とＢＬ１Ｂ、第２セン
スアンプＳＳＡ0 ，ＳＳＡ1を設け、ビット線レベルの
検出系であるノアゲートＮＯＲ01，ＮＯＲ02、ＮＯ
Ｒ 11，ＮＯＲ12、ｎチャネルＭＯＳトランジスタＮ
Ｔ01，ＮＴ02、ＮＴ11，ＮＴ12もブロック毎に対応して
設け、ブロック単位で書き込み／ベリファイ読み出し動
作後のビット線レベルを検出し、共通の判定回路ＪＤＧ
で書き込みの成否判定を行うように構成したので、簡単
な制御信号発生回路と簡単な制御信号だけでワード線１
本すべてのセルの書込みが終了したかどうかを判断でき
る。しかもチェックに要する時間が100ns 以下ででき
る。すなわち、ワード線１本単位の書込みチェックを少
ない回路構成で、かつ高速に行うことができる半導体不
揮発性記憶装置を実現できる。
メモリセルアレイを４つのビット線対を１組とした複数
のブロックに構成し、各ブロックに対応してブロックビ
ット線ＢＬ０とＢＬ０Ｂ，ＢＬ１とＢＬ１Ｂ、第２セン
スアンプＳＳＡ0 ，ＳＳＡ1を設け、ビット線レベルの
検出系であるノアゲートＮＯＲ01，ＮＯＲ02、ＮＯ
Ｒ 11，ＮＯＲ12、ｎチャネルＭＯＳトランジスタＮ
Ｔ01，ＮＴ02、ＮＴ11，ＮＴ12もブロック毎に対応して
設け、ブロック単位で書き込み／ベリファイ読み出し動
作後のビット線レベルを検出し、共通の判定回路ＪＤＧ
で書き込みの成否判定を行うように構成したので、簡単
な制御信号発生回路と簡単な制御信号だけでワード線１
本すべてのセルの書込みが終了したかどうかを判断でき
る。しかもチェックに要する時間が100ns 以下ででき
る。すなわち、ワード線１本単位の書込みチェックを少
ない回路構成で、かつ高速に行うことができる半導体不
揮発性記憶装置を実現できる。
【００４０】なお、本実施例では、第１センスアンプＳ
Ａ00〜ＳＡ03，ＳＡ10〜ＳＡ13の左側の記憶ノードに接
続されたビット線BL00N 〜BL03N と接続されているメモ
リセルを対象として動作説明を行ったが、右側の記憶ノ
ードに接続されたビット線BL00B 〜BL03B と接続された
メモリセルを対象とした場合の動作も同様に行われる。
Ａ00〜ＳＡ03，ＳＡ10〜ＳＡ13の左側の記憶ノードに接
続されたビット線BL00N 〜BL03N と接続されているメモ
リセルを対象として動作説明を行ったが、右側の記憶ノ
ードに接続されたビット線BL00B 〜BL03B と接続された
メモリセルを対象とした場合の動作も同様に行われる。
【００４１】また、本実施例においては、ＮＡＤＮ型の
フラッシュメモリの場合を例に説明したが、ＮＯＲ（Ｄ
ＩＮＯＲ）型フラッシュメモリに本発明が適用できるこ
とはいうまでもない。このＮＯＲ型フラッシュメモリで
は、ビット毎ベリファイでデータ書き込みを行えば、書
き込みデータが「１」の場合、または書き込みデータが
「０」で書き込み十分と判定された場合、書き込みビッ
ト線に接続された第１センスアンプの記憶ノードにはロ
ーレベルがラッチされる。ワード線１本に接続されてい
る全メモリセルが書き込み十分となった場合、書き込み
ビット線に接続された第１センスアンプの記憶ノードは
全てローレベルとなる。ＮＯＲ（ＤＩＮＯＲ）型フラッ
シュメモリも、上述したＮＡＮＤ型フラッシュメモリと
同様な手法で同様なチェックができる。異なるのはチェ
ックの対象となるプリチャージ線および判定チェックラ
インが反対となる点だけである。
フラッシュメモリの場合を例に説明したが、ＮＯＲ（Ｄ
ＩＮＯＲ）型フラッシュメモリに本発明が適用できるこ
とはいうまでもない。このＮＯＲ型フラッシュメモリで
は、ビット毎ベリファイでデータ書き込みを行えば、書
き込みデータが「１」の場合、または書き込みデータが
「０」で書き込み十分と判定された場合、書き込みビッ
ト線に接続された第１センスアンプの記憶ノードにはロ
ーレベルがラッチされる。ワード線１本に接続されてい
る全メモリセルが書き込み十分となった場合、書き込み
ビット線に接続された第１センスアンプの記憶ノードは
全てローレベルとなる。ＮＯＲ（ＤＩＮＯＲ）型フラッ
シュメモリも、上述したＮＡＮＤ型フラッシュメモリと
同様な手法で同様なチェックができる。異なるのはチェ
ックの対象となるプリチャージ線および判定チェックラ
インが反対となる点だけである。
【００４２】
【実施例２】図３は、本発明に係る半導体不揮発性記憶
装置の第２の実施例を示す回路図である。本実施例が上
述した実施例１と異なる点は、メモリセル等に不良があ
った場合に代替えのメモリセルに切り換えるための冗長
系回路が設けられている場合に、不良箇所を含むブロッ
クをビット線レベル検出系と切り離す回路を設けたこと
にある。書き込みを所望するワード線上にメモリセル不
良、あるいはビット線不良があった場合、そのワード線
は何回書き込み並びにベリファイチェックを行っても、
書き込みが成功せず、結局書き込み不良ということで、
そのチップ自体が不良として取り扱かわれ、そのチップ
は破棄されることになる。このようなチップを救済する
ために、一般にカラム冗長が付加される。しかし、カラ
ム冗長で不良ビット線を含むブロックを置き換えても、
図１の構成の場合、置き換えられたはずのビット線もチ
ェックの対象となり結局不良チップとして取り扱かわれ
てしまう。そこで、本例は、この置き換えられたビット
線をチェックの対象からはずすための冗長系回路を設け
ている。
装置の第２の実施例を示す回路図である。本実施例が上
述した実施例１と異なる点は、メモリセル等に不良があ
った場合に代替えのメモリセルに切り換えるための冗長
系回路が設けられている場合に、不良箇所を含むブロッ
クをビット線レベル検出系と切り離す回路を設けたこと
にある。書き込みを所望するワード線上にメモリセル不
良、あるいはビット線不良があった場合、そのワード線
は何回書き込み並びにベリファイチェックを行っても、
書き込みが成功せず、結局書き込み不良ということで、
そのチップ自体が不良として取り扱かわれ、そのチップ
は破棄されることになる。このようなチップを救済する
ために、一般にカラム冗長が付加される。しかし、カラ
ム冗長で不良ビット線を含むブロックを置き換えても、
図１の構成の場合、置き換えられたはずのビット線もチ
ェックの対象となり結局不良チップとして取り扱かわれ
てしまう。そこで、本例は、この置き換えられたビット
線をチェックの対象からはずすための冗長系回路を設け
ている。
【００４３】本例では、互いに隣接する４対のビット線
を含むメモリセルアレイを１ブロックとして、ブロック
ＢＬＫ０〜ＢＬＫ３の４ブロックに分割し、かつ各ブロ
ックと等価な回路構成の冗長ブロックＢＬＫＪを１ブロ
ック設け、ブロックＢＬＫ０〜ＢＬＫ３に不良メモリセ
ル等があった場合には、ブロック単位で切り離し、冗長
ブロックＢＬＫＪに切り換えるように構成されている。
を含むメモリセルアレイを１ブロックとして、ブロック
ＢＬＫ０〜ＢＬＫ３の４ブロックに分割し、かつ各ブロ
ックと等価な回路構成の冗長ブロックＢＬＫＪを１ブロ
ック設け、ブロックＢＬＫ０〜ＢＬＫ３に不良メモリセ
ル等があった場合には、ブロック単位で切り離し、冗長
ブロックＢＬＫＪに切り換えるように構成されている。
【００４４】各ブロックＢＬＫ０〜ＢＬＫ３の活性化お
よび切り離しのため、ブロックビット線対ＢＬ０および
ＢＬ０Ｂ、ＢＬ１およびＢＬ１Ｂ、ＢＬ２およびＢＬ２
Ｂ、ＢＬ３およびＢＬ３Ｂの導通状態を制御するための
トランスファーゲート回路ＴＲＳ０、ＴＲＳ１、ＴＲＳ
２、ＴＲＳ３が設けられ、同様に、冗長ブロックＢＬＫ
Ｊ用のブロックビット線ＢＬＪおよびＢＬＪＢの導通状
態を制御するためのトランスファーゲート回路ＴＲＳＪ
が設けられている。そして、各トランスファーゲートＴ
ＲＳ０〜ＴＲＳ３およびＴＲＳＪの導通状態の制御用の
カラム冗長デコード回路ＣＲＤが設けられている。
よび切り離しのため、ブロックビット線対ＢＬ０および
ＢＬ０Ｂ、ＢＬ１およびＢＬ１Ｂ、ＢＬ２およびＢＬ２
Ｂ、ＢＬ３およびＢＬ３Ｂの導通状態を制御するための
トランスファーゲート回路ＴＲＳ０、ＴＲＳ１、ＴＲＳ
２、ＴＲＳ３が設けられ、同様に、冗長ブロックＢＬＫ
Ｊ用のブロックビット線ＢＬＪおよびＢＬＪＢの導通状
態を制御するためのトランスファーゲート回路ＴＲＳＪ
が設けられている。そして、各トランスファーゲートＴ
ＲＳ０〜ＴＲＳ３およびＴＲＳＪの導通状態の制御用の
カラム冗長デコード回路ＣＲＤが設けられている。
【００４５】ブロックＢＬＫ０〜ＢＬＫ３に接続された
ブロックビット線ＢＬ０〜ＢＬ３、ＢＬ０Ｂ〜ＢＬ３Ｂ
の各々には、ｎチャネルＭＯＳトランジスタおよびｐチ
ャネルＭＯＳトランジスタのソースとドレインを接続し
てなるトランスファーゲートＴＦＧR01 〜ＴＦＧR31 、
ＴＦＧR02 〜ＴＦＧR32 が接続されている。同様に、冗
長ブロックＢＬＫＪ用のブロックビット線ＢＬＪおよび
ＢＬＪＢには、トランスファーゲートＴＦＧRJ1 ，ＴＦ
ＧRj2 がそれぞれ接続されている。
ブロックビット線ＢＬ０〜ＢＬ３、ＢＬ０Ｂ〜ＢＬ３Ｂ
の各々には、ｎチャネルＭＯＳトランジスタおよびｐチ
ャネルＭＯＳトランジスタのソースとドレインを接続し
てなるトランスファーゲートＴＦＧR01 〜ＴＦＧR31 、
ＴＦＧR02 〜ＴＦＧR32 が接続されている。同様に、冗
長ブロックＢＬＫＪ用のブロックビット線ＢＬＪおよび
ＢＬＪＢには、トランスファーゲートＴＦＧRJ1 ，ＴＦ
ＧRj2 がそれぞれ接続されている。
【００４６】カラム冗長デコード回路ＣＲＤの制御出力
ＳＣ０Ｊは、ブロックビット線ＢＬ０およびＢＬ０Ｂに
接続されたトランスファーゲートＴＦＧR01 およびＴＦ
ＧR0 2 のｎチャネルＭＯＳトランジスタのゲートに接続
されているとともに、インバータＩＮＶR0の入力に接続
され、インバータＩＮＶR0の出力がトランスファーゲー
トＴＦＧR01 およびＴＦＧR02 のｐチャネルＭＯＳトラ
ンジスタのゲートに接続されている。
ＳＣ０Ｊは、ブロックビット線ＢＬ０およびＢＬ０Ｂに
接続されたトランスファーゲートＴＦＧR01 およびＴＦ
ＧR0 2 のｎチャネルＭＯＳトランジスタのゲートに接続
されているとともに、インバータＩＮＶR0の入力に接続
され、インバータＩＮＶR0の出力がトランスファーゲー
トＴＦＧR01 およびＴＦＧR02 のｐチャネルＭＯＳトラ
ンジスタのゲートに接続されている。
【００４７】制御出力ＳＣ１Ｊは、ブロックビット線Ｂ
Ｌ１およびＢＬ１Ｂに接続されたトランスファーゲート
ＴＦＧR11 およびＴＦＧR12 のｎチャネルＭＯＳトラン
ジスタのゲートに接続されているとともに、インバータ
ＩＮＶR1の入力に接続され、インバータＩＮＶR1の出力
がトランスファーゲートＴＦＧR11 およびＴＦＧR12の
ｐチャネルＭＯＳトランジスタのゲートに接続されてい
る。
Ｌ１およびＢＬ１Ｂに接続されたトランスファーゲート
ＴＦＧR11 およびＴＦＧR12 のｎチャネルＭＯＳトラン
ジスタのゲートに接続されているとともに、インバータ
ＩＮＶR1の入力に接続され、インバータＩＮＶR1の出力
がトランスファーゲートＴＦＧR11 およびＴＦＧR12の
ｐチャネルＭＯＳトランジスタのゲートに接続されてい
る。
【００４８】制御出力ＳＣ２Ｊは、ブロックビット線Ｂ
Ｌ２およびＢＬ２Ｂに接続されたトランスファーゲート
ＴＦＧR21 およびＴＦＧR22 のｎチャネルＭＯＳトラン
ジスタのゲートに接続されているとともに、インバータ
ＩＮＶR2の入力に接続され、インバータＩＮＶR2の出力
がトランスファーゲートＴＦＧR21 およびＴＦＧR22の
ｐチャネルＭＯＳトランジスタのゲートに接続されてい
る。
Ｌ２およびＢＬ２Ｂに接続されたトランスファーゲート
ＴＦＧR21 およびＴＦＧR22 のｎチャネルＭＯＳトラン
ジスタのゲートに接続されているとともに、インバータ
ＩＮＶR2の入力に接続され、インバータＩＮＶR2の出力
がトランスファーゲートＴＦＧR21 およびＴＦＧR22の
ｐチャネルＭＯＳトランジスタのゲートに接続されてい
る。
【００４９】制御出力ＳＣ３Ｊは、ブロックビット線Ｂ
Ｌ３およびＢＬ３Ｂに接続されたトランスファーゲート
ＴＦＧR31 およびＴＦＧR32 のｎチャネルＭＯＳトラン
ジスタのゲートに接続されているとともに、インバータ
ＩＮＶR3の入力に接続され、インバータＩＮＶR3の出力
がトランスファーゲートＴＦＧR31 およびＴＦＧR32の
ｐチャネルＭＯＳトランジスタのゲートに接続されてい
る。
Ｌ３およびＢＬ３Ｂに接続されたトランスファーゲート
ＴＦＧR31 およびＴＦＧR32 のｎチャネルＭＯＳトラン
ジスタのゲートに接続されているとともに、インバータ
ＩＮＶR3の入力に接続され、インバータＩＮＶR3の出力
がトランスファーゲートＴＦＧR31 およびＴＦＧR32の
ｐチャネルＭＯＳトランジスタのゲートに接続されてい
る。
【００５０】制御出力ＪＣＨ０は、ブロックビット線Ｂ
ＬＪおよびＢＬＪＢに接続されたトランスファーゲート
ＴＦＧRJ1 およびＴＦＧRJ2 のｎチャネルＭＯＳトラン
ジスタのゲートに接続されているとともに、インバータ
ＩＮＶRJの入力に接続され、インバータＩＮＶRJの出力
がトランスファーゲートＴＦＧRJ1 およびＴＦＧRJ2の
ｐチャネルＭＯＳトランジスタのゲートに接続されてい
る。
ＬＪおよびＢＬＪＢに接続されたトランスファーゲート
ＴＦＧRJ1 およびＴＦＧRJ2 のｎチャネルＭＯＳトラン
ジスタのゲートに接続されているとともに、インバータ
ＩＮＶRJの入力に接続され、インバータＩＮＶRJの出力
がトランスファーゲートＴＦＧRJ1 およびＴＦＧRJ2の
ｐチャネルＭＯＳトランジスタのゲートに接続されてい
る。
【００５１】このような構成において、各ブロックＢＬ
Ｋ０〜ＢＬＫ３にメモリセル不良やビット線不良がな
く、冗長モードに設定する必要がない場合には、カラム
冗長デコード回路ＣＲＤの制御出力ＳＣ０Ｊ〜ＳＣ３Ｊ
はハイレベルに設定され、冗長用制御出力ＪＣＨ０はロ
ーレベルに設定される。これに対して、たとえばブロッ
クＢＬＫ１のメモリセル不良があり、冗長モードに設定
する必要が生じた場合には、カラム冗長デコード回路Ｃ
ＲＤの制御出力ＳＣ０Ｊ，ＳＣ２Ｊ，ＳＣ３ＪおよびＪ
ＣＨ０がハイレベルに設定され、ＳＣ１Ｊのみローレベ
ルに設定される。
Ｋ０〜ＢＬＫ３にメモリセル不良やビット線不良がな
く、冗長モードに設定する必要がない場合には、カラム
冗長デコード回路ＣＲＤの制御出力ＳＣ０Ｊ〜ＳＣ３Ｊ
はハイレベルに設定され、冗長用制御出力ＪＣＨ０はロ
ーレベルに設定される。これに対して、たとえばブロッ
クＢＬＫ１のメモリセル不良があり、冗長モードに設定
する必要が生じた場合には、カラム冗長デコード回路Ｃ
ＲＤの制御出力ＳＣ０Ｊ，ＳＣ２Ｊ，ＳＣ３ＪおよびＪ
ＣＨ０がハイレベルに設定され、ＳＣ１Ｊのみローレベ
ルに設定される。
【００５２】冗長モードに設定されていない場合、上述
したように冗長用制御出力ＪＣＨ０がローレベルに設定
されているため、冗長ブロックＢＬＫＪ対応のブロック
ビット線ＢＬＪ、ＢＬＪＢに接続されているトランスフ
ァーゲートＴＦＧRJ1 ，ＴＦＧRJ2 はオフ状態に保持さ
れている。したがって、第１センスアンプでの読み出し
動作後、プリチャージ信号ＰＣ０Ｂをローレベルからハ
イレベルに切り換えてプリチャージを停止し、Ｙ1 デコ
ード回路を全選択（図１のデコード信号供給ラインＹ10
〜Ｙ13を全てハイレベルに設定）としても、ブロックビ
ット線ＢＬＪおよびＢＬＪＢはプリチャージ電圧Ｖ CCに
保持される。その後、ベリファイチェック信号供給ライ
ンVERF CHK をハイレベルからローレベルに切り換え、
ノアゲートＮＯＲ01〜ＮＯＲ32、ＮＯＲJ1およびＮＯＲ
J2をアクティブとしたとしても、ノアゲートＮＯＲJ1お
よびＮＯＲJ2の出力は、ブロックビット線ＢＬＪおよび
ＢＬＪＢがプリチャージ電圧ＶCCに保持されていること
から、ローレベルのままである。したがって、トランジ
スタＮＴJ1およびＮＴJ2はオフ状態に保持され、ブロッ
クＢＬＫ０〜ＢＬＫ３の判定結果に影響を及ぼさない。
したように冗長用制御出力ＪＣＨ０がローレベルに設定
されているため、冗長ブロックＢＬＫＪ対応のブロック
ビット線ＢＬＪ、ＢＬＪＢに接続されているトランスフ
ァーゲートＴＦＧRJ1 ，ＴＦＧRJ2 はオフ状態に保持さ
れている。したがって、第１センスアンプでの読み出し
動作後、プリチャージ信号ＰＣ０Ｂをローレベルからハ
イレベルに切り換えてプリチャージを停止し、Ｙ1 デコ
ード回路を全選択（図１のデコード信号供給ラインＹ10
〜Ｙ13を全てハイレベルに設定）としても、ブロックビ
ット線ＢＬＪおよびＢＬＪＢはプリチャージ電圧Ｖ CCに
保持される。その後、ベリファイチェック信号供給ライ
ンVERF CHK をハイレベルからローレベルに切り換え、
ノアゲートＮＯＲ01〜ＮＯＲ32、ＮＯＲJ1およびＮＯＲ
J2をアクティブとしたとしても、ノアゲートＮＯＲJ1お
よびＮＯＲJ2の出力は、ブロックビット線ＢＬＪおよび
ＢＬＪＢがプリチャージ電圧ＶCCに保持されていること
から、ローレベルのままである。したがって、トランジ
スタＮＴJ1およびＮＴJ2はオフ状態に保持され、ブロッ
クＢＬＫ０〜ＢＬＫ３の判定結果に影響を及ぼさない。
【００５３】これに対して、ブロックＢＬＫ１にメモリ
セル不良、あるいはビット線不良があった場合、上述し
たように、制御出力ＳＣ１Ｊがローレベルに、冗長用制
御出力ＪＣＨ０がハイレベルに設定されることから、ブ
ロックＢＬＫ１対応のブロックビット線ＢＬ１、ＢＬ１
Ｂに接続されているトランスファーゲートＴＦＧR11，
ＴＦＧR12 はオフ状態に保持され、冗長ブロックＢＬＫ
Ｊ対応のブロックビット線ＢＬＪ、ＢＬＪＢに接続され
ているトランスファーゲートＴＦＧRJ1 ，ＴＦＧRJ2 は
オン状態に保持され、冗長ブロックＢＬＫＪがチェック
の対象となる。したがって、第１センスアンプでの読み
出し動作後、プリチャージ信号ＰＣ０Ｂをローレベルか
らハイレベルに切り換えてプリチャージを停止し、Ｙ1
デコード回路を全選択（図１のデコード信号供給ライン
Ｙ10〜Ｙ13を全てハイレベルに設定）としても、ブロッ
クビット線ＢＬ１およびＢＬ１Ｂはプリチャージ電圧Ｖ
CCに保持されている。その後、ベリファイチェック信号
供給ラインVERF CHK をハイレベルからローレベルに切
り換え、ノアゲートＮＯＲ01〜ＮＯＲ32、ＮＯＲJ1およ
びＮＯＲJ2をアクティブとしたとしても、ノアゲートＮ
ＯＲR11 およびＮＯＲR12 の出力は、ブロックビット線
ＢＬ１およびＢＬ１Ｂがプリチャージ電圧ＶCCに保持さ
れていることから、ローレベルのままである。したがっ
て、トランジスタＮＴ11およびＮＴ12はオフ状態に保持
され、ブロックＢＬＫ０、ＢＬＫ２、ＢＬＫ３およびＢ
ＬＫＪの判定結果に影響を及ぼさない。
セル不良、あるいはビット線不良があった場合、上述し
たように、制御出力ＳＣ１Ｊがローレベルに、冗長用制
御出力ＪＣＨ０がハイレベルに設定されることから、ブ
ロックＢＬＫ１対応のブロックビット線ＢＬ１、ＢＬ１
Ｂに接続されているトランスファーゲートＴＦＧR11，
ＴＦＧR12 はオフ状態に保持され、冗長ブロックＢＬＫ
Ｊ対応のブロックビット線ＢＬＪ、ＢＬＪＢに接続され
ているトランスファーゲートＴＦＧRJ1 ，ＴＦＧRJ2 は
オン状態に保持され、冗長ブロックＢＬＫＪがチェック
の対象となる。したがって、第１センスアンプでの読み
出し動作後、プリチャージ信号ＰＣ０Ｂをローレベルか
らハイレベルに切り換えてプリチャージを停止し、Ｙ1
デコード回路を全選択（図１のデコード信号供給ライン
Ｙ10〜Ｙ13を全てハイレベルに設定）としても、ブロッ
クビット線ＢＬ１およびＢＬ１Ｂはプリチャージ電圧Ｖ
CCに保持されている。その後、ベリファイチェック信号
供給ラインVERF CHK をハイレベルからローレベルに切
り換え、ノアゲートＮＯＲ01〜ＮＯＲ32、ＮＯＲJ1およ
びＮＯＲJ2をアクティブとしたとしても、ノアゲートＮ
ＯＲR11 およびＮＯＲR12 の出力は、ブロックビット線
ＢＬ１およびＢＬ１Ｂがプリチャージ電圧ＶCCに保持さ
れていることから、ローレベルのままである。したがっ
て、トランジスタＮＴ11およびＮＴ12はオフ状態に保持
され、ブロックＢＬＫ０、ＢＬＫ２、ＢＬＫ３およびＢ
ＬＫＪの判定結果に影響を及ぼさない。
【００５４】本第２の実施例によれば、上述した実施例
１の効果と同様の効果に加えて、カラム冗長回路がある
場合、冗長時に不良部とビット線レベル検出判定系とを
切り離すことができることから、冗長切り換え後に、他
のビット線対に対する判定結果に影響を及ぼすことがな
く、より実用的な半導体不揮発性記憶装置を実現でき
る。
１の効果と同様の効果に加えて、カラム冗長回路がある
場合、冗長時に不良部とビット線レベル検出判定系とを
切り離すことができることから、冗長切り換え後に、他
のビット線対に対する判定結果に影響を及ぼすことがな
く、より実用的な半導体不揮発性記憶装置を実現でき
る。
【００５５】
【実施例３】図４は、本発明に係る半導体不揮発性記憶
装置の第３の実施例を示す回路図である。本実施例では
上述した実施例１と異なり、第１センスアンプＳＡ00〜
ＳＡ03、ＳＡ10〜ＳＡ13の出力をＹデコード信号用トラ
ンスファーゲートと接地との間に接続されたトランジス
タのゲートで受けて検出し、ワード線１本単位のチェッ
クを行う代わりに、以下のように構成されている。
装置の第３の実施例を示す回路図である。本実施例では
上述した実施例１と異なり、第１センスアンプＳＡ00〜
ＳＡ03、ＳＡ10〜ＳＡ13の出力をＹデコード信号用トラ
ンスファーゲートと接地との間に接続されたトランジス
タのゲートで受けて検出し、ワード線１本単位のチェッ
クを行う代わりに、以下のように構成されている。
【００５６】すなわち、ベリファイチェック信号供給ラ
インVERF CHK をインバータＩＮＶ 01，ＩＮＶ02、並び
にＩＮＶ11，ＩＮＶ12を介したチェックラインＣＫＬＮ
０Ｎ，ＣＫＬＮ０Ｂ、並びにＣＫＬＮ１Ｎ，ＣＫＬＮ１
Ｂが設けられ、各チェックラインＣＫＬＮ０Ｎ，ＣＫＬ
Ｎ０Ｂ、並びにＣＫＬＮ１Ｎ，ＣＫＬＮ１Ｂと接地との
間にｎチャネルＭＯＳトランジスタＮＴ00N 〜Ｎ
Ｔ03N 、ＮＴ00B 〜ＮＴ03B、ＮＴ10N 〜ＮＴ13N 、Ｎ
Ｔ10B 〜ＮＴ13B がそれぞれ並列に接続され、かつ、ト
ランジスタＮＴ00N 〜ＮＴ03N のゲートがビット線BL00
N 〜BL03N にそれぞれ接続され、トランジスタＮＴ00B
〜ＮＴ03B のゲートがビット線BL00B 〜BL03Bにそれぞ
れ接続され、トランジスタＮＴ10N 〜ＮＴ13N のゲート
がビット線BL10N 〜BL13N にそれぞれ接続され、トラン
ジスタＮＴ10B 〜ＮＴ13B のゲートがビット線BL10B 〜
BL13B にそれぞれ接続されている。そして、各ビット線
BL00N 〜BL03N 、BL00B 〜BL03B 、BL10N 〜BL13N 、BL
10B 〜BL13B とトランジスタＮＴ00N 〜ＮＴ03N 、ＮＴ
00B 〜ＮＴ03B 、ＮＴ10N〜ＮＴ13N 、ＮＴ10B 〜ＮＴ
13B の各ゲートとの接続中点が、トランスファーゲート
Ｔ101 〜Ｔ131 、Ｔ102 〜Ｔ132 、Ｔ103 〜Ｔ133 、Ｔ
104 〜Ｔ134 の一方の入出力端にそれぞれ接続されてい
る。
インVERF CHK をインバータＩＮＶ 01，ＩＮＶ02、並び
にＩＮＶ11，ＩＮＶ12を介したチェックラインＣＫＬＮ
０Ｎ，ＣＫＬＮ０Ｂ、並びにＣＫＬＮ１Ｎ，ＣＫＬＮ１
Ｂが設けられ、各チェックラインＣＫＬＮ０Ｎ，ＣＫＬ
Ｎ０Ｂ、並びにＣＫＬＮ１Ｎ，ＣＫＬＮ１Ｂと接地との
間にｎチャネルＭＯＳトランジスタＮＴ00N 〜Ｎ
Ｔ03N 、ＮＴ00B 〜ＮＴ03B、ＮＴ10N 〜ＮＴ13N 、Ｎ
Ｔ10B 〜ＮＴ13B がそれぞれ並列に接続され、かつ、ト
ランジスタＮＴ00N 〜ＮＴ03N のゲートがビット線BL00
N 〜BL03N にそれぞれ接続され、トランジスタＮＴ00B
〜ＮＴ03B のゲートがビット線BL00B 〜BL03Bにそれぞ
れ接続され、トランジスタＮＴ10N 〜ＮＴ13N のゲート
がビット線BL10N 〜BL13N にそれぞれ接続され、トラン
ジスタＮＴ10B 〜ＮＴ13B のゲートがビット線BL10B 〜
BL13B にそれぞれ接続されている。そして、各ビット線
BL00N 〜BL03N 、BL00B 〜BL03B 、BL10N 〜BL13N 、BL
10B 〜BL13B とトランジスタＮＴ00N 〜ＮＴ03N 、ＮＴ
00B 〜ＮＴ03B 、ＮＴ10N〜ＮＴ13N 、ＮＴ10B 〜ＮＴ
13B の各ゲートとの接続中点が、トランスファーゲート
Ｔ101 〜Ｔ131 、Ｔ102 〜Ｔ132 、Ｔ103 〜Ｔ133 、Ｔ
104 〜Ｔ134 の一方の入出力端にそれぞれ接続されてい
る。
【００５７】また、チェックラインＣＫＬＮ０Ｎはイン
バータＩＮＶ03の入力に接続され、インバータＩＮＶ03
の出力がトランジスタＮＴ01のゲートに接続されてい
る。チェックラインＣＫＬＮ０ＢはインバータＩＮＶ04
の入力に接続され、インバータＩＮＶ04の出力がトラン
ジスタＮＴ02のゲートに接続されている。チェックライ
ンＣＫＬＮ１ＮはインバータＩＮＶ13の入力に接続さ
れ、インバータＩＮＶ13の出力がトランジスタＮＴ11の
ゲートに接続されている。チェックラインＣＫＬＮ１Ｂ
はインバータＩＮＶ14の入力に接続され、インバータＩ
ＮＶ 14の出力がトランジスタＮＴ12のゲートに接続され
ている。さらに、ベリファイチェック信号供給ラインVE
RF CHK はインバータＩＮＶ21およびＩＮＶ22を介し、
判定チェックラインWLCHK1およびWLCHK2として判定回路
に接続されている。なお、本回路では、ブロックビット
線ＢＬ０，ＢＬ０Ｂ、およびＢＬ１，ＢＬ１Ｂのプリチ
ャージ用トランジスタは設けられていない。
バータＩＮＶ03の入力に接続され、インバータＩＮＶ03
の出力がトランジスタＮＴ01のゲートに接続されてい
る。チェックラインＣＫＬＮ０ＢはインバータＩＮＶ04
の入力に接続され、インバータＩＮＶ04の出力がトラン
ジスタＮＴ02のゲートに接続されている。チェックライ
ンＣＫＬＮ１ＮはインバータＩＮＶ13の入力に接続さ
れ、インバータＩＮＶ13の出力がトランジスタＮＴ11の
ゲートに接続されている。チェックラインＣＫＬＮ１Ｂ
はインバータＩＮＶ14の入力に接続され、インバータＩ
ＮＶ 14の出力がトランジスタＮＴ12のゲートに接続され
ている。さらに、ベリファイチェック信号供給ラインVE
RF CHK はインバータＩＮＶ21およびＩＮＶ22を介し、
判定チェックラインWLCHK1およびWLCHK2として判定回路
に接続されている。なお、本回路では、ブロックビット
線ＢＬ０，ＢＬ０Ｂ、およびＢＬ１，ＢＬ１Ｂのプリチ
ャージ用トランジスタは設けられていない。
【００５８】次に、図３の回路の判定動作を説明する。
この場合も、既に書き込みはビット線BL00N 〜BL13N に
接続されたメモリセルに対して行われたものとし、第１
センスアンプＳＡ00〜ＳＡ03、ＳＡ10〜ＳＡ13のデータ
は確定しているものとする。
この場合も、既に書き込みはビット線BL00N 〜BL13N に
接続されたメモリセルに対して行われたものとし、第１
センスアンプＳＡ00〜ＳＡ03、ＳＡ10〜ＳＡ13のデータ
は確定しているものとする。
【００５９】まず、全てのメモリセルに対する書き込み
が十分の場合の動作について説明する。この場合、ビッ
ト毎ベリファイ読み出し後のラッチ型の第１センスアン
プＳＡ 00〜ＳＡ03，ＳＡ10〜ＳＡ13のビット線BL00N 〜
BL03N と接続されている記憶ノードにはハイレベルのデ
ータがラッチされ、ビット線BL00B 〜BL03B と接続され
ている記憶ノードにはローレベルのデータがラッチされ
ている。したがって、トランジスタＮＴ00N 〜Ｎ
Ｔ03N 、ＮＴ10N 〜ＮＴ13N はオン状態に保持され、ト
ランジスタＮＴ00B 〜ＮＴ03B 、ＮＴ10B 〜ＮＴ13B は
オフ状態に保持される。
が十分の場合の動作について説明する。この場合、ビッ
ト毎ベリファイ読み出し後のラッチ型の第１センスアン
プＳＡ 00〜ＳＡ03，ＳＡ10〜ＳＡ13のビット線BL00N 〜
BL03N と接続されている記憶ノードにはハイレベルのデ
ータがラッチされ、ビット線BL00B 〜BL03B と接続され
ている記憶ノードにはローレベルのデータがラッチされ
ている。したがって、トランジスタＮＴ00N 〜Ｎ
Ｔ03N 、ＮＴ10N 〜ＮＴ13N はオン状態に保持され、ト
ランジスタＮＴ00B 〜ＮＴ03B 、ＮＴ10B 〜ＮＴ13B は
オフ状態に保持される。
【００６０】このとき、ベリファイチェック信号供給ラ
インVERF CHK はローレベルに設定されており、チェッ
クラインＣＫＬＮ０Ｎ，ＣＫＬＮ０Ｂ，ＣＫＬＮ１Ｎ，
ＣＫＬＮ１Ｂ、並びに判定チェックラインWLCHK1および
WLCHK2はハイレベルに設定されるが、トランジスタＮＴ
00N 〜ＮＴ03N 、ＮＴ10N 〜ＮＴ13N がオン状態に保持
されていることから、チェックラインＣＫＬＮ０Ｎおよ
びＣＫＬＮ１Ｎは接地レベル（ローレベル）に引き込ま
れ、他のチェックラインＣＫＬＮ０Ｂ，ＣＫＬＮ１Ｂは
ハイレベルのままに保持される。
インVERF CHK はローレベルに設定されており、チェッ
クラインＣＫＬＮ０Ｎ，ＣＫＬＮ０Ｂ，ＣＫＬＮ１Ｎ，
ＣＫＬＮ１Ｂ、並びに判定チェックラインWLCHK1および
WLCHK2はハイレベルに設定されるが、トランジスタＮＴ
00N 〜ＮＴ03N 、ＮＴ10N 〜ＮＴ13N がオン状態に保持
されていることから、チェックラインＣＫＬＮ０Ｎおよ
びＣＫＬＮ１Ｎは接地レベル（ローレベル）に引き込ま
れ、他のチェックラインＣＫＬＮ０Ｂ，ＣＫＬＮ１Ｂは
ハイレベルのままに保持される。
【００６１】チェックラインＣＫＬＮ０Ｎ，ＣＫＬＮ１
Ｎがローレベルに切り換わったことから、インバータＩ
ＮＶ03，ＩＮＶ13の出力はハイレベルとなり、トランジ
スタＮＴ01，ＮＴ11のゲートに供給される。これによ
り、トランジスタＮＴ01，ＮＴ11はオン状態となり、判
定チェックラインWLCHK1は接地レベルに引き込まれる。
これに対して、チェックラインＣＫＬＮ０Ｂ，ＣＫＬＮ
１Ｂはハイレベルに保持されることから、インバータＩ
ＮＶ04，ＩＮＶ14の出力はローレベルの保持され、トラ
ンジスタＮＴ02，ＮＴ12のゲートに供給される。これに
より、トランジスタＮＴ02，ＮＴ12はオフ状態のままに
保持され、判定チェックラインWLCHK2はＶCCレベルのま
まに保持される。
Ｎがローレベルに切り換わったことから、インバータＩ
ＮＶ03，ＩＮＶ13の出力はハイレベルとなり、トランジ
スタＮＴ01，ＮＴ11のゲートに供給される。これによ
り、トランジスタＮＴ01，ＮＴ11はオン状態となり、判
定チェックラインWLCHK1は接地レベルに引き込まれる。
これに対して、チェックラインＣＫＬＮ０Ｂ，ＣＫＬＮ
１Ｂはハイレベルに保持されることから、インバータＩ
ＮＶ04，ＩＮＶ14の出力はローレベルの保持され、トラ
ンジスタＮＴ02，ＮＴ12のゲートに供給される。これに
より、トランジスタＮＴ02，ＮＴ12はオフ状態のままに
保持され、判定チェックラインWLCHK2はＶCCレベルのま
まに保持される。
【００６２】そして、判定回路ＪＤＧにおいて、判定チ
ェックラインWLCHK1およびWLCHK2のレベルがチェックさ
れる。このとき、判定チェックラインWLCHK2がハイレベ
ルであることから、ワード線１本に接続された書き込み
対象の全メモリセルの書き込みが終了したものと判断さ
れる。これにより、書き込み動作は終了する。
ェックラインWLCHK1およびWLCHK2のレベルがチェックさ
れる。このとき、判定チェックラインWLCHK2がハイレベ
ルであることから、ワード線１本に接続された書き込み
対象の全メモリセルの書き込みが終了したものと判断さ
れる。これにより、書き込み動作は終了する。
【００６３】次に、書き込み不十分なメモリセルがある
場合の動作について説明する。ここでは、たとえば、ビ
ット線BL02N に接続されたメモリセルに対する書き込み
が不十分であった場合を想定する。この場合、ビット線
BL02N に接続された第１センスアンプＳＡ02の図中左側
の記憶ノードにはローレベルがラッチされ、ビット線BL
02B に接続された右側の記憶ノードにはハイレベルがラ
ッチされている。
場合の動作について説明する。ここでは、たとえば、ビ
ット線BL02N に接続されたメモリセルに対する書き込み
が不十分であった場合を想定する。この場合、ビット線
BL02N に接続された第１センスアンプＳＡ02の図中左側
の記憶ノードにはローレベルがラッチされ、ビット線BL
02B に接続された右側の記憶ノードにはハイレベルがラ
ッチされている。
【００６４】そのため、トランジスタＮＴ00N ，ＮＴ
01N ，ＮＴ02B ，ＮＴ03N 、並びにＮＴ10N 〜ＮＴ13N
はオン状態に保持され、トランジスタＮＴ00B ，ＮＴ
01B ，ＮＴ02N ，ＮＴ03B 、並びにＮＴ10B 〜ＮＴ13B
はオフ状態に保持される。トランジスタＮＴ00N ，ＮＴ
01N ，ＮＴ02B ，ＮＴ03N 、並びにＮＴ10N 〜ＮＴ13N
はオン状態に保持されていることから、チェックライン
ＣＫＬＮ０Ｎ，ＣＫＬＮ１ＮおよびＣＫＬＮ０Ｂは接地
レベルに引き込まれ、チェックラインＣＫＬＮ１Ｂはハ
イレベルのままに保持される。
01N ，ＮＴ02B ，ＮＴ03N 、並びにＮＴ10N 〜ＮＴ13N
はオン状態に保持され、トランジスタＮＴ00B ，ＮＴ
01B ，ＮＴ02N ，ＮＴ03B 、並びにＮＴ10B 〜ＮＴ13B
はオフ状態に保持される。トランジスタＮＴ00N ，ＮＴ
01N ，ＮＴ02B ，ＮＴ03N 、並びにＮＴ10N 〜ＮＴ13N
はオン状態に保持されていることから、チェックライン
ＣＫＬＮ０Ｎ，ＣＫＬＮ１ＮおよびＣＫＬＮ０Ｂは接地
レベルに引き込まれ、チェックラインＣＫＬＮ１Ｂはハ
イレベルのままに保持される。
【００６５】チェックラインＣＫＬＮ０Ｎ，ＣＫＬＮ１
ＮおよびＣＫＬＮ０Ｂがローレベルに切り換わったこと
から、インバータＩＮＶ03，ＩＮＶ13およびＩＮＶ04の
出力はハイレベルとなり、トランジスタＮＴ01，ＮＴ11
およびＮＴ02のゲートに供給される。これにより、トラ
ンジスタＮＴ01，ＮＴ11およびＮＴ02がオン状態となる
ことから、判定チェックラインWLCHK1およびWLCHK2は接
地レベルに引き込まれる。このとき、インバータＩＮＶ
14の出力はローレベルに保持され、トランジスタＮＴ12
はオフ状態に保持されるが、上述したように、トランジ
スタＮＴ02がオン状態にあることら、判定チェックライ
ンWLCHK2は接地レベルに引き込まれてしまう。
ＮおよびＣＫＬＮ０Ｂがローレベルに切り換わったこと
から、インバータＩＮＶ03，ＩＮＶ13およびＩＮＶ04の
出力はハイレベルとなり、トランジスタＮＴ01，ＮＴ11
およびＮＴ02のゲートに供給される。これにより、トラ
ンジスタＮＴ01，ＮＴ11およびＮＴ02がオン状態となる
ことから、判定チェックラインWLCHK1およびWLCHK2は接
地レベルに引き込まれる。このとき、インバータＩＮＶ
14の出力はローレベルに保持され、トランジスタＮＴ12
はオフ状態に保持されるが、上述したように、トランジ
スタＮＴ02がオン状態にあることら、判定チェックライ
ンWLCHK2は接地レベルに引き込まれてしまう。
【００６６】そして、判定回路ＪＤＧにおいて、判定チ
ェックラインWLCHK1およびWLCHK2のレベルがチェックさ
れる。このとき、判定チェックラインWLCHK2がハイレベ
ルであることから、書き込み不十分のメモリセルがある
ものと判断されて、再書き込みモードに入る。
ェックラインWLCHK1およびWLCHK2のレベルがチェックさ
れる。このとき、判定チェックラインWLCHK2がハイレベ
ルであることから、書き込み不十分のメモリセルがある
ものと判断されて、再書き込みモードに入る。
【００６７】本第３の実施例によれば、上述した実施例
１と同様の効果を得ることができる。また、本第３の実
施例においても、ＮＡＤＮ型のフラッシュメモリの場合
を例に説明したが、ＮＯＲ（ＤＩＮＯＲ）型フラッシュ
メモリに本発明が適用できることはいうまでもない。こ
の場合も上述したＮＡＮＤ型フラッシュメモリと同様な
手法で同様なチェックができるが、レベルをチェックす
る判定チェックラインが反対となる。
１と同様の効果を得ることができる。また、本第３の実
施例においても、ＮＡＤＮ型のフラッシュメモリの場合
を例に説明したが、ＮＯＲ（ＤＩＮＯＲ）型フラッシュ
メモリに本発明が適用できることはいうまでもない。こ
の場合も上述したＮＡＮＤ型フラッシュメモリと同様な
手法で同様なチェックができるが、レベルをチェックす
る判定チェックラインが反対となる。
【００６８】
【実施例４】図５は、本発明に係る半導体不揮発性記憶
装置の第４の実施例を示す回路図である。本実施例が上
述した実施例３と異なる点は、実施例２と同様、メモリ
セル等に不良があった場合に代替えのメモリセルに切り
換えるための冗長系回路が設けられている場合に、不良
箇所を含むブロックをビット線レベル検出系と切り離す
回路を設けたことにある。本例でも、互いに隣接する４
対のビット線を含むメモリセルアレイを１ブロックとし
て、ブロックＢＬＫ０〜ＢＬＫ３の４ブロックに分割
し、かつ各ブロックと等価な回路構成の冗長ブロックＢ
ＬＫＪを１ブロック設け、ブロックＢＬＫ０〜ＢＬＫ３
に不良メモリセル等があった場合には、ブロック単位で
切り離し、冗長ブロックＢＬＫＪに切り換えるように構
成されている。
装置の第４の実施例を示す回路図である。本実施例が上
述した実施例３と異なる点は、実施例２と同様、メモリ
セル等に不良があった場合に代替えのメモリセルに切り
換えるための冗長系回路が設けられている場合に、不良
箇所を含むブロックをビット線レベル検出系と切り離す
回路を設けたことにある。本例でも、互いに隣接する４
対のビット線を含むメモリセルアレイを１ブロックとし
て、ブロックＢＬＫ０〜ＢＬＫ３の４ブロックに分割
し、かつ各ブロックと等価な回路構成の冗長ブロックＢ
ＬＫＪを１ブロック設け、ブロックＢＬＫ０〜ＢＬＫ３
に不良メモリセル等があった場合には、ブロック単位で
切り離し、冗長ブロックＢＬＫＪに切り換えるように構
成されている。
【００６９】そして、図４のチェックラインＣＫＬＮ０
Ｎ，ＣＫＬＮ０Ｂ、ＣＫＬＮ１Ｎ，ＣＫＬＮ１Ｂ・・に
接続されたインバータＩＮＶ03，ＩＮＶ04，ＩＮＶ13，
ＩＮＶ14・・の代わりに、各ブロックＢＬＫ０〜ＢＬＫ
３およびＢＬＫＪに対応して、ノアゲートＮＯＲR01 ，
ＮＯＲR02 、ＮＯＲR11 ，ＮＯＲR12 、ＮＯＲR21 ，Ｎ
ＯＲR22 、ＮＯＲR31 ，ＮＯＲR32 およびＮＯＲRJ1 ，
ＮＯＲRJ2 が設けられ、これらの一方の入力端子にチェ
ックラインＣＫＬＮ０Ｎ，ＣＫＬＮ０Ｂ、ＣＫＬＮ１
Ｎ，ＣＫＬＮ１Ｂ、ＣＫＬＮ２Ｎ，ＣＫＬＮ２Ｂ、ＣＫ
ＬＮ３Ｎ，ＣＫＬＮ３ＢおよびＣＫＬＮＪＮ，ＣＫＬＮ
ＪＢがそれぞれ接続されている。
Ｎ，ＣＫＬＮ０Ｂ、ＣＫＬＮ１Ｎ，ＣＫＬＮ１Ｂ・・に
接続されたインバータＩＮＶ03，ＩＮＶ04，ＩＮＶ13，
ＩＮＶ14・・の代わりに、各ブロックＢＬＫ０〜ＢＬＫ
３およびＢＬＫＪに対応して、ノアゲートＮＯＲR01 ，
ＮＯＲR02 、ＮＯＲR11 ，ＮＯＲR12 、ＮＯＲR21 ，Ｎ
ＯＲR22 、ＮＯＲR31 ，ＮＯＲR32 およびＮＯＲRJ1 ，
ＮＯＲRJ2 が設けられ、これらの一方の入力端子にチェ
ックラインＣＫＬＮ０Ｎ，ＣＫＬＮ０Ｂ、ＣＫＬＮ１
Ｎ，ＣＫＬＮ１Ｂ、ＣＫＬＮ２Ｎ，ＣＫＬＮ２Ｂ、ＣＫ
ＬＮ３Ｎ，ＣＫＬＮ３ＢおよびＣＫＬＮＪＮ，ＣＫＬＮ
ＪＢがそれぞれ接続されている。
【００７０】ノアゲートＮＯＲR01 ，ＮＯＲR02 の他方
の入力端子はカラム冗長デコード回路ＣＲＤの制御出力
ＳＣ０Ｊに接続され、ノアゲートＮＯＲR11 ，ＮＯＲ
R12 の他方の入力端子はカラム冗長デコード回路ＣＲＤ
の制御出力ＳＣ１Ｊに接続され、ノアゲートＮＯ
ＲR21 ，ＮＯＲR22 の他方の入力端子はカラム冗長デコ
ード回路ＣＲＤの制御出力ＳＣ２Ｊに接続され、ノアゲ
ートＮＯＲR31 ，ＮＯＲR32 の他方の入力端子はカラム
冗長デコード回路ＣＲＤの制御出力ＳＣ３Ｊに接続さ
れ、ノアゲートＮＯＲRJ1 ，ＮＯＲRJ2 の他方の入力端
子はカラム冗長デコード回路ＣＲＤの冗長用制御出力Ｊ
ＣＨ０に接続されている。
の入力端子はカラム冗長デコード回路ＣＲＤの制御出力
ＳＣ０Ｊに接続され、ノアゲートＮＯＲR11 ，ＮＯＲ
R12 の他方の入力端子はカラム冗長デコード回路ＣＲＤ
の制御出力ＳＣ１Ｊに接続され、ノアゲートＮＯ
ＲR21 ，ＮＯＲR22 の他方の入力端子はカラム冗長デコ
ード回路ＣＲＤの制御出力ＳＣ２Ｊに接続され、ノアゲ
ートＮＯＲR31 ，ＮＯＲR32 の他方の入力端子はカラム
冗長デコード回路ＣＲＤの制御出力ＳＣ３Ｊに接続さ
れ、ノアゲートＮＯＲRJ1 ，ＮＯＲRJ2 の他方の入力端
子はカラム冗長デコード回路ＣＲＤの冗長用制御出力Ｊ
ＣＨ０に接続されている。
【００７１】さらに、ノアゲートＮＯＲR01 の出力はト
ランジスタＮＴ01のゲートに接続され、ノアゲートＮＯ
ＲR02 の出力はトランジスタＮＴ02のゲートに接続さ
れ、ノアゲートＮＯＲR11 の出力はトランジスタＮＴ11
のゲートに接続され、ノアゲートＮＯＲR12 の出力はト
ランジスタＮＴ12のゲートに接続され、ノアゲートＮＯ
ＲR21 の出力はトランジスタＮＴ21のゲートに接続さ
れ、ノアゲートＮＯＲR22の出力はトランジスタＮＴ22
のゲートに接続され、ノアゲートＮＯＲR31 の出力はト
ランジスタＮＴ31のゲートに接続され、ノアゲートＮＯ
ＲR32 の出力はトランジスタＮＴ32のゲートに接続さ
れ、ノアゲートＮＯＲRJ1 の出力はトランジスタＮＴJ1
のゲートに接続され、ノアゲートＮＯＲRJ2 の出力はト
ランジスタＮＴ J2のゲートに接続されている。
ランジスタＮＴ01のゲートに接続され、ノアゲートＮＯ
ＲR02 の出力はトランジスタＮＴ02のゲートに接続さ
れ、ノアゲートＮＯＲR11 の出力はトランジスタＮＴ11
のゲートに接続され、ノアゲートＮＯＲR12 の出力はト
ランジスタＮＴ12のゲートに接続され、ノアゲートＮＯ
ＲR21 の出力はトランジスタＮＴ21のゲートに接続さ
れ、ノアゲートＮＯＲR22の出力はトランジスタＮＴ22
のゲートに接続され、ノアゲートＮＯＲR31 の出力はト
ランジスタＮＴ31のゲートに接続され、ノアゲートＮＯ
ＲR32 の出力はトランジスタＮＴ32のゲートに接続さ
れ、ノアゲートＮＯＲRJ1 の出力はトランジスタＮＴJ1
のゲートに接続され、ノアゲートＮＯＲRJ2 の出力はト
ランジスタＮＴ J2のゲートに接続されている。
【００７２】このような構成において、各ブロックＢＬ
Ｋ０〜ＢＬＫ３にメモリセル不良やビット線不良がな
く、冗長モードに設定する必要がない場合には、カラム
冗長デコード回路ＣＲＤの制御出力ＳＣ０Ｊ〜ＳＣ３Ｊ
はローレベルに設定され、冗長用制御出力ＪＣＨ０はハ
イレベルに設定される。これに対して、たとえばブロッ
クＢＬＫ１のメモリセル不良があり、冗長モードに設定
する必要が生じた場合には、カラム冗長デコード回路Ｃ
ＲＤの制御出力ＳＣ０Ｊ，ＳＣ２Ｊ，ＳＣ３ＪおよびＪ
ＣＨ０がローレベルに設定され、ＳＣ１Ｊのみハイレベ
ルに設定される。
Ｋ０〜ＢＬＫ３にメモリセル不良やビット線不良がな
く、冗長モードに設定する必要がない場合には、カラム
冗長デコード回路ＣＲＤの制御出力ＳＣ０Ｊ〜ＳＣ３Ｊ
はローレベルに設定され、冗長用制御出力ＪＣＨ０はハ
イレベルに設定される。これに対して、たとえばブロッ
クＢＬＫ１のメモリセル不良があり、冗長モードに設定
する必要が生じた場合には、カラム冗長デコード回路Ｃ
ＲＤの制御出力ＳＣ０Ｊ，ＳＣ２Ｊ，ＳＣ３ＪおよびＪ
ＣＨ０がローレベルに設定され、ＳＣ１Ｊのみハイレベ
ルに設定される。
【００７３】冗長モードに設定されていない場合、上述
したように冗長用制御出力ＪＣＨ０がハイレベルに設定
されているため、冗長ブロックＢＬＫＪ対応のノアゲー
トＮＯＲRJ1 およびＮＯＲRJ2 の出力はローレベルに保
持される。したがって、トランジスタＮＴJ1，ＮＴJ2は
オフ状態に保持され、ブロックＢＬＫ０〜ＢＬＫ３の判
定結果に影響を及ぼさない。
したように冗長用制御出力ＪＣＨ０がハイレベルに設定
されているため、冗長ブロックＢＬＫＪ対応のノアゲー
トＮＯＲRJ1 およびＮＯＲRJ2 の出力はローレベルに保
持される。したがって、トランジスタＮＴJ1，ＮＴJ2は
オフ状態に保持され、ブロックＢＬＫ０〜ＢＬＫ３の判
定結果に影響を及ぼさない。
【００７４】これに対して、ブロックＢＬＫ１にメモリ
セル不良、あるいはビット線不良があった場合、上述し
たように、制御出力ＳＣ１Ｊがハイレベルに、冗長用制
御出力ＪＣＨ０がローレベルに設定されることから、ト
ランジスタＮＴ11およびＮＴ 12はオフ状態に保持され
る。したがって、ブロックＢＬＫ０、ＢＬＫ２、ＢＬＫ
３およびＢＬＫＪの判定結果に影響を及ぼさない。
セル不良、あるいはビット線不良があった場合、上述し
たように、制御出力ＳＣ１Ｊがハイレベルに、冗長用制
御出力ＪＣＨ０がローレベルに設定されることから、ト
ランジスタＮＴ11およびＮＴ 12はオフ状態に保持され
る。したがって、ブロックＢＬＫ０、ＢＬＫ２、ＢＬＫ
３およびＢＬＫＪの判定結果に影響を及ぼさない。
【００７５】本第４の実施例によれば、上述した実施例
２の効果と同様の効果に加えて、カラム冗長回路がある
場合、冗長時に不良部とビット線レベル検出判定系とを
切り離すことができることから、冗長切り換え後に、他
のビット線対に対する判定結果に影響を及ぼすことがな
く、より実用的な半導体不揮発性記憶装置を実現でき
る。
２の効果と同様の効果に加えて、カラム冗長回路がある
場合、冗長時に不良部とビット線レベル検出判定系とを
切り離すことができることから、冗長切り換え後に、他
のビット線対に対する判定結果に影響を及ぼすことがな
く、より実用的な半導体不揮発性記憶装置を実現でき
る。
【００７６】
【発明の効果】以上説明したように、本発明によれば、
ワード線１本単位の書込み／ビット毎ベリファイ読み出
し後のチェックを少ない回路構成で行え、しかもそのチ
ェックに要する時間も100ns 以下と従来に比べて非常に
短い。したがって、ワード線１本単位の書込みチェック
を少ない回路構成で、かつ高速に行うことができる半導
体不揮発性記憶装置を実現できる。
ワード線１本単位の書込み／ビット毎ベリファイ読み出
し後のチェックを少ない回路構成で行え、しかもそのチ
ェックに要する時間も100ns 以下と従来に比べて非常に
短い。したがって、ワード線１本単位の書込みチェック
を少ない回路構成で、かつ高速に行うことができる半導
体不揮発性記憶装置を実現できる。
【００７７】また、本発明によれば、冗長回路がある場
合、冗長時に不良部と検出回路とを切り離すことができ
ることから、冗長切り換え後に、他のビット線対に対す
る判定結果に影響を及ぼすことがなく、より実用的な半
導体不揮発性記憶装置を実現できる。
合、冗長時に不良部と検出回路とを切り離すことができ
ることから、冗長切り換え後に、他のビット線対に対す
る判定結果に影響を及ぼすことがなく、より実用的な半
導体不揮発性記憶装置を実現できる。
【図１】本発明に係る半導体不揮発性記憶装置の第１の
実施例を示す回路図である。
実施例を示す回路図である。
【図２】図１の動作を説明するためのタイミングチャー
トである。
トである。
【図３】本発明に係る半導体不揮発性記憶装置の第２の
実施例を示す回路図である。
実施例を示す回路図である。
【図４】本発明に係る半導体不揮発性記憶装置の第３の
実施例を示す回路図である。
実施例を示す回路図である。
【図５】本発明に係る半導体不揮発性記憶装置の第４の
実施例を示す回路図である。
実施例を示す回路図である。
BL00N，BL00B 、BL01N ，BL01B 、BL02N ，BL02B 、BL0
3N ，BL03B 、BL10N ，BL10B 、BL11N ，BL11B 、BL12N
，BL12B 、BL13N ，BL13B …ビット線 ＢＬ０，ＢＬ０Ｂ，ＢＬ１，ＢＬ１Ｂ…ブロックビット
線 ＴＢＥ00〜ＴＢＥ03，ＴＢＥ10〜ＴＢＥ13…ビット線イ
コライズ用ｎチャネルＭＯＳトランジスタ Ｔ001 ，Ｔ002 ，Ｔ011 ，Ｔ012 ，Ｔ021 ，Ｔ022 ，Ｔ
031 ，Ｔ032 ，Ｔ101，Ｔ102 ，Ｔ111 ，Ｔ112 ，Ｔ
121 ，Ｔ122 ，Ｔ131 ，Ｔ132 …センスアンプイコライ
ズ用ｎチャネルＭＯＳトランジスタ ＳＡ00〜ＳＡ03、ＳＡ10〜ＳＡ13…第１センスアンプ ＳＳＡ0 ，ＳＳＡ1 …第２センスアンプ Ｔ00L 〜Ｔ03L ，Ｔ00R 〜Ｔ03R ，Ｔ10L 〜Ｔ13L ，Ｔ
10R 〜Ｔ13R …センスアンプ出力検出用ｎチャネルＭＯ
Ｓトランジスタ Ｔ00N 〜Ｔ03N ，Ｔ00B 〜Ｔ03B ，Ｔ10N 〜Ｔ13N ，Ｔ
10B 〜Ｔ13B ，Ｔ101〜Ｔ104 ，Ｔ111 〜Ｔ114 ，Ｔ
121 〜Ｔ124 ，Ｔ131 〜Ｔ134 ，Ｔ201 ，Ｔ202、Ｔ
203 ，Ｔ204 …トランスファーゲート ＰＴ01，ＰＴ02，ＰＴ11，ＰＴ12…プリチャージ用ｐチ
ャネルＭＯＳトランジスタ ＩＮＶ1 ，ＩＮＶ2 ，ＩＮＶ01〜ＩＮＶ04，ＩＮＶ11〜
ＩＮＶ14，ＩＮＶ21，ＩＮＶ22…インバータ ＮＴ01〜ＮＴ31，ＮＴ02〜ＮＴ32，ＮＴRJ1 ，ＮＴRJ2
…ビット線レベル検出用ｎチャネルＭＯＳトランジスタ ＮＯＲ01〜ＮＯＲ31，ＮＯＲ02〜ＮＯＲ32，ＮＯＲJ1，
ＮＯＲJ2…ビット線レベル検出用ノアゲート ＪＤＧ…判定回路 ＣＲＤ…カラム冗長デコード回路 ＢＬＫ０〜ＢＬＫ３…ブロック ＢＬＫＪ…冗長ブロック
3N ，BL03B 、BL10N ，BL10B 、BL11N ，BL11B 、BL12N
，BL12B 、BL13N ，BL13B …ビット線 ＢＬ０，ＢＬ０Ｂ，ＢＬ１，ＢＬ１Ｂ…ブロックビット
線 ＴＢＥ00〜ＴＢＥ03，ＴＢＥ10〜ＴＢＥ13…ビット線イ
コライズ用ｎチャネルＭＯＳトランジスタ Ｔ001 ，Ｔ002 ，Ｔ011 ，Ｔ012 ，Ｔ021 ，Ｔ022 ，Ｔ
031 ，Ｔ032 ，Ｔ101，Ｔ102 ，Ｔ111 ，Ｔ112 ，Ｔ
121 ，Ｔ122 ，Ｔ131 ，Ｔ132 …センスアンプイコライ
ズ用ｎチャネルＭＯＳトランジスタ ＳＡ00〜ＳＡ03、ＳＡ10〜ＳＡ13…第１センスアンプ ＳＳＡ0 ，ＳＳＡ1 …第２センスアンプ Ｔ00L 〜Ｔ03L ，Ｔ00R 〜Ｔ03R ，Ｔ10L 〜Ｔ13L ，Ｔ
10R 〜Ｔ13R …センスアンプ出力検出用ｎチャネルＭＯ
Ｓトランジスタ Ｔ00N 〜Ｔ03N ，Ｔ00B 〜Ｔ03B ，Ｔ10N 〜Ｔ13N ，Ｔ
10B 〜Ｔ13B ，Ｔ101〜Ｔ104 ，Ｔ111 〜Ｔ114 ，Ｔ
121 〜Ｔ124 ，Ｔ131 〜Ｔ134 ，Ｔ201 ，Ｔ202、Ｔ
203 ，Ｔ204 …トランスファーゲート ＰＴ01，ＰＴ02，ＰＴ11，ＰＴ12…プリチャージ用ｐチ
ャネルＭＯＳトランジスタ ＩＮＶ1 ，ＩＮＶ2 ，ＩＮＶ01〜ＩＮＶ04，ＩＮＶ11〜
ＩＮＶ14，ＩＮＶ21，ＩＮＶ22…インバータ ＮＴ01〜ＮＴ31，ＮＴ02〜ＮＴ32，ＮＴRJ1 ，ＮＴRJ2
…ビット線レベル検出用ｎチャネルＭＯＳトランジスタ ＮＯＲ01〜ＮＯＲ31，ＮＯＲ02〜ＮＯＲ32，ＮＯＲJ1，
ＮＯＲJ2…ビット線レベル検出用ノアゲート ＪＤＧ…判定回路 ＣＲＤ…カラム冗長デコード回路 ＢＬＫ０〜ＢＬＫ３…ブロック ＢＬＫＪ…冗長ブロック
Claims (4)
- 【請求項１】 メモリセルが接続された複数のビット線
対を有し、メモリセルへのデータの書き込みをビット毎
にベリファイ読み出しを行いながらワード線単位で行う
半導体不揮発性記憶装置であって、 ベリファイ読み出し後のビット線対の少なくとも一方の
ビット線レベルを検出する検出回路と、 上記検出回路の検出結果に基づき書き込みの成否を判定
する判定回路とを有することを特徴とする半導体不揮発
性記憶装置。 - 【請求項２】 上記検出回路は、複数のビット線対から
なるビット線対群毎にビット線レベルの検出を行う請求
項１記載の半導体不揮発性記憶装置。 - 【請求項３】 冗長回路を備え、 冗長時に不良部が存在するビット線対を上記検出回路か
ら切り離す切離回路を有する請求項１または請求項２記
載の半導体不揮発性記憶装置。 - 【請求項４】 上記切離回路は、不良部が存在するビッ
ト線対群単位で上記検出回路からの切り離しを行う請求
項３記載の半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30304893A JPH07161194A (ja) | 1993-12-02 | 1993-12-02 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30304893A JPH07161194A (ja) | 1993-12-02 | 1993-12-02 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161194A true JPH07161194A (ja) | 1995-06-23 |
Family
ID=17916295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30304893A Pending JPH07161194A (ja) | 1993-12-02 | 1993-12-02 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161194A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100314650B1 (ko) * | 1998-06-12 | 2001-12-12 | 박종섭 | 플래쉬메모리장치 |
| JP2009105448A (ja) * | 1995-08-31 | 2009-05-14 | Renesas Technology Corp | 半導体不揮発性記憶装置 |
-
1993
- 1993-12-02 JP JP30304893A patent/JPH07161194A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009105448A (ja) * | 1995-08-31 | 2009-05-14 | Renesas Technology Corp | 半導体不揮発性記憶装置 |
| KR100314650B1 (ko) * | 1998-06-12 | 2001-12-12 | 박종섭 | 플래쉬메모리장치 |
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