JP4703148B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。

ＥＥＰＲＯＭフラッシュメモリの書き込みシーケンスでは、通常、書き込みデータのしきい値分布を一定範囲に収めるために、書き込み電圧印加とその後の書き込みベリファイとが繰り返される。ベリファイ読み出し後、全ての書き込みデータが書き込み完了しているか否かをチェックするベリファイ判定（パス／フェイル判定）が行われる。全てのビットの書き込み完了が判定されると、書き込みシーケンスは終了し、書き込み不十分なビットがあると、再度書き込み電圧が印加される。

書き込み電圧印加回数の最大値（書き込みサイクル数、或いはループ数）Ｎｍａｘは、予め設定されている。書き込み回数がＮｍａｘに達しても全ビットの書き込みが完了しない場合には、書き込みシーケンスは終了する。

フラッシュメモリシステムがチップ外部又は内部にＥＣＣ機能を持つ場合には、そのＥＣＣ機能との関係で一定のフェイル数（フェイルビット数或いはフェイルカラム数）の存在が許容される。従って、書き込みが“フェイル”で終了する場合に、フェイル数を検出して、これが許容フェイル数の範囲である場合には“擬似的パス”とすることが望まれる。

この様な観点から、高速のベリファイ判定を可能にすると共に、許容フェイル数との関係でパス／フェイルの検出を可能としたフラッシュメモリが、既に提案されている（特許文献１参照）。

また、大容量フラッシュメモリでは、不良救済のためのリダンダンシーシステムが採用されている。即ち出荷前のテストにおいて、許容範囲の不良が検出された場合に、その不良個所（例えば不良カラム）を置き換えるように冗長セルアレイが用意される。更にメモリチップ内には、不良アドレス記憶回路と、外部から供給されるアドレスとその不良アドレス記憶回路が保持する不良アドレスとの一致検出を行うアドレス一致検出回路が設けられ、これらにより、不良アドレス置換制御が行われるようにしている。

不良アドレス記憶回路には通常、フューズ回路やＲＯＭ回路が用いられる。これらのフューズ回路やＲＯＭ回路を設けることなく、メモリセルアレイ内に他の各種初期設定データと共に不良アドレスデータを記憶する方式も提案されている（例えば、特許文献２参照）。この場合、不良アドレスデータは、電源投入時に自動的に読み出されて、初期設定レジスタ（不良アドレスレジスタ）に転送される。そしてこの不良アドレスレジスタが保持する不良アドレスデータに基づいて、以後不良アドレス置換制御が行われる。

この様にリダンダンシーシステムを採用した場合、ベリファイ判定においては、不良個所を判定対象から外すことが必要である。そうしないと、書き込みシーケンスは、常に最大書き込み回数Ｎｍａｘまで書き込みが繰り返されて、フェイルとなるからである。消去の場合も同様である。このため、ベリファイ判定回路には、不良カラムを切り離すためのデータを保持するデータラッチを備えることが行われる（特許文献１参照）。
特開２００２−１４０８９９号公報 特開２００１−１７６２９０号公報

従来のフラッシュメモリでは、出荷後に発生する不良に対しては対処できていない。前述のように、ＥＣＣ機能との関係で、一定のフェイルは許容されるから、出荷後に発生する不良もその範囲であれば許される。

しかし、後発的な不良をそのまま放置すると、書き込み時間や消去時間が長くなる。前述のように、不良アドレスを含む書き込みシーケンスは、常に最大書き込み回数Ｎｍａｘまで書き込みが繰り返されて、フェイルとなるからである。消去の場合も同様である。

この発明は、後発的な不良による書き込み或いは消去の長時間化を防止することを可能とした不揮発性半導体記憶装置を提供することを目的とする。

この発明の一態様による不揮発性半導体記憶装置は、
電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
前記メモリセルアレイのデータ読み出しを行うセンスアンプ回路と、
書き込みまたは消去時に前記センスアンプ回路が保持するベリファイ読み出しデータに基づいて書き込みまたは消去完了を検出するためのパス／フェイル検出回路とを備え、
前記パス／フェイル検出回路は、前記メモリセルアレイ中の不良カラムを前記書き込み又は消去完了の検出対象から外すための不良カラム切り離しデータを書き込み可能に構成されたデータラッチを有し、前記データラッチは、出荷後に後発的に不良カラムが発生した場合において発生するコマンドの入力に従って前記不良カラム切り離しデータを書き込み可能に構成されていることを特徴とする。

この発明によれば、後発的な不良による書き込み或いは消去の長時間化を防止することを可能とした不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示し、図２はそのメモリセルアレイ１の構成を示している。

メモリセルアレイ１は、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、複数個（図２の例では１６個）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ１５と、その両端をそれぞれソース線ＣＥＬＳＲＣとビット線ＢＬに接続するための選択ゲートトランジスタＳ１及びＳ２を有する。

ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線ＷＬ０−ＷＬ１５に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＳ，ＳＧＤに接続される。

１ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫ０，ＢＬＫ１，…が配置される。

ロウデコーダ３は、ロウアドレスに従ってワード線及び選択ゲート線を選択駆動するもので、ワード線ドライバ及び選択ゲート線ドライバを含む。センスアンプ回路２は、ビット線に接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。このようなセンスアンプ回路２を用いて、読み出し及び書き込みはページ単位で行われる。センスアンプ回路２は、データ線との間でデータ授受を中継するためのデータキャッシュを含む。

メモリセルアレイ１は、通常のデータ読み出し／書き込みに用いられるノーマルセルアレイの他、図示しないが不良カラム置換のために用いられる冗長カラムセルアレイを有する。センスアンプ回路２にもこれらに対応して、ノーマルセンスアンプ回路と冗長センスアンプ回路とが用意される。

図２では、各ビット線ＢＬにセンスアンプ回路２の一つのセンスアンプＰ／Ｂが配置される例を示している。しかしメモリセルアレイ１が微細化されると、センスアンプをビット線ピッチに配置することが困難になる。このため、大容量フラッシュメモリでは、図３に示すように、隣接する二つのビット線ＢＬｅ，ＢＬｏが一つのセンスアンプＰ／Ｂを共有する方式を用いる。隣接する二つのビット線ＢＬｅ，ＢＬｏは、ビット線選択ゲートＱｅ，Ｑｏにより選択的にセンスアンプＰ／Ｂに接続される。

図２の例では、１ワード線に沿って配列されたメモリセルの集合が１ページを構成する。隣接する２ビット線がセンスアンプを共有する方式では、１ワード線に沿ったメモリセルの集合は、２ページを構成する。

センスアンプ回路２と外部入出力端子Ｉ／Ｏとの間のデータ授受は、Ｉ／Ｏバッファ６を介し、データバス１４を介して行われる。センスアンプ回路２には、カラム選択信号ＣＳＬｉにより制御されるカラムゲート回路が付属し、カラムデコーダ４はこのカラムゲート制御を行う。例えば入出力端子Ｉ／Ｏが図２に示すように８個（Ｉ／Ｏ０−Ｉ／Ｏ７）として、上述のカラム制御によってセンスアンプ回路２と外部入出力端子Ｉ／Ｏとの間は、１バイト単位（カラム単位）でシリアルデータ転送が行われる。

入出力端子Ｉ／Ｏを介して供給されるアドレス“Ａｄｄ”は、アドレスレジスタ５を介してロウデコーダ２及びカラムデコーダ４に転送される。入出力端子Ｉ／Ｏを介して供給されるコマンド“Ｃｏｍ”は、状態制御回路（以下、コントローラという）１０でデコードされる。コントローラ１０は、各種外部制御信号（書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ等）とコマンドＣｏｍに基づいて、データ書き込み及び消去のシーケンス制御及び読み出しの動作制御を行う。

内部電圧発生回路９は、コントローラ１０により制御されて、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生するもので、電源電圧より高い内部電圧を発生するためには昇圧回路が用いられる。ステータスレジスタ１２は、チップが読み出し又は書き込みのレディ状態にあるか、ビジー状態にあるかを示すステータス信号Ｒ／Ｂをチップ外部に出力するためのものである。

パラメータレジスタ８は、内部電圧発生回路９が出力する各種内部電圧を調整するための電圧調整データをはじめとする各種初期設定データや不良アドレスデータを保持する。これらのデータは、メモリセルアレイ１の初期設定データ領域に予め書かれている。電源を投入すると、パワーオンリセット回路１１が出力するパワーオン検出信号を受けて、コントローラ１０はメモリセルアレイ１の初期設定データを読み出し、これをパラメータレジスタ８に転送してセットする動作を自動的に行うようになっている。

アドレス一致検出回路７は、外部アドレスとパラメータレジスタ８が保持する不良アドレスとの一致検出を行って、アドレス置換制御信号を出力する。これにより、不良カラムに代わって冗長カラムを選択するという制御が行われる。

図４は、センスアンプ回路２の一つのセンスアンプＰ／Ｂの構成を示している。センスノードＮｓｅｎとビット線ＢＬの間に配置されたＮＭＯＳトランジスタＱ１は、ビット線ＢＬのプリチャージ電圧をクランプする働きと、ビット線電圧を増幅するプリセンスアンプとしての働きをする。センスノードＮｓｅｎには、プリチャージ用ＮＭＯＳトランジスタＱ２が接続され、また必要に応じて電荷保持用のキャパシタＣ１が接続される。

センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＱ３を介してデータラッチ２１の一方のデータノードＮ１に接続されている。データノードＮ１とセンスノードＮｓｅｎの間には、読み出しデータを一時記憶するためのデータ記憶回路２４が設けられている。ドレインが電圧端子ＶＲＥＧに接続されたＮＭＯＳトランジスタＱ４のゲートがデータ記憶ノードＮＲである。この記憶ノードＮＲとデータラッチ２１のデータノードＮ１の間に、データ転送用ＮＭＯＳトランジスタＱ６が配置されている。また記憶ノードＮＲが保持するデータに応じて、センスノードＮｓｅｎに電圧ＶＲＥＧを転送するために、ＮＭＯＳトランジスタＱ４とセンスノードＮｓｅｎの間にＮＭＯＳトランジスタＱ５が配置されている。

データ記憶回路２４は、前サイクルの書き込みデータを保持して、ベリファイ読み出し動作において、“０”書き込み不十分のセルについてのみ、“０”データをデータラッチ２１に書き戻すための書き戻し回路として用いられる。言い換えれば、１ページの全ビットの書き込みが完了したときに、データラッチ２１がオール“１”データ状態になるように、制御される。

データノードＮ１には、転送用ＮＭＯＳトランジスタＱ７を介してデータキャッシュを構成する、もう一つのデータラッチ２２が接続されている。データラッチ２１と２２の間では、１ページの読み出し／書き込みデータが同時に転送される。データラッチ２２のデータノードＮ１１，Ｎ１２は、カラム選択信号ＣＳＬｉにより制御されるカラム選択ゲートＱ１１，Ｑ１２を介して相補データ線ＤＬ，ＤＬｎに接続されている。

データラッチ２１のデータノードＮ１には、ベリファイ判定時に活性化されるデータ検出回路２３が接続されている。データ検出回路２３は、ゲートがデータノードＮ１に接続されたＰＭＯＳトランジスタＱＰ１と、そのドレインと接地端子の間に配置されたスイッチ用ＮＭＯＳトランジスタＱ１３を有する。ＰＭＯＳトランジスタＱＰ１のソースは、図５に示すように、各カラム内の８個のセンスアンプＰ／Ｂに共通の第１の検知線ＣＯＭｉに接続されている。各検知線ノードＣＯＭｉには、これを“Ｈ”レベルにプリチャージするためのＰＭＯＳトランジスタＱＰ３０が接続されている。

ベリファイ判定時、ＮＭＯＳトランジスタＱ１３のゲートにチェック信号ＶＥＲＣＨＫを入力することにより、データ判定が行われる。データラッチ２１は、ベリファイ読み出しによって、全ビットの書き込みが完了するとオール“１”データ状態（データノードＮ１＝“Ｈ”）になり、１ビットでも“０”書き込みが完了していないと、対応するデータノードＮ１は、“Ｌ”となる。

書き込みベリファイ後、予め検知線ＣＯＭｉを“Ｈ”レベルにプリチャージして、チェック信号ＶＥＲＣＨＫを入力すると、カラム内の全ビットが書き込み完了していれば、ＰＭＯＳトランジスタＱＰ１はオフを保ち、検知線ＣＯＭｉは放電されない。１ビットでも書き込み完了していないとＰＭＯＳトランジスタＱＰ１がオンして、検知線ＣＯＭｉが放電されて“Ｌ”レベルになる。この検知線ＣＯＭｉの電圧変化をモニターすることにより、ベリファイ判定（パス／フェイル検出）が可能となる。

図１に示すパス／フェイル検出回路１３は、センスアンプ回路２の各カラムの検知線ＣＯＭｉに接続されて、各書き込みサイクルのベリファイ読み出し結果について、上述したパス／フェイル判定を行う機能と、フェイル数（フェイルビット数或いはフェイルカラム数）の検出を行う機能を有する。

このパス／フェイル検出回路１３の構成を具体的に、図６及び図７に示す。

図６に示すように、パス／フェイル検出回路１３は、各カラムの第１の検知線ＣＯＭｉにそれぞれ接続された、ベリファイ完了検出回路３１を有する。これは、検知線ＣＯＭｉのレベル遷移を検出するレベル遷移検出回路であり、パス／フェイル判定のためのプリセンス回路である。

ベリファイ完了検出回路３１は、その出力が共通の第２の検知線ＬＳＥＮに接続されている。後に説明するように、各ベリファイ完了検出回路３１は、カラム内にフェイルビットがあったときに第１の検知線ＣＯＭｉのレベル低下を検出して所定の電流が流れるように構成される。第２の検知線ＬＳＥＮは、各ベリファイ完了検出回路３１に流れる電流の総和、即ちフェイル数（ビット数或いはカラム数）に応じた電流が流れるようになっている。

パス／フェイルの判定は、この第２の検知線ＬＳＥＮに流れるフェイル数に対応する電流に基づいてなされる。この判定を、許容されるフェイル数との比較で行うために、基準電流源回路を構成する許容フェイル数設定回路３２が設けられている。

ベリファイ完了検出回路３１は、図７に示すように、第１の検知線ＣＯＭｉがゲートに接続されたＰＭＯＳトランジスタＱＰ４１と、データラッチ３５のノードＮ２２がゲートに接続されたＰＭＯＳトランジスタＱＰ４２とが電源Ｖｃｃに直列接続されている。データラッチ３５は、不良カラムをベリファイ判定（パス／フェイル検出）の対象から外すための“不良カラム切り離しデータ”を保持する。即ち、不良カラムではデータノードＮ２２が“Ｈ”となるような切り離しデータが予め書かれている。これにより、正常カラムについてのみ、ＰＭＯＳトランジスタＱＰ４２がオンになる。

ＰＭＯＳトランジスタＱＰ４２のドレインは、ＮＭＯＳトランジスタＱ４４のゲートに接続されている。ＮＭＯＳトランジスタＱ４４のドレインは、図６に示すように全カラムのベリファイ完了検出回路３１に共通の第２の検知線ＬＳＥＮに接続され、ソースには、電流源回路３６が接続されている。

電流源回路３６は、二つのＮＭＯＳトランジスタＱ４５，Ｑ４６が併設されて、これらが選択的に用いられる。ＮＭＯＳトランジスタＱ４４のゲートにはリセット用ＮＭＯＳトランジスタＱ４３が接続されている。

ＮＭＯＳトランジスタＱ４５は、ベリファイ判定時、対応するカラムがフェイルの場合に、第１の検知線ＣＯＭｉの“Ｌ”レベル遷移を受けてＮＭＯＳトランジスタＱ４４がオンしたときに第２の検知線ＬＳＥＮに流れる電流Ｉを決定している。第２の検知線ＬＳＥＮは、全カラムのベリファイ完了検出回路３１の出力をワイヤド・オア接続しているから、ここには図６に示すように、フェイル数（フェイルビット数或いはフェイルカラム数）Ｎに応じた電流Ｉｆａｉｌ１＝Ｉ×Ｎが流れることになる。

ＮＭＯＳトランジスタＱ４５は、許容フェイル数がゼロの場合（即ち一つでも書き込み不十分であれば“フェイル”とする場合）の電流Ｉを流すものである。これと併設された電流源ＮＭＯＳトランジスタＱ４６は、例えば２個のフェイルを許容する場合に電流０．５Ｉを流すように、寸法が設計されている。これらは、制御信号ＶＲＥＦ，ＶＲＥＦ１により選択される。

データラッチ３５は、出荷前のテスト結果に従って、不良カラム切り離しデータが書き込まれる。即ちメモリセルアレイ１の初期設定データ記憶領域には、不良カラム切り離しデータが書き込まれ、これが電源投入時自動的に読み出されて、データラッチ３５に書かれるようになっている。このデータラッチ３５は通常は、以後修正されることはない。この実施の形態では、出荷後に発生した不良カラムをパス／フェイル検出対象から外すべく、データラッチ２５のデータを書き換えることを可能としている。

そのために、データノードＮ２１と接地端子Ｖｓｓの間に、カラム選択信号ＣＳＬによりゲートが駆動されるＮＭＯＳトランジスタＱ３１と、活性化信号ＦＣＥＮによりゲートが駆動されるＮＭＯＳトランジスタＱ３２が直列接続されている。またデータノードＮ２２にはリセット用ＮＭＯＳトランジスタＱ３３が接続されている。

後に説明するように、出荷後のテストでカラム不良を検出することができる。不良カラムが発見された場合、コマンド入力に従って、データラッチ３５に切り離しデータが書き込まれる。即ちカラム選択信号ＣＳＬによりＮＭＯＳトランジスタＱ３１がオン、コントローラ１０からの活性化信号ＦＣＥＮによりＮＭＯＳトランジスタＱ３２がオンとすることで、データラッチ３５に、Ｎ２１＝“Ｌ”，Ｎ２２＝“Ｈ”なるカラム切り離しデータがラッチされる。

全カラムのベリファイ完了検出回路３１に共通の第２の検出線ＬＳＥＮに得られるフェイル数に対応した電流Ｉｆａｉｌ１を比較対照するための許容フェイル数対応の電流Ｉｐａｓｓを生成するのが、許容フェイル数設定回路３２である。これは、複数の電流源回路３２ａ〜３２ｄにより構成されている。

電流源回路３２ａは、０．５Ｉなる電流を流す電流源ＮＭＯＳトランジスタＱ２０を持つ。この電流源トランジスタＱ２０は、信号Ｂｐａｓｓにより制御される選択トランジスタＱ２２を介し、フューズ回路を介して、共通ノードＩＲＥＦに接続されている。電流源回路３２ｂは、電流Ｉを流す電流源ＮＭＯＳトランジスタＱ２１を有し、これも選択ＮＭＯＳトランジスタＱ２２を介し、フューズ回路を介してノードＩＲＥＦに接続されている。電流源回路３２ｃは、電流２Ｉを流す二つの電流源ＮＭＯＳトランジスタＱ２１を有し、これも選択トランジスタＱ２２を介し、フューズ回路を介して同様に、ノードＩＲＥＦに接続されている。

更に電流源回路３２ｄは、電流４Ｉを流す４つの電流源ＮＭＯＳトランジスタＱ２１を有し、これが選択トランジスタＱ２２を介し、フューズ回路を介して同様に、ノードＩＲＥＦに接続されている。

電流源回路３２ｂ〜３２ｄの選択トランジスタＱ２２は、それぞれ許容フェイル数を決める選択信号Ｂ０，Ｂ１，Ｂ２により活性化される。電流源回路３２ａの選択トランジスタＱ２２は、パス／フェイル検出時常に“Ｈ”となる選択信号Ｂｐａｓｓにより制御される。

パス／フェイル判定時、ノードＩＲＥＦに流れる許容フェイル数Ｎｐａｓｓ対応の電流Ｉｐａｓｓは、選択信号Ｂ０〜Ｂ２により決まり、Ｉｐａｓｓ＝Ｉ×Ｎｐａｓｓ＋０．５Ｉとなる。

前述の全カラムのベリファイ完了検出回路に共通の第２の検知線ＬＳＥＮに流れる電流Ｉｆａｉｌ１と、許容フェイル数設定回路３２のノードＩＲＥＦに流れる電流Ｉｐａｓｓとを比較するために、ＰＭＯＳカレントミラー回路３３が設けられている。カレントミラー回路３３を構成するＰＭＯＳトランジスタＱＰ１１のゲートとドレインは第２の検出線ＬＳＥＮに接続され、ＰＭＯＳトランジスタＱＰ１２のドレインは、ノードＩＲＥＦと共に電圧検出ノード３５に共通接続され、この電圧検知ノード３５に２段のインバータからなる出力回路３７が接続されている。トランジスタＱＰ１１，ＱＰ１２が同寸法であれば、トランジスタＱＰ１２のドレインには、Ｉｆａｉｌ２＝Ｉｆａｉｌ１なる電流が流れる。

カレントミラー回路３３と検知ノード３５及び出力回路３７の部分が、比較回路を構成している。検知ノード３５は、電流Ｉｆａｉｌ２（＝Ｉｆａｉｌ１）とＩｐａｓｓの大小に応じてレベルが決定される。従って、３ビットの選択信号Ｂ０〜Ｂ２のある組み合わせ状態でベリファイ判定を行うと、電流Ｉｆａｉｌ２がＩｐａｓｓを越えたとき、出力ＶＯＵＴに“Ｈ”出力が得られる。これが許容フェイル数との関係で決まる“フェイル”信号となる。

具体的に説明する。（Ｂ２，Ｂ１，Ｂ０）＝（０，０，０）のときは、Ｉｐａｓｓ＝０．５Ｉである。全カラムがベリファイ“パス”であれば、Ｉｆａｉｌ２＝０であり、出力ＶＯＵＴは“Ｌ”である。一方、一つのカラムでフェイルがあれば、Ｉｆａｉｌ２＝Ｉであり、出力ＶＯＵＴは“Ｈ”になる。これにより、１つ以上のフェイルがあるか否かを判定できる。（Ｂ２，Ｂ１，Ｂ０）＝（０，０，１）の場合には、Ｉｐａｓｓ＝Ｉ＋０．５Ｉである。従って、Ｉｆａｉｌ２との比較により、２個以上のフェイルがあるか否かを判定することができる。

以下同様にして、図８にまとめたように、選択信号（Ｂ２，Ｂ１，Ｂ０）によって、許容フェイル数が決まり、これにより許容フェイル数を設定したパス／フェイル判定を行うことが可能になる。

更に、選択信号（Ｂ２，Ｂ１，Ｂ０）を順次インクリメントして、どこで出力ＶＯＵＴ＝“Ｈ”が得られるかを見れば、フェイル数を求めることができる。即ちパス／フェイル検出回路１３は、フェイル数カウンタとしても機能する。

なお、フェイルビット検出とフェイルカラム検出とは、図４に示すベリファイチェック信号ＶＥＲＣＨＫを、カラム内の８個のセンスアンプＰ／Ｂについて別々に与えるか、同時に与えるかにより選択することができる。即ち、各書き込みサイクルにおいてビット毎ベリファイを行う場合には、ベリファイチェック信号ＶＥＲＣＨＫをカラム内で一つずつのセンスアンプＰ／Ｂに順次与える動作を繰り返す。これにより、ビット単位でパス／フェイルを検出することができる。

一方、ベリファイチェック信号ＶＥＲＣＨＫを１カラムの８個のセンスアンプに同時に与えれば、そのカラム内に一つでもフェイルビットがある場合に、検知線ＣＯＭは“Ｌ”となる。これにより、カラムフェイルが検出できる。

図９は、この実施の形態でのデータ書き込み制御フローを示している。書き込みコマンド入力により、書き込みモードが設定される。書き込みアドレスを入力し（ステップＳ１）、続いて１ページの書き込みデータをセンスアンプ回路２にロードすると（ステップＳ２）、以下、コントローラ１０の制御により選択ページへの書き込みが自動的に行われる。

即ち、選択ページに対応する選択ワード線に書き込み電圧を印加して、書き込みが行われる（ステップＳ３）。具体的には、書き込みデータ“０”，“１”に応じて、センスアンプ回路２から各選択ビット線を介してＮＡＮＤセルチャネルにはＶｓｓ，Ｖｃｃ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値電圧）が与えられる。“１”データ（書き込み禁止）が与えられたＮＡＮＤセルチャネルは、Ｖｃｃ−Ｖｔｈまで上昇してフローティングになる。

この状態で選択ワード線に書き込み電圧が与えられると、“０”書き込みセルでは、浮遊ゲートに電子が注入され、しきい値電圧が正の“０”データが書かれる。“１”書き込みセルではチャネルが電位上昇して、電子注入が生じない。

書き込み電圧印加後、書き込みサイクル数が最大値Ｎｍａｘに達しているか否かが判断され（ステップＳ４）、達していなければ書き込みベリファイが行われる（ステップＳ５）。ベリファイ読み出し結果のパス／フェイル判定は、（Ｂ２，Ｂ１，Ｂ０）＝（０，０，０）なる選択信号条件、即ち一つでも書き込不十分なセルがあれば、フェイルと判定する条件下で行う。フェイルの場合は、書き込み電圧をステップアップして（ステップＳ６）、再度書き込み電圧印加を行う（ステップＳ３）。

１ページの書き込み完了が確認されると、書き込みベリファイは“パス”となり、書き込み動作は終了する。書き込みサイクル数が最大値Ｎｍａｘに達してなお書き込みが完了していない場合は、書き込み失敗である。このとき、フェイル数検出動作が行われる（ステップＳ７）。検出されたフェイル数は、チップ外部のホストデバイスに出力される。

以上のデータ書き込み動作において、製品出荷後に発生した書き込み不可の不良（例えばビット線短絡、或いはビット線オープン等）がある場合には、書き込みベリファイがパスせずに、書き込みサイクル数が最大値Ｎｍａｘに達するまで書き込みが繰り返されることになる。これでは、後発的な不良が許容される範囲であっても、書き込み時間が長くなって問題である。

そこでこの実施の形態では、後発的なビット線不良を検出するともに、その検出された不良箇所をベリファイ判定の対象から外すようにする。

図１０は、ビット線不良チェックに必要な回路構成を示している。ビット線ＢＬｅ，ＢＬｏはその一端が選択トランジスタＱｅ，Ｑｏを介してセンスアンプＰ／Ｂに接続されている。これらのビット線ＢＬｅ，ＢＬｏの他端を、選択トランジスタＱａ，Ｑｂを介して通常接地の信号線ＢＬＣＲＬに接続する。

図１０には、オープン不良とショート不良がある二つのビット線ＢＬｅを示している。これらの不良チェックは、特定のコマンドを発行することにより、自動的に行われるようにする。

図１１は、ビット線オープン不良のチェック動作波形を示している。ビット線に接続されているＮＡＮＤセルユニットは、全て選択ゲートトランジスタがオフの状態を保つ。図１１は、偶数番ビット線ＢＬｅのチェック動作である。時刻ｔ０で選択信号ＢＬＳｅに“Ｈ”レベルを与え、同時にセンスアンプＰ／Ｂのクランプ用トランジスタＱ１のゲートＢＬＣＬＡＭＰに“Ｈ”レベル（＝Ｖｃｃ＋Ｖｔｈ）を与え、プリチャージ用トランジスタＱ２をオンにする。

これにより、選択ビット線ＢＬｅは、Ｖｃｃまで充電される。ＢＬＳｅ，ＢＬＣＬＡＭＰを“Ｌ”に戻した後、時刻ｔ１で、選択信号ＢＩＡＳｅに“Ｈ”レベルを与えると、正常なビット線ＢＬｅは放電される。オープン不良のビット線は、少なくともその不良個所よりセンスアンプ側が放電されず、破線で示すように“Ｈ”レベルを保つ。

一定のビット線放電動作の後、時刻ｔ２でクランプ用トランジスタＱ１のゲートＢＬＣＬＡＭＰにセンス用電圧Ｖｓｅｎ＋Ｖｔｈを与えて、ビット線ＢＬｅの“Ｈ”，“Ｌ”を検出する。これにより、オープン不良ビット線を検出できる。奇数番ビット線ＢＬｏのチェックも同様に可能である。

図１２は、ビット線ショート不良のチェック動作を、偶数番ビット線ＢＬｅを選択した場合について示している。時刻ｔ０で選択信号ＢＬＳｅに“Ｈ”レベルを与え、同時にセンスアンプＰ／Ｂのクランプ用トランジスタＱ１のゲートＢＬＣＬＡＭＰに“Ｈ”レベル（＝Ｖｃｃ＋Ｖｔｈ）を与え、プリチャージ用トランジスタＱ２をオンにする。これにより、ビット線ＢＬｅは正常であれば、Ｖｃｃに充電され、ショート不良があれば、破線で示すように充電されない。

ＢＬＳｅ，ＢＣＬＡＭＰを“Ｌ”にした後、時刻ｔ１でクランプ用トランジスタＱ１のゲートＢＬＣＬＡＭＰにセンス用電圧Ｖｓｅｎ＋Ｖｔｈを与えて、ビット線ＢＬｅの“Ｈ”，“Ｌ”を検出する。これにより、ビット線ショート不良を検出できる。

以上のようにして検出される新たなカラム不良について、これをベリファイ判定対象から外すために、コマンド入力により不良カラム切り離しデータの書き込みを行う。即ち図１３に示すように、所定のコマンドを入力し、続いて検出された不良カラムアドレスを入力する（ステップＳ２１）。これにより、選択されたカラムのベリファイ判定回路３１において、カラム選択信号ＣＳＬが“Ｈ”、コントローラ１０からの制御信号ＦＣＥＮが“Ｈ”になり、データラッチ３５には、Ｎ２１＝“Ｌ”，Ｎ２２＝“Ｈ”となる不良カラム切り離しデータが書かれる（ステップＳ２２）。

これにより、後発的な不良に起因して書き込み時間が長くなるという事態を回避することが可能になる。なお、フェイル数をカウントする場合、例えば許容フェイル数８とすると、選択信号Ｂ０〜Ｂ２の全ての組み合わせのスキャンが必要となり、それだけ時間がかかる。新たに見いだされた不良カラムを上述のようにベリファイ判定対象から外すという処置を行った場合には、その分許容フェイル数を減らすことが好ましい。これにより、フェイル数カウントの時間が短くなり、トータルのデータ書き込み時間を短縮することができる。

新たに見いだされた不良カラムについて、切り離しデータを書き込むことなく、書き込み時間を効果的に短縮する手法もある。その様な手法を用いた書き込み制御シーケンスを図１４に示す。

所定のコマンドを入力することで、書き込み制御が開始される。コマンドに引き続き、アドレスを入力し（ステップＳ１１）、続いて書き込みデータをロードする（ステップＳ１２）。ここまでは先の書き込みの場合と同じであり、以下コントローラ１０により制御されて自動的に書き込み動作が行われる。

ここでは、書き込みステップＳ１３のバックグラウンドにおいて、前サイクルのベリファイ読み出しデータに基づいてベリファイ判定（パス／フェイル判定）を行う。具体的に説明すれば、書き込み電圧を印加するには、書き込み禁止のビット線及び非選択ビット線を充電する時間が必要である。この書き込み電圧印加の準備期間内に、パス／フェイル判定を行う。“パス”の判定が出れば、書き込み電圧を印加することなく、書き込みを終了する。

但し、最初の書き込みサイクルでは、センスアンプ回路が保持しているのは、前サイクルのベリファイ読み出しデータではなく、書き込みデータそのものであり、これに基づいてパス／フェイル判定を行うことになるから、“フェイル”となる。“フェイル”の場合には、書き込み電圧印加後、ベリファイ読み出しを行う（ステップＳ１４）。

次いで、書き込みサイクル数Ｎが最大値Ｎｍａｘに達したか否かの判定を行い（ステップＳ１５）、最大値に達していなければ、書き込み電圧をステップアップして（ステップＳ１６）、再度書き込みを行う（ステップＳ１３）。書き込みサイクル数が最大値Ｎｍａｘに達したら、フェイル数カウントを行って（ステップＳ１７）、書き込みを終了する。

書き込みステップＳ１３でのパス／ファイル判定は、新たに見いだされた不良カラムがない場合には、１ビットの書き込み不十分で“フェイル”を出力するようにする。不良カラムが見いだされた場合には、パス／フェイル判定回路１３において不良カラム数を許容フェイル数と設定した動作となる。例えば、不良カラム数が４個であれば、選択信号（Ｂ２，Ｂ１，Ｂ０）＝（１，０，０）の条件でパス／ファイル判定を行うことになる。図８で説明したように、この条件では、フェイル数が５以上で初めて、ＶＯＵＴ＝“Ｈ”（フェイル）となる。

この不良カラム許容のパス／フェイル判定は、不良カラムを許容しないそれ（即ち一つでもフェイルがあれば、“フェイル”とする）に比べると、時間がかかる。しかし、この判定を書き込みステップのバックグラウンドで行うことによって、全体として書き込み時間を短いものとすることができる。

なお、許容フェイル数のデータは、例えばパラメータレジスタ８に保持されていて、これによりパス／フェイル判定の制御が行われるものとする。出荷後に不良が見つかって、この許容フェイル数を変更する場合には、特定のコマンドを入力して、このパラメータレジスタ８が保持する許容フェイル数データを書き換えることになる。

また、フェイル数カウントのステップＳ１７においても、新たに見いだされたカラム不良数に応じて、許容フェイル数を通常より増やすことが好ましい。

ここまでは、データ書き込みを専ら説明したが、データ消去についてもこの発明により効果が得られる。データ消去は通常ブロック単位で行われ、消去電圧の印加と消去ベリファイとが繰り返される。消去ベリファイ読み出しは、書き込みの場合とバイアス条件は異なるが、基本的な方式は同様であり、センスアンプ回路によりビット線の充電又は放電状態を検出することにより行われる。従って、上述のパス／フェイル検出回路１３により、消去ベリファイの判定が可能である。この場合、ベリファイ完了検出回路３１は消去完了検出回路として機能する。

ビット線オープンやショートの不良が発生すると、“パス”の判定が得られず、消去サイクルが設定最大値まで繰り返されることになり、消去時間が長くなる。これも書き込みの場合と同様である。従って、出荷後に発生した不良について、不良カラム切り離しデータを書き込むことによって、消去時間の短縮が図られることになる。

この発明の実施の形態によるフラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのメモリセルアレイの構成を示す図である。 ビット線を共有するセンスアンプ配置例を示す図である。 同フラッシュメモリのセンスアンプ回路の構成を示す図である。 センスアンプ回路に接続されるベリファイ判定のための検知線配置例を示す図である。 同フラッシュメモリのパス／フェイル検出回路の構成を示す図である。 同パス／フェイル検出回路の書き込み完了検出回路の構成を示す図である。 同パス／フェイル検出回路のフェイル検出原理を説明するための図である。 同フラッシュメモリの書き込みシーケンスを示す図である。 同フラッシュメモリのビット線不良検出法を説明するための図である。 ビット線オープン不良を検出するための動作波形を示す図である。 ビット線ショート不良を検出するための動作波形を示す図である。 不良カラム切り離しデータ書き込みのフローを示す図である。 他の書き込みシーケンスを示す図である。

符号の説明

１…メモリセルアレイ、２…センスアンプ回路、３…ロウデコーダ、４…カラムデコーダ、５…アドレスレジスタ、６…入出力バッファ、７…アドレス一致検出回路、８…パラメータレジスタ、９…内部電圧発生回路、１０…コントローラ、１１…パワーオンリセット回路、１２…ステータスレジスタ、１３…パス／フェイル検出回路、３１…ベリファイ完了検出回路、３２…許容フェイル数設定回路、３２ａ−３２ｄ…電流源回路、３３…カレントミラー回路、３５…電圧検出ノード、３７…出力回路、３５…不良カラム切り離しデータラッチ、３６…電流源回路、ＣＯＭｉ…第１の検知線、ＬＳＥＮ…第２の検知線。

Claims (3)

1. 電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
   前記メモリセルアレイのデータ読み出しを行うセンスアンプ回路と、
   書き込みまたは消去時に前記センスアンプ回路が保持するベリファイ読み出しデータに基づいて書き込みまたは消去完了を検出するためのパス／フェイル検出回路と
   を備え、
   前記パス／フェイル検出回路は、前記メモリセルアレイ中の不良カラムを前記書き込み又は消去完了の検出対象から外すための不良カラム切り離しデータを書き込み可能に構成されたデータラッチを有し、前記データラッチは、出荷後に後発的に不良カラムが発生した場合において発生するコマンドの入力に従って前記不良カラム切り離しデータを書き込み可能に構成されている
   ことを特徴とする不揮発性半導体記憶装置。
2. 電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
   前記メモリセルアレイのデータ読み出しを行うセンスアンプ回路と、
   書き込みまたは消去時に前記センスアンプ回路が保持するベリファイ読み出しデータに基づいて書き込みまたは消去完了を検出するためのパス／フェイル検出回路とを備え、
   前記パス／フェイル検出回路は、
   前記センスアンプ回路内のカラム毎に配置されてパス／フェイル判定時にレベル遷移する複数の第１の検知線と、
   各第１の検知線のレベル遷移に応じて所定の電流を流すように構成された、書き込みまたは消去完了を検出するための複数のベリファイ完了検出回路と、
   これらのベリファイ完了検出回路の出力に共通接続された、前記ベリファイ完了検出回路の電流の総和の電流が流れる第２の検知線と、
   許容フェイル数に応じた参照電流を設定可能な複数の電流源回路が設けられた許容フェイル数設定回路と、
   前記第２の検知線に流れる電流と前記許容フェイル数設定回路で設定された参照電流を比較して、パス／フェイル信号を出力する比較回路と、
   前記メモリセルアレイ中の不良カラムを前記書き込み又は消去完了の検出対象から外すための不良カラム切り離しデータを保持するために前記ベリファイ完了検出回路の各々に接続されると共に、出荷後に後発的に不良カラムが発生した場合において発生するコマンドの入力に従って前記不良カラム切り離しデータを書き込み可能に構成されているデータラッチとを有する
   ことを特徴とする不揮発性半導体記憶装置。
3. コマンド入力に従って、前記メモリセルアレイのビット線の充放電動作を行わせて、前記センスアンプ回路によりビット線のオープン又はショートを検出する不良ビット線検出モードを有する
   ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。

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