JP4874721B2 - 半導体記憶装置 - Google Patents
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Description
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイの同時に読み出し或いは書き込みされるページのデータを保持するデータ保持回路と、
1つのページを分割してなる複数の分割領域のデータ状態を順次判定するデータ状態判定回路とを備え、
前記データ保持回路は、前記メモリセルアレイのデータセンスを行なうためのセンスアンプ回路内に設けられた複数のデータラッチを備え、
前記データ状態判定回路は、前記データラッチに保持されたベリファイ読み出しデータに基づいて前記分割領域を順次ベリファイ判定して、書き込み完了又は消去完了を判定するベリファイ判定回路であり、
前記ベリファイ判定回路は、
前記分割領域毎に設けられ、前記分割領域のフェイル数を検知する複数のフェイル検知回路と、
複数の前記フェイル検知回路を選択的に活性化する分割制御回路とを備えることを特徴とする。
図1は、一実施の形態によるNAND型フラッシュメモリの機能ブロック構成を示し、図2はそのメモリコア部のセルアレイ構成を示している。セルアレイ1は、図2に示すように、複数の電気的書き換え可能な複数の不揮発性メモリセル(図の例では32個のメモリセル)M0−M31が直列接続されたNANDセルユニット(NANDストリング)NUを配列して構成される。
全許容フェイル数を領域分割数に依存せずに設定できるようにした実施の形態のベリファイ判定回路5を、図4と対応させて図11に示した。図4と同じ構成部分には同じ番号を付与して、詳細な説明は省く。
図4及び図11に示した分割制御回路22について、その機能をアドレスバッファ部に持たせることもできる。図14及び図15を参照してその様な実施の形態を説明する。
Claims (7)
- 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイの同時に読み出し或いは書き込みされるページのデータを保持するデータ保持回路と、
1つのページを分割してなる複数の分割領域のデータ状態を順次判定するデータ状態判定回路とを備え、
前記データ保持回路は、前記メモリセルアレイのデータセンスを行なうためのセンスアンプ回路内に設けられた複数のデータラッチを備え、
前記データ状態判定回路は、前記データラッチに保持されたベリファイ読み出しデータに基づいて前記分割領域を順次ベリファイ判定して、書き込み完了又は消去完了を判定するベリファイ判定回路であり、
前記ベリファイ判定回路は、
前記分割領域毎に設けられ、前記分割領域のフェイル数を検知する複数のフェイル検知回路と、
複数の前記フェイル検知回路を選択的に活性化する分割制御回路とを備える
ことを特徴とする半導体記憶装置。 - 前記ベリファイ判定回路は、前記分割領域毎に異なる許容フェイル数を設定する許容フェイル数設定回路を更に備える
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記フェイル検知回路は、それぞれ分割領域のベリファイ読み出し結果に従ってフェイルのときにレベル遷移を示す分割領域検知線を有し、
前記ベリファイ判定回路は、
前記各分割領域フェイル検知回路の活性化時にその分割領域検知線のレベル遷移に応じてフェイル数に対応するフェイル電流が流れる一括検知線と、
前記一括検知線に流れるフェイル電流と許容フェイル数の判定基準となる参照電流とを比較して判定信号を出力する電流比較回路とを有する
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記電流比較回路は、許容フェイル数に応じて異なる参照電流を流し得るように構成された可変の参照電流源回路を有する
ことを特徴とする請求項3記載の半導体記憶装置。 - 前記参照電流源回路の参照電流を決定する許容フェイル数設定回路と、
前記各分割領域のフェイル数を累積して保持するレジスタと、
前記レジスタの出力を全許容フェイル数と比較してパス/フェイル信号を出力する比較器とを更に備えた
ことを特徴とする請求項4記載の半導体記憶装置。 - 前記分割領域フェイル検知回路は、
前記分割領域検知線にゲートが接続され、ドレインが前記一括検知線に接続された検知用トランジスタと、
前記検知用トランジスタと直列接続されて前記分割領域の選択信号により活性化される選択用トランジスタとを有する
ことを特徴とする請求項3記載の半導体記憶装置。 - 外部アドレスを取り込むと共に、ベリファイ判定時に前記ページのアドレスプリデコード信号を順次発生する機能を持つアドレスバッファと、
前記センスアンプ回路の領域上に形成されて前記プリデコード信号が供給されるプリデコード信号線とを更に備え、
前記分割領域フェイル検知回路は、
前記分割領域検知線にゲートが接続され、ドレインが前記一括検知線に接続された検知用トランジスタと、
前記検知用トランジスタと直列接続されて前記分割領域の選択信号により活性化される活性化用トランジスタと、
前記活性化用トランジスタに直列接続されて、前記分割領域に対応するプリデコード信号により駆動される選択用トランジスタとを更に備えた
ことを特徴とする請求項3記載の半導体記憶装置。
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