JP4874721B2 - 半導体記憶装置 - Google Patents

Description

この発明は、半導体記憶装置に係り、特に電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）における書き込み或いは消去のベリファイ判定手法の改良に関する。

ＥＥＰＲＯＭの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型と比較して単位セル面積が小さく、大容量化が容易であることから、主としてファイルメモリ等の用途に用いられている。

通常、ＮＡＮＤ型フラッシュメモリの書き込みは、ページ単位（たとえばメインカラム２ｋＢｙｔｅ＋冗長カラム６４Ｂｙｔｅ）で実行される。またその消去はブロック単位（例えば１２８ページ）で実行される。

メモリセルには特性のばらつきがあるから、データ書き込みや消去は、その書き込み状態や消去状態を確認する書き込みベリファイや消去ベリファイ動作を伴って行われる。更に、メモリチップの内外にエラー検出訂正（ＥＣＣ）システムを搭載した場合には、そのエラー訂正能力との関係で所定のフェイル数を擬似的パスとすることができる。

その様な観点から、フェイル数検出機能を備えて、許容フェイル数を設定可能としたベリファイ判定回路を用いることも提案されている（例えば、特許文献１参照）。

ベリファイ判定回路は、１ページ分のセンスアンプ（ページバッファ）の各データラッチのデータに基づいて判定するために、基本的にセンスアンプ回路領域上に検知線が配置される。図１６は、その概略的レイアウトを示している。即ちセルアレイの一辺に沿ってセンスアンプＰＢが配列され、それと直交する辺に沿ってロウデコーダ（ＲｏｗＤＥＣ）が配置される。センスアンプ回路領域上にこれを横切るように検知線ＬＳＥＮが配置され、センスアンプ回路領域の端部にその検知線ＬＳＥＮのレベル遷移を検出してフェイル数を判定するフェイル数判定回路が配置される。

この様な構成では、同時に読み書きされる範囲である１ページ分のセンスアンプ数が増加すると、センスアンプ回路領域を横切る検知線ＬＳＥＮやＧＮＤ線の寄生抵抗が大きくなり、これがベリファイ判定精度に影響を与える。特に、ベリファイ判定に電流比較方式を採用した場合、他の配線からのノイズの影響も加わるため、フェイル数（フェイルカラム数やフェイルビット数）を正確に検知することができなくなる。

例えば図１７は、検知線ＬＳＥＮに流れる電流Ｉｆａｉｌとフェイル数との関係を示している。電流Ｉｆａｉｌは、フェイル数との関係で離散的になるが、図に示す参照電流Ｉｒｅｆと比較することにより、フェイル数が所定値以下であるということを検知することができる。

パスとフェイル状態の誤検知を回避するためには、通常Ｉｒｅｆは、図１７に示すように、離散値フェイル電流の中央値に設定されるが、配線抵抗等により電流−フェイル数特性が変化すると、正しいフェイル数を検知できなくなる。特に許容フェイル数を大きく設定した場合には、誤判定し易くなる。

近年のフラッシュメモリは、書き込み性能向上を目的にその書き込み単位であるページ長が増大する傾向にある。他方、フラッシュメモリの微細化に伴ってデータの信頼性保障上、ＥＣＣシステムの搭載が必須となっている。ＥＣＣシステムは、ページ内の冗長カラム領域に誤り訂正符合を埋め込んで、読み出しをおこなった際に誤りビットを訂正する。ページ長の増大に伴って、ＥＣＣに割り当てられる冗長カラム数も増えており、その場合は書き込み不足もしくは消去不足のデータがより多く許容されることになる。

ベリファイ判定回路において、フェイル数検知が正しくできず、本来“フェイル”状態でなければならないのに“パス”と誤判定した場合には、ＥＣＣシステムでも訂正できない不良を持って書き込みを完了することを意味している。逆に、本来パス状態でなければならないのにフェイルと誤判定してしまった場合は、フラッシュメモリの持つ実力を必要以上に厳しく判定していることになり、見かけ上の寿命を短くしてしまう恐れがある。
特開２００２−１４０８９９号公報

この発明は、チップ内データ保持回路のデータ状態を正しく判定できるようにした半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体装置は、
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイの同時に読み出し或いは書き込みされるページのデータを保持するデータ保持回路と、
１つのページを分割してなる複数の分割領域のデータ状態を順次判定するデータ状態判定回路とを備え、
前記データ保持回路は、前記メモリセルアレイのデータセンスを行なうためのセンスアンプ回路内に設けられた複数のデータラッチを備え、
前記データ状態判定回路は、前記データラッチに保持されたベリファイ読み出しデータに基づいて前記分割領域を順次ベリファイ判定して、書き込み完了又は消去完了を判定するベリファイ判定回路であり、
前記ベリファイ判定回路は、
前記分割領域毎に設けられ、前記分割領域のフェイル数を検知する複数のフェイル検知回路と、
複数の前記フェイル検知回路を選択的に活性化する分割制御回路とを備えることを特徴とする。

この発明によれば、チップ内データ保持回路のデータ状態を正しく判定できるようにした半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

［実施の形態１］
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロック構成を示し、図２はそのメモリコア部のセルアレイ構成を示している。セルアレイ１は、図２に示すように、複数の電気的書き換え可能な複数の不揮発性メモリセル（図の例では３２個のメモリセル）Ｍ０−Ｍ３１が直列接続されたＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。

ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬｏ，ＢＬｅに、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは選択ゲート線ＳＧＤ，ＳＧＳに接続される。

ワード線方向に配列されるＮＡＮＤセルユニットの集合が、データ消去の最小単位となるブロックを構成し、図示にようにビット線の方向に複数のブロックＢＬＫ０−ＢＬＫｎが配置される。

ビット線ＢＬｅ，ＢＬｏの一端側に、セルデータの読み出し及び書き込みに供させるセンスアンプ回路３が配置され、ワード線の一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ２が配置される。図では、隣接する偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏがビット線選択回路により選択的にセンスアンプ回路３の各センスアンプＰＢに接続される場合を示している。

コマンド、アドレス及びデータは、入力バッファ１２を介して入力され、チップイネーブル信号ＣＥｎｘ、書き込みイネーブル信号ＷＥｎｘ、読み出しイネーブル信号ＲＥｎｘ等の外部制御信号は、入力バッファ１１を介して入力される。コマンドは、コマンドデコーダ１３でデコードされて、内部制御回路であるステートマシン８に送られる。

ステートマシン８の制御プログラムは、その一部もしくは全部がＲＯＭ回路９に保持されており、電源投入時、電源オン検知回路１０が電源オンを検知すると、ステートマシン８に制御プログラムが転送され、各種動作制御が行われる。

アドレスは、アドレスバッファ１４を介し、コントロールレジスタ７ａ，７ｂを介してロウデコーダやカラムゲートに転送される。書き込みデータは、データバッファ１５を介して、センスアンプ回路３にロードされ、センスアンプ回路３の読み出しデータはデータバッフア１６を介して、外部に出力される。

各動作モードに応じて必要とされる高電圧を発生するために、高電圧発生回路４が設けられている。高電圧発生回路４は、ステートマシン８からコントロールレジスタ６を介して与えられる指令に基づいて所定の高電圧を発生する。

センスアンプ回路３に付属して、データ書き込み時センスアンプ回路３内のデータラッチのデータに基づいてベリファイ判定を行うためのベリファイ判定回路５が設けられている。ステートマシン８は、ベリファイ判定回路５の出力であるパス／フェイルフラグを監視して、書き込みシーケンス制御を行う。

図１に示す検知線ＬＳＥＮは、実際にはセンスアンプ回路３の領域上に配置される。前述のようにこの検知線ＬＳＥＮがセンスアンプ回路３を横切って配設されたときの配線抵抗が、ベリファイ判定回路５の誤判定の原因となる。この実施の形態では、この様な誤判定を防止できるように、ベリファイ判定回路５を構成する。その詳細は後述する。

図３は、センスアンプ回路３の一つのセンスアンプＰＢの構成例を示している。センスノードＮｓｅｎとビット線ＢＬの間に配置されたＮＭＯＳトランジスタＱ１は、ビット線ＢＬのプリチャージ電圧をクランプする働きと、ビット線電圧を増幅するプリセンスアンプとしての働きをする。センスノードＮｓｅｎには、プリチャージ用ＮＭＯＳトランジスタＱ２が接続され、また必要に応じて電荷保持用のキャパシタＣ１が接続される。

センスノードＮｓｅｎは、転送用ＮＭＯＳトランジスタＱ３を介してデータラッチＬＡＴ１の一方のデータノードＮ１に接続されている。データノードＮ１とセンスノードＮｓｅｎの間には、読み出しデータを一時記憶するためのデータ記憶回路ＤＳが設けられている。ドレインが電圧端子ＶＲＥＧに接続されたＮＭＯＳトランジスタＱ４のゲートがデータ記憶ノードＮＲである。この記憶ノードＮＲとデータラッチＬＡＴ１のデータノードＮ１の間に、データ転送用ＮＭＯＳトランジスタＱ６が配置されている。また記憶ノードＮＲが保持するデータに応じて、センスノードＮｓｅｎに電圧ＶＲＥＧを転送するために、ＮＭＯＳトランジスタＱ４とセンスノードＮｓｅｎの間にＮＭＯＳトランジスタＱ５が配置されている。

データ記憶回路ＤＳは、書き込み時に前サイクルの書き込みデータを保持して、ベリファイ読み出し動作において、“０”書き込み不十分のセルについてのみ、“０”データをデータラッチＬＡＴ１に書き戻すための書き戻し回路として用いられる。言い換えれば、１ページの全ビットの書き込みが完了したときに、データラッチＬＡＴ１がオール“１”データ状態、具体的にはノードＮ１が“Ｈ”レベル状態になるように、制御される。

センスノードＮｓｅｎには、転送用ＮＭＯＳトランジスタＱ７を介してデータキャッシュを構成する、もう一つのデータラッチＬＡＴ２が接続されている。データラッチＬＡＴ２のデータノードＮ１１，Ｎ１２は、カラム選択信号ＣＳＬｉにより制御されるカラム選択ゲートＱ１１，Ｑ１２を介して相補データ線ＤＬ，ＤＬｎに接続されている。

図７は、１ページのカラム構成例を示している。１ページは、同時に書き込みまたは読み出しが行われるメモリセルの範囲である。具体的に図２に示したセルアレイ構成の場合、一つのワード線と全偶数番ビット線により選択されるセルの集合或いは、一つのワード線と全奇数番ビット線により選択されるセルの集合が１ページとなる。

図７（ａ）は、１ページが２０４８Ｂｙｔｅのメインカラム領域と、６４ＢｙｔｅのＥＣＣ領域とからなる場合を示している。実際には用途に応じて更に、リダンダンシーのための冗長カラム領域、その他追加カラム領域等が用意される。

図７（ｂ）には、１ページを４つの領域Ａ，Ｂ，Ｃ，Ｄに分けた場合を示している。各領域がそれぞれ、５１２Ｂｙｔｅのメインカラム領域とその領域のエラー訂正を行うための１６ＢｙｔｅのＥＣＣ領域とからなる。この実施の形態ではこの様なページ構成を前提として、書き込み或いは消去時のベリファイ判定を、４つの領域Ａ，Ｂ，Ｃ，Ｄについて順次行うようにする。

なお、図７（ｃ）は、４つのメインカラム領域Ａ１，Ｂ１，Ｃ１，Ｄ１と、それぞれの領域のエラー訂正のための符号ビットデータを記憶するＥＣＣ領域Ａ２，Ｂ２，Ｃ２，Ｄ２とを、ページの前半と後半にまとめた例を示している。また図７（ｄ）は、連続する４つのメインカラム領域Ａ，Ｂ，Ｃ，Ｄと、ＥＣＣ領域を含む冗長カラム領域とに分けた例を示している。

図４及び図５は、図７（ｂ）のページ構成を前提としたこの実施の形態のベリファイ判定回路５の構成例を示している。ベリファイ判定のための検知線は、第１の検知線ＣＯＭ（ＣＯＭ０，ＣＯＭ１，…，ＣＯＭ５２７）、第２の検知線ＮＣＯＭ（ＮＣＯＭ０，ＮＣＯＭ１，…，ＮＣＯＭ５２７）及び第３の検知線ＬＳＥＮの階層構造を持つ。

第１の検知線ＣＯＭは、図５に示すように、それぞれ８個のセンスアンプＰＢのデータラッチＬＡＴ１の保持データ状態を判定するように、１バイト（１カラム）毎に配置されている。

第２の検知線ＮＣＯＭは、第１の検知線ＣＯＭと一対一対応で配置されて、正常カラムについて第１の検知線のレベル遷移を検知するためのものであり、第３の検知線ＬＳＥＮは、各領域の５２８カラムの第２の検知線ＮＣＯＭのレベル遷移を検知するための最終検知線（一括検知線）である。

具体的に説明する。第１の検知線ＣＯＭは、１バイトずつのセンスアンプＰＢに共通に設けられるが、より具体的には、図６に示すように、８個のセンスアンプＰＢのベリファイ読み出しデータが保持されるデータラッチＬＡＴ１に対してチェック回路ＶＣＫを介して接続される。

書き込み或いは消去時のベリファイ読み出しでは、書き込みが完了すると、データラッチＬＡＴ１がオール“１”状態になるようにその保持データが制御される。このデータラッチＬＡＴ１のオール“１”状態をカラム単位で検出するのが、第１の検知線ＣＯＭである。

第１の検知線ＣＯＭは、プリチャージ用ＰＭＯＳトランジスタＰ０でＶｄｄにプリチャージされる。ベリファイ信号ＶＦＹによりチェック回路ＶＣＫが活性化されたときに、データラッチＬＡＴ１が一つでもデータ“０”（書き込み不十分）であると、プリチャージされた第１の検知線ＣＯＭが放電されて、書き込み或いは消去が“フェイル”であること、即ち書き込み或いは消去が完了していないことを示すことになる。

図６では、例えばベリファイ信号ＶＦＹが８つのセンスアンプＰＢの全チェック回路ＶＣＫを同時に活性化するように構成される。これは、カラム単位でのパス／フェイルを判定する場合であるが、ビット単位でのパス／フェイルを判定する場合には、このベリファイ信号ＶＦＹを個々のセンスアンプＰＢについて順次に入力してチェックを繰り返すことになる。

即ちベリファイ信号ＶＦＹの接続法によって、１ページ内でフェイルカラム数が許容値以下であるかどうか、フェイルビット数が許容値以下であるかどうか、いずれかを判定するように構成することができる。

５２８個の第１の検知線ＣＯＭは、図５に示すように、それぞれそのレベル遷移を検知するためのＰＭＯＳトランジスタＰ１のゲートに接続されている。ＰＭＯＳトランジスタＰ１のソースは電源Ｖｄｄに接続され、ドレインはカラム切り離しデータを保持したラッチ３０により制御されるＰＭＯＳトランジスタＰ２を介して第２の検知線ＮＣＯＭに接続されている。第２の検知線ＮＣＯＭはまた、リセット用ＮＭＯＳトランジスタＮ３を介してＶｓｓに接続される。

カラム切り離しデータは、例えば不良カラム等について当該カラムをベリファイ判定の対象から外すためのもので、通常のカラムでは、ＰＭＯＳトランジスタＰ２がオンになるようなデータである。リセット信号ＲＳによりＮＭＯＳトランジスタＮ３をオンにすることで、第２の検知線ＮＣＯＭは、Ｖｓｓにリセットされる。

ベリファイ判定時、いずれかの第１の検知線ＣＯＭが“Ｌ”レベルに遷移すると、対応するＰＭＯＳトランジスタＰ１がオンになる。また正常カラムではＰＭＯＳトランジスタＰ２がオンであり、第２の検知線ＮＣＯＭは、ＰＭＯＳトランジスタＰ１，Ｐ２を介して充電される。不良カラムではＰＭＯＳトランジスタＰ２がオフであり、第１の検知線ＣＯＭのレベル遷移に拘わらず、第２の検知線ＮＣＯＭは“Ｌ”レベルの初期状態を保つ。

第２の検知線ＮＣＯＭは、それぞれそのレベル遷移を検知するためのＮＭＯＳトランジスタＮ４のゲートに接続され、ＮＭＯＳトランジスタＮ４のドレインは第３の検知線ＬＳＥＮに共通接続されている。ＮＭＯＳトランジスタＮ４のソースには直列に、領域選択用ＮＭＯＳトランジスタＮ５が接続されている。

図４に示すように、５２８個の第２の検知線ＮＣＯＭをそれぞれ含む４つの分割領域フェイル検知回路２１は、ベリファイ判定時、一つずつが順次活性になるように、分割制御回路２２により制御される。即ち、この実施の形態の場合、分割制御回路２２は、２ビットの分割数決定信号ＮＤＩＶから生成される選択信号ＤＥＴ［０］〜ＤＥＴ［３］により、順次４つのフェイル検知回路２１の領域選択トランジスタＮ５をオン駆動する。

ＮＭＯＳトランジスタＮ５がオンである領域の検知回路２１において、第２の検知線ＮＣＯＭが“Ｈ”レベル遷移を示してＮＭＯＳトランジスタＮ４がオンになると、第３の検知線ＬＳＥＮには、電流Ｉｆａｉｌが流れる。この電流Ｉｆａｉｌは、検出すべきフェイル数対応の電流であり、以下フェイル電流という。即ち、図４において、第１の検知線ＣＯＭの状態とラッチ回路３０の出力信号の否定論理和の状態が第２の検知線ＮＣＯＭに伝達される。そして、第２の検知線ＮＣＯＭ０−ＮＣＯＭ５２７の“Ｌ”レベルに遷移した数（フェイル数）に対応してＮＭＯＳトランジスタＮ４がオンすることにより、第３の検知線ＬＳＥＮにフェイル電流Ｉｆａｉｌが流れる。

第３の検知線ＬＳＥＮのフェイル電流Ｉｆａｉｌを、参照電流源回路２６の参照電流Ｉｒｅｆと比較してパス／フェイル判定を行うために、電流比較回路２４が構成されている。電流比較回路２４は、ＰＭＯＳカレントミラー回路２４ａと、コンパレータ２４ｂを有する。ＰＭＯＳカレントミラー回路２４ａは活性化信号ＥＮＢにより制御される活性化ＰＭＯＳトランジスタＰ１０を有する。

カレントミラー回路２４ａのＰＭＯＳトランジスタＰ１１のドレインは、第３の検知線ＬＳＥＮに接続され、ＰＭＯＳトランジスタＰ１２のドレインはコンパレータ２４ｂに入力ノードに接続されると共に、参照電流源回路２６に接続されている。参照電流源回路２６は、指示信号ＤＩＶＢＳＰＦ［４：０］により流しうる参照電流Ｉｒｅｆが選択可能に構成された可変電流源である。

ＰＭＯＳトランジスタＰ１１，Ｐ１２の寸法が同じであるとすれば、第３の検知線ＬＳＥＮにフェイル電流Ｉｆａｉｌが流れたとき、ＰＭＯＳトランジスタＰ１２も同じ電流を流そうとする。フェイル電流Ｉｆａｉｌが参照電流Ｉｒｅｆより小さければ、コンパレータ２４ａの出力である判定信号ＨＲは“Ｈ”（＝パス）であり、大きければ、“Ｌ”（＝フェイル）となる。

参照電流源回路２６の参照電流Ｉｒｅｆを設定するために、許容フェイル数設定回路２３が設けられている。許容フェイル数設定回路２３は、４つの許容フェイル数指示信号ＢＳＰＦ［４：０］〜ＢＳＰＦ［４：３］を分割数決定信号ＮＤＩＶ［１：０］で選択して、参照電流源回路２６の参照電流値Ｉｒｅｆを指示する参照電流決定信号ＤＩＶＢＳＰＦ［４：０］を出力する。

具体的に、参照電流決定信号ＤＩＶＢＳＰＦ［４：０］は分割数決定信号ＮＤＩＶ［１：０］によってページ全体での許容フェイル数を指示する信号ＢＳＰＦ［４：０］に対して除算が実行された結果として転送される。たとえば許容フェイル数が１ページ（２０４８＋６４Ｂｙｔｅ）あたり８カラム（或いは８ビット）であった場合、４領域に分割された各領域に許容されるフェイル数は(全体許容フェイル数)÷(領域数)で計算され、この実施の形態の場合許容フェイル数２である。言い換えれば、フェイル数が２までは、Ｉｆａｉｌ＜Ｉｒｅｆとなるように、即ちＨＲ＝“Ｈ”（パス）となるように、参照電流Ｉｒｅｆが設定される。

図８は、この実施の形態での基本的な書き込みシーケンスを示している。データ書き込みは、書き込みステップＳ１と、その書き込み状態を確認するベリファイ読み出しステップＳ２の繰り返しにより行われる。書き込み完了の判定ステップＳ３で書き込み完了が判定されれば、書き込みは終了する。

この実施の形態の場合、ベリファイ読み出しステップＳ２では、図９に示すように、１ページのベリファイ読み出しを行い、その結果に基づいて４つの領域について順次ベリファイ判定が行われる。即ち、領域Ａについて、ベリファイ判定を行い（ステップＳ１１）、フェイル数が許容数以下であるか否かを判定する（ステップＳ１２）。許容数以下であれば、更に領域Ｂについてベリファイ判定を行い（ステップＳ１３）、フェイル数が許容数以下であるか否かを判定する（ステップＳ１４）。

以下、フェイル数が許容数以下である限り、同様にして、領域Ｃ，Ｄについてベリファイ判定とフェイル数が許容数以下であるかどうかの判定を繰り返す（ステップＳ１５−Ｓ１８）。

図１０は、上述のベリファイ判定のタイミングチャートである。領域選択信号ＡＲＥＡ［１：０］は、分割制御回路２２内で生成されるもので、これにより前述の４つの領域Ａ，Ｂ，Ｃ，Ｄが区別されるものとする。検知動作実行時は、活性化信号ＥＮを“Ｈ”とする。最初に領域Ａを検査するための選択信号ＤＥＴ［０］が“Ｈ”になり、このときその他の領域の選択信号ＤＥＴ［１］〜［３］は“Ｌ”を保つ。

この状態では、領域Ａの第２の検知線ＮＣＯＭ０−ＮＣＯＭ５２７がレベル遷移するか否かを検知することになる。参照電流源回路２６は、許容フェイル数２を指示する信号ＤＩＶＢＳＰＦ［４：０］を受けて参照電流Ｉｒｅｆが決まっている。

領域Ａの検査が終わった後、選択信号ＤＥＴ［０］を非活性にし、代わりに選択信号ＤＥＴ［１］を活性化する。これにより、次は領域Ｂのみを検査する。このときの参照電流Ｉｒｅｆも先の領域Ａのときと同じ設定を用いる。以下同様に領域Ｃ，Ｄを順次検査実行することにより、全領域の検査を行う。

各領域、あるいは全領域のベリファイ判定の結果の判定信号ＨＲは、ステートマシン８に通知され、次の動作、たとえばベリファイが“フェイル”なら追加書き込みを実行する等の動作決定の条件判定に使用される。

この実施の形態のベリファイ判定回路の構成法では、ユーザーのシステムが決定するデータ領域およびフェイル数検知回路の能力に応じて、チップ内部のベリファイ検知のための分割数、分割領域の切り換えを行うことができる。具体的にはたとえば製造時のフォトマスク切り替え(マスタースライス)、あるいはレーザー溶断型フューズ、ワンタイムプログラムフューズ、ＲＯＭフューズとレジスタとの組み合わせ、等を利用して、適当な領域分割数を設定することができる。

以上のようにこの実施の形態では、一括して書き込む単位（１ページ）を複数領域に分割して、それらの領域毎にフェイル数検査を行うようにしている。従って、ページ長が増大し、あるいは許容フェイル数が増加した場合の検知線等の配線抵抗による誤ベリファイ判定を防止することが可能になる。ひいては製造上や装置使用上の不具合発生を未然に回避することが可能となる。

但し上記実施の形態で示したフェイル検知方式においては、１ページ長の分割数Ｎの倍数単位の許容フェイル数しか設定できない。たとえば分割数４の場合は、分割領域内の許容フェイル数が０，１，２等の整数値でありかつページ全体としては０，４，８等の倍数値しかとれない。

またこの実施の形態は、フェイルビット（バイト）の発生がページ内で統計的にランダムである場合は有効であるが、系統的に発生するフェイル、例えばセルアレイの配置起因で欠陥が発生しやすいカラムがあった場合等には対応が難しい。

［実施の形態２］
全許容フェイル数を領域分割数に依存せずに設定できるようにした実施の形態のベリファイ判定回路５を、図４と対応させて図１１に示した。図４と同じ構成部分には同じ番号を付与して、詳細な説明は省く。

この実施の形態では、許容フェイル数設定回路２３の後段に参照電流制御回路３１を配置し、その出力信号ＤＩＶＢＳＰＦ［４：０］によって参照側電流を決定する。また、参照電流制御回路３１が出力する当該検査領域における許容フェイル数に相当するバイナリコード値を指示する信号ＡＣＦを受け取る累積フェイル数レジスタ３２が配置されている。

更に、累積フェイル数レジスタ３２が出力する全検査領域の累積フェイル数に相当するバイナリコード値を示す信号ＴＯＴＡＬ ＦＡＩＬ［４：０］とページ全体での許容フェイル数を指示する信号ＢＳＰＦ［４：０］とを比較し、許容数以下であった場合には許容数以下であることを通知するパスフラグＰＡＳＳを出力する比較器３３を有する。

図１２は、この実施の形態でのベリファイ判定のタイミング図を示している。先の実施の形態と同様に１ページを４分割した場合であってかつ、ページ全体での許容フェイル数を６に設定した場合を示している。具体的に図１２の例は、領域Ａでフェイルが1個、その他の領域においてはフェイルが無くページ全体としてはフェイルが許容数以下であった場合である。

活性化信号ＥＮが“Ｈ”の間、ベリファイ検知動作を実行している。最初に領域Ａを検査するため、選択信号ＤＥＴ［０］が活性化される。このとき、領域Ａ内における許容フェイル数はページ全体の許容フェイル数を領域分割数で除した商の小数点以下を切り上げた値を超えない範囲から開始する。

この実施の形態においてはページ全体の許容フェイル数が６であり、領域分割数は４であるから、各領域を検査する際の許容フェイル数は０もしくは１から開始することができる。ここでは０から開始した場合を示している。領域Ａにフェイルが1個あることをから、許容フェイル数０では判定信号ＨＲは、“Ｌ”（フェイル）である。

このフェイル状態を通知してのち、参照電流制御回路３１は必要な時間経過して、領域ごとの許容フェイル数を指示する信号ＤＩＶＢＳＰＦ［４：０］をそのバイナリ値で＋１するような制御を行う。これにより参照電流源回路２６の参照電流値Ｉｒｅｆが許容数０から許容数１対応の値に変化する。

この許容フェイル数の変化により、いまの例では領域Ａは許容フェイル数以下であると判定されることになる。即ち、判定信号はＨＲ＝“Ｈ”（パス）となる。領域Ａの判定がパスしたことを受けて、次に領域Ｂを検査するため、電流制御回路３１の出力ＤＩＶＢＳＰＦ［４：０］は初期値に設定される。分割制御回路２２は、ＤＥＴ［０］を非活性化し、代わってＤＥＴ［１］を活性化する。こののちの動作は先の実施の形態と同様である。

図１２の例では、領域Ｂについて許容フェイル許容数０での検査で、フェイル数が０であるために、ＨＲ＝“Ｈ”のパス状態を維持する。したがってこの場合は各領域内を検査する際に許容フェイル数を変更する動作は行われない。その他の残りの領域についても同様である。

各領域の検査ごとに検知された累積フェイル数が、累積フェイル数レジスタ３２に蓄積される。その蓄積結果はＴＯＴＡＬ ＦＡＩＬ［４：０］なる信号として累積フェイル数レジスタ３２から出力される。この結果は比較器３３に転送され、ここでページ全体の許容フェイル数と随時比較がなされる。比較器３３は、各領域の累積フェイル数がページ全体の許容数を超えない場合はパスＰＡＳＳを、超えた場合はフェイルを通知する。

図１２の例では、全フェイル数が１であり、ページ全体の許容フェイル数は６であるので、パス信号ＰＡＳＳが出力された状態を維持する。この結果は、図１のステートマシン８に通知される。

図１３は、ページ全体で許容フェイル数以上のフェイルがある場合の動作例である。具体的に、ページ全体の許容フェイル数が３（即ち、ＢＳＰＦ［４：０］＝３）に設定され、領域Ａから領域Ｄまでの４領域に１個ずつのフェイルがある場合を示している。

各領域の検査手法は、上の例と同様である。各領域での検査においては、許容フェイル数０でフェイルし、次いで許容フェイル数１にすることでパスする。従って領域Ｄの検査まで行うと、累積フェイル数レジスタ３２の出力ＴＯＴＡＬ ＦＡＩＬは４を指示する。この時点でページ全体の許容フェイル３を超えており、比較器３３の出力は“Ｌ”（フェイル）となる。

この実施の形態によれば、領域分割数に依存しないページ全体の許容フェイル数を設定することが可能である。

［実施の形態３］
図４及び図１１に示した分割制御回路２２について、その機能をアドレスバッファ部に持たせることもできる。図１４及び図１５を参照してその様な実施の形態を説明する。

図１４に示したように、一括検知線ＬＳＥＮは、センスアンプ回路３の領域上に配置されるが、センスアンプ回路３の領域上には更に、プリデコーダ１４ａによりデコードされるカラムアドレスのプリデコード信号ＣＡ，ＣＢ，ＣＣ，ＣＤの信号線も平行して配置される。

このプリデコード信号ＣＡ，ＣＢ，ＣＣ，ＣＤはこの実施の形態の場合、４領域Ａ，Ｂ，Ｃ，Ｄを指示する信号であるとする。この実施の形態では、このプリデコード信号を、分割領域選択に利用する。たとえば、ＣＤ［０］が活性化された場合は領域Ａ、ＣＤ［１］が活性化された場合は領域Ｂ、ＣＤ［２］が活性化された場合は領域Ｃ、ＣＤ［３］が活性化された場合は領域Ｄが検査対象となるように構成する。

具体的には、図１５に示すように、各領域のフェイル数検知回路２１において、第２の検知線ＮＣＯＭにより制御されるＮＭＯＳトランジスタＮ４に対して、全分割領域に共通の選択信号ＤＥＴにより駆動されるＮＭＯＳトランジスタＮ５と、各プリデコード信号ＣＤ［０］〜［３］により選択されるＮＭＯＳトランジスタＮ６とを直列接続する。

即ち、ＮＭＯＳトランジスタＮ５は、全検知回路２１を同時に活性化するための活性化トランジスタであり、ＮＭＯＳトランジスタＮ６が分割領域選択トランジスタとなる。

アドレスバッフア１４は、図示しないが、ベリファイ判定前にそのカラムアドレスを初期化する手段を有する。またアドレスバッファ１４には、カラムアドレスを保持し、ベリファイ判定時にこれを活性化信号ＥＮとカウントアップ信号ＤＩＶＣＮＴＵＰによりインクリメントする機能を持たせる。

このように構成すれば、既存のアドレスプリデコード信号ＣＤ［０］〜［３］をフェイル数判定の領域選択信号として利用することができる。従って先の実施の形態におけるような領域分割数分の領域選択信号線を配置する必要がなく、一つの選択信号ＤＥＴ線があればよい。

ここまでの実施の形態では、書き込み時のベリファイを説明したが、この発明は消去時のベリファイ判定にも同様に適用できる。消去は、通常ブロック単位で行われる。ベリファイ読み出しは、その消去ブロックの全ワード線を０Ｖとして、ＮＡＮＤセルユニットを構成する全てのセルのしきい値が負の消去状態になったか否かを確認する。

センスアンプ回路内では、書き込みベリファイの場合と同様に、１ページ分のデータラッチＬＡＴ１のデータがオール“１”になったか否かにより消去完了の判定を行うことができる。従って、上記実施の形態で説明したベリファイ判定回路５はそのまま消去時のベリファイ判定に用いることができる。

また上記実施の形態では、ベリファイ読み出し結果のデータに基づいて、書き込み或いは消去の完了判定を行う場合を説明したが、この発明は更に他の用途にも適用できる。例えば、センスアンプ回路内のキャッシュ用データラッチＬＡＴ２に外部からある１ページデータをロードして、そのデータ状態を検査するような用途である。具体的に言えば、ロードした１ページデータを複数領域に分けて、各分割領域毎に例えば“０”データ或いは“１”データがいくつあるか、そして１ページ全体としてデータ状態がどうなっているかを判定する、といった用途に応用することが可能である。

一実施の形態によるフラッシュメモリの機能ブロックを示す図である。 同フラッシュメモリのメモリセルアレイ構成を示す図である。 同フラッシュメモリのセンスアンプ構成を示す図である。 同フラッシュメモリのベリファイ判定回路の構成を示す図である。 同ベリファイ判定回路の各分割領域の検知回路構成を示す図である。 同ベリファイ判定回路の検知線ＣＯＭの接続状態を示す図である。 同フラッシュメモリのページ構成例を示す図である。 同フラッシュメモリの書き込みシーケンスを示す図である。 同フラッシュメモリのベリファイ読み出しのシーケンスを示す図である。 ベリファイ判定回路によるフェイル数検出動作を説明するためのタイミング図である。 他の実施の形態によるフラッシュメモリのベリファイ判定回路の構成を示す図である。 同実施の形態のフェイル数検知動作のタイミング図である。 同実施の形態の他のフェイル数検知動作のタイミング図である。 更に他の実施の形態のフラッシュメモリの分割領域選択の手法を説明するための図である。 同じく分割領域選択の手法を説明するための図である。 従来例のフェイル数判定のための検知線レイアウトを示す図である。 従来例のフェイル数判定手法での誤判定を説明するための特性図である。

符号の説明

１…セルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…高電圧発生回路、５…ベリファイ判定回路、６，７ａ，７ｂ…制御レジスタ、８…ステートマシン、９…ＲＯＭ回路、１０…電源オン検出回路、１１，１２…入力バッファ、１３…コマンドデコーダ、１４…アドレスバッファ、１５，１６…データバッファ、２１…検知回路、２２…分割制御回路、２３…許容フェイル数設定回路、２４…電流比較回路、２４ａ…ＰＭＯＳカレントミラー回路、２４ｂ…コンパレータ、２６…参照電流源回路、３１…電流制御回路、３２…累積フェイル数レジスタ、３３…比較器、ＣＯＭ…第１の検知線、ＮＣＯＭ…第２の検知線、ＬＳＥＮ…第３の検知線。

Claims (7)

1. 電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
   前記メモリセルアレイの同時に読み出し或いは書き込みされるページのデータを保持するデータ保持回路と、
   １つのページを分割してなる複数の分割領域のデータ状態を順次判定するデータ状態判定回路とを備え、
   前記データ保持回路は、前記メモリセルアレイのデータセンスを行なうためのセンスアンプ回路内に設けられた複数のデータラッチを備え、
   前記データ状態判定回路は、前記データラッチに保持されたベリファイ読み出しデータに基づいて前記分割領域を順次ベリファイ判定して、書き込み完了又は消去完了を判定するベリファイ判定回路であり、
   前記ベリファイ判定回路は、
   前記分割領域毎に設けられ、前記分割領域のフェイル数を検知する複数のフェイル検知回路と、
   複数の前記フェイル検知回路を選択的に活性化する分割制御回路とを備える
   ことを特徴とする半導体記憶装置。
2. 前記ベリファイ判定回路は、前記分割領域毎に異なる許容フェイル数を設定する許容フェイル数設定回路を更に備える
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記フェイル検知回路は、それぞれ分割領域のベリファイ読み出し結果に従ってフェイルのときにレベル遷移を示す分割領域検知線を有し、
   前記ベリファイ判定回路は、
   前記各分割領域フェイル検知回路の活性化時にその分割領域検知線のレベル遷移に応じてフェイル数に対応するフェイル電流が流れる一括検知線と、
   前記一括検知線に流れるフェイル電流と許容フェイル数の判定基準となる参照電流とを比較して判定信号を出力する電流比較回路とを有する
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記電流比較回路は、許容フェイル数に応じて異なる参照電流を流し得るように構成された可変の参照電流源回路を有する
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記参照電流源回路の参照電流を決定する許容フェイル数設定回路と、
   前記各分割領域のフェイル数を累積して保持するレジスタと、
   前記レジスタの出力を全許容フェイル数と比較してパス／フェイル信号を出力する比較器とを更に備えた
   ことを特徴とする請求項４記載の半導体記憶装置。
6. 前記分割領域フェイル検知回路は、
   前記分割領域検知線にゲートが接続され、ドレインが前記一括検知線に接続された検知用トランジスタと、
   前記検知用トランジスタと直列接続されて前記分割領域の選択信号により活性化される選択用トランジスタとを有する
   ことを特徴とする請求項３記載の半導体記憶装置。
7. 外部アドレスを取り込むと共に、ベリファイ判定時に前記ページのアドレスプリデコード信号を順次発生する機能を持つアドレスバッファと、
   前記センスアンプ回路の領域上に形成されて前記プリデコード信号が供給されるプリデコード信号線とを更に備え、
   前記分割領域フェイル検知回路は、
   前記分割領域検知線にゲートが接続され、ドレインが前記一括検知線に接続された検知用トランジスタと、
   前記検知用トランジスタと直列接続されて前記分割領域の選択信号により活性化される活性化用トランジスタと、
   前記活性化用トランジスタに直列接続されて、前記分割領域に対応するプリデコード信号により駆動される選択用トランジスタとを更に備えた
   ことを特徴とする請求項３記載の半導体記憶装置。

Images