JP2013196718A - 半導体記憶装置 - Google Patents

Abstract

【課題】消去ブロック検索に要する電流が抑制された半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のブロックと、制御回路を含む。複数のブロックは、変動可能な閾値電圧に基づいて消去状態またはデータ保持状態を取る複数のメモリセルトランジスタを含んだページを複数含み、データの消去単位である。制御回路は、消去済みのブロックにページごとにデータを書き込み、データの書き込みの際にデータを書き込まれるブロック中の先頭のページ中に無効を示す第１フラグを書き込み、消去済みのブロックを発見するために検索対象のブロックの先頭ページの中から第１フラグのみを読み出し、第１フラグが有効である場合、有効な第１フラグを含んだ先頭ページを含んだブロックを消去済みと判定する。有効な第１フラグを示すメモリセルトランジスタは消去状態である。
【選択図】図１１

Description

本発明の実施形態は、半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、特定のタイミングでデータ消去されたブロックが検索される。例えば、消去ブロック検索は、例えば、データ書き込前に行われ、発見された消去ブロックにデータが書き込まれる。消去ブロックの検索は、一般的なデータ読み出しを通じて行われる。具体的には、検索対象のブロック（例えばメモリ中のユーザデータ用の全ブロック）の各先頭ページを読み出すことを通じて行われる。例えば先頭ページが消去状態であれば、そのページを含むブロックは消去状態と判定される。一般に、データ読み出しは、メモリ中の全ビットをプリチャージするステップを含んでいる。

ＮＡＮＤ型フラッシュメモリの高集積化に伴い、ページサイズが増加している。ページサイズの増加はページ中のメモリセル数の増加につながり、このことはビット線数の増加につながる。このことによって、データ読み出しの際にビット線をプリチャージするための電流が増加する。したがって、ブロック検索に要する電流も増加する。

特開平１０−２３３０９６号公報

消去ブロック検索に要する電流が抑制された半導体記憶装置を提供しようとするものである。

一実施形態による半導体記憶装置は、半導体記憶装置は、複数のブロックと、制御回路を含む。複数のブロックは、変動可能な閾値電圧に基づいて消去状態またはデータ保持状態を取る複数のメモリセルトランジスタを含んだページを複数含み、データの消去単位である。制御回路は、消去済みのブロックにページごとにデータを書き込み、データの書き込みの際にデータを書き込まれるブロック中の先頭のページ中に無効を示す第１フラグを書き込み、消去済みのブロックを発見するために検索対象のブロックの先頭ページの中から第１フラグのみを読み出し、第１フラグが有効である場合、有効な第１フラグを含んだ先頭ページを含んだブロックを消去済みと判定する。有効な第１フラグを示すメモリセルトランジスタは消去状態である。

第１実施形態に係る半導体記憶装置の全体の構成を例示するブロック図。 ブロックの回路図。 ブロックの断面図。 第１実施形態に係るメモリセルトランジスタ中のデータと閾値電圧との関係の例を示す図。 第１実施形態に係る消去ブロック検索の概念を示す図。 第１実施形態に係る半導体記憶装置での消去ブロック検索のフローを示す図。 消費電流のシミュレーション例を示すタイミングチャート。 図７の一部の拡大図。 図７の一部の拡大図。 第２実施形態に係るページのフォーマットを示す図。 第２実施形態に係る消去検索フラグのためのトランジスタの閾値電圧の例を示す図。 第２実施形態に係る半導体記憶装置での消去ブロック検索のフローを示す図。 第３実施形態に係るページのフォーマットを示す図。 第３実施形態に係る複合フラグのためのメモリセルトランジスタの種々の状態を示す図。

以下に実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断されるべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明する。また、各機能ブロックが、以下の具体例のように区別されていることは必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の全体の構成を例示するブロック図である。図１に示されるように、メモリは、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データバッファ４、データ入出力端子５、ワード線制御回路６、制御回路７、制御信号入力端子８、電圧生成回路９を含んでいる。メモリセルアレイ１は、複数のブロックを含んでいる。各ブロックは、複数のメモリセル、ワード線、ビット線等を含んでいる。ブロックは、複数のメモリセルからなる複数のページを含んでおり、詳細については後に詳述する。メモリセルアレイ１は、ビット線制御回路２、ワード線制御回路６、制御回路７、電圧生成回路９と電気的に接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１内のメモリセルの状態を検出して、保持されているデータを読み出す。また、ビット線制御回路２は、ビット線を介してメモリセルアレイ１内のメモリセルに書き込み（プログラム）電圧を印加してメモリセルにデータを書き込む。ビット線制御回路２には、カラムデコーダ３、データバッファ４、制御回路７が電気的に接続されている。

ビット線制御回路２はセンスアンプやデータ記憶回路（ラッチ）等を含んでいる。特定のデータ記憶回路がカラムデコーダ３によって選択される。選択されたデータ記憶回路に読み出されたメモリセルのデータは、データバッファ４を介してデータ入出力端子５からメモリ外部へ出力される。データ入出力端子５は、メモリ外部の装置（例えば、ホストデバイス、メモリコントローラなど）に接続される。データ入出力端子５は、メモリの動作を制御する各種コマンドＣＯＭ、アドレスＡＤＤを受け取り、またデータＤＴを受け取ったり、出力したりする。データ入出力端子５に入力された書き込みデータＤＴは、データバッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給される。コマンドＣＯＭおよびアドレスＡＤＤは、制御回路７に供給される。センスアンプは、ビット線上の電位を増幅する。

ワード線制御回路６は、制御回路７の制御に従ってメモリセルアレイ１内の特定のワード線を選択する。また、ワード線制御回路６は、データ読み出し、書き込み、あるいは消去のための電圧を電圧生成回路９から受け取る。ワード線制御回路６は、これらの電圧を、選択されたワード線に印加する。

制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データバッファ４、ワード線制御回路６、電圧生成回路９に電気的に接続され、これらを制御する。制御回路７は、制御信号入力端子８に接続され、メモリ外部から制御信号入力端子８を介して入力されるＡＬＥ（アドレスラッチイネーブル）信号等の制御信号によって制御される。また、制御回路７は、制御信号を通じて電圧生成回路９を制御する。電圧生成回路９は、制御回路７の制御に従って、データ書き込み、読み出し、消去等の各動作において、メモリセルアレイ１、ワード線制御回路６等に必要な電圧を与える。

図２、図３は、それぞれメモリセルアレイの一部（１ブロック）の回路図、断面図である。図２、図３に示されるように、ブロックＢｌｏｃｋは、ワード線方向（ＷＬ方向）に沿って並ぶ複数のメモリセル列（メモリセルユニット）ＭＵを含んでいる。メモリセル列ＭＵは、ＮＡＮＤストリングと、選択トランジスタＳ１、Ｓ２を含んでいる。ＮＡＮＤストリングは、電流経路（ソース／ドレインＳＤ）同士を相互に直列接続された複数個のメモリセルトランジスタＭＴからなる。選択トランジスタＳ１、Ｓ２は、ＮＡＮＤストリングの両端にそれぞれ接続される。選択トランジスタＳ１、Ｓ２の各々の電流経路の他端はそれぞれ、ソース線ＳＬ、ビット線ＢＬに接続される。ブロックＢｌｏｃｋ中のメモリセルトランジスタＭＴは、一括して消去される。すなわち、ブロックは消去単位である。ワード線ＷＬ０〜ＷＬ６３は、ＷＬ方向に延び、同じ行に属する全てのメモリセルトランジスタＭＴに接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に延び、ブロック中の全選択トランジスタＳ２に接続されている。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ブロック中の全選択トランジスタＳ１に接続されている。

同じワード線ＷＬと接続されている複数のメモリセルトランジスタＭＴまたはその記憶空間は、ページ（Ｐａｇｅ）と称する単位を構成する。ページごとにデータが読み出され、また書き込まれる。メモリは、１つのメモリセルが複数ビットのデータを保持できるように構成されている。２ビットを保持するメモリセルトランジスタＭＴは、“ｎｍ”データ（ｎ、ｍは、０または１）を保持し得る。ｎは上位（アッパー）ページデータを、ｍは下位（ロアー）ページデータを表す。同じワード線と接続されたメモリセルトランジスタＭＴの各々のロアーページデータの集合、および同じワード線と接続されたメモリセルトランジスタＭＴの各々のアッパーページデータの集合に、固有の物理アドレスが割り当てられている。

メモリセルトランジスタＭＴは、ビット線ＢＬとワード線ＷＬとの各交点に位置する。メモリセルトランジスタＭＴは、半導体基板中のウェル上に設けられる。ウェルは、電圧生成回路９から種々の電圧を受け取る。メモリセルトランジスタＭＴは、ウェル上に積層されたトンネル絶縁膜、電荷蓄積層としてのフローティングゲート電極ＦＧ、ゲート間絶縁膜（図示せず）、コントロールゲート電極ＣＧ（ワード線ＷＬ）、ソース／ドレイン領域ＳＤを有する。隣接するメモリセルトランジスタＭＴはソース／ドレインを共有する。選択トランジスタＳ１、Ｓ２は、それぞれ、半導体基板上に積層されたゲート絶縁膜（図示せず）、ゲート電極ＳＧＳ、ＳＧＤ、ソース／ドレイン領域ＳＤを含んでいる。メモリセルトランジスタＭＴは、浮遊ゲート電極に蓄えられる電子の数に応じて相違する閾値電圧を有し、この閾値電圧の違いに応じたデータを記憶する。

図４は、第１実施形態に係るメモリセルトランジスタＭＴ中のデータと閾値電圧分布との関係の例示している。図４は、２ビット／セルの４値ＮＡＮＤメモリに関する。各メモリセルトランジスタＭＴは４つの閾値電圧のいずれかを持ち得る。４つの閾値電圧は例えばデータ“１１”、“０１”、“１０”、“００”に対応する。“１１”、“０１”、“１０”、“００”データを保持するメモリセルトランジスタの状態を、それぞれ、Ｅ、Ａ、Ｂ、Ｃ状態と称する場合がある。これらの閾値電圧とデータとの対応は一例である。しかし、以下の説明では、Ｅ状態が、メモリセルトランジスタＭＴの消去状態と関連付けられているものとする。閾値電圧は、実際には多少のばらつきを有し、図４に示されるように一定の分布を有する。電圧ＡＲ、ＢＲ、ＣＲは、データ読み出しの際に選択ワード線に印加される電圧である。例えば電圧ＡＲが用いられて、メモリセルトランジスタＭＴが、Ａ状態のための閾値を超えているかが判定される。２ビットの書き込みのために、メモリセルトランジスタＭＴは，“１１”保持状態に維持されるか、“１０”データ保持状態に移される。こうして、ロアーページデータが書き込まれる。メモリセルトランジスタＭＴが、ロアーページデータのみ書き込まれて“１０”データを保持する状態を、ＬＭ状態と称する場合がある。ロアーページのみの書き込みのみが要求されている場合、この段階でデータ書き込みは終了する。“１１”、“１０”は、それぞれ、１ビットデータの“１”、“０”に対応する。次いでアッパーページにも書き込まれる場合、“１１”保持状態（Ｅ状態）のメモリセルトランジスタＭＴが“１１”保持状態に維持されるか、“０１”保持状態（Ａ状態）に移され、“１０”保持状態（ＬＭ状態）のメモリセルトランジスタＭＴが“００”保持状態（Ｂ状態）または“１０”保持状態（Ｃ状態）に移される。こうしてアッパーページデータも書き込まれる。

図５は、第１実施形態に係る消去ブロック検索の概念を示している。図５に示され、また上記したように、各ブロックは、共通の複数のビット線ＢＬを含んでいる。図５では、１つのブロックのみが代表して描かれている。複数ビット線ＢＬの数は、１ページに含まれるメモリセルトランジスタＭＴの数に一致する。消去ブロック検索を行うために、メモリは、例えば検索対象の複数ブロックの各々の特定ページ（検査対象ページと称する場合がある）のデータを読み出す。検査対象ページは、典型的には各ブロック中の先頭ページである。一般に、各ブロックには、先頭ページからアドレスの昇順で続くページに書き込まれるからである。そのために、メモリは、検査対象ページの全データではなく、その中の一部の連続するメモリセルトランジスタＭＴのデータのみを読み出す。データを読み出されるメモリセルトランジスタＭＴが選択される条件については、続いて述べる。

消去ブロックであれば、検査対象ページの全ビットは消去状態、すなわち“１１”保持状態のはずである。一方、データ書き込み済みのブロックであれば、検査対象ページには“０”または“１”が混在している。そこで、メモリの種々の事項に基づいて決定された、書き込まれた結果“１”データが連続しないビット数を超えるビットと同数の連続するビットのみ読み出される。具体的には、例えば以下の事項に基づいて決定される。一部のメモリは、外部から受け取った書き込み対象のデータを、そのビットを並び替えた状態で保持する。データ読み出しの際は、並べ替えられたビットが元に復元されてからメモリから出力される。第１実施形態に係る半導体記憶装置もそのようなランダム化をサポートする。たとえ書き込み対象データが連続する複数の“１”を含んでいても、第１実施形態に関するランダム化を経てページに書き込まれたデータ中で“１”が連続する数は特定の数に制限される。より具体的には、ランダム化のアルゴリズムに基づいて定まる数に制限される。本実施形態では、ランダム化を経て書き込まれたデータには例えば４バイト（４カラム）にわたって連続する“１”は含まれない。そこで、図５に示されるように、検査対象ページ中の特定の位置の３２超の連続するビットが読み出される。読み出されるビットの位置は、例えば検査対象ページの先頭部分である。

ビットの並び替えは、例えばメモリを制御するコントローラにより行われてもよい。例えば、メモリとこれを制御するコントローラを含んだメモリデバイスや、このように一体化されていなくともメモリとこれを制御するコントローラを組み合わせた使用形態が考えられる。このようなコントローラは、メモリと、メモリへのデータの記憶およびメモリからのデータの読み出しを望むデバイスと、を仲立ちする。コントローラは、デバイスから書き込み対象データを受け取ると、その中のビットを並び替えて、ビットを並び替えられた書き込み対象データをメモリに供給する。このような形態にも第１実施形態は適用可能である。

図６は、第１実施形態に係る半導体記憶装置での消去ブロック検索のフローを示している。図６に示されるように、メモリは、消去ブロック検索コマンドを受け取る（ステップＳ１）。消去ブロック検索コマンドは、専用のコマンドである。全ビットを用いる消去ブロック検索では全ビットを読み出すゆえに通常の読み出しコマンドで実行できるのに対し、特定のビットのみを読み出す必要があるからである。消去ブロック検索コマンドは、上記の検査対象ページの特定の複数ビット（検査用ビット）を読み出すことをメモリに指示し、消去ブロック検索を望む外部のデバイスから出力される。制御回路７は、消去ブロック検索コマンドを認識可能し、このコマンドにより要求される処理を実行できるように構成されている。消去ブロック検索コマンドはまた、検索対象ブロック（または検査対象ページ）のアドレスを指定する。

制御回路７は、消去ブロック検索コマンドを受け取ったことに応答して、検索対象ブロック中の検査対象ページ中の検査用ビットに対応するビット線ＢＬのみをプリチャージし、データを読み出す（ステップＳ２）。具体的には、例えば、まず制御回路７は、ビット線制御回路２中の複数データラッチのうちの充電されるビット線ＢＬ用のデータラッチにおいて“１”データを保持し、充電されないビット線ＢＬ用のデータラッチにおいて“０”データを保持する。次いで、制御回路７は、これらの保持されているデータをビット線制御回路２中の対応する各センスアンプに転送する。各センスアンプは、データラッチおよびビット線ＢＬの組に対して１つ設けられている。“１”データを受け取ったセンスアンプに対応するビット線ＢＬはプリチャージされ、“０”データを受け取ったセンスアンプに対応するビット線ＢＬはプリチャージされない。

検査用ビットに対応するビット線ＢＬから読み出されたデータが“１”または“０”であるかの判定は、通常のデータ読み出しと同じ手順で、同じ回路を用いて行われ、１ビットデータの判定用の閾値を用いる。具体的には、電圧ＡＲが用いられる。読み出されたビットは、制御回路７により受け取られる。制御回路７は、受け取った検査用ビットが全て“１”であるか（消去状態であるか）を判定する（ステップＳ３）。ステップＳ３での判定がＮｏであれば、検査対象のページを含んだブロックは書き込まれた状態であると判定される。

次いで、データビット検査回路２１は、消去ブロック検索コマンドが対象とするブロックが書き込み状態である旨のレスポンスを外部装置に出力する（ステップＳ４）。このレスポンスを受け取ると、外部装置は、次のブロックを指定する消去ブロック検索コマンドをメモリに供給する。メモリは、この新たな検査対象ブロックについてステップＳ２〜Ｓ３を繰り返す。一方、ステップＳ３での判定がＹｅｓであれば、検索対象ブロックは消去状態であると判定される。次いで、メモリは、消去ブロック検索コマンドが対象とするブロックが消去状態である旨のレスポンスを外部装置に出力する（ステップＳ５）。この後のステップは、メモリを用いる外部デバイスにより異なり、随意的かつ付加的である。例えば外部デバイスは、発見された消去済みブロックにデータを書き込んだり、消去済みブロックをリストに登録する（ステップＳ７）。

以上述べたように、第１実施形態によれば、消去ブロック検索のために、検査対象ページ中の特定の連続するビットのみが読み出さる。そのためには、読み出されるビットに対応する同数のビット線ＢＬのみがプリチャージされれば足りる。このため、検査対象ページ中の全ビット線ＢＬをプリチャージするよりもプリチャージに要する電流は少ない。例えば１ページが１６ｋＢの大きさを有する場合、全ビット線ＢＬをプリチャージするのに消費される電流が例えば４０ｍＡであり、第１実施形態に従って４Ｂ（３２）超本のビット線ＢＬが読み出されるとする。この例に従えば、消費される電流は４Ｂ／１６ｋＢで約４ｋ分の１に減少する。したがって、消去ブロック検索に消費される電流が抑制される。

図７〜図９は、半導体記憶装置における消費電流のシミュレーション例を示すタイミングチャートである。図７は、消去ブロック検索、および発見された消去ブロックへの書き込みの際の消費電流の推移を示している。図８は図７の読み出し部分（時刻０〜９０μｓ）の拡大図であり、図９は図７の書き込み部分（時刻２００〜７００μｓ）の拡大図である。図７は、消去ブロック検索のために、全ビット線をプリチャージする例を示している。図７に示されるように、消去ブロック検索のための全ビット線プリチャージにより、５０ｍＡ程度のピーク電流が消費される。一方、第１実施形態のように、特定のビット線ＢＬのみの読み出しとすることにより、この部分の消費電流は低下する。上記の例のように４Ｂ（３２）超本のビット線ＢＬが読み出される例では、ピーク電流は５０ｍＡの４ｋ分の１に減少する。

（第２実施形態）
第２実施形態は、消去ブロック検索専用のフラグに関する。第２実施形態に係る半導体記憶装置の機能ブロックは、第１実施形態と同じである。一方、幾つかの機能ブロックの動作が第１実施形態と異なる。第２実施形態に係るメモリ、特に対応する機能ブロックは、以下に述べる動作を実現可能に構成されている。

図１０は、第２実施形態に係る半導体記憶装置中のページのフォーマットの例を示している。各ブロックの検査対象ページ（例えば先頭ページ）は、データを書き込まれると、図１０に示される状態を有する。すなわち、検査対象ページは、データ領域１１と、フラグ領域１２を含んでいる。データ領域１１は、書き込み要求されたデータ（ユーザデータ）を保持する。フラグ領域１２の位置は、例えばデータ領域１１の大きさが固定されていて、データ領域１１のアドレスにより特定されることが可能である。

フラグ領域１２は、例えば、データ領域１１よりも後ろに位置し、ページのうちのデータ領域１１を除く管理データ用の領域に含まれる。例えばフラグ領域１２は、ＬＭフラグ（第３実施形態にて説明する）の後ろに位置する。フラグ領域１２は、消去ブロック検索用の１つの消去判定フラグ（ビット）を含んでいる。消去判定フラグは１ビットに対応する。または、フラグ領域１２は、同じ値を保持する複数の（例えば８）消去判定フラグを含んでいる。フラグの信頼性向上のためである。各ビットは、図１１に示されるように、例えば“１１”または“１０”を保持する。図１１は、第２実施形態に係る消去検索フラグのためのトランジスタの閾値電圧の例を示している。フラグ領域１２が含まれているページにデータが書き込まれると、フラグ領域１２は“１０”状態に移される。すなわち、“１０”のフラグは、対応する検査用ページ、ひいてはこの検査用ページが含まれるブロックがデータ書き込み済み（無効）である旨を表示する。一方“１１”のフラグは、対応する検査用ページ、ひいてはこの検査用ページが含まれるブロックが消去済み（有効）である旨を表示する。消去判定フラグは“１１”または“１０”を示すので、ビットの判定には、電圧レベルＡＲが用いられる。

図１２は、第２実施形態に係る半導体記憶装置での消去ブロック検索のフローを示している。図１２に示されるように、消去ブロック検索コマンドを受け取る（ステップＳ１１）。消去ブロック検索コマンドは、第１実施形態のものと類似であり、指定するビットの位置が異なるのみである。すなわち、第２実施形態では、消去ブロック検索コマンドは検索対象ブロック（または検査対象ページ）のアドレスを指定し、また検査対象ページ（先頭ページ）中のフラグ領域１２のビットを指定する。

制御回路７は、第１実施形態のステップＳ２と同様にデータを読み出す（ステップＳ１２）。すなわち、制御回路７は、消去ブロック検索コマンドを受け取ったことに応答して、検索対象ブロック中の検査対象ページ中のフラグ領域１２のビットに対応するビット線ＢＬのみをプリチャージし、データを読み出す。ビット線ＢＬからのデータの読み出しは、通常のデータ読み出しと同じ手順で、同じ回路を用いて行われ、上記のように電圧ＡＲが用いられる。読み出されたビットは、制御回路７により受け取られる。制御回路７は、ビットが“１”であるか（消去状態であるか）を判定する（ステップＳ１３）。検索対象ブロックが消去状態であれば、制御回路７は、消去ブロック検索コマンドが対象とするブロックが消去状態である旨のレスポンスを外部装置に出力する。一方、ステップＳ１３での判定がＮｏであればフローはステップＳ４に移行し、ＹｅｓであればフローはステップＳ５に移行する。

以上述べたように、第２実施形態によれば、検査対象ページ中に消去判定フラグが定義される。消去ブロック検索のために、フラグのみが読み出され、したがって、読み出されるビットに対応する同数のビット線ＢＬのみがプリチャージされれば足りる。このため、全ビット線ＢＬをプリチャージするよりもプリチャージに要する電流は少ない。

（第３実施形態）
第３実施形態は、消去判定フラグの別の形態に関する。第３実施形態に係る半導体記憶装置の機能ブロックは、第１実施形態と同じである。一方、幾つかの機能ブロックの動作が第１実施形態と異なる。第３実施形態に係るメモリ、特に対応する機能ブロックは、以下に述べる動作を実現可能に構成されている。

１セル当たり多ビットを保持可能なメモリにおいては、ＬＭフラグと呼ばれるフラグが定義されている場合がある。第３実施形態に係るメモリも、ＬＭフラグをサポートする。ＬＭフラグとは、ＬＭフラグが含まれているページ（同じビット線に接続されたメモリセルトランジスタＭＴの組）が、アッパーページまで書き込まれているのかを示すためのものである。そのようなフラグの実現には、種々の形態が可能である。ＬＭフラグと消去判定フラグが、干渉しないようにＬＭフラグと消去判定フラグが定義されればよい。以下では、そのような実現形態の一例を示す。

例示的なＬＭフラグ用のメモリセルトランジスタは、Ｅ状態またはＢ状態を取る。Ｂ状態は、フラグが有効なこと、すなわちアッパーページまでデータが書き込まれたことを示す。このようなＬＭフラグの例は、また、２つのフラグを１セットとして実現されることがある。すなわち、第１のフラグは、Ｅ状態またはＡ状態を取り、Ａ状態は、フラグが有効なこと、すなわちアッパーページまでデータが書き込まれたことを示す。第２のフラグは、上に紹介したようにＥ状態またはＢ状態を取る。第１、第２のフラグは、例えばトップＬＭフラグ、ボトムＬＭフラグと称される。両方のフラグがともに有効な状態であることが、ＬＭフラグが有効を示すと判定される条件である。すなわち、両方のフラグが有効であると、メモリは、対応するページはアッパーページまで書き込まれたと判定する。ＬＭフラグは、例えば、同じ値を有する複数のビットを含んでいてもよい。例えば、上記の２種のＬＭフラグの各組は８ビットを含んでいる。

このような２種のフラグのうちのボトムＬＭフラグが、消去判定フラグと統合される。そのような消去判定フラグとして、ボトムＬＭフラグと干渉しないもの、例えばＥ状態またはＡ状態にて情報を表現するものが選択される。消去判定フラグはＥ状態またはＡ状態を取り、Ａ状態は、フラグが無効なこと、すなわち対応するページにはデータが書き込み済みであることを示す。以上のような組み合わせにより、既存の（ボトム）ＬＭフラグを利用して消去判定フラグを実現できる。すなわち、ボトムＬＭフラグと消去判定フラグの両方を示すフラグ（複合フラグと称する）のためのメモリセルトランジスタＭＴがＥ状態かＢ状態かの判定を通じてボトムＬＭフラグが実現され、Ｅ状態かＡ状態かの判定を通じて消去判定フラグが実現される。図１３に示されるように、複合フラグ領域１５は、例えば、データ領域１１の後ろに位置する。図１３は、第３実施形態に係る半導体記憶装置中のページのフォーマットの例を示している。トップＬＭフラグは、例えば、複合フラグ領域１５の前後に隣接している。複合フラグ領域１５は、１ビットからなっていてもよいし、同じ値を保持する複数ビット（例えば１６ビット）からなっていてもよい。複合フラグ領域１５は、少なくとも、消去ブロック検索のための検査対象ページ（先頭ページ）に設けられていればよい。同じブロック中のその他のページでも設けられるか否かは任意である。

図１４を参照して、複合フラグについてさらに説明する。図１４は、第３実施形態に係る複合フラグのためのメモリセルトランジスタの種々の状態を示している。図１４は、複合フラグが含まれるページ中のデータ領域１１のメモリセルトランジスタの状態も示している。図１４の１段目に示されるように、データ領域１１のメモリセルトランジスタＭＴ（以下、データトランジスタと称する場合がある）および複合フラグ用のメモリセルトランジスタＭＴ（以下、複合フラグトランジスタと称する場合がある）はＥ状態にある。メモリは、電圧ＡＲを用いてＥ状態の複合フラグトランジスタを発見することを通じて消去ブロックを発見できる。

次いで、２段目に示されるように、データトランジスタが、書き込まれるべきデータに基づいてＥ状態に維持されるかＬＭ状態に移される。同時に、複合フラグトランジスタはＡ状態に移される。このような遷移は、ボトムＬＭフラグではＬＭ状態に移されるのと対照的である。データトランジスタがＬＭ状態に移される一方で複合トランジスタがＡ状態に移されるために、同じページへのデータ書き込みがデータトランジスタのＬＭ状態への移行と複合トランジスタのＡ状態への移行を同時に達成できる必要がある。そのために、例えば、複合フラグトランジスタに対してのみ上限繰り返し回数を設定して、複合フラグトランジスタへの閾値電圧遷移のための電圧印加の繰り返し回数が、データトランジスタへのそれよりも少なく制限される。こうして、上限の到達後は、データトランジスタへは電圧印加が続行する一方で、複合フラグトランジスタの閾値が電圧ＢＲ未満に抑えられる。相応して、書き込みのベリファイも、データトランジスタと複合フラグトランジスタとで異なる。

ロアーページまで書き込み済みであれば、対応するデータトランジスタおよび複合フラグトランジスタは、２段目の閾値電圧分布を有する。消去ブロック検索のために、複合フラグトランジスタが電圧ＡＲを用いて読み出されれば、フラグは無効と判定される。すなわち、対応するページ（検査対象ページ）にはデータ書き込み済みであり、ひいてはそのようなページを含んだブロックはデータ書き込み済みと判定される。また、アッパーページまで書き込み済みかの判定のために、複合フラグトランジスタが電圧ＢＲを用いて読み出されれば、フラグは無効（アッパーページまで未書き込み）と判定される。こうして、２種のフラグは干渉しない。

次いで、場合によって、３段目に示されるように、データトランジスタが、書き込まれるべきデータに基づいてＥ状態に維持されるかＡ状態、Ｂ状態、またはＣ状態に移される。同時に、複合フラグトランジスタはＢ状態に移される。アッパーページまで書き込まれれば、対応するデータトランジスタおよび複合フラグトランジスタは、３段目の閾値電圧分布を有する。アッパーページまで書き込み済みかの判定のために、複合フラグトランジスタが電圧ＢＲを用いて読み出されれば、フラグは有効（アッパーページまで書き込み済み）と判定される。また、消去ブロック検索のために、複合フラグトランジスタが電圧ＡＲを用いて読み出されれば、フラグは無効と判定される。この点は、ロアーページのみの書き込みと変わらない。

第３実施形態での消去ブロック検索のフローは、第２実施形態（図１２）と同じである。複合フラグトランジスタの閾値電圧が電圧ＡＲを用いて判断される。ステップＳ２において電圧ＡＲ未満であれば（複合トランジスタがＥ状態であれば）、対応する検査対象ページ、ひいてはこの検査対象ページを含んだブロックは消去済みと判定される。一方、複合フラグトランジスタの閾値電圧が電圧ＡＲを超えていれば（複合トランジスタがＡ状態であれば）、対応する検査対象ページ、ひいてはこの検査対象ページを含んだブロックはデータ書き込み済みと判定される。第２実施形態と同じく、消去ブロック検索のために、検査対象ページからは、複合フラグトランジスタのデータのみが読み出される。このため、プリチャージに要する電流は、全ビット線をプリチャージするより少ない。

上の例では、Ｅ状態またはＢ状態を取る既存のフラグについて説明した。しかし、Ｅ状態またはＣ状態を取る別のフラグと消去判定フラグが統合されてもよい。また、２ビット／セルの例について説明したが、３ビット以上であっても原理は同じである。すなわち、複数の閾値電圧状態のうちで既存のフラグのために使用されていない閾値電圧状態に消去判定フラグの情報が統合される。既存のフラグと消去判定フラグの論理は、互いに干渉しないように定義される。例えば、もっとも簡単な例として、Ｅ状態が２種のフラグの各々の一方の論理を表示し、残りのいずれかの複数の状態の１つが第１フラグの他方の論理を表示し、別の１つに第２フラグの他方の論理を表示する。または、２種のフラグが、重複する電圧閾値状態を用いないように決定されてもよい。

以上述べたように、第３実施形態によれば、第２実施形態と同じく、検査対象ページ中に消去判定フラグが定義される。このため、第２実施形態と同じ利点を得られる。また、第３実施形態によれば、消去判定フラグはＬＭフラグを利用して実現される。ＬＭフラグは、１セル当たり複数ビットを保持可能にメモリでは既存である。したがって、消去判定フラグの定義のための新たなフラグ領域は不要であり、メモリセルトランジスタを効率的に利用できる。

その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。

１…メモリセルアレイ、２…ビット線制御回路、３…カラムデコーダ、４…データバッファ、５…データ入出力端子、６…ワード線制御回路、７…制御回路、８…制御信号入力端子、９…電圧生成回路。

Claims (5)

1. 変動可能な閾値電圧に基づいて消去状態またはデータ保持状態を取る複数のメモリセルトランジスタを含んだページを複数含み、かつデータの消去単位である複数のブロックと、
   消去済みのブロックに前記ページごとにデータを書き込み、データの書き込みの際に前記データを書き込まれるブロック中の先頭のページ中に無効を示す第１フラグを書き込み、消去済みのブロックを発見するために検索対象のブロックの先頭ページの中から前記第１フラグのみを読み出し、前記第１フラグが有効である場合、前記有効な第１フラグを含んだ前記先頭ページを含んだブロックを消去済みと判定する制御回路と、
   を具備し、
   有効な第１フラグを示すメモリセルトランジスタは前記消去状態であることを特徴とする半導体記憶装置。
2. 前記第１フラグと第２フラグが、同じメモリセルトランジスタにより表示される、
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記半導体記憶装置が、前記複数のメモリセルトランジスタの各々において１または２ビットを保持するように構成されており、
   前記第２フラグが、前記１つのメモリセルトランジスタが含まれるページ中のメモリセルトランジスタが２つのビットにおいて情報を保持していることを示すフラグである、
   ことを特徴とする、請求項２に記載の半導体記憶装置。
4. 前記複数のメモリセルトランジスタが、消去状態、第１データ保持状態、第２データ保持状態、第３データ保持状態のいずれであるかに基づいて２ビットのデータを保持し、
   前記第１および第２フラグを表示する前記メモリセルトランジスタが、
   前記消去状態または前記第１データ保持状態であるかを通じて前記第１フラグを表示し、
   前記消去状態または前記第２データ保持状態であるかを通じて前記第２フラグを表示する、
   ことを特徴とする請求項３に記載の半導体記憶装置。
5. 前記制御回路が、前記第１および第２フラグを表示する前記メモリセルトランジスタを含んだページにデータを書き込む際に、前記第１および第２フラグを表示する前記メモリセルトランジスタとは別のトランジスタに電圧が印加される回数の上限より少ない上限の回数で前記第１および第２フラグを表示する前記メモリセルトランジスタに電圧を印加する、
   ことを特徴とする請求項４に記載の半導体記憶装置。

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