JPH1093054A - 半導体装置及びデータ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリにおいてビット線プリチャ
ージのための回路素子数を減らす。 【解決手段】 一対の入出力端子を有するセンスラッチ
の夫々の入出力端子に結合されたプリチャージ回路
（４）は、データ読み出し、消去ベリファイ又は書込み
ベリファイ動作の選択側ビット線に第１のレベル（１
Ｖ）をプリチャージレベルとして供給するトランジスタ
（４１，４２）を有し、このトランジスタはデータ読み
出し、消去ベリファイ又は書込みベリファイ動作の非選
択側ではビット線に第１のレベルよりも低い第２のレベ
ル（０．５Ｖ）をリファレンスレベルとして供給するト
ランジスタと兼用される。何れを供給するかは制御電圧
（ＰＣＵ）のレベルで決定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
のような半導体装置に関し、特に読み出しデータをセン
スしたり書込みデータをラッチするセンスラッチとビッ
ト線との間に配置されたプリチャージ回路の改良に関
し、例えばファイルメモリを構成するためのフラッシュ
メモリに適用して有効な技術に関する。

【０００２】

【従来の技術】フラッシュメモリにはフローティングゲ
ート、コントロールゲート、ソース及びドレインを持つ
トランジスタがメモリセルとして採用されている。この
フラッシュメモリセルは、フローティングゲート内の電
荷の有無により情報を保持するもので、例えばフローテ
ィングゲート内に電荷が注入されるとメモリセルのしき
い値電圧が上昇する。即ちデータ読み出しのためにコン
トロールゲートに印加する電圧よりもしきい値電圧を上
げる事によりメモリセルには電流が流れなくなる。また
フローティングゲートに電荷の入っていない状態では、
メモリセルのしきい値がデータ読み出しのためのコント
ロールゲートへの印加電圧より低いため、メモリセルに
は電流が流れる。特に制限されないが、上記メモリセル
のしきい値電圧をワード線選択レベルよりも高くする動
作を消去動作、上記メモリセルのしきい値電圧をワード
線選択レベルよりも低くする動作を書込み動作と称す
る。消去と書込みを上記とは逆に定義することもある。

【０００３】上記フラッシュメモリのコントロールゲー
トに電圧を印加したとき、そのソース・ドレイン間に電
流が流れたり流れなかったりする状態は、例えば個々の
ビット線に対応して設けられたスタティックラッチのよ
うなセンスラッチによってセンスされる。また、書込み
や消去に際してメモリセルのしきい値電圧が所望の電圧
に到達したかを調べるためのベリファイ動作においても
読み出し動作同様のセンス動作が必要になる。また、コ
ントロールゲートとドレインとの間に高電位差を形成し
て書込みを行う場合、メモリセル毎にドレイン電圧を高
くしたり低くしたりすることにより、メモリセルに対す
る書込み選択と書込み非選択とを区別することができ、
この場合に、センスラッチは書込み選択、非選択に応じ
たデータをラッチすることになる。

【０００４】前記センスラッチにラッチされた書込みデ
ータに応じてビット線に供給する電圧レベルを制御する
のにプリチャージ回路を利用することができる。また、
読み出しやベリファイ動作においては、センスラッチに
よるセンス動作上、ビット線を予じめ望ましいレベルに
するのに、プリチャージ回路を利用することができる。

【０００５】図１８は本発明者の検討に係るフラッシュ
メモリの部分的な回路図が示される。ＢＬＵ，ＢＬＤは
代表的に示されたビット線であり、一対のメモリマット
ＭＡＴＵ，ＭＡＴＤに含まれている。双方のビット線Ｂ
ＬＵ，ＢＬＤにはインバータを逆並列接続したスタティ
ックラッチ形態のセンスラッチ１００が割り当てられて
いる。センスラッチ１００の入出力ノードはプリチャー
ジ回路１０１，１０２を介して、対応するビット線ＢＬ
Ｕ，ＢＬＤに接続されている。１０３，１０４はセンス
ラッチ１００のためのリファレンスレベルをビット線に
供給するトランジスタである。

【０００６】例えばメモリマットＭＡＴＵに含まれるメ
モリセルＭＣに対して読み出しを行う場合、非選択メモ
リマットＭＡＴＤ側のセットＭＯＳトランジスタ１０５
をオン状態にしてセンスラッチ１００を活性化し、当該
センスラッチ１００のビット線ＢＬＵ側にハイレベルを
ラッチさせる。そして、ＰＣＵを１Ｖ＋Ｖｔｈに制御し
てビット線ＢＬＵを１Ｖにプリチャージする。一方、非
選択マット側ではＲＰＣＤを０．５Ｖ＋Ｖｔｈに制御し
てビット線ＢＬＤを０．５Ｖにプリチャージする。０．
５Ｖはセンスラッチ１００によるセンス動作におけるリ
ファレンスレベルとされる。ワード線選択動作の後、ト
ランスファＭＯＳトランジスタ１０６，１０７が開か
れ、この時、センスラッチ１００は、ビット線ＢＬＵの
レベルが０．５Ｖよりも高いか低いかをセンスして、メ
モリセルからの読み出しデータをラッチする。消去ベリ
ファイについても同様の動作が行われる。

【０００７】書込みは図１９に例示されるようにカラム
選択ゲート１０７，１０８から入力された書込みデータ
がセンスラッチ１００にラッチされた後、ＰＣＵ及びＰ
ＣＤをハイレベルに制御し、これによってセンスラッチ
１００のハイレベル側入出力ノードに結合するビット線
がハイレベルにプリチャージされる。そしてトランスフ
ァゲート１０６，１０７を開くことにより、ハイレベル
にプリチャージされているビット線ＢＬＵに書き込み用
ドレイン電圧が供給される。ビット線をメモリセルＭＣ
のドレインに接続する選択ＭＯＳトランジスタは、信号
ＳｉＤにより書込み非選択マット側では全てカットオフ
状態にされている。これにより、書込み選択マット側で
書込み電圧が印加されたコントロールゲートに接続する
メモリセルのうち、ビット線に書込み電圧が供給された
メモリセルのしきい値電圧が低下される。この後の書込
みベリファイ動作も前記読み出しと同様に行われる。

【０００８】尚、フラッシュメモリについて記載された
文献の例としては、１９９４シンポジウム オン ブイ
エルエスアイ サーキッツ ダイジェスト オブ テク
ニカル ペーパーズの第６１頁〜第６２頁（1994 Sympo
sium on VLSI Circuits Digest of Technical Papers,
pp61-62）がある。

【０００９】

【発明が解決しようとする課題】しかしながら、上述の
ように、センスラッチのラッチデータ等に従ってビット
線をプリチャージする回路１０１，１０２と、センスラ
ッチによるセンス動作のためのリファレンス電圧を形成
してビット線をプリチャージする回路１０３，１０４と
を別々に設けた構成では、それらが各ビット線毎に配置
されるというい性質上、プリチャージのための回路構成
によるチップ占有面積が大きくなるという問題点が本発
明者によって見出された。

【００１０】１０１，１０２で代表されるプリチャージ
回路は動作選択メモリマットのビット線を所定レベルに
プリチャージするのに専ら用いられる。１０３，１０４
で代表されるプリチャージ回路は動作非選択メモリマッ
トのビット線を所定レベルにプリチャージするのに用い
られる回路であり、特に読み出しデータをセンスラッチ
でセンスするためのリファレンスレベルに非選択マット
のビット線をプリチャージする。双方のプリチャージ回
路が相違される場合、換言すれば、双方のプリチャージ
レベルを決定するためのＭＯＳトランジスタが相違され
る場合には、プロセスばらつきなどによる相互間でのし
きい値電圧の差、レイアウトの相違等に起因して、相互
のプリチャージレベルにばらつきが生ずる虞がある。こ
のようなばらつきは、ベリファイ動作で判定されるメモ
リセルのしきい値電圧にばらつきを生じさせ、データの
信頼性を低下させる原因にもなり得ることが本発明者に
よって明らかにされた。

【００１１】本発明の目的は、ビット線プリチャージの
ための回路素子数を減らすことができる半導体装置を提
供することにある。

【００１２】本発明の別の目的は、動作が選択されるメ
モリマットのビット線を所定レベルにプリチャージする
回路を、動作が非選択とされるメモリマットのビット線
を所定レベルにプリチャージする回路に兼用できるよう
にした半導体装置を提供することにある。

【００１３】本発明の更に別の目的は、動作が選択され
るメモリマットのビット線に動作上望ましいレベルを与
えてプリチャージし、また、プリチャージされたビット
線への読み出し論理値を判定するためのリファレンスレ
ベルをビット線に与えるためのトランジスタを共通化し
た半導体装置を提供することにある。

【００１４】本発明のその他の目的は、ベリファイ動作
で判定されるメモリセルのしきい値電圧にばらつきを生
じさせず、データの信頼性低下を阻止できるビット線プ
リチャージ技術を提供することにある。

【００１５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１７】すなわち、半導体装置は、一対の入出力端
子を有するセンスラッチと、センスラッチの夫々の入出
力端子に結合されたプリチャージ回路と、夫々のプリチ
ャージ回路によってプリチャージされるビット線と、ド
レインが選択的にビット線に接続され電気的に消去及び
書込み可能な複数個の不揮発性メモリセルと、前記メモ
リセルに対するデータ読み出し、消去及び書込みに応じ
て前記センスラッチ及びプリチャージ回路の動作を制御
する制御手段とを含む。前記プリチャージ回路は、デー
タ読み出し、消去ベリファイ又は書込みベリファイ動作
の選択側ビット線に第１のレベル（１Ｖ）をプリチャー
ジレベルとして供給するトランジスタ（４１，４２）を
有し、このトランジスタはデータ読み出し、消去ベリフ
ァイ又は書込みベリファイ動作の非選択側ではビット線
に第１のレベルよりも低い第２のレベル（０．５Ｖ）を
リファレンスレベルとして供給するトランジスタと兼用
され、前記制御手段は、前記第１のレベル又は第２のレ
ベルを形成する制御電圧（１Ｖ＋Ｖｔｈ，０．５Ｖ＋Ｖ
ｔｈ）を選択的に前記トランジスタに供給する。

【００１８】上記手段によれば、センスラッチのラッチ
データ等に従ってビット線をプリチャージする手段と、
センスラッチによるセンス動作のためのリファレンス電
圧を形成してビット線に与える手段とを共通のトランジ
スタ（４１，４２）を用いて実現できる。これによっ
て、ビット線プリチャージのための回路素子数を減少さ
せることができる。また、それにより、プリチャージレ
ベルを供給するためのトランジスタとリファレンスレベ
ルを供給するためのトランジスタが相違される場合のよ
うに、プロセスばらつきなどによる相互間でのしきい値
電圧の差や、レイアウトの相違等に起因して、ビット線
プリチャージレベルとリファレンスレベルにばらつきを
生ずる、とういことがないから、ベリファイ動作で判定
されるメモリセルのしきい値電圧にばらつきを生じたり
せず、消去、書込みされたデータに対して高い信頼性を
得ることができる。

【００１９】具体的な態様によれば、前記プリチャージ
回路は、ビット線とセンスラッチの入出力端子との間に
配置された第１のスイッチトランジスタ（４０）と、セ
ンスラッチの入出力端子の電圧を制御端子に受けてスイ
ッチ制御される動作電源供給用の第２のスイッチトラン
ジスタ（４１）と、第２のスイッチトランジスタとビッ
ト線との間に配置された第３のスイッチトランジスタ
（４２）とから成る。前記制御手段は、プリチャージ回
路の第３のスイッチトランジスタの制御端子にプリチャ
ージレベル供給用の制御電圧を与えて動作選択側のビッ
ト線にプリチャージレベルを供給し、プリチャージされ
たビット線へのデータ読み出し動作に並行して、動作非
選択側の他方のプリチャージ回路の入出力端子に第２の
スイッチトランジスタをオン動作させるための第１のデ
ータをラッチさせて当該他方のプリチャージ回路の第３
のスイッチトランジスタの制御端子にリファレンスレベ
ル供給用の制御電圧を与えて、動作が非選択とされる側
のビット線にリファレンスレベルを供給し、その後で、
双方のプリチャージ回路における第１のスイッチトラン
ジスタをオン動作させて、センスラッチに読み出しデー
タをラッチさせる動作を、データ読み出し及び書込みベ
リファイの双方における共通の動作として制御する。こ
のとき、データ読み出し動作では前記共通の動作の前
に、センスラッチにおけるデータ読み出し動作が選択さ
れる側の入出力端子に前記第１のデータをラッチさせ
る。これによれば、データ読み出しと書込みベリファイ
における動作制御の殆どを共通化でき、制御手段の制御
論理を簡素化できる。

【００２０】本発明の更に具体的な態様によれば、前記
制御手段はメモリセルに対するデータ読み出し動作にお
いて、データ読み出し動作が選択される側の一方のプリ
チャージ回路に含まれる第２のスイッチトランジスタを
オン動作させるための第１のデータをセンスラッチの読
出し動作選択側の入出力端子にラッチさせ、プリチャー
ジ回路の第３のスイッチトランジスタの制御端子にプリ
チャージレベル供給用の制御電圧を与えて、データ読出
し動作選択側のビット線にプリチャージレベルを供給
し、プリチャージされたビット線へのデータ読み出し動
作に並行して、読み出し動作が非選択とされる側の他方
のプリチャージ回路の入出力端子に第１のデータをラッ
チさせ当該他方のプリチャージ回路の第３のスイッチト
ランジスタの制御端子にリファレンスレベル供給用の制
御電圧を与えて、データ読出し動作の非選択側のビット
線にリファレンスレベルを供給し、その後で、双方のプ
リチャージ回路における第１のスイッチトランジスタを
オン動作させてセンスラッチに読み出しデータをラッチ
させる。このデータ読み出し動作は消去ベリファイ動作
におけるデータ読み出し動作を含む。また、前記制御手
段はメモリセルに対する書込みベリファイ動作におい
て、書き込みベリファイ動作が選択される側のビット線
のプリチャージ回路に含まれる第３のスイッチトランジ
スタの制御端子にプリチャージレベル供給用の制御電圧
を与えた後、書込みベリファイ動作が選択される側のビ
ット線へのデータ読み出し動作に並行して、当該ベリフ
ァイ動作非選択側の他方のプリチャージ回路の入出力端
子に前記第１のデータをラッチさせて当該他方のプリチ
ャージ回路の第３のスイッチトランジスタの制御端子に
リファレンスレベル供給用の制御電圧を与えて、書込み
ベリファイ動作非選択側のビット線にリファレンスレベ
ルを供給し、その後で、双方のプリチャージ回路におけ
る第１のスイッチトランジスタをオン動作させて、セン
スラッチに読み出しデータをラッチさせる。前記制御手
段は、前記リファレンスレベルを供給してから前記第１
のスイッチトランジスタをオン動作させるまでの間、セ
ンスラッチの全ての内部ノードをリファレンスレベルに
保つことができる。

【００２１】

【発明の実施の形態】

〔１．センスラッチを中心としたフラッシュメモリの構
成〕図１には本発明の一例に係るフラッシュメモリの構
成をセンスラッチとプリチャージ回路を主体に示してあ
る。１及び２で示されるものはメモリマットである。メ
モリマット１，２は電気的に書き換え可能な複数個のメ
モリセルＭＣ（代表的に１個図示されている）を有す
る。１個のメモリセルは、コントロールゲート、フロー
ティングゲート、ソース及びドレインを持ち電気的に書
き換え可能な１個のトランジスタ（メモリセルトランジ
スタ）によって構成される。メモリセルのレイアウト構
造は、特に制限されないが、所謂ＡＮＤ型とされる。Ａ
ＮＤ型の構成では、複数個の前記メモリセルトランジス
タがそれらに共通のソース及びドレインを構成する夫々
の拡散層（半導体領域）を介して並列配置され、ドレイ
ンを構成する拡散層は選択トランジスタ１０を介してビ
ット線ＢＬＵに、ソースを構成する拡散層は選択トラン
ジスタ１１を介してソース線１２に結合されている。Ａ
ＮＤ型メモリセル構造の詳細については後で説明する。
ＳｉＳは選択トランジスタ１１のスイッチ制御信号、Ｓ
ｉＤは選択トランジスタ１０のスイッチ制御信号であ
る。ＷＬはメモリセルＭＣのコントロールゲートに結合
されるワード線である。

【００２２】図１では夫々のメモリマットに含まれるビ
ット線ＢＬＵ，ＢＬＤを代表的に夫々１本づつ示してい
る。これに呼応して左右のビット線ＢＬＵ，ＢＬＤに共
有される一つのセンスラッチ３が代表的に示されてい
る。特に制限されないが、一つのセンスラッチ３に応ず
る左右のビット線ＢＬＵ，ＢＬＤに関する構成は当該セ
ンスラッチ３を中心に鏡面対称構造とされる。４，５で
示されるものはビット線ＢＬＵ，ＢＬＤに設けられたプ
リチャージ回路である。

【００２３】前記センスラッチ３は、一対のＣＭＯＳイ
ンバータから成るスタティックラッチ、即ち相互に一方
のＣＭＯＳインバータの入力端子を他方のＣＭＯＳイン
バータの出力端子に結合して成る回路によって構成さ
れ、一方のＣＭＯＳインバータの出力がプリチャージ回
路４を介してビット線ＢＬＵに、他方にＣＭＯＳインバ
ータの出力がプリチャージ回路５を介してビット線ＢＬ
Ｄに結合されている。センスラッチ３の動作電源はＳＬ
Ｐ，ＳＬＮとされる。センスラッチ３はカラム選択ゲー
トトランジスタ６，７から供給される書込みデータをラ
ッチし、或いは、読み出し又はベリファイ動作において
ビット線ＢＬＵ，ＢＬＤの状態に応じてセンス動作を行
なう。

【００２４】前記プリチャージ回路４（５）は、ビット
線ＢＬＵ（ＢＬＤ）とセンスラッチ３とを結ぶ信号伝達
経路の途中に介在された転送ＭＯＳトランジスタ４０
（５０）を有し、このＭＯＳトランジスタ４０（５０）
を挟んでセンスラッチ３の入出力端子にゲートが結合さ
れたフィードバックＭＯＳトランジスタ４１（５１）
と、前記転送ＭＯＳトランジスタ４０（５０）を挟んで
ビット線ＢＬＵ（ＢＬＤ）にソースが結合されたＭＯＳ
トランジスタ４２（５２）とが直列配置され、フィード
バックＭＯＳトランジスタ４１（５１）のドレインには
電圧ＵＰＣが供給される。更にプリチャージ回路４
（５）は電圧ＵＲＡＳとセンスラッチ３の入出力端子と
の間に配置されたＭＯＳトランジスタ４３（５３）を有
する。

【００２５】前記ＭＯＳトランジスタ４１（５１）はＭ
ＯＳトランジスタ４０（５０）がオフ状態のときセンス
ラッチ３の入出力端子のレベルに応じてスイッチ制御さ
れる。トランジスタ４２（５２）は信号ＰＣＵ（ＰＣ
Ｄ）のレベルに応じてコンダクタンス制御され、それに
応じたレベルを電圧ＵＰＣに基づいてビット線ＢＬＵ
（ＢＬＤ）に供給する。ＭＯＳトランジスタ４３（５
３）はセンスラッチ３の入出力端子の状態を初期的にセ
ットしたりするのに利用される。

【００２６】上記プリチャージ回路４，５は、読み出
し、消去ベリファイ及び書込みベリファイ動作前にビッ
ト線ＢＬＵ，ＢＬＤのレベルを望ましいレベルにプリチ
ャージすると共に、以下の説明から明らかにされるよう
に、読み出し又はベリファイ動作における読み出しデー
タの論理値を前記センスラッチ３を介して判定するため
のリファレンスレベルを形成する。図１８の構成と比較
すると、図１の構成にはリファレンスレベル供給用のプ
リチャージＭＯＳトランジスタ１０３、１０４が省かれ
ている。その機能はプリチャージ回路４，５が実現す
る。センスラッチ３及びプリチャージ回路４，５の作用
については後でその詳細を説明する。

【００２７】図１において８，９で示されるものは書込
み・消去状態を判定するためのＭＯＳトランジスタであ
る。前記ＭＯＳトランジスタ８，９はそのゲートが対応
するビット線に、そのソースが接地電位に結合される。
図１に代表的に示された１個のセンスラッチ３を中心と
したビット線ＢＬＵ，ＢＬＤに係る構成は実際には多数
存在されている。センスラッチ３を挟んで図１の左側の
トランジスタ８のドレインは全て共通接続され、ビット
線ＢＬＵに代表される左側のビット線の状態（レベル）
に応じた電流ＥＣＵを形成する。同様に、センスラッチ
３を挟んで図１の右側のトランジスタ９のドレインも全
て共通接続され、ビット線ＢＬＤに代表される右側のビ
ット線の状態（レベル）に応じた電流ＥＣＤを形成す
る。特に図示はしないが、電流ＥＣＵ（ＣＥＤ）の変化
に基づいてセンスラッチ３の左（右）側の全てのビット
線ＢＬＵ（ＢＬＤ）の状態が同じ状態になったかを検出
する電流センス型のアンプが設けられている。このアン
プは、消去ベリファイ又は書込みベリファイの対象とさ
れる全てのメモリセルが所定のしきい値電圧になったか
を検出するのに用いられる。

【００２８】図１において１５，１６は消去動作や書込
み動作等において所定のビット線電圧を供給したり、後
述する論理反転動作などに用いられるＭＯＳトランジス
タである。

【００２９】尚、本明細書に添付された図面においてＰ
チャンネル型ＭＯＳトランジスタはその基体ゲートに矢
印を付してＮチャンネル型ＭＯＳトランジスタと区別し
て図示してある。

【００３０】図２には前記メモリマット１の詳細及びそ
のＸ系選択回路の一例が示される。例えば前記メモリマ
ット１は、１２８本のワード線ＷＬ(0)〜ＷＬ(127)を一
単位とする複数のブロックに分けられ、夫々のブロック
において、選択ＭＯＳトランジスタ１１は共通の制御信
号ＳｉＳでスイッチ制御され、選択ＭＯＳトランジスタ
１０は共通の選択信号ＳｉＤによってスイッチ制御され
る。前記メモリマット２も上記同様に構成される。Ｘ系
選択回路は、メインデコーダ１７、ゲートデコーダ１８
及びサブデコーダ１９によって構成される。サブデコー
ダ１９は双方のメモリマット１，２毎に設けられ、ワー
ド線と一対一対応されるドライバを備える。ドライバの
動作電源はブロック単位でメインデコーダ１７から供給
される。メインデコーダ１７は、それに供給されるアド
レス信号に従って排他的に一つのブロックに対応される
前記ドライバに動作電源を供給する。これとともに、ド
ライバに動作電源を供給すべきブロックの選択ＭＯＳト
ランジスタ１１，１０をオン状態に制御する。ゲートデ
コーダ１８はそれに供給されるアドレス信号に従って各
ブロックで１本のワード線を選択する選択信号を前記サ
ブデコーダ１９のドライバに供給する。このＸ系選択回
路によれば、一つのブロックを選択し、選択されたブロ
ックの中の１本のワード線を選択レベルに駆動すること
ができる。そのときの駆動レベルは、メインデコーダ１
７の出力回路の動作電源によって決定される。メモリマ
ット２のＸ系選択回路も上記同様に構成されている。

【００３１】前記メモリマット１，２のＸ系選択回路は
排他的に何れか一方が選択動作される。例えば、外部か
ら供給されるアドレス信号の最下位ビットに従ってメモ
リマット１のメインデコーダ１７又はメモリマット２の
メインデコーダ１７の何れか一方が動作可能にされる。

【００３２】〔２．ＡＮＤ型メモリセルアレイ〕図３に
は上述のＡＮＤ型メモリセルのレイアウト構成例が示さ
れる。同図に示されるメモリセルは２層のメタル配線層
を用いるプロセスによって形成される構造とされ、メモ
リセルＭＣ及び選択ＭＯＳトランジスタ１０，１１は並
列された縦方向の拡散層と横方向に延在されたポリシリ
コン等から成るコントロールゲートとの交差位置に形成
されている。フラッシュメモリのメモリセルＭＣは例え
ばＰ型基板上に構成されたＮチャンネル型ＭＯＳトラン
ジスタとされる。このメモリセルＭＣは、フローティン
グゲート（Floating Gate）内の電荷の有る／無しによ
り情報を保持する事が可能である。例えばフローティン
グゲート内に電荷が注入されるとメモリセルのしきい値
電圧は上昇する。即ちコントロールゲートに印加する電
圧値以上にしきい値電圧を上げる事によりメモリ電流は
流れなくなる。またフローティングゲートに電荷の入っ
ていない状態ではしきい値電圧は、コントロールゲート
に印加する電流より低いため電流が流れる。よって電流
の流れる状態を"０"情報保持、電流の流れない状態を"
１"情報保持と割り当てる事が可能となる。これは定義
上の事であるので、逆の定義を与えても何ら問題は無
い。

【００３３】この明細書で一例として説明しているフラ
ッシュメモリのメモリセルはＡＮＤ型であるが、メモリ
セル構造はそれに限定されるものではなく、図４に示さ
れるＮＡＮＤ型、図５に示されるＮＯＲ型、図６に示さ
れるＤＩＮＯＲ型等の別の構造を採用することも可能で
ある。何れの構造であってもフラッシュメモリのメモリ
セルは基本的には全て同じ構成を備えているが、図３乃
至図６に示されるようにアレイ状に配置したとき、夫々
特徴が現われる。ＮＯＲ型はメモリ毎にビット線（メタ
ル配線層）とのコンタクトが必要であるため占有面積を
小さくすることが難しいが、ＮＡＮＤ型、ＤＩＮＯＲ
型、ＡＮＤ型ではビット線とのコンタクトをブロック毎
に配置すれば済むので、占有面積の低減を図ることがで
きる。

【００３４】〔３．メモリセルに対する電圧印加態様〕
図７にはメモリ動作に応じてメモリセルＭＣに印加すべ
き電圧状態の一例が示される。メモリ動作はリード（re
ad）、書込み（program）及び消去（erase）に大別され
る。書込みベリファイ及び消去ベリファイはリードと実
質的に同じである。Ｖｇはコントロールゲートに印加さ
れる電圧（コントロールゲート電圧）、Ｖｄはドレイン
に印加される電圧（ドレイン電圧）、Ｖｓはソースに印
加される電圧（ソース電圧）を意味する。

【００３５】消去においては、コントロールゲートに正
電圧（１２Ｖ）を印加しメモリセルのドレイン・ソース
に負電圧（−４Ｖ）を印加する。このことによりフロー
ティングゲート内にトンネル効果を用いて電荷を注入す
る事が可能となる。その結果、メモリセルＭＣのしきい
値電圧が上昇する。このような消去のための電圧印加は
ワード線単位で行うことができる。例えば消去動作は、
上記電圧印加状態を間欠的に実行し、メモリセルのしき
い値電圧が読み出しワード線電位を越えるまで行なう。
図２の構成において消去は例えばワード線単位で行われ
る。消去対象とされるワード線を含むブロックのメモリ
セルには選択ＭＯＳトランジスタ１０，１１を介して夫
々同じドレイン電圧とソース電圧が印加されることにな
る。従って、選択ブロックに含まれる非選択メモリセル
には、Ｖｇ＝０Ｖ、Ｖｄ＝Ｖｓ＝−４Ｖが印加されるこ
とになる。非選択ブロックの選択ＭＯＳトランジスタ１
０，１１はオフ状態にされるから、非選択ブロックに含
まれるメモリセルのドレインとソースはフローティング
即ちオープン（open）にされ、コントロールゲート電圧
は０Ｖにされる。

【００３６】書き込みにおいては、コントロールゲート
に負電位（−１０Ｖ）を印加し、ドレインには正電圧
（４Ｖ）を与え、ソースはフローティングにされる。書
込み対象メモリセルとワード線を共有する書込み非対象
メモリセルのドレインには０Ｖが印加される。このこと
によりドレインに正電圧が印加されたメモリセルのみ電
荷の放出が行なわれる。その結果、メモリセルのしきい
値電圧は減少する。書き込み動作は所望メモリセルのし
きい値電圧が読み出しワード線電位より低くなるまで行
われる。

【００３７】読み出し動作では、コントロールゲートに
読み出し電位（Ｖｃｃ）が印加され、これによってメモ
リセルに電流が流れるか流れないかによって、メモリセ
ルの記憶データが判定される。

【００３８】〔４．プリチャージ回路及びセンスラッチ
の制御〕上記フラッシュメモリに対する各種動作に必要
な電圧印加状態の基本的な内容が理解されたところで、
前記図１の構成に従ってセンスラッチ３プリチャージ回
路４，５などをどのように制御するかを、次に説明す
る。

【００３９】ここまでの説明から理解されるように、メ
モリセルに対する読み出し、消去、書込み等の動作は選
択された一方のメモリマットに関して行われる。この意
味において、動作対象とされるメモリセルを含むメモリ
マットを選択マット、含まないマットを非選択マットと
称する。非選択マット側のプリチャージ回路はデータ読
み出し動作やベリファイ動作においてセンスラッチ３に
よるセンス動作のためのリファレンスレベルの形成に専
ら利用されることになる。

【００４０】〔４−１．読み出し及び消去ベリファイ〕
図８はデータ読み出し動作におけるプリチャージ回路及
びセンスラッチなどの動作タイミング図を示す。消去ベ
リファイについても図８と基本的に同じ動作タイミング
となるが、消去動作は複数回に分けて消去電圧をかけな
がら逐次ベリファイ動作を行なう関係上、ワード線電位
が読み出し動作と相違する。この点を除けば、消去ベリ
ファイ動作は読み出し動作と実質的に同じであり、消去
ベリファイ動作時の説明は省略する。

【００４１】読出し動作においてＵＤＤＣＵ，ＵＤＤＣ
Ｄ＝０Ｖ、ＵＰＣ＝ＶＣＣにされる。読み出し動作サイ
クルの直前若しくは最後において双方のビット線ＢＬ
Ｕ，ＢＬＤはＤＤＣＵ，ＤＤＣＤによってオン状態にさ
れるＭＯＳトランジス１５，１６を介してローレベル
（ＶＳＳ＝０Ｖ）にされている（Ｓ１）。この状態にお
いてトランジスタ４０，５０は閉じられている。

【００４２】この説明において読み出し動作における選
択マットは例えばメモリマット１とされる。読み出し動
作において、先ず、選択マット１側をハイレベル（ＶＣ
Ｃ）とするようにセンスラッチを動作させる（Ｓ２）。
即ちセンスラッチ３に動作電源ＳＬＮ（＝０Ｖ），ＳＬ
Ｐ（＝ＶＣＣ）を与えて活性化するとセンスラッチ３の
双方の入出力ノードは初期的にＶＣＣに充電されようと
する。このとき、非選択マット２側のトランジスタ５３
を信号ＲＳＡＤでオンさせることにより、センスラッチ
３の非選択マット２側の入出力ノードに電圧ＵＲＳＡ
（＝０Ｖ）が与えられ、これによってセンスラッチ３
は、選択マット１側にハイレベル、非選択マット２側に
ローレベルをラッチする。

【００４３】次に、選択マット１側のプリチャージ回路
４の電圧ＰＣＵ＝１＋Ｖｔｈにすることによって選択マ
ット１側のビット線ＢＬＵを１Ｖにプリチャージする
（Ｓ３）。即ち、センスラッチ３は選択マット側にハイ
レベルをラッチしているのでトランジスタ４１がオンさ
れ、電圧ＰＣＵのレベルに従ったコンダクタンスでトラ
ンジスタ４２がオン状態に制御されることにより、ビッ
ト線ＢＬＵが１Ｖにプリチャージされる。センスラッチ
３の非選択マット２側はローレベルをラッチしている。
尚、Ｖｔｈはトランジスタ４２のしきい値電圧である。

【００４４】上記プリチャージ動作が完了されるタイミ
ングに同期して選択マット側のワード線ＷＬが選択レベ
ルにされ、これによってメモリセルが選択される。選択
されたメモリセルのしきい値電圧に応じてビット線ＢＬ
Ｕがディスチャージされ（"０"read）、或いはそのプリ
チャージレベルを維持する（"１"read）。このような動
作が確定する時間Ｔは例えば８００ｎ秒のような時間と
される。

【００４５】そのような動作のための時間Ｔを利用し
て、非選択マット２側のビット線ＬＢＤを、選択マット
側での前記"０"read（０読み出し）又は"１"read（１読
み出し）を判定するためのリファレンスレベルとして
０．５Ｖにプリチャージする（Ｓ４）。すなわち、セン
スラッチ３の動作電源ＳＬＰ，ＳＬＮ、電圧ＵＲＳＡ、
トランジスタ４３，５３のゲート電圧ＲＳＡＵ，ＲＳＡ
Ｄの夫々を所定期間ＶＣＣにする。これによって、セン
スラッチ３は非選択マット２側においてローレベルのラ
ッチ状態からハイレベルのラッチ状態に変化される。こ
のとき、非選択マット２側のプリチャージ回路５の電圧
ＰＣＤ＝０．５＋Ｖｔｈにすることによって非選択マッ
ト２側のビット線ＢＬＤを０．５Ｖにプリチャージする
（Ｓ３）。詳しくは、センスラッチ３は非選択マット２
側にハイレベルをラッチしているのでトランジスタ５１
がオンされ、電圧ＰＣＤのレベルに従ってトランジスタ
５２のコンダクタンスが制御されることにより、ビット
線ＢＬＤが０．５Ｖにプリチャージされる。ここでＶｔ
ｈはトランジスタ５２のしきい値電圧である。

【００４６】非選択マット２側のビット線ＢＬＤが０．
５Ｖにプリチャージされた後、センスラッチ３の内部電
位は選択及び非選択側双方共に０．５Ｖにされる（Ｓ
５）。上記処理Ｓ４，Ｓ５は時間Ｔを利用して行われる
から、リファレンスレベルの形成にはオーバーヘッドを
生じない。

【００４７】メモリセルの読み出しのための動作時間Ｔ
を経過したタイミングで、制御信号ＴＲＵ，ＴＲＤにて
トランジスタ４０，５０を開き、ビット線ＢＬＵ，ＢＬ
Ｄの電位をセンスラッチ３に取り込む（Ｓ６）。例えば
選択マット１のビット線ＢＬＵが０．５Ｖよりも低けれ
ば、センスラッチ３は選択メモリマット１側にローレベ
ル（ＶＳＳ＝０Ｖ）をラッチする。選択マット１のビッ
ト線ＢＬＵが０．５Ｖよりも高ければ、センスラッチ３
は選択メモリマット１側にハイレベル（ＶＣＣ）をラッ
チする。センスラッチ３によるこのようなセンス動作は
非選択マット側のビット線がリファレンス電圧にされて
いることから、換言すれば、選択マット側のビット線か
らセンスすべき電圧レベルの大凡中間の電圧がセンスラ
ッチ３の非選択マット側に与えられているから、そのよ
うなセンス動作の高速化と誤動作防止が達成されてい
る。

【００４８】データ読み出し動作においては、ラッチさ
れた情報は選択メモリマット１側の所定のカラム選択Ｍ
ＯＳトランジスタ６を介して、図示を省略するメインア
ンプなどを介して外部に出力される。

【００４９】前述のように消去動作はワード線単位で行
なわれるから、消去ベリファイでは順次ワード線を選択
してメモリセルの状態が０読み出し状態から１読み出し
状態に変化されたか否かを判定することになる。全ての
センスラッチ３が選択メモリマット側でハイレベルをラ
ッチした（１読み出し状態に変化された）とき、ＥＣＵ
の電流変化が図示を省略する書込み消去判定回路で判定
され、これによって消去動作が完了されることになる。

【００５０】〔４−２．書込み〕図９は書込み動作にお
けるプリチャージ回路及びセンスラッチなどの動作タイ
ミング図を示す。書込み動作においてＵＤＤＣＵ，ＵＤ
ＤＣＤ＝０Ｖ、ＵＰＣ＝ＶＣＣにされる。この説明にお
いて書込み動作における選択マットは例えばメモリマッ
ト１とされる。書込みデータは図示を省略するデータ入
力バッファから共通データ線を通り、アドレス信号によ
ってスイッチ制御されるカラム選択ＭＯＳトランジスタ
６を介して各センスラッチ３にラッチされる。ここで、
センスラッチ３は、選択マット１側において、書込み選
択の場合にはハイレベルをラッチし、書込み非選択の場
合にはローレベルをラッチする。

【００５１】書込み動作において先ず、電圧ＰＣＵ，Ｐ
ＣＤがハイレベルにされることにより、センスラッチ３
の選択マット側がハイレベルをラッチしているときは対
応されるビット線ＢＬＵがトランジスタ４１，４２を介
してプリチャージされる（Ｓ１０）。センスラッチ３の
選択マット側がローレベルをラッチしているときは対応
されるビット線ＢＬＵはローレベルを維持する。この
後、センスラッチ３の動作電源が所定期間、書き込みに
必要なビット線レベルとされ、アドレス信号で指定され
る選択マット１側のメモリセルのコントロールゲートに
前記書込み用の負電圧が与えられる（Ｓ１１）。これに
より、前記書き込み用負電圧がコントロールゲートに印
加され且つ、センスラッチ３がハイレベルをラッチして
いるビット線にドレインが接続されたメモリセルは、そ
のしきい値電圧が、書き込み電圧印加期間に応じて低下
される。

【００５２】〔４−３．書込みベリファイ〕図１０及び
図１１は書き込みベリファイ動作におけるプリチャージ
回路及びセンスラッチなどの動作タイミング図を示す。
書き込みベリファイ動作は前記読み出し動作と基本的に
同じであるが、図８に示されるＳ２の処理は不要とされ
る。前述のように選択マット側において、書き込み選択
メモリセルに対応されるセンスラッチ３はハイレベル、
書き込み非選択メモリセルに対応されるセンスラッチ３
はローレベルをラッチしている。書き込みによってメモ
リセルのしきい値電圧がワード線選択レベル以下にされ
ると（この状態を０状態と称する）、当該メモリセルに
対応されるセンスラッチ３はデータラッチ状態が反転さ
れ、そのセンスラッチ３は選択マット側にローレベルを
ラッチする。即ち、書き込み終了していないメモリセル
のセンスラッチのみが選択マット側にハイレベルをラッ
チする。書き込みベリファイではメモリセルの１状態が
０状態に変化されたか否かを判定することになる。全て
の書き込み対象メモリセルのセンスラッチ３が選択メモ
リマット側でローレベルをラッチした（０状態）とき、
ＥＣＵの電流変化が図示を省略する書込み消去判定回路
で判定され、これによって書き込み動作が完了されるこ
とになる。

【００５３】図１０において“プログラム終了時”のタ
イミング波形は当該メモリセルが０状態にされたときの
状態を示し、“プログラム未”のタイミング波形は当該
メモリセルが０状態に至る前の１状態を示している。図
１１において“プログラム完了”のタイミング波形は
“プログラム終了時”の次の書き込みベリファイサイク
ルにおける状態を示している。書き込み非対象とされる
メモリセルにおける状態は図１１の状態に等しい。

【００５４】〔４−４．追加書き込みのための論理反
転〕この例のＡＮＤ型メモリセル構造を有するフラッシ
ュメモリは追加書き込みモードを有する。追加書き込み
モードは、一度書き込まれたワードに対して再書込みを
行なう動作モードである。

【００５５】図１２には追加書き込みの論理が示され
る。メモリデータ“１”はメモリセルが消去状態である
ことを、メモリデータ“０”はメモリセルが書き込み状
態であることを意味する。追加書き込みを行なうか否か
は、メモリデータの状態と入力データの論理値によって
決定される。メモリデータが“１”で入力データが
“１”の場合には追加書き込みを行なわない。それ以外
の場合には追加書き込みを行なうものとする。入力デー
タは書き込みと同様にセンスラッチ３にラッチされる。
例えば、入力データ“１”は選択マット側のセンスラッ
チ３にハイレベルをラッチさせ、入力データ“０”は選
択マット側のセンスラッチ３にローレベルをラッチさせ
る。その後、プログラムベリファイと同様の動作が行わ
れることにより、状態の場合には選択マットのビット
線はハイレベル、状態の場合には選択マットのビット
線はローレベル、状態の場合には選択マットのビット
線はローレベル、状態の場合には選択マットのビット
線はローレベルにされる。書き込みベリファイにおいて
選択マットのビット線レベルがローレベルの状態（選択
マット側のセンスラッチがローレベルをラッチする状
態）は、書き込み完了状態（図１０のプログラム完了時
に対応される状態）である。この状態は、追加書き込み
を行なうべき場合に対して逆の状態にされる。そこで、
前記プログラムベリファイ動作と同様の動作で得られた
センスラッチのラッチ状態に対して論理反転を行なって
から、書き込みを行なえば、図１２の書き込みの有無の
欄に示される追加書き込みを実現することができる。

【００５６】図１３には上記論理反転動作のタイミング
が示される。この論理反転動作の前には前述の通りプロ
グラムベリファイ動作と同じ動作によってセンスラッチ
３は図１２のAfter Program Verifyの欄に示されるデー
タを選択マット側にラッチしている。選択マットは例え
ばメモリマット１とされる。この状態で選択メモリマッ
ト１側において電圧ＵＤＤＣＵ（＝ＶＣＣ）が信号ＤＤ
ＣＵによってビット線ＢＬＵに供給される（Ｓ２０）。
そして信号ＰＣＵによってトランジスタ４２を開く。こ
のとき、選択マット１側のセンスラッチ３がハイレベル
を保持していれば、ビット線ＢＬＵは電圧ＵＰＣ（＝０
Ｖ）によってハイレベルからローレベルに論理反転され
る。選択マット１側のセンスラッチ３がローレベルを保
持していれば、ビット線ＢＬＵはハイレベルを維持す
る。選択マット側の上記ビット線の状態は、非選択マッ
ト側のビット線ＢＬＤに形成されるリファレンスレベル
によってセンスラッチ３がセンスする（Ｓ２１）。これ
によってセンスラッチ３のラッチデータが論理反転され
る。論理反転の後、それに従って書き込み動作が行われ
る。

【００５７】〔４−５．読み出し及び消去ベリファイの
他の制御形式〕図１４には読み出し及び消去ベリファイ
の他の制御形式としてラッチ反転方式の制御波形が示さ
れる。図８との相違点はＳ３２の処理である。即ち、Ｓ
ＲＳＡＤによって非選択マット側のセンスラッチ３に０
Ｖをラッチさせ換言すれば選択マット側のセンスラッチ
３にハイレベルをラッチさせ（Ｓ３０）、これによって
選択マット１側のビット線ＢＬＵを１Ｖにプリチャージ
し（Ｓ３１）、その後におけるメモリセルからのデータ
読み出しに並行して、今度は信号ＲＳＡＵによって選択
マット側のセンスラッチ３にローレベルをラッチさせ
（換言すれば非選択マット２側のセンスラッチ３にハイ
レベルをラッチさせ）、これによって非選択マット２側
のビット線ＢＬＤに０．５Ｖのリファレンスレベルを形
成する（Ｓ３２）。図１４はリファレンスレベルの形成
手法が図８と相違される。図１４におけるリファレンス
レベルの形成制御は、非選択マットがどちらのメモリマ
ットであるかに応じてＲＳＡＵ又はＲＳＡＤを選択レベ
ルにすることが必要になる。制御の対象はＲＳＡＵ又は
ＲＳＡＤの内の一つで済む。図８の場合、その制御内容
は、非選択マットがどちらのメモリマットであるかに拘
らず同一にできる。

【００５８】〔４−６．読み出し及び消去ベリファイの
更に別の制御形式〕図１５には読み出し及び消去ベリフ
ァイの更に別の制御形式として同時プリチャージ方式の
制御波形が示される。この制御内容は、図８のＳ２，Ｓ
３，Ｓ４の処理をまとめて行なうようにしたものであ
る。即ちセンスラッチ３の双方の入出力ノードをハイレ
ベルにしながら、ＰＣＵ，ＰＣＤのレベルによってトラ
ンジスタ４２，５２のコンダクタンスを制御して、選択
マット側のビット線を１Ｖに、非選択マット側のビット
線を０．５Ｖにプリチャージする（Ｓ４０）。図８の制
御はＳ２を除いて基本的に書き込みベリファイ制御と共
通化可能であるが、図１５の処理は、Ｓ４０全部が書き
込みベリファイのためのための制御動作と共通化出来な
くなる。

【００５９】〔５．フラッシュメモリのチップ構成〕図
１６には上記フラッシュメモリの全体的な構成をブロッ
ク図で示す。同図に示されるフラッシュメモリは、特に
制限されないが、公知の半導体集積回路製造技術によっ
て単結晶シリコンのような１個の半導体基板に形成され
ている。

【００６０】図１６においてＭＡＴＵで示されるものは
前記メモリマット１を構成し、ＭＡＴＤで示されるもの
は前記メモリマット２を構成する。各メモリマット１，
２において１本のワード線負荷容量を分散させるため
に、同一アドレスに配置されるワード線は２分割され、
夫々にサブデコーダ１９が割り当てられている。特に制
限されないが、このフラッシュメモリは、ディスク装置
互換のＡＴＡファイルメモリに適用して有効なフラッシ
ュメモリとされる。同一アドレスに配置されるワード線
は（２０４８＋１２８）×２ビットのメモリセルを有
し、それは５２１バイトのセクタと１６バイトのセクタ
管理エリアに対応される。

【００６１】図１６において６０で示されるものはカラ
ム系回路である。このカラム系回路６０は、前記センス
ラッチ３、プリチャージ回路４，５、カラム選択ゲート
６，７等の図１で示したカラム系回路、そしてカラム選
択ゲートをスイッチ制御するためのカラムデコーダを含
む回路ブロックとされる。カラム選択ゲート６，７は夫
々８対のコモンデータ線６１とインタフェースされ、カ
ラムデコーダは８対のコモンデータ線６１とビット線Ｂ
ＬＵ，ＢＬＤとの導通をカラムアドレス信号などに従っ
て制御する。コモンデータ線６１は入出力切換え回路６
２を介してメインアンプ（ＭＡ）６３及び入出力バッフ
ァ６４に結合される。入出力バッファ６４はボンディン
グパッドのような外部接続電極（Ｉ／Ｏ）を介して外部
とインタフェースされる。

【００６２】前記入出力バッファ６４はメモリデータの
入出力、アドレスデータの入力、及びコマンドデータの
入力に兼用される。メモリセルへの書き込みデータはに
ゅ出力切換え回路６２を介してコモンデータ線６１に供
給される。メモリマットからの読み出しデータは入出力
切換え回路６２を介してメインアンプ６３に供給され、
そこで増幅されて入出力バッファ６４に与えられる。

【００６３】入出力バッファ６４に与えられたアドレス
データはアドレスカウンタ６５に供給され、アドレスジ
ェネレータ６６を経て、メインデコーダ１７、ゲートデ
コーダ１８及びカラムデコーダ等に供給される。特に制
限されないが、アドレスカウンタ６５は初期値がアドレ
スデータとしてプリセットされ、コマンドにてフラッシ
ュメモリに指示される動作モードに応じて順次インクリ
メント等される。インクリメント等されたアドレスはア
ドレスジェネレータ６５から出力される。メモリマット
１，２は図示を省略する冗長ワード線などによって実現
された予備ビット有し、冗長ヒューズトリミング回路６
７のプログラム状態に従って救済回路６８が欠陥ビット
のアドレスを冗長アドレスに置き換えてアドレスジェネ
レータ６６に与え、これによって欠陥ビットが予備ビッ
トに置き換えられる。アドレスジェネレータ６６はその
入力に従って内部相補アドレス信号を形成し、アドレス
信号をメインデコーダ１７、ゲートデコーダ１８及びカ
ラムデコーダ等に割り振る。

【００６４】外部からシリアルクリックＳＣが供給され
るデータ入出力制御回路７０は、前記メインアンプ６
３、入出力切換え回路６２、及びアドレスカウンタ６５
と前記入出力バッファ６４との間での入出力をシリアル
クロックＳＣに同期化させる。

【００６５】制御信号入力バッファ７１には外部制御信
号が供給される。外部制御信号は、フラッシュメモリへ
の情報入力を指示するライトイネーブル信号ＷＥＢ、フ
ラッシュメモリの動作を指示するチップイネーブル信号
ＣＥＢ，フラッシュメモリの情報出力を指示するアウト
プットイネーブル信号ＯＥＢ、フラッシュメモリに供給
されるべき情報がコマンドかデータかを指示する信号Ｃ
ＥＤ、及びリセット信号ＲＥＳＢとされる。フラッシュ
メモリの内部動作はクロックジェネレータ７２から出力
されるクロック信号に同期される。

【００６６】入出力バッファ６４から供給されるコマン
ドは、コマンドデコーダ７３に供給される。コマンド
は、メモリセルに対する読み出し（リード）、書き込み
（プログラム）及び消去（イレーズ）に関するコマンド
である。プログラム及びイレーズコマンドが指示する内
容にはベリファイ動作も含む。コマンドに基づく内部制
御は所謂マイクロプログラム制御と類似の制御方式とさ
れる。すなわち、ＲＯＭはコマンドに応じた処理を規定
するための制御コード（ステート情報）の系列をコマン
ド毎に保有している。コマンドデコーダ７３によるコマ
ンドのデコード結果は、そのコマンドに対応される制御
コード系列のＲＯＭ７５内の先頭アドレスとされる。こ
のコマンド解読結果がＲＯＭ７５に与えられることによ
り、そのコマンドに対応される制御コード系列の先頭の
制御コードがＲＯＭ７５から読出される。読出された制
御コードはＲＯＭデコーダ７６でデコードされ、書き込
み消去判定回路８０、直接系制御回路８１及び電源制御
回路８２に動作制御信号を供給する。制御コード系列の
第２番目以降の制御コードの指定は前記先頭制御コード
のＲＯＭアドレスに基づいてＲＯＭ制御系回路７４が行
なう。制御コードの実行順序を条件分岐させたりするこ
とを考慮する場合には、マイクロプログラム同様に制御
コードに次の制御コードのＲＯＭアドレスを保有させる
ようにしてもよい。

【００６７】前記電源制御回路８２はリード、プログラ
ム及びイレーズの動作に必要な各種回路の動作電源の供
給制御を行なう。動作電源は、例えばシリコンのバンド
ギャップ等に基づいて基準電圧を発生する基準電圧発生
回路８５、この基準電圧発生回路８５で形成された基準
電圧を用いて−１０Ｖ等の電源を生成するチャージポン
プ回路８４、そしてメインデコーダ等の各種回路の動作
電源を、リード、イレーズ、プログラム等の動作に応じ
て切換える電源切換え回路８３によって形成される。書
き込み消去判定回路８０は図１で説明したＥＣＵ，ＥＣ
Ｄに基づいて書き込み動作や消去動作の完了を判定する
回路である。判定結果は、ＲＯＭ制御系回路７４に供給
され、一連の書き込み動作又は消去動作の次の制御ステ
ップでの制御内容に反映される。直接系制御回路８１は
ワード線選択タイミングやカラム選択タイミングを制御
する。

【００６８】前記ＲＯＭデコーダ７６でデコードされた
制御情報が、書き込み消去判定回路８０、直接系制御回
路８１及び電源制御回路８２などに供給されることによ
って実現される動作は、前記図８から図１３等に基づい
て説明したセンスラッチ３やプリチャージ回路４，５の
制御動作を含むことになる。このような制御をハードワ
イヤードロジックによって実現することも可能である。

【００６９】図１６において８６で示されるもにはステ
イタスレジスタ及びテスト系回路であり、フラッシュメ
モリの内部状態を入出力バッファ６４を介して外部に出
力可能にされ、また、バッファ８７を介してレディー／
ビジー・ステータスを外部に出力させる。

【００７０】〔６．ファイルメモリシステム〕図１７に
は前記フラッシュメモリを用いたファイルメモリシステ
ムの一例ブロック図が示されている。９０で示されるも
のは、特に制限されないが、ＰＣカード化されたフラッ
シュメモリカードであり、ＡＴＡ（AT Attachment）カ
ードの一種とされる。このフラッシュメモリカード９０
は特に制限されないがＩＤＥ（Integrated Device Elec
tronics）に準拠した標準バス９１を介してパーソナル
コンピュータ等のコンピュータ９９に図示を省略するコ
ネクタを介して着脱自在に装着可能にされる。

【００７１】フラッシュメモリカード９０は、バスイン
タフェース部９２、ライトバッファ９３、ＥＣＣ回路９
４、マイクロコンピュータ９５、フラッシュメモリ９６
及び管理テーブルメモリ９７を有し、それらは内部バス
９８に共通接続されている。

【００７２】前記バスインタフェース部９２はＡＴＡカ
ード等の仕様に準拠するように標準バス９１との間での
インタフェース制御を行う。ライトバッファ９３は標準
バス９１から供給される書込みデータを一時的に蓄える
データバッファであ、フラッシュメモリ９６にはライト
バッファ９３に蓄えられたデータが書き込まれる。前記
ＥＣＣ回路９４はフラッシュメモリ９６に格納されたデ
ータの精度を向上させるためのエラー検出及びえら訂正
機能を有する回路である。前記管理テーブルメモリ９７
は例えばフラッシュメモリやＥＥＰＲＯＭのような電気
的に書き換え可能な半導体メモリによって構成され、セ
クタ管理テーブルと書き換え回数管理テーブルが形成さ
れている。セクタ管理テーブルにはフラッシュメモリ９
６の不良アドレス等が書き込まれる。特にフラッシュメ
モリの場合、書き込み/消去を繰り返して行なううちに
メモリセルの特性が劣化するのでそのようなアドレスを
保持することが必要である。書き換え回数管理テーブル
はフラッシュメモリ９６におけるメモリセルの書き換え
回数を例えばフラッシュメモリのブロック毎に管理する
情報を保有する。フラッシュメモリのメモリセルの特性
は所定の書き換え回数の範囲内で保証されている。前記
マイクロコンピュータ９５はフラッシュメモリカード９
０に対するアクセス要求に従ってカード内部を全体的に
制御し、例えばフラッシュメモリに対する動作の指示や
前記コマンドを発行してフラッシュメモリ９６をアクセ
ス制御したり管理テーブルメモリ９７を制御する。

【００７３】以上の説明によれば、以下の作用効果があ
る。

【００７４】〔１〕一対の入出力端子を有するセンスラ
ッチ３の入出力端子に結合されたプリチャージ回路４
（５）は、データ読み出し、消去ベリファイ又は書込み
ベリファイ動作の選択側ビット線に第１のレベル（１
Ｖ）をプリチャージレベルとして供給するトランジスタ
４１，４２（５１，５２）を有し、このトランジスタは
データ読み出し、消去ベリファイ又は書込みベリファイ
動作の非選択側ではビット線に第１のレベルよりも低い
第２のレベル（０．５Ｖ）をリファレンスレベルとして
供給するトランジスタと兼用され、何れを供給するかは
制御電圧（ＰＣＵ）のレベルで決定される。このよう
に、センスラッチのラッチデータ等に従ってビット線を
プリチャージする手段と、センスラッチによるセンス動
作のためのリファレンス電圧を形成してビット線に与え
る手段とを共通のトランジスタ（４１，４２）を用いて
実現できる。即ち、図１８の構成において、リファレン
スレベル形成に専用化されたトランジスタ１０３，１０
４を不要にできる。

【００７５】〔２〕プリチャージ回路はビット線毎に配
置される回路であるから、上記により、ビット線１本当
たり１個のトランジスタを削減できれば、チップ面積の
低減に寄与することができる。上記の例では、プリチャ
ージとリファレンスレベル形成とを同一のプリチャージ
回路で行うため、その制御内容は多少複雑になり、制御
論理に回路規模が多少大きなるかもしれない。しかしな
がら、全体の記憶容量即ちビット線本数との関係で、ビ
ット線１本に１個のトランジスタを削減できることによ
るチップ面積の低減効果の方が勝っている。また、上記
のように、フラッシュメモリの制御をマイクロプログラ
ム制御類似の形態で行う場合には、その制御ステップ数
が極端に増えなければＲＯＭ７５の規模を増やすことは
理論的に不要であるから、ハードワイヤードロジックに
よる制御に比べてその論理規模の増大を抑えることがで
きる。したがって、上記の例においては、チップ面積低
減効果は最大になる。

【００７６】〔３〕上記〔１〕により、プリチャージレ
ベルを供給するためのトランジスタとリファレンスレベ
ルを供給するためのトランジスタが相違される場合のよ
うに、プロセスばらつきなどによる相互間でのしきい値
電圧の差や、レイアウトの相違等に起因して、プリチャ
ージレベルとリファレンスレベルにばらつきを生ずる、
とういことがない。したがって、ベリファイ動作で判定
されるメモリセルのしきい値電圧にばらつきを生じたり
せず、消去、書込みされたデータに対して高い信頼性を
得ることができる。

【００７７】〔４〕図８及び図１０で説明下制御を採用
することにより、データ読み出し動作（消去ベリファイ
も含む）と書込みベリファイにおける動作制御の殆どを
共通化でき、ＲＯＭ７５等の制御手段の論理規模を小さ
くすることができる。

【００７８】〔５〕読み出し、消去ベリファイ及び書込
みベリファイにおいて、動作が非選択とされる側のビッ
ト線にリファレンスレベルを与えた後、前記ＭＯＳトラ
ンジスタ４０，５０をオン動作させて検出動作を開始す
るまでの間、センスラッチ３の全ての内部ノードをリフ
ァレンスレベルに保つことにより、検出動作の高速化と
選出精度の向上とに寄与する。

【００７９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。例えば
ビット線プリチャージレベルやリファレンスレベルは上
記実施例に限定されず適宜変更可能である。また、メモ
リマットのサイズ、データの並列入出力ビット数なども
適宜変更可能である。また、ファイルメモリはＰＣカー
ドとして構成するものに限定されず、他の規格のＩＣカ
ード、或いはガラスエポキシ基板上の配線層に所要のＬ
ＳＩを実装して構成することも可能である。

【００８０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるファイ
ルメモリシステム用のフラッシュメモリに適用した場合
について説明したが本発はそれに限定されず、汎用フラ
ッシュメモリやその他のシステムにも利用することがで
きる。マイクロコンピュータのオンチップメモリとして
構成することも可能である。また、本発明はフラッシュ
メモリに限定されず、ＥＥＰＲＯＭのような電気的に書
き換え可能な不揮発性半導体記憶装置にも適用すること
ができる。

【００８１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８２】すなわち、センスラッチのラッチデータ等
に従ってビット線をプリチャージする手段と、センスラ
ッチによるセンス動作のためのリファレンス電圧を形成
してビット線に与える手段とを共通のトランジスタを用
いて実現できる。

【００８３】プリチャージ回路はビット線毎に配置され
る回路であるから、上記により、ビット線１本当たり１
個のトランジスタを削減できるので、チップ面積の低減
に寄与することができる。

【００８４】上記により、プリチャージレベルを供給す
るためのトランジスタとリファレンスレベルを供給する
ためのトランジスタが相違される場合のように、プロセ
スばらつきなどによる相互間でのしきい値電圧の差や、
レイアウトの相違等に起因して、プリチャージレベルと
リファレンスレベルにばらつきを生ずる、とういことが
ない。したがって、ベリファイ動作で判定されるメモリ
セルのしきい値電圧にばらつきを生じたりせず、消去、
書込みされたデータに対して高い信頼性を得ることがで
きる。

【００８５】データ読み出し動作（消去ベリファイも含
む）と書込みベリファイにおける動作制御の殆どを共通
化でき、制御手段の論理規模を小さくすることができ
る。

【図面の簡単な説明】

【図１】本発明の一例に係るフラッシュメモリの構成を
センスラッチとプリチャージ回路を主体に示す回路図で
ある。

【図２】メモリマットの詳細及びそのＸ系選択回路の一
例を示す回路図である。

【図３】ＡＮＤ型のフラッシュメモリセルのレイアウト
構成例を示す説明図である。

【図４】ＮＡＮＤ型のフラッシュメモリセルのレイアウ
ト構成例を示す説明図である。

【図５】ＮＯＲ型のフラッシュメモリセルのレイアウト
構成例を示す説明図である。

【図６】ＤＩＮＯＲ型のフラッシュメモリセルのレイア
ウト構成例を示す説明図である。

【図７】メモリ動作に応じてフラッシュメモリセルに印
加すべき電圧状態の一例を示す説明図である。

【図８】データ読み出し動作におけるプリチャージ回路
及びセンスラッチなどの動作タイミング図である。

【図９】書込み動作におけるプリチャージ回路及びセン
スラッチなどの動作タイミング図である。

【図１０】書き込みベリファイ動作におけるプリチャー
ジ回路及びセンスラッチなどの動作タイミング図であ
る。

【図１１】書き込みベリファイ動作におけるプリチャー
ジ回路及びセンスラッチなどの動作タイミング図であ
る。

【図１２】追加書き込みの論理を示す説明図である。

【図１３】追加書込みにための論理反転動作のタイミン
グ図である。

【図１４】読み出し及び消去ベリファイの他の制御形式
としてラッチ反転方式の制御波形を示すタイミング図で
ある。

【図１５】読み出し及び消去ベリファイの更に別の制御
形式として同時プリチャージ方式の制御波形を示すタイ
ミング図である。

【図１６】フラッシュメモリの全体的な構成を示すブロ
ック図である。

【図１７】フラッシュメモリを用いたファイルメモリシ
ステムの一例ブロック図である。

【図１８】本発明者が先に検討したプリチャージ回路と
センスラッチの回路図である。

【図１９】図１８の回路を用いた時における書込み及び
書込みベリファイ動作のタイミング図である。

【符号の説明】

１，２ メモリマット ３ センスラッチ ４，５ プリチャージ回路 ＭＣ メモリセル ＷＬ ワード線 ＢＬＵ，ＢＬＤ ビット線 １２ ソース線 ＰＣＵ，ＰＣＤ 制御電圧 １０，１１ 選択ＭＯＳトランジスタ ４０、５０ 転送ＭＯＳトランジスタ ４１，５１ フィードバックＭＯＳトランジスタ ４２，５２ ＭＯＳトランジスタ ４３，５３ ＭＯＳトランジスタ ９５ マイクロコンピュータ ９６ フラッシュメモリ

フロントページの続き (72)発明者 佐伯 俊一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 一対の入出力端子を有するセンスラッチ
   と、センスラッチの夫々の入出力端子に結合されたプリ
   チャージ回路と、夫々のプリチャージ回路によってプリ
   チャージされるビット線と、ドレインが選択的にビット
   線に接続され電気的に消去及び書込み可能な複数個の不
   揮発性メモリセルと、前記メモリセルに対するデータ読
   み出し、消去及び書込みに応じて前記センスラッチ及び
   プリチャージ回路の動作を制御する制御手段とを含み、 前記プリチャージ回路は、データ読み出し、消去ベリフ
   ァイ又は書込みベリファイ動作の選択側ビット線に第１
   のレベルをプリチャージレベルとして供給するトランジ
   スタを有し、このトランジスタはデータ読み出し、消去
   ベリファイ又は書込みベリファイ動作の非選択側ではビ
   ット線に第１のレベルよりも低い第２のレベルをリファ
   レンスレベルとして供給するトランジスタと兼用され、 前記制御手段は、前記第１のレベル又は第２のレベルを
   形成する制御電圧を選択的に前記トランジスタに供給す
   るものであることを特徴とする半導体装置。
2. 【請求項２】 一対の入出力端子を有するセンスラッチ
   と、センスラッチの夫々の入出力端子に結合されたプリ
   チャージ回路と、夫々のプリチャージ回路によってプリ
   チャージされるビット線と、ドレインが選択的にビット
   線に接続され電気的に消去及び書込み可能な複数個の不
   揮発性メモリセルと、前記メモリセルに対するデータ読
   み出し、消去及び書込みに応じて前記センスラッチ及び
   プリチャージ回路の動作を制御する制御手段とを含み、 前記プリチャージ回路は、ビット線とセンスラッチの入
   出力端子との間に配置された第１のスイッチトランジス
   タと、センスラッチの入出力端子の電圧を制御端子に受
   けてスイッチう制御される動作電源供給用の第２のスイ
   ッチトランジスタと、第２のスイッチトランジスタとビ
   ット線との間に配置された第３のスイッチトランジスタ
   とから成り、 前記制御手段は、プリチャージ回路の第３のスイッチト
   ランジスタの制御端子にプリチャージレベル供給用の制
   御電圧を与えて動作選択側のビット線にプリチャージレ
   ベルを供給し、プリチャージされたビット線へのデータ
   読み出し動作に並行して、動作非選択側の他方のプリチ
   ャージ回路の入出力端子に第２のスイッチトランジスタ
   をオン動作させるための第１のデータをラッチさせて当
   該他方のプリチャージ回路の第３のスイッチトランジス
   タの制御端子にリファレンスレベル供給用の制御電圧を
   与えて、動作非選択側のビット線にリファレンスレベル
   を供給し、その後で、双方のプリチャージ回路における
   第１のスイッチトランジスタをオン動作させて、センス
   ラッチに読み出しデータをラッチさせる動作を、データ
   読み出し及び書込みベリファイの双方における共通の動
   作として制御し、データ読み出し動作では前記共通の動
   作の前に、センスラッチにおけるデータ読み出し動作選
   択側の入出力端子に前記第１のデータをラッチさせるも
   のであることを特徴とする半導体装置。
3. 【請求項３】 一対の入出力端子を有するセンスラッチ
   と、センスラッチの夫々の入出力端子に結合されたプリ
   チャージ回路と、夫々のプリチャージ回路によってプリ
   チャージされるビット線と、ドレインが選択的にビット
   線に接続され電気的に消去及び書込み可能な複数個の不
   揮発性メモリセルと、前記メモリセルに対するデータ読
   み出し、消去及び書込み動作を制御する制御手段とを含
   み、 前記プリチャージ回路は、ビット線とセンスラッチの入
   出力端子との間に配置された第１のスイッチトランジス
   タと、センスラッチの入出力端子の電圧を制御端子に受
   けてスイッチ制御される動作電源供給用の第２のスイッ
   チトランジスタと、第２のスイッチトランジスタとビッ
   ト線との間に配置された第３のスイッチトランジスタと
   から成り、 前記制御手段はメモリセルに対するデータ読み出し動作
   において、データ読み出し動作選択側の一方のプリチャ
   ージ回路に含まれる第２のスイッチトランジスタをオン
   動作させるための第１のデータをセンスラッチの読出し
   動作選択側の入出力端子にラッチさせ、プリチャージ回
   路の第３のスイッチトランジスタの制御端子にプリチャ
   ージレベル供給用の制御電圧を与えて、データ読出し動
   作選択側のビット線にプリチャージレベルを供給し、プ
   リチャージされたビット線へのデータ読み出し動作に並
   行して、読み出し動作非選択側の他方のプリチャージ回
   路の入出力端子に第１のデータをラッチさせ当該他方の
   プリチャージ回路の第３のスイッチトランジスタの制御
   端子にリファレンスレベル供給用の制御電圧を与えて、
   データ読出し動作非選択側のビット線にリファレンスレ
   ベルを供給し、その後で、双方のプリチャージ回路にお
   ける第１のスイッチトランジスタをオン動作させて、セ
   ンスラッチに読み出しデータをラッチさせるものである
   ことを特徴とする半導体装置。
4. 【請求項４】 前記プリチャージレベルはリファレンス
   レベルよりも高いことを特徴とする請求項３記載の半導
   体装置。
5. 【請求項５】 前記データ読み出し動作は消去ベリファ
   イ動作におけるデータ読み出し動作を含むことを特徴と
   する請求項４記載の半導体装置。
6. 【請求項６】 前記制御手段はメモリセルに対する書込
   みベリファイ動作において、書き込みベリファイ動作選
   択側ビット線のプリチャージ回路に含まれる第３のスイ
   ッチトランジスタの制御端子にプリチャージレベル供給
   用の制御電圧を与えた後、書込みベリファイ動作選択側
   ビット線へのデータ読み出し動作に並行して、当該ベリ
   ファイ動作非選択側の他方のプリチャージ回路の入出力
   端子に前記第１のデータをラッチさせて当該他方のプリ
   チャージ回路の第３のスイッチトランジスタの制御端子
   にリファレンスレベル供給用の制御電圧を与えて、書込
   みベリファイ動作非選択側のビット線にリファレンスレ
   ベルを供給し、その後で、双方のプリチャージ回路にお
   ける第１のスイッチトランジスタをオン動作させて、セ
   ンスラッチに読み出しデータをラッチさせるものである
   ことを特徴とする請求項４又は５記載の半導体装置。
7. 【請求項７】 前記制御手段は、前記リファレンスレベ
   ルを供給してから前記第１のスイッチトランジスタをオ
   ン動作させるまでの間、センスラッチの全ての内部ノー
   ドをリファレンスレベルに保つことを特徴とする請求項
   ６記載の半導体装置。
8. 【請求項８】 請求項１乃至７の何れか１項記載の半導
   体装置と、この半導体憶装置をアクセス制御するマイク
   ロコンピュータとがバスで接続されて成るものであるこ
   とを特徴とするデータ処理システム。