JP4038823B2 - 半導体不揮発性記憶装置及びそれを用いたコンピュータシステム - Google Patents
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Description
本発明は、しきい値電圧を電気的に書き換えることが可能なトランジスタからなる半導体不揮発性記憶装置に関し、時にしきい値電圧の電気的書き換えを頻発的に行う場合に好適な半導体不揮発性記憶装置及びそれを用いたコンピュータシステムなどに関し、特に単一電源電圧で駆動される半導体不揮発性記憶装置の安定した読み出し動作とその装置の小型化を可能とする技術分野に関する。
背景技術
記憶内容を電気的に一括消去できる1トランジスタ/セル構成の半導体不揮発性記憶装置にフラッシュメモリがある。フラッシュメモリはその構成上、1ビット当たりの占有面積が少なく高集積化が可能であるため、近年注目され、その構造や駆動方法などに関する研究開発が活発に行なわれている。
例えば、第1にSymposium on VLSI Circuits Digest of Technical Papers pp 97−98 1993に記載されているDINOR方式、第2に同pp99−100 1993に記載されているNOR方式、第3に同pp61−62 1994に記載されているAND方式、第4にInternational Electron Devices meeting Tech. Dig. pp19−22に記載されているHICR方式が提案されている。
上記各方式とも、読み出し時にはワード線電位を電源電圧Vccとし、ビット線電位には弱い電子の引き抜きが起こらないように1V程度の低電圧を印加し、センスアンプ回路でメモリセルの情報の読み出しを行う。浮遊ゲートに電子が蓄積された状態を消去状態と定義すると、消去状態では、メモリセルしきい値電圧は高くなるので読み出し時にワード線を選択してもドレイン電流は流れず、ビット線電位はプリチャージ電位1Vを保持している。電子の注入が行なわれていない(電子が放出されている)状態を書き込み状態と定義すると、書き込み状態では、メモリセルしきい値電圧は低くなるのでワード線を選択すると電流が流れ、ビット線電位はプリチャージ電位1Vより低くなる。ビット線電位をセンスアンプで増幅し、情報の“0”、“1”を判定する。
たとえば、第1にインタナショナル エレクトロン デバイシズ ミーティング テクニカル ダイジェスツ(International Electron Devices meeting Tech. Dig.)pp991−993 1992に記載されているアンド(AND)方式、第2に同pp19−22 1993に記載されているエイチ アイ シー アール(HICR)方式が提案されている。
上記各方式とも、ワード線単位のセクタで、メモリセルのしきい値電圧を上げる動作を消去動作と定義している。
シンポジウム オン ブイエルエスアイ サーモキッツ ダイジェスト オブ テクニカル ペーパーズ(Symposium on VLSI Circuits Digest of Technical Papers)pp61−62 1994に記載されているAND方式の消去動作電圧は、選択セクタすなわち選択ワード線に16Vの正の高電圧を印加し、メモリセルのドレインおよびソース端子電圧を接地電圧Vssの0Vとしている。選択セクタのメモリセルの浮遊ゲートとチャネル間に、電圧差が生じ、チャネル内の電子が浮遊ゲート内にファウラ・ノルドハイム(Fowler-Nordheim)トンネル現象で注入され、メモリセルのしきい値電圧を上げる消去動作ができる。
ところで、上記方式のフラッシュメモリにおいては、メモリセルのしきい値電圧が負の電圧になると誤読み出しの原因となるので、メモリセルのしきい値電圧が負の電圧にならないように制御する必要がある。そのため、従来は、図29に示す書き込み動作シーケンスを実行している。例えば、第3の従来の技術であるAND方式の書き込み動作では、メモリセルアレイの所定ワード線に接続されているメモリセル群(セクタ)に単位書き込み時間を設定して一括してデータ書き込みを行なった後、そのメモリセルデータを読み出して書き込み不十分のメモリセルがある場合に再書き込みを行う動作(ベリファイ動作)を行う。メモリセルのしきい値電圧が書き込みしきい値電圧に達しているかを確認するベリファイ動作時のワード線電位は、書き込みしきい値電圧の分布の広がりを考慮して、セクタ内のメモリセル群の全てのメモリセルのしきい値電圧が負の値とならないような値、例えば1.5Vに設定される。
Symposium on VLSI Technology Digest of Technical Papers pp 83−84 1993には、erratic不良、すなわち、浮遊ゲート中の電子の注入および放出を絶縁膜であるトンネル膜を介して行うため、トンネル膜中のトラップ準位が正電圧に帯電している状態でトンネル膜中の内部電界が強まり、局所的に電子が浮遊ゲートから放出しやすくなる現象、またはトラップ準位が書き換え回数によって正電圧に帯電したり、しなかったりする現象が報告されている。上記従来の技術では、図26に示すように書き込み動作を行う際に発生したerratic不良を検出できず、erratic不良が発生した場合、正確な情報を半導体不揮発性記憶装置から読み出すことができないという問題点があった。
一方、上記各方式とも書き込み動作は、選択のメモリセルのしきい値電圧を下げる動作である。AND型では、同記載によればメモリセルのビット線毎に書き込みデータのラッチ動作を行うセンスラッチ回路を備え、セクタ単位の書き込みを一括に行う。メモリセルの制御ゲートすなわちワード線に−9Vの負電圧を印加し、メモリセルのドレイン端子電圧は、センスラッチ回路のデータにより、選択セルでは4Vの電圧とし、非選択セルでは0Vとする。選択メモリセルの浮遊ゲートとドレイン間には、電圧差が生じ、浮遊ゲート内の電子がドレイン側にFowler-Nordheimトンネル現象で引き抜かれる。非選択のメモリセルでは、浮遊ゲートとドレイン間との電圧差が小さいため、浮遊ゲート内の電子の放出を防ぐことができる。
また、書き込み動作では、非選択セクタのメモリセルは、選択ドレイン端子電圧によって、弱ししきい値電圧の低下が生じる。それを阻止するために、非選択ワード線には、電源電圧Vccを印加している。
上記従来技術のAND型の半導体不揮発性記憶装置では、装置を構成するMOSトランジスタの耐圧を、書き込み、消去動作のうち最も電位差が大きくなる消去動作のワード線電圧である16V以上とする必要がある。耐圧を確保するために、MOSトランジスタのゲート絶縁膜をたとえば25nm以上に厚くしてゲート酸化膜に加わる電界強度を低減させるとともに、拡散層を高耐圧構造とし、0.4μmの最小加工ルールを用いたとしても、ゲート長をたとえば、1.5μm以上にする必要があった。その結果、MOSトランジスタのレイアウト面積は大きくなり、半導体不揮発性記憶装置のチップサイズが大きくなるという問題点があった。
また、このようなフラッシュメモリにおいては、たとえば特開平7−176705号公報に記載されているAND型が提案されている。図19にメモリセルの接続図、図20に特開平7−176705号の図1の概略レイアウト図を示す。メモリセルを列方向に複数個接続した単位ブロックとし、メモリセルのドレインがMOSトランジスタを介してビット線に、メモリセルのソースは、MOSトランジスタを介して共通ソース線に接続されている。また、ビット線には単位ブロックが複数個接続されている。図20に示すように、共通ソース線は、ビット線間に垂直な方向に拡散層で形成されL(SL)、さらに、副数本のビット線毎に、ビット線と平行な方向にビット線と同層の金属配線M1(SL)を用いて、配線されている。
上記従来技術のAND型フラッシュメモリでは、ワード線に接続されているメモリセル群のセクタ単位で一括に読み出し動作および書き換え後のメモリセルのしきい値電圧のベリファイ動作を行っている。共通ソース線L(SL)が拡散層で形成されているため、図53のメモリセルアレイの等価回路に示すように共通ソース線L(SL)に流れるメモリセル電流により、共通ソース線L(SL)において電圧効果が生じる。この結果、メモリセルには実効的に基板バイアスがかかり、しきい値電圧を変化させる。このしきい値電圧の変動量は、メモリセルに記憶された情報パターンやメモリセルの位置により異なる。一方、サブソース線Sub Source Lineも拡散層により形成されているが、メモリセル1セル分の電流しか流れないため、セクタに対してメモリセルしきい値電圧ばらつきの原因とならない。
図56にメモリセルのビット線位置に対するしきい値電圧依存性を示す。基板バイアスはソース線から離れているメモリセルに対して最も影響し、基板バイアス効果によりメモリセルのしきい値電圧は上がる。メモリセル全ビットが書き込みビット、すなわちしきい値電圧が低くセル電流が流れる場合で最大となる。一方、ソース線に隣合うセルのみの1ビットが書き込みセルにおいて、しきい値電圧が最も低くなる。上記のしきい値電圧差ΔVthがセクタ内でのメモリセルのしきい値電圧ばらつきをひきおこしている。
メモリ情報の読み出しには、しきい値電圧差ΔVthを小さくし、読み出し動作の安定化を図らなければならない。このために図20中の共通ソース線M1(SL)をビット線32本毎に形成する必要があるが、メモリアレイ部の面積が3%以上増加するという問題があった。
そこで、本発明の1つの目的は、電気的書き換えが可能な半導体不揮発性記憶装置において、動作シーケンスを新たに設定し、装置内部でerratic現象を抑制し、書き換え耐性を向上させることができる半導体不揮発性記憶装置およびそれを用いたコンピュータシステムを提供することにある。
また、本発明の別な目的は、電気的書き換えが可能な半導体不揮発性記憶装置の消去動作の最大電圧を、書き込み動作の最大動作電圧と同程度に下げ、チップサイズを低減した半導体不揮発性記憶装置およびそれを用いたコンピュータシステムを提供することである。
さらに、本発明のもう一つ別の目的は、電気的書き換えが可能な半導体不揮発性記憶装置において、セクタ単位での情報の読み出しを安定化、すなわち、しきい値電圧ばらつきを低減し、さらに、装置の面積を低減した半導体不揮発性記憶装置を提供することである。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明の最初の問題点を解決する半導体不揮発性記憶装置は、図2に代表されるしきい値電圧を電気的に書き換える(消去、書き込み)ことが可能なトランジスタからなる半導体不揮発性記憶装置に適用されるものであり、書き込み動作(しきい値電圧を下げる動作)シーケンスに、メモリセルを一括または選択的にしきい値電圧を下げた後、新たにワード線に接続されているメモリセル群単位で、一括してしきい値電圧を検証(ベリファイ)し、その後一括してメモリセル毎のしきい値電圧に対応して、しきい値電圧を上げる動作シーケンスを備えた半導体不揮発性記憶装置である。
図12の半導体不揮発性記憶装置の機能ブロック図に示すように、メモリセルのビット線毎に、センス動作と書込みデータおよびしきい値電圧を上げる動作時のデータのラッチ動作を行うフリップフロップと、ベリファイ後メモリセルのしきい値状態に応じてビット毎にフリップフロップの再データを自動設定を行う回路、総称センスラッチ回路を備え、さらに内蔵電源電圧回路でメモリセルしきい値電圧を戻す電圧やベリファイワード線電圧等を発生する半導体不揮発性記憶装置である。
また、本発明のコンピュータシステムは、前記半導体不揮発性記憶装置に加えて、少なくとも中央処理装置およびその周辺回路などを有するものである。
前記した半導体不揮発性記憶装置およびそれを用いたコンピュータシステムによれば、書き込み動作(しきい値電圧を下げる動作)シーケンスに、新たに装置内部で自動的に、ワード線に接続されているメモリセル群単位で、一括にしきい値電圧を検証(ベリファイ)し、その後一括にメモリセル毎のしきい値電圧に対応してしきい値電圧を上げる動作手段を備えた半導体不揮発性記憶装置とすることにより、erratic現象で下がったメモリセルしきい値電圧をもどし、しきい値電圧分布を少なくすることができる。さらに、ベリファイワード線電圧を接地電位(Vss)で読み出すことにより、erratic現象でデプリートしたビットを選択的にしきい値電圧をもどし、誤った読み出しを防止できる。
例えば、書き込み後のメモリセルしきい値電圧を1.5Vとし、浮遊ゲート中の電子の放出とベリファイ動作とを繰り返し、書き込み対象の全てのメモリセルしきい値電圧が1.5V以下とした後、選択ワード線の電位を接地電位(Vss)でベリファイ(読み出し)し、メモリセルしきい値電圧が0V以下(デプレッション)のerratic現象で下がったセルを選定し、その読み出しデータをセンスラッチ回路のフリップフロップのデータとし、ビット線すなわちドレイン電圧を選択的に接地電位(Vss)、書き込みを行った選択ワード線の電位を16V程度の高電圧とし、チャネル全面のFowler-Nordheimトンネル現象を利用して、電子を浮遊ゲートに注入することで、メモリセルしきい値電圧を選択的にもどす。なお、デプリートしていないメモリセルに接続されているセンスラッチ回路のフリップフロップのデータは電源電圧であるので、しきい値電圧を上げる動作中はチャネル電位(電源電圧)とワード線間に十分な電界差が生じないため、書き込み後のメモリセルしきい値電圧1.5Vを保持できる。
また、erratic現象を考慮して書き換え回数の制約を決めることなく、本発明により書き換え回数を大幅に向上させることができる。
さらに、メモリセルしきい値電圧をもどす動作にFowler-Nordheimトンネル現象を利用することで、低電圧の単一電源化が図れる。
これにより、電気的書き換えが可能な半導体不揮発性記憶装置において、ベリファイ動作としきい値を戻す動作を追加した書き込み動作シーケンスにより、erratic現象を抑制し、書き換え耐性を向上させることができる。特に、これを用いたコンピュータシステム等において、低電圧化による消費電力の低減、信頼性の向上が可能となる。
また第2の問題点を解決する半導体不揮発性記憶装置の消去動作において、従来、選択ワード線にのみ正の高電圧を印加していたことに対し、本発明では、ワード線電圧に正電圧を、メモリウェルに負の電圧を分配して印加し、消去動作電圧を供給する。なお、メモリウェル電圧の絶対値は、読み出し時のワード線電圧と同程度またはそれ以下とする。
図33には本発明のメモリマットの概念図を示す。半導体不揮発性記憶装置のメモリマットを構成するセクタは、消去動作が選択され、ワード線に正の電圧が印加されたセクタ(選択セクタ)、消去が非選択でワード線電圧とメモリウェル電圧が異なるセクタ(非選択セクタ)、さらに消去が非選択でワード線電圧とメモリセルのソース・ドレイン間電圧(チャネル電圧)が等しいセクタ(完全非選択セクタ)を備えている。
完全非選択セクタが、消去動作においてメモリウェルに負電圧を加え、チャネル電圧とワード線電圧が接地電圧となるメモリセル、またはメモリウェル電圧とチャネル電圧とワード線電圧が接地電圧であるメモリセルからなる。この場合のメモリセルの接続は、複数のメモリセルが並列に接続された単位ブロックと、該メモリセルのドレインがMOSトランジスタを介してビット線に接続され、該メモリセルのソースが、MOSトランジスタを介してソース線に接続されている。したがって、選択セクタと非選択セクタが同一の単位ブロックであり、それ以外のブロックを構成するセクタは完全非選択セクタである。
図35に半導体不揮発性記憶装置のメモリセルの断面模式図を示す。メモリセルに負電圧を印加するために、メモリセルのウェルDP wellと上記MOSトランジスタのウェルおよびメモリセルのソース線とビット線の電位をトランスファするMOSトランジスタのウェルを、記憶装置の基板p-subと分離するために阻止分離層niso領域内に形成している。
本発明の半導体不揮発性記憶装置は、図37の半導体不揮発性記憶装置の機能ブロック図に示すように、セクタ単位を崩さずにメモリマットを分割し、そのメモリマットのウェル電圧を切り換える回路MWVC、ワード線すなわちセクタを選択する行デコーダ回路XDCR、センス動作と書き込みデータのラッチ動作を行うセンスラッチ回路SLを備え、さらに消去動作電圧のワード線電圧Vh、メモリウェル電圧Vmwおよび書き込み動作電圧のワード線電圧Vl、ビット線電圧Vlb等を発生する内蔵電源回路VSを備えている。
また、消去動作での消去電圧の立上り波形は、負荷容量をつけ、数μ秒から数十μ秒で立ち上げることにより、急激な電界をメモリセルに加えることを防止する。メモリウェル電圧の立上り時の電圧到達時間がワード線電圧の電圧到達時間に等しいタイミングとするモードコントロール回路MCを半導体不揮発性記憶装置に備えている。
本発明のコンピュータシステムは、前記半導体不揮発性記憶装置に加えて、少なくとも中央処理装置およびその周辺回路などを有するものである。
本発明では、行デコーダ回路XDCRを介して選択ワード線に12Vを加え、メモリマットウェル切り換え回路MWVCを介してメモリウェルに−4Vを加えることによって、消去動作に必要とされるメモリセルへの印加電圧16Vを達成している。このため、行デコーダ回路XDCRのMOSトランジスタに加わる最大電圧が12Vとなり、耐圧を従来の16Vから12Vに低減させることができる。
一方、書き込み動作では、選択メモリセルに対し、行デコーダ回路XDCRを介してワード線に−9V、センスラッチ回路SLのデータに従って選択ビット線に4Vを加え、非選択のワード線電圧を電源電圧Vccとしている。このため、行デコーダ回路XDCRのMOSトランジスタは−9Vと電源電圧Vccを選択する必要があり、3.3Vの電源電圧Vccに対しては、MOSトランジスタの耐圧として12.3Vが要求される。
したがって、本発明の装置を構成するMOSトランジスタでは、上記消去動作および書き込み動作により、最大12.3Vの耐圧を確保すれば良く、1μm程度のゲート長を用いることができる。
また、メモリセルの接続が、複数のメモリセルを並列に接続した単位ブロックとし、共通のドレインがMOSトランジスタを介してビット線に接続され、その単位のソースが、MOSトランジスタを介してソース線に接続されている方式では、選択セクタと同一ブロックの非選択セクタのみが、メモリウェル電圧のディスターブを受ける。そのため、ディスターブ寿命時間は、ビット線と交差するセクタ数8kビット(1k=1024ビット)から単位ブロックを構成するセクタ数たとえば64ビットの1/128に低減でき、信頼性の向上が可能となる。
図49は、第3の問題点を解決する為の単位ブロックをビット線方向に複数個配置した金属配線層のレイアウト、図2は、メモリマットの金属配線層のレイアウトの模式図を示す。
本発明の半導体不揮発性記憶装置では、メモリセルアレイのメモリマットにおいて、共通ソース線(M1)は、ビット線間に配置せずに、ワード線と平行に配置するレイアウト構成とする。共通ソース線(M1)の金属配線層は、ビット線に使用する金属配線層より前の製造工程で形成される。ダミーメモリセル列を含むメモリマットの終端には、ビット線と同じ層の金属配線層で列方向(ビット線と平行)の共通ソース線(M2以上)が配置されるレイアウト構成とする。また、共通ソース線の幅は、ビット線の幅に対して100倍程度太くする。
本発明のメモリセルの接続方法は、少なくとも、ビット線にMOSトランジスタを介して複数のメモリセルが接続される単位ブロック構成で、該単位ブロック毎のソースが共通ソース線(M1)に接続されている。
本発明の半導体不揮発性記憶装置は、図57の半導体不揮発性記憶装置の機能ブロック図に示すように、セクタ単位を崩さずにメモリマットを分割し、ワード線すなわちセクタを選択する行デコーダ回路XDCR、センス動作と書き込みデータのラッチ動作を行うセンスラッチ回路SNSを備え、さらに書き換え動作電圧を発生する内蔵電源回路VSを備えている。
メモリセルアレイマットの共通ソース線を単位ブロックのメモリセル列ごとに接続し、ビット線間にダミーメモリセル列を配置しないことにより、メモリマットのサイズを低減できる。
また、共通ソース線の配線幅をビット線幅より100倍程度太くするので、同一のワード線、すなわちセクタに接続されているメモリセルに加わる基板バイアスは一定となり、しきい値電圧のばらつきが低減する。従って、セクタ単位での情報の読みだしが安定する。
【図面の簡単な説明】
図1は、本発明の第1の実施例である書き込み動作(メモリセルしきい値電圧を下げる動作)のフローチャート図である。
図2は、本発明の第2の実施例である書き込み動作のフローチャート図である。
図3は、本発明の第3の実施例である書き込み動作のフローチャート図である。
図4は、本発明の第4の実施例である書き込み動作のフローチャート図である。
図5は、半導体不揮発性メモリセルのトランジスタを示す断面図である。
図6A,6Bは、半導体不揮発性メモリセルのトランジスタのしきい値電圧を選択的に下げる動作での電圧印加例を示す断面図である。
図7A,7Bは、半導体不揮発性メモリセルのトランジスタのしきい値電圧を選択的に上げる動作での電圧印加例を示す断面図である。
図8は、本発明のメモリセルしきい値電圧を選択的に下げる動作(書き込み動作)のセンスラッチ回路内のフリップフロップのデータを示す図である。
図9は、本発明の1回の動作でメモリセルしきい値電圧を選択的に戻す動作のセンスラッチ回路内のフリップフロップのデータを示す図である。
図10は、本発明のメモリセルしきい値電圧を選択的に戻す動作をセンスラッチ回路内のフリップフロップのデータにより選択戻しを行う場合のフリップフロップのデータを示す図である。
図11は、本発明のメモリセルしきい値電圧を再び選択的に下げる動作(書き込み動作)のセンスラッチ回路内のフリップフロップのデータを示す図である。
図12は、本発明の半導体不揮発性記憶装置を示す機能ブロック図である。
図13はシリアルアクセス方式のタイミングチャート。
図14A,14Bは、メモリセルの出力状態図。
図15は、ランダムアクセス方式のタイミングチャート。
図16は、メモリセルの出力状態図。
図17は、メモリマットを構成するメモリセルの接続例(NOR)を示す回路図である。
図18は、メモリマットを構成するメモリセルの接続例(DINOR)を示す回路図である。
図19は、メモリマットを構成するメモリセルの接続例(AND)を示す回路図である。
図20は、メモリマットを構成するメモリセルの接続例(HICR)を示す回路図である。
図21は、本発明のセンスラッチ回路をメモリマットに対してオープンビット線方式としたブロック図である。
図22は、本発明のセンスラッチ回路をメモリマットに対して折り返しビット線方式としたブロック図である。
図23は、本発明のセンスラッチ回路を詳細に示す回路図である。
図24は、従来のしきい値電圧を選択的に下げる動作(書き込み動作)時の動作タイミングを示す波形図である。
図25は、本発明の1回の動作でメモリセルしきい値電圧を選択的に戻す動作時の動作タイミングを示す波形図である。
図26は、本発明のメモリセルしきい値電圧を選択的に戻す動作をセンスラッチ回路内のフリップフロップのデータにより選択戻し動作時の動作タイミングを示す波形図である。
図27は、本発明のメモリセルしきい値電圧を再び選択的に下げる動作(書き込み動作)時の動作タイミングを示す波形図である。
図28は、本発明の半導体不揮発性記憶装置を用いたコンピュータシステムを示す機能ブロック図である。
図29は、従来の書き込み動作(メモリセルしきい値電圧を下げる動作)のフローチャート図である。
図30は、従来のメモリセルのしきい値電圧を下げる動作(書き込み動作)を行った際の書き込み状態を示す図である。
図31A,31B,31Cは、本発明のメモリセルのしきい値電圧を下げる動作(書き込み動作)を行った際の書き込み状態を示す図である。
図32は、本発明のメモリセルの端子に印加する電圧を示す図である。
図33は、本発明の一実施例の半導体不揮発性記憶装置のメモリマットの概念図。
図34A,34Bは、従来例の半導体不揮発性メモリセルの消去動作での電圧印加例を示すトランジスタの断面図。
図35は、本発明の一実施例の消去動作での選択メモリセルの電圧印加例を示すトランジスタの断面図。
図36A,36B,36Cは、本発明の一実施例の半導体不揮発性メモリセルの消去動作での非選択メモリセルの電圧印加例を示すトランジスタの断面図。
図37は、本発明の実施例の半導体不揮発性記憶装置を示す機能ブロック図。
図38は、本発明の一実施例のセンスラッチ回路を詳細に示す回路図。
図39は、本発明の一実施例において、AND型メモリセルで構成されるメモリマットを詳細に示す回路図。
図40は、本発明の一実施例の消去動作でメモリマットへ供給される電圧を発生するための機能ブロック図。
図41は、本発明の一実施例のメモリウェル電圧切り換え回路の回路図。
図42は、本発明の実施例のワード線を選択する行デコーダ回路の回路図。
図43は、従来例の消去動作のタイミングを示す波形図。
図44は、本発明の一実施例の第1の消去動作のタイミングを示す波形図。
図45は、本発明の一実施例の第2の消去動作のタイミングを示す波形図。
図46は、本発明の一実施例の第3の消去動作のタイミングを示す波形図。
図47は、本発明の一実施例の第4の消去動作のタイミングを示す波形図。
図48は、本発明のメモリセルアレイマット部の金属配線層のレイアウトを示す図である。
図49は、本発明のメモリセルアレイマット部の金属配線層のレイアウトを示す図である。
図50は、従来のメモリセルアレイ部のレイアウトの概略を示す図である。
図51は、本発明のメモリセルアレイ部のレイアウトの概略を示す図である。
図52は、NAND型メモリセルの接続例を示す回路図である。
図53は、従来のメモリセルアレイの等価回路図を示す。
図54は、本発明のメモリセルアレイの等価回路図を示す。
図55は、ソース線間のビット線本数に対するソース線の面積割合を示す図である。
図56は、メモリセルのビット線位置に対するしきい値電圧の依存性を示す図である。
図57は、本実施例の半導体不揮発性記憶装置を示す機能ブロック図である。
図58は、本実施例のセンスラッチ回路を詳細に示す回路図である。
図59は、本実施例の読み出し動作のタイミングを示す波形図である。
図60は、PCカードへの適用例を示すブロック図。
発明を実施する為の最良の形態
以下、本発明の実施例を図面に基づいて詳細に説明する。
図12により、本実施例の半導体不揮発性記憶装置の基本構成を説明する。
本実施例の半導体不揮発性記憶装置は、たとえばしきい値電圧を電気的に書き換え可能なトランジスタからなる複数のメモリマットにより構成されるEEPROMとされ、メモリマットMemory Mat、行アドレスバッファXADB、行アドレスデコーダXDCR、センスアンプおよびデータラッチ共用のセンスラッチ回路SLと列ゲートアレイ回路YG、列アドレスバッファYADB、列アドレスデコーダYDCR、入力バッファ回路DIB、出力バッファ回路DOB、マルチプレクサ回路MP、モードコントロール回路MC、コントロール信号バッファ回路CSB、内蔵電源回路VSなどから構成されている。
この半導体不揮発性記憶装置において、コントロール信号バッファ回路CSBには、特に制限されるものではないが、たとえば外部端子/CE、/OE、/WE、SCなどに供給されるチップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、シリアルクロック信号などが入力され、これらの信号に応じて内部制御信号のタイミング信号を発生し、またモードコントロール回路MCには外部端子R/(/B)からレディ/ビジィ信号が入力されている。なお、本実施例における/CE、/OE、/WEなどの「/」は相補信号を表している。
さらに、内蔵電源回路VSにおいては、特に制限されるものではないが、たとえば外部から電源電圧Vccが入力され、読み出しワード線電圧Vrw、書き込みワード線電圧Vww、書き込みベリファイワード線電圧Vwv、消去ワード線電圧Vew、消去ベリファイワード線電圧Vev、読み出しビット線電圧Vrb、読み出しリファレンスビット線電圧Vrr、書き込みドレイン端子電圧Vwd、書き込みトランスファゲート電圧Vwt、低しきい値ベリファイワード線電圧Vlv、選択戻しワード線電圧Vpw、選択戻し非選択チャネル・ドレイン電圧Vpc、選択戻しトランスファゲート電圧Vpt、高しきい値ベリファイワード線電圧Vhv、再選択書き込みワード線電圧Vsw、再選択書き込みドレイン端子電圧Vsd、再選択書き込みトランスファゲート電圧Vstなどが生成されるようになっている。なお、上記各電圧は外部から供給されるようにしてもよい。
ここで生成された各電圧は、読み出しワード線電圧Vrw、書き込みワード線電圧Vww、書き込みベリファイワード線電圧Vwv、消去ワード線電圧Vew、消去ベリファイワード線電圧Vev、書き込みトランスファゲート電圧Vwt、低しきい値ベリファイワード線電圧Vlv、選択戻しワード線電圧Vpw、選択戻しトランスファゲート電圧Vpt、高しきい値ベリファイワード線電圧Vhv、再選択書き込みワード線電圧Vsw、再選択書き込みトランスファゲート電圧Vstが、行アドレスデコーダXDCRに、読み出しビット線電圧Vrb、読み出しリファレンスビット線電圧Vrr、書き込みドレイン端子電圧Vwd、選択戻し非選択チャネル・ドレイン電圧Vpc、再選択書き込みドレイン端子電圧Vsd、書き込みトランスファゲート電圧Vwt、選択戻しトランスファゲート電圧Vpt、再選択書き込みトランスファゲート電圧Vstがセンスラッチ回路SLにそれぞれ入力されている。
内蔵電源電圧は、電源電圧の共用化を図ってもよい。たとえば、消去ワード線電圧Vewと選択戻しワード線電圧Vpw、書き込みワード線電圧Vwwと再選択書き込みワード線電圧Vsw、書き込みドレイン端子電圧Vwdと再選択書き込みドレイン端子電圧Vsd、書き込みトランスファゲート電圧Vwtと再選択書き込みトランスファゲート電圧Vstなどが共用の電圧となりえる。
この半導体不揮発性記憶装置においては、外部端子から供給される行、列アドレス信号AX、AYを受ける行、列アドレスバッファXADB、YADBを通して形成された相補アドレス信号が行、列アドレスデコーダXDCR、YDCRに供給される。また、特に制限されるものではないが、たとえば、上記行、列アドレスバッファXADB、YADBは装置内部のチップイネーブル選択信号/CEにより活性化され、外部端子からのアドレス信号AX、AYを取り込み、外部端子から供給されたアドレス信号と同相の内部アドレス信号と逆相のアドレス信号とからなる相補アドレス信号を形成する。
行アドレスデコーダXDCRは、行アドレスバッファXADBの相補アドレス信号に従ったメモリセル群のワード線Wの選択信号を形成し、列アドレスデコーダYDCRは、列アドレスバッファYADBの相補アドレス信号に従ったメモリセル群のビット線Bの選択信号を形成する。これにより、メモリマットMemory Mat内において、任意のワード線Wおよびビット線Bが指定されて所望のメモリセルが選択される。
特に制限されるものではないが、たとえばメモリセルの選択は8ビットあるいは16ビット単位などでの書き込み、読み出しを行うために行アドレスデコーダXDCRと列アドレスデコーダYDCRによりメモリセルは8個あるいは16個などが選択される。1つのデータブロックのメモリセルはワード線方向(行方向)にm個、ビット線方向(列方向)にn個とすると、m×n個のメモリセル群のデータブロックが8個あるいは16個などから構成される。
ここで、メモリマトリックスMemory Matrixの任意のメモリセルを選択し、この選択されたメモリセルからのデータの読み出し動作について、メモリセルに対してシリアルアクセス方式を用いる場合と、ランダムアクセス方式を用いる場合について、図13〜図16により説明する。本実施の形態においては、出力の際に一時データをラッチするセンスラッチ回路を設けてシリアルアクセス方式を採用することで、特に大きな効果が期待できる。
たとえば、シリアルアクセス方式においては、図13のようなタイミングチャートとなり、メモリマトリックスMemory Matrixの一部概略を示す図14A,14Bのようにしてデータが出力される。すなわち、チップイネーブル信号/CE、アウトプットイネーブル信号/OE、ライトイネーブル信号/WEが活性化され、データ入力コマンドDinの入力後にアドレス信号Addressが入力されると、シリアルクロック信号SCに同期して、アドレス信号が順次インクリメントまたはデクリメントされ、たとえば0ビットから511ビットまでの512ビットのデータDataが順次出力される。
この場合に、メモリマトリックスMemory Matrixにおいては、図14Aのように1つのワード線WLiが指定され、さらにデータ線DLjが順に指定されることで、ワード線WLiとビット線BLjに接続されるメモリセルが順次選択されて、センスラッチ回路にデータが取り込まれる。そして、このセンスラッチ回路に取り込まれたデータは、図14Bのようにメインアンプを通じて順次出力される。たとえば、アドレス信号Addressが入力されてから最初のデータが出力されるまでの時間twscは1μs、1つのデータが出力される時間tsccは50nsとなることができ、データの高速な読み出しが可能となる。
これに対して、ランダムアクセス方式においては、図15のようなタイミングチャートとなり、メモリマトリックスMemory Matrixの一部概略を示す図16のようにしてデータが出力される。すなわち、最初のアドレス信号Addressが入力されると、メモリマトリックスMemory Matrixにおいては、1つのワード線WLiと1つのビット線BLjが指定され、このワード線WLiとビット線BLjに接続されるメモリセルが選択される。そして、この選択されたメモリセルのデータはセンスアンプを通じて出力される。同様に、次のアドレス信号Addressに対しても、このアドレス信号Addressの入力から時間tacc後に、ワード線WLiとビット線BLjにより選択されたメモリセルのデータを出力することができる。
上記メモリセルは、特に制限されるものではないが、たとえばEPROMのメモリセルと類似の構成であり、制御ゲートと浮遊ゲートとを有する公知のメモリセル、または制御ゲートと浮遊ゲート、および選択ゲートとを有する公知のメモリセルである。ここでは、制御ゲートと浮遊ゲートとを有するメモリセルの構造を図5により説明する。
図5において、この不揮発性メモリセルは、たとえば1987年に発行されたInternational Electron Devices Meeting Tech. Dig. pp. 560−563において発表されたフェラッシュメモリのメモリセルのトランジスタと同一の構造である。このメモリセルは、特に制限されるものではないが、たとえば単結晶P型シリコンからなる半導体基板上に形成される。
すなわち、この不揮発性メモリセルは、図5に示すように制御ゲート電極1、ドレイン電極2、ソース電極3、浮遊ゲート4、層間絶縁膜5、トンネル絶縁膜6、P型基板7、ドレイン・ソース領域の高不純物濃度のN型拡散層8,9、ドレイン側の低不純物濃度のN型拡散層10、ソース側の低不純物濃度のP型拡散層11からなるトランジスタ1素子によって、1つのフラッシュ消去型のEEPROMセルが構成されている。
これらのメモリセルを複数接続するメモリセル群については、種々の接続例が提案されており、特に制限されるものではないが、たとえば、図17から図20に示すようなNOR型、DINOR型、AND型、HICR型などがあり、以下順に説明する。
図17は、メモリセルをNOR型により接続した例であり、メモリセルのMOSトランジスタに対してワード線W1,…,Wmとビット線B1,…,Bn、さらにSource Lineが接続され、これらを通して書き換え(書き込み、消去)動作または読み出し動作が行われる。すなわち、ワード線W1,…,WmはMOSトランジスタのゲート、ビット線B1,…,BnはMOSトランジスタのドレイン、Source LineはMOSトランジスタのソースにそれぞれ接続されている。
図18は、DINOR型によるメモリセルの接続例で、Select GateおよびSub Bit Lineが追加され、Select GateのMOSトランジスタのソースはビット線B1,…,Bnに接続され、またこのMOSトランジスタのドレインはSub Bit Lineを通してそれぞれのメモリセルのMOSトランジスタのドレインに接続されている。
図19は、AND型による接続例を示し、Select Gate 1およびSelect Gate 2、さらにSub Source Lineを有し、Select Gate 1のMOSトランジスタのソースは、ビット線B1,…,Bnに接続され、さらにこのMOSトランジスタのドレインはSub Bit Lineを通してそれぞれのメモリセルのMOSトランジスタのドレインに接続されている。また、Select Gate 2のMOSトランジスタのソースはSource Lineに接続され、さらにこのMOSトランジスタのドレインはSub Source Lineを通してそれぞれのメモリセルのMOSトランジスタのソースに接続されている。
図20は、HICR型によるメモリセルの接続例で、Select Gate 1のMOSトランジスタのソースはビット線B1,…,Bnに接続され、さらにこのMOSトランジスタのドレインはSub Bit Lineを通してそれぞれのメモリセルのMOSトランジスタのドレインに接続されている。また、Select Gate 2のMOSトランジスタのソースはSource Lineに接続され、さらにこのMOSトランジスタのドレインはSub Source Lineを通してそれぞれのメモリセルのMOSトランジスタのソースに接続されている。
メモリセルのしきい値電圧を選択的に上げる若しくは下げる動作すなわち書換え動作手法を図6A,6B、図7A,7Bのメモリセルの断面模式図と端子印加電圧を用いて説明する。
図6A,6Bは、メモリセルのしきい値電圧を選択的に下げる動作を示したものである。図6A、図6Bは、それぞれの制御ゲートが共通のワード線に接続されたメモリセルであり、図6Aの端子印加電圧はメモリセルのしきい値電圧を下げる際の端子印加電圧を示してあり、図6Bの端子印加電圧はメモリセルのしきい値電圧を保持する際の端子印加電圧を示している。図6A、図6Bの制御ゲートが共通に接続されたワード線にたとえば−10V程度の負の電圧を印加し、図6Aのメモリセルのドレイン端子には選択的にたとえば5V程度の電圧を印加することで、浮遊ゲートとドレイン間に電圧差が生じ、浮遊ゲート内の電子がドレイン側にFowler-Nordheimトンネル現象で引き抜かれる。図6Bのメモリセルのドレイン端子には0Vを印加することで、浮遊ゲートとドレイン間との電圧差を少なくさせ、浮遊ゲート内の電子の放出を防ぐ。
尚、メモリセルのしきい値電圧を下げる動作において、非選択のワード線の電圧は、ドレイン電圧によるディスターブ(電子の放電)を防止するため正電圧が印加されている。そのため、書換え動作ではソース電極をopenとすることで、定常電流が流れることを防止する。
図7A,7Bは、メモリセルのしきい値電圧を選択的に上げる動作を示したものである。図7A、図7Bは、それぞれの制御ゲートが共通のワード線に接続されたメモリセルであり、図7Aの端子印加電圧はメモリセルのしきい値電圧を上げる際の端子印加電圧を示してあり、図7Bの端子印加電圧はメモリセルのしきい値電圧を保持する際の端子印加電圧を示している。図7A、図7Bの制御ゲートが共通に接続されたワード線にたとえば16V程度の高電圧を印加し、図7Aのメモリセルのドレイン端子には選択的にたとえば0Vの電圧を印加することで、浮遊ゲートとチャネル間とに電圧差が生じ、チャネル内の電子が浮遊ゲート内にFowler-Nordheimトンネル現象で注入される。図7Bのメモリセルのドレイン端子にはたとえば8V程度の電圧を印加することで、浮遊ゲートとチャネル間との電圧差を少なくさせ、浮遊ゲート内への電子の注入を防ぐ。
また、メモリセルのしきい値電圧を上げる動作でのドレイン電圧すなわちチャネル電圧を負の電圧として、制御ゲートすなわちワード線電圧を下げることも可能である。
図6A,6B、図7A,7Bから明らかなように、メモリセルのドレイン端子に印加する電圧値を選択的に制御することにより、選択的にメモリセルのしきい値電圧を書き換えられる。メモリセルのドレイン端子に印加する電圧値を選択的に制御するには、後述するように、メモリセルのドレイン端子が接続されるビット線ごとにフリップフロップを有するセンスラッチ回路を接続し、センスラッチ回路にドレイン端子の電圧情報に関するデータを持たせればよい。
本実施例のメモリマットMemory Matとセンスラッチ回路SLとの接続について、その概要を図21と図22により説明する。本実施例においては、ビット線B1からBnの1本に1つのセンスラッチ回路SLが設けられることが特徴であり、たとえば図21に示すようにセンスラッチ回路SL1からSLnをメモリマットMemory Mat a、bのビット線Ba1からBan、Bb1からBbnに対してオープンビット線方式で配置して、図22のようにビット線B1からBnの2本に2つのセンスラッチ回路SLが設ける折り返しビット線方式で配置する。
次に、センスラッチ回路SLの詳細な回路図を説明する。メモリマットMemory Matとセンスラッチ回路SLとの接続を図21のオープンビット線方式で配置した場合のセンスラッチ回路SLの回路図を図23に示す。
この図23に示すセンスラッチ回路SLにおいては、ビット線BanとBbnに対してフリップフロップを含むセンスラッチ回路SLが接続されており、ビット線BanとBan、Bbn−1とBbnに対して同一(等価)の接続構成を有している。さらに、センスラッチ回路SLはビット線の偶数/奇数に対してコントロール信号を分けており、ビット線Ban−1とBbnに対して同一(等価)の接続構成を有している。これは、ビット線の寄生線間容量が、センス動作にあたえる影響を防止するためで、たとえば偶数ビット線側(以下、even側という)に接続されているメモリセルのセンス動作中は、奇数ビット線側(以下、odd側という)の電位をVssとして寄生線間容量を一定の値で、even側のメモリセルの読み出しを行う。
メモリマットMemory Mat aのビット線Ba1を例に説明すると、ビット線Ba1には、ビット線の電位を接地電圧Vssにディスチャージを行うゲート信号BDeuを入力とするMOSトランジスタM1と、ビット線の電位のプリチャージを行うゲート信号RCeuを入力とするMOSトランジスタM2と、フリップフロップの情報をゲート入力信号とするMOSトランジスタM4を介してプリチャージ信号PCeuをゲートとするMOSトランジスタM3が接続されている。M3とM4との接続は限定するものではなく、電源電圧Vcc側がM3、ビット線側がM4でもよい。ビット線Ba1とフリップフロップ側配線Ba1f間には、ゲート信号TReuを入力とするMOSトランジスタM5が接続されている。フリップフロップ側配線Ba1fには、フリップフロップの電位を接地電圧Vssにディスチャージを行うゲート信号RSLeuを入力とするMOSトランジスタM6と、列アドレスに応じて列ゲート信号Yaddを入力としフリップフロップの情報をデータ出力を行うMOSトランジスタM7と、ゲート入力信号をフリップフロップの情報とするMOSトランジスタM8に接続されている。MOSトランジスタM8のドレインは共用信号ALeu、ソースは接地電圧Vssとし、多段入力NOR回路接続を組む。すなわち、接続されている全てのフリップフロップの情報が接地電圧Vssになることを判定するMOSトランジスタである。
以上、本実施例の半導体不揮発性記憶装置の基本構成を述べてきたが、次に、本実施例の特徴であるしきい値電圧を下げる動作(書き込み動作)シーケンスを図1から図4の動作シーケンスにより説明する。
尚、図1から図4の動作シーケンスをしきい値電圧を下げる動作を消去シーケンスに適用することも可能である。
本実施例の第1の実施例の動作シーケンスを図1に示す。本実施例は、Aシーケンス、すなわち、前述した図29の動作シーケンスの後に、Bシーケンス、すなわち、メモリセルのデータを読み出し、所定のレベル以上書き込み過ぎたメモリセル(以下、低しきい値のメモリセルという)がないかを確認する低しきい値ベリファイ動作を行い、低しきい値電圧のメモリセルのしきい値電圧を選択的に戻す動作(選択戻し動作)を追加した。
図31Aにより、Bシーケンスを詳述する。低しきい値ベリファイ動作時のワード線電位は、メモリセルのしきい値電圧が負の値とならないような電圧、たとえば接地電圧Vssに設定する。しきい値電圧がVss以下である低しきい値のメモリセルに接続されたワード線を選択すると電流が流れるので、低しきい値のメモリセルの存否を確認できる。低しきい値のメモリセルが存在すれば、単位戻し時間を設定して、図7に示すチャネル全面Fowler-Nordheimトンネル現象により、低しきい値のメモリセルのしきい値電圧を1回の動作で選択的にVss以上のしきい値に戻す。
本実施例の第2の実施例の動作シーケンスを図2に示す。第1の実施例では1回の動作で選択戻し動作を行うのに対して、第2の実施例では、低しきい値ベリファイ動作及び選択戻し動作を複数回に分けて行うCシーケンスをAシーケンスの後に行う。Cシーケンスを繰り返す間に、メモリセルのしきい値電圧が戻ったメモリセル、すなわち、低しきい値ではなくなったメモリセルは、Cシーケンスの動作対象からはずれ、不必要な選択戻し動作が行われないように設定される。
尚、Cシーケンスにおいて最初に行われる低しきい値ベリファイ時のワード線電圧と2回目以降に繰り返し行われる低しきい値ベリファイ時のワード線電圧は一致していなくてもよい。たとえば、最初に行われる低しきい値ベリファイ時のワード線電圧を接地電圧Vssとし、上述したBシーケンスの如くデプレッションしているメモリセルを判定し、単位戻し時間を設定して、低しきい値のメモリセルのしきい値電圧を1回の動作で選択的にVss以上のしきい値に戻し、2回目以降に繰り返し行われる低しきい値ベリファイ時のワード線電圧を、図31Bのように、たとえば0.5Vとし、メモリセルのしきい値電圧が0.5V以上に戻してもよい。
本実施例の第3の実施例の動作シーケンスを図3に示す。第3の実施例では、低しきい値ベリファイ動作、選択戻し動作を行った後、書き込みが所定のレベルまで達していないメモリセル(以下、高しきい値のメモリセルという)の存否を確認する高しきい値ベリファイ動作を行い、高しきい値のメモリセルがあればそのメモリセルに対し、しきい値電圧の選択書き込み動作(以下、再選択書き込みという)を行う。選択戻し動作と再選択書き込み動作との間には、しきい値電圧を下げる動作をしているので、再データ入力のベリファイ動作が必要である。しきい値電圧を保っているものと、少しだけしきい値電圧が変動したものとの区別を行うためである。
再データ入力ベリファイのワード線電圧をたとえば2V程度の電圧を印加して、書き込みデータをフリップフロップにラッチさせる。後述するように、この書き込みデータと、高しきい値ベリファイ動作の結果とに応じて、再選択書き込みを行うメモリセルを決定する。高しきい値ベリファイ動作時のワード線電圧には、たとえば1.5V程度の電圧を印加して、書き込み対象セルのしきい値電圧を、1.5V以下にする。再選択書き込み動作は、書き込み動作と同様なシーケンスにより実現できる。
このシーケンスにより、書き込み状態のしきい値電圧レベルを、低しきい値ベリファイ時のワード線電圧0.5Vから高しきい値ベリファイ時のワード線電圧1.5Vの間に収めることができる。
本実施例の第4の実施例の動作シーケンスを図4に示す。第4の実施例の動作シーケンスはCシーケンスとDシーケンス、すなわち、選択戻し動作と再選択書き込み動作をあらかじめ規定した回数だけ繰り返す動作シーケンスである。
以下、上述したA、B、C、Dシーケンスをさらに詳述する。
本実施例の図1から図4に記載のA、B、C、Dシーケンス行う際のセンスラッチ回路SL内のフリップフロップのデータをそれぞれ図8、図9、図10、図11に示し、また、A、B、C、Dシーケンス行う際の図23のセンスラッチ回路SL内の内部信号のタイミング波形図を図24、図25、図26、図27に示す。図8から図11に記載のフリップフロップのデータ“0”は、フリップフロップが接続されているメモリセルのしきい値電圧が高い状態(消去状態)と定義しており、フリップフロップのデータは接地電圧Vssである。また、フリップフロップのデータ“1”は、メモリセルのしきい値電圧が低い状態(書き込み状態)と定義しており、フリップフロップのデータはたとえば外部電源電圧Vccであり、書き換え動作時には内部昇圧電位の書き込みドレイン端子電圧Vwd、選択戻し非選択チャネル・ドレイン電圧Vpc、再選択書き込みドレイン端子電圧Vsdとなる。
図24から図27のタイミング波形図は、メモリマットMemory Mat a側のメモリセル群(セクタ)を選択した(対象メモリマットMemory Mat側の)波形図であり、実線の波形は、図23において添字にuがついている制御信号の波形であり、破線の波形は、図19において添字にdがついている制御信号の波形図である。
まず、書き込み動作シーケンス(Aシーケンス)を図8で説明する。しきい値が高い状態(消去状態)を保持するメモリセルにビット線を介して接続されているセンスラッチ回路内のフリップフロップを“0”とし、しきい値が低い状態(書き込み)に書き換えるメモリセルにビット線を介して接続されているフリップフロップを“1”とするデータを入力し、その後図6に示したドレインエッヂFowler-Nordheimトンネル現象で浮遊ゲート内の電子を引き抜く。ベリファイでは、選択ワード線の電圧を1.5Vとし、フリップフロップのデータ“1”に対応するビット線のみを選択的にプリチャージを行う。書き込みしきい値電圧レベル、すなわちベリファイ時のワード線電圧である1.5Vに到達したメモリセルではセル電流が流れPassとなり、ビット線の電位を放電する。従って、フリップフロップのデータは“0”に書き換えられる。1.5Vに未達のメモリセルではセル電流は流れずFailとなり、ビット線の電位はプリチャージした電圧を保ち、フリップフロップのデータは“1”を保持している。ベリファイ後のフリップフロップのデータを再書き込みデータとし、書き込みとベリファイ動作を繰り返す。フリップフロップの全てのデータが“0”となることで書き込み動作を終了する。この一括判定は、チップ内で自動的に行う。
図24に書き込み動作シーケンス(Aシーケンス)時のセンスラッチ回路SL内の内部信号のタイミング波形図を示す。
t1までにセンスラッチ回路SL内のフリップフロップに書き込みデータを入力し、t1からt5の間に書き込み、t5からt9の間にeven側のベリファイ、t9からt11の間にodd側のベリファイ、t11からt13の間にメモリセルしきい値電圧の全ビット終了判定を行う。t1までの書き込みデータ入力は、上述したように、メモリセルのしきい値電圧を選択的に下げたいメモリセルに対応するビット線B1,…,Bnに接続されているフリップフロップのデータをHighレベル、しきい値電圧を下げたくないデータを接地電圧Vssとする。
t1からt2の間にPCeu、PCouを選択することにより、フリップフロップのデータを選択的にビット線B1,…,Bnに伝達させる。その後、t2からt4の間にTReu、TRouを選択して書き込みドレイン電圧を供給する。TReu、TRouの選択前にPCeu、PCouを選択するのは、TReu、TRouのみを選択した場合、ビット線B1,…,Bnの容量がフリップフロップ側B1f,…,Bnfの容量より大きいので、フリップフロップのデータを破壊してしまうためである。TReu、TRouおよびSG1a/bの電位を6Vとするのは、書き込み時のドレイン電圧5V(VSPeおよびVSPo)をトランスファするためであり、ドレイン電圧を上げる場合には、TReu、TRouおよびゲート信号SG1a/bのドレイン側Select Gate 1のMOSトランジスタのしきい値電圧を考慮してTReu、TRouおよびSG1a/bのゲート電位を設定する。選択ワード線電圧Waの電位を立ち下げた(t2)後、SG1a/bを選択(t3)するのは、ワード線の遅延時間がドレイン側Select Gate 1と比較して大きいからである。正味の書き込み時間はt3からt4の間であり、ワード線を負電圧−10Vとすることで、選択的にビット線電圧を5Vとすることで所望のメモリセルの浮遊ゲートに電界が生じ、電子が放出される。
t4からt5の間は、ビット線B1,…,Bnの電位およびサブビットラインSub Bit Line、サブソースラインSub Source Lineを接地電圧Vssに放電するためにBDeu/d、BDou/dおよびドレイン側Select Gate 1のゲート信号SG1a/b、ソース側Select Gate 2のゲート信号SG2a/bが選択される。
t5からt6の間は、フリップフロップのデータにより選択的にビット線にプリチャージを行うためと、リファレンス電位を非選択側メモリマットのビット線に供給するために、PCeuとRCedが選択される。ここでMOSトランジスタのしきい値電圧を考慮して、プリチャージの電位を1.0Vとした場合には、PCeuの電位を2.0Vとし、リファレンス電位0.5Vとした場合には、RCedの電位は1.5Vとする。
t6までは、フリップフロップのデータを保持するために内部電源電圧VSPe/o、VSNe/oは活性化されている。t5からt10の間までは、選択ワード線電位はベリファイ電圧の1.5Vである。
even側ベリファイ時のメモリセルの放電時間は、t6のソース側Select Gate 2のゲート信号SG2aの選択から、t7のドレイン側Select Gate 1のゲート信号SG1aの非活性までであり、この間even側のフリップフロップはRSLeu/d信号の活性によりリセットされている。その後、t7からt8の間にTReu/dを選択し、even側のフリップフロップの電源電圧VSPe、VSNeを再び活性化することで、ベリファイ後のメモリセルの情報をeven側のフリップフロップに取り込むことができる。すなわち、メモリセルのしきい値電圧が低い状態または高い状態により、ビット線の電位が放電状態またはプリチャージ電圧を保っている。
t8からt9の間は、even側ベリファイ時のビット線Bn−1の電位およびサブビットラインSub Bit Line、サブソースラインSub Source Lineを接地電圧Vssに放電する。
次に、odd側のベリファイ動作をeven側ベリファイと同様にt9からt10の間に行う。その後、T11からt13の間にメモリセルしきい値電圧の全ビット終了判定を行う。全てのメモリセルのしきい値電圧が下がっていれば、フリップフロップのデータは接地電圧Vssであり、このVssを判定する。ALeuおよびALouを活性化(t11からt12間)した後、その電位を検証し、接地電圧Vssの場合はt1へ繰り返し、書き込み動作を継続させる。また、ALeu、ALouがHighレベルの場合には書き込み動作を終了する。
図9は、Bシーケンス時のセンスラッチ回路内のフリップフロップのデータをあらわす。従来の書き込み動作(Aシーケンス)終了後、書き込みの対象となったワード線に接続されているすべてのメモリセルに対し、上述した低しきい値ベリファイ動作を行う。低しきい値ベリファイ動作時のワード線電圧は、例えば接地電圧Vssとし、全ビットを対象としてプリチャージを行う。ベリファイワード線電圧よりもしきい値電圧が低いビット(デプレッションビット)では、セル電流が流れ、フリップフロップのデータは“0”となり、また、しきい値電圧を確保しているビットではプリチャージ電圧を維持して“1”となる。その後、フリップフロップのデータ判定を行い、全データが“1”なら動作を終了させ、1ビットでも“0”すなわち、低しきい値ベリファイ時のワード線電圧よりも、しきい値電圧が低いビット(デプレッションビット)が存在すれば、選択戻し動作となる。書き込みの対象となったワード線の電位を高電圧たとえば16Vとし、フリップフロップのデータで選択されたメモリセルのチャネルを接地電圧Vssとし、非選択のメモリセルのチャネル・ドレイン電圧Vpc、たとえば8Vで選択戻し動作を行う。
図25は、Bシーケンス時のセンスラッチ回路SL内の内部信号のタイミング波形を示す。t1からt3の間では、even側、t3からt4の間にodd側の低しきい値ベリファイ動作を行い、t4からt5間ので選択戻し動作を行うか否かの判定をし、t6からt9間で選択戻し動作を行う。
図24で説明したAシーケンス内のベリファイ時との違いは、全ビットを対象とするベリファイ動作であるため、t1からt2間のビット線のプリチャージ電圧及びリファレンス電圧の供給を、RCeuの電位を2.0VおよびRCedの電位を1.5Vとすることで行う点にある。
選択戻し動作では、まずt5からt6の間にPCeu、PCouを活性化させフリップフロップのデータをビット線に伝達させる。その後、書き込み動作と同様に信号線を活性化することで選択戻し動作を実行できる。ただし、選択戻し動作時のワード線電圧Vpwは、例えば16Vの高電圧を印加し、フリップフロップの電源電圧VSPe/oは、選択戻し時の非選択チャネル・ドレイン電圧Vpc、例えば8Vの電圧とし、さらにドレイン電圧をトランスファするMOSトランジスタのゲート信号TReu/d、TROu/dおよびSG1u/dの電位は、選択戻し時のトランスファゲート電圧Vpt、例えば9Vとする。
図10には、Cシーケンス時のセンスラッチ回路内のフリップフロップのデータをあらわす。従来の書き込み動作(Aシーケンス)終了後、書き込み対象となったワード線に接続されているメモリセルの低しきい値ベリファイを図9と同様に行い、しきい値電圧が低いビット(デプレッションビット)が存在されば、選択戻し動作を行う。その後、しきい値電圧を戻したい電圧で、再度低しきい値ベリファイ動作が行われる。たとえば、低しきい値ベリファイワード線電圧を0.5Vとすると、メモリセルのしきい値電圧を0.5V以上にすることができる。
再度行う低しきい値ベリファイにおいて、選択ワード線の電圧を0.5Vとした場合について述べる。まず、ビット線側を全選択のプリチャージを行う。選択戻ししきい値電圧レベル、すなわちベリファイワード線電圧である0.5Vに未達しているメモリセルではセル電流が流れFailとなり、ビット線の電位を放電する。従って、フリップフロップのデータは“0”を保持している。また一方、0.5Vに到達したメモリセルではセル電流は流れずPassとなり、ビット線の電位はプリチャージした電圧を保ち、フリップフロップのデータの“1”に書き換えられる。ベリファイ後のフリップフロップのデータを再選択戻しのデータとし、選択戻しと低しきい値ベリファイ動作を繰り返す。フリップフロップの全てのデータが“1”となることで動作は終了する。この一括判定はチップ内で自動的に行う。
図26は、Cシーケンス時のセンスラッチ回路SL内の内部信号のタイミング波形を示す。
t1からt2間にフリップフロップのデータをセットし、t2からt8間にeven側、t8からt9間にodd側の低しきい値ベリファイ動作を行い、t9からt10間で選択戻し動作を行うか否かの判定をし、t10からt11間で選択戻し動作を行う。
t1からt2間、非選択側のRSLed、RSLodを選択し、フリップフロップの電源電圧VSPe/o、VSNe/oを活性化することにより、フリップフロップのデータを全ビット選択にセットする。
t2からt3間は、選択された全ビット線にプリチャージ電位を、非選択側メモリマットのビット線にリファレンス電位を供給するためにRCeuの電圧を2.0V、RCedの電圧を1.5Vにする。even側ベリファイ時のメモリセルの放電時間は、t3のソース側Select Gate 2のゲート信号SG2aの選択から、t4のドレイン側Select Gate 1のゲート信号SG1aの非活性までである。
t4からt5間に、PCeu/dを選択し、フリップフロップのデータをビット線に伝達する。その後、t5からt6の間でフリップフロップのリセット動作を行い、t6からt7間にTReu/dを選択し、even側のフリップフロップの電源電圧VSPe、VSNeを再び活性化することで、ベリファイ後のメモリセルの情報をeven側のフリップフロップに取り込むことができる。
次に、odd側のベリファイ動作をeven側ベリファイと同様にt8からt9間に行う。その後、t9からt10間にメモリセルのしきい値電圧が所定の電圧以上に戻っているか否かの判定を行う。全てのメモリセルのしきい値電圧が戻っていれば、フリップフロップのデータが電源電圧VSPe/oの電位(Highレベル)となるので、フリップフロップのデータによりメモリセルのしきい値電圧の判定を行うことができる。フリップフロップのデータの検証は、非選択側のALedおよびALodを活性化して行う。フリップフロップのデータが接地電圧Vssの場合はt10からの選択戻し動作を行い、その結果、フリップフロップのデータがHighレベルになれば動作を終了する。選択戻し動作は図21と同様に行われる。選択戻し動作終了したt11以降は、t2にもどり動作シーケンスを継続する。
図11は、Dシーケンスでのフリップフロップのデータをあらわす。再データ入力ベリファイのワード線電圧をたとえば2V程度の電圧を印加して、書き込みデータをフリップフロップにラッチさせ、高しきい値ベリファイ時のワード線電圧をたとえば1.5V程度の電圧を印加して、書き込み対象のメモリセルのしきい値電圧を1.5V以下にする。
再選択書き込み動作のフリップフロップのデータは、図8で説明した書き込みのフリップフロップのデータと同様である。
図27は、Dシーケンス時のセンスラッチ回路SL内の内部信号のタイミング波形を示す。回路SLを動作させるタイミング波形図を示す。
t1からt3間にベリファイワード線電圧2Vの再データ入力ベリファイ動作を行い、t3からt4間にベリファイワード線電圧1.5Vの高しきい値ベリファイ動作を行い、t5からt6間で再選択書き込み動作を行うか否かの判定をし、t6からt7間で再選択書き込み動作を行う。t7終了後には、t2にもどり動作シーケンスを継続する。
図32は、A、B、C及びDシーケンス実行時並びに読み出し、消去、消去ベリファイ時にメモリセルの端子に印加する電圧を示す。
以上、実施例に基づき具体的に説明したが、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、本実施例の半導体不揮発性記憶装置については、フラッシュメモリ(EEPROM)に適用した場合について説明したが、本発明は前記実施例に限定されるものではなく、EEPROM、EPROMなどの電気的に書き換え可能な他の不揮発性記憶装置についても広く適用可能である。
また、本実施例の半導体不揮発性記憶装置においては、フラッシュメモリとして記憶装置単位で使用される場合に限らず、たとえばコンピュータシステム、デジタル・スチル・カメラシステム、自動車システムなどの各種システムの記憶装置として広く用いられ、一例として図24によりコンピュータシステムについて説明する。
図28において、このコンピュータシステムは、情報機器としての中央処理装置CPU、情報処理システム内に構築したI/Oバス、Bus Unit、主記憶メモリや拡張メモリなどの高速メモリをアクセスするメモリ制御ユニットMemory Control Unit、主記憶メモリとしてのDRAM、基本制御プログラムが格納されたROM、先端にキーボードが接続されたキーボードコントローラKBDCなどによって構成される。さらに、表示アダプタとしてのDisplay AdapterがI/Oバスに接続され、上記Display Adapterの先端にはディスプレイDisplayが接続されている。
そして、上記I/OバスにはパラレルポートParallel Port I/F、マウスなどのシリアルポートSerial Port I/F、フロッピーディスクドライブFDD、上記I/OバスよりのHDD I/Fに変換するバッファコントローラHDD Bufferが接続される。また、上記メモリ制御ユニットMemory Control Unitからのバスと接続されて拡張RAMおよび主記憶メモリとしてのDRAMが接続されている。
ここで、このコンピュータシステムの動作について説明する。電源が投入されて動作を開始すると、まず上記中央処理装置CPUは、上記ROMを上記I/Oバスを通してアクセスし、初期診断、初期設定を行う。そして、補助記憶装置からシステムプログラムを主記憶メモリとしてのDRAMにロードする。また、上記中央処理装置CPUは上記I/Oバスを通してHDDコントローラにHDDをアクセスするものとして動作する。
そして、システムプログラムのロードが終了すると、ユーザの処理要求に従い、処理を進めていく。なお、ユーザは上記I/Oバス上のキーボードコントローラKBDCや表示アダプタDisplay Adapterにより処理の入出力を行いながら作業を進める。そして、必要に応じてパラレルポートParallel Port I/F、シリアルポートSerial Port I/Fに接続された入出力装置を活用する。
また、本体上の主記憶メモリとしてのDRAMでは主記憶容量が不足する場合は、拡張RAMにより主記憶を補う。ユーザがファイルを読み書きしたい場合には、ユーザは上記HDDが補助記憶装置であるものとして補助記憶装置へのアクセスを要求する。そして、本発明のフラッシュメモリによって構成されたフラッシュファイルシステムはそれを受けてファイルデータのアクセスを行う。
以上のようにして、実施例のフラッシュメモリなどの半導体不揮発性記憶装置は、コンピュータシステムのフラッシュファイルシステムなどとして広く適用可能である。
さらに図33から図48に地の実施例を説明する。
図33は本発明の実施例の概念を表わすメモリマットの概略図、図34A、34Bは従来例である半導体不揮発性メモリセルのトランジスタを示す断面図および消去動作での電圧印加例を示す図、図35および図36A、36B、36Cは本実施例の消去動作での選択および非選択メモリセルの電圧印加例を示す図、図37は本発明の半導体不揮発性記憶装置を示す機能ブロック図、図38は本発明のセンスラッチ回路を示す回路図、図39は本発明のメモリマットを示す回路図、図40はメモリマットへ供給される電圧を発生するための機能ブロック図、図41および図42はメモリウェル電圧切り換え回路および行デコーダ回路の回路図、図43から図47は消去動作のタイミングを示す波形図、図48は本実施例の半導体不揮発性記憶装置を用いたコンピュータシステムを示す機能ブロック図である。
まず、図37により本実施例の半導体不揮発性記憶装置の構成を説明する。本実施例の半導体不揮発性記憶装置は、たとえばしきい値電圧を電気的に書き換え可能なトランジスタからなる複数のメモリマットにより構成されるフラッシュメモリであり、メモリマット(Memory Mat)、メモリマットウエル電圧切り換え回路MWVC、行アドレスバッファ回路XADB、行アドレスデコーダ回路XDCR、センスアンプおよびデータラッチ共用のセンスラッチ回路SLと列ゲートアレイ回路YG、列アドレスバッファ回路YADB、列アドレスデータ回路YDCR、入力バッファ回路DIB、出力バッファ回路DOB、マルチプレクサ回路MP、モードコントロール回路MC、コントロール信号バッファ回路CSB、内蔵電源回路VSなどから構成されている。
本実施例のメモリマットとセンスラッチ回路SLとの接続は、ビット線B1からBnの1本に1つのセンスラッチ回路SLが設けられており、たとえば図38、図39に示すようにセンスラッチ回路SL1からSLnをメモリマットu、dのビット線Bu1からBun、Bu1からBunに対してオープンビット線方式で配置する。
図37の半導体不揮発性記憶装置において、コントロール信号バッファ回路CSBには、特に制限されるものではないが、たとえば外部端子/CE、/OE、/WE、SCなどに供給されるチップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、シリアルクロック信号などが入力され、これらの信号に応じて内部制御信号のタイミング信号を発生し、またモードコントロール回路MCには外部端子R/(/B)からレディ/ビジィ信号が入力されている。なお、本実施例における/CE、/OE、/WEなどの「/」は相補信号を表している。
さらに、内蔵電源回路VSにおいては、特に制限されるものではないが、たとえば外部から電源電圧Vccと接地電圧Vssが入力され、消去(しきい値電圧を上げる)動作時のワード線電圧Vh、そのベリファイワード線電圧Vhv、書き込み(しきい値電圧を下げる)動作時のワード線電圧Vl、そのベリファイワード線電圧Vlv、消去動作時のメモリウェル電圧Vmw、読み出しビット線電圧Vrb、読み出しリファレンスビット線電圧Vrr、書き込み動作時のドレイン端子電圧Vld、そのトランスファゲート電圧Vltなどが生成されるようになっている。電圧名の添字は、供給されるメモリマットの添字u/dと同じである。なお、上記各電圧は外部から供給されるようにしてもよい。
ここで生成された各電圧は、ワード線電圧Vh、Vhv、Vl、Vlvおよびトランスファゲート電圧Vltが行アドレスデコーダ回路XDCRに、ビット線電圧Vrb、Vrr、Vldおよびトランスファゲート電圧Vltがセンスラッチ回路SLに、メモリウェル電圧Vmwがメモリマットウェル電圧切り換え回路MWVCおよび行アドレスデコーダXDCR回路、センスラッチ回路SLにそれぞれ入力されている。
この半導体不揮発性記憶装置においては、外部端子から供給される行、列アドレス信号AX、AYを受ける行、列アドレスバッファ回路XADB、YADBを通して形成された相補アドレス信号が行、列アドレスデコーダ回路XDCR、YDCRに供給される。また、特に制限されるものではないが、たとえば上記行、列アドレスバッファ回路XADB、YADBは装置内部のチップイネーブル選択信号/CEにより活性化され、外部端子からのアドレス信号AX、AYを取り込み、外部端子から供給されたアドレス信号と同相の内部アドレス信号と逆相のアドレス信号とからなる相補アドレス信号を形成する。
行アドレスデコーダ回路XDCRは、行アドレスバッファXADBの相補アドレス信号に従ったメモリセル群のワード線Wの選択信号を形成し、列アドレスデコーダ回路YDCRは、列アドレスバッファ回路YADBの相補アドレス信号に従ったメモリセル群のビット線Bの選択信号を形成する。これにより、メモリマット内において、任意のワード線Wおよびビット線Bが指定されて所望とするメモリセルが選択される。
特に制限されるものではないが、たとえばメモリセルの選択は8ビットあるいは16ビット単位などでの書き込み、読み出しを行うために行アドレスデコーダ回路XDCRと列アドレスデコーダ回路YDCRによりメモリセルは8個あるいは16個などが選択される。1つのデーダブロックのメモリセルはワード線方向(行方向)にm個、ビット線方向(列方向)にn個とすると、m×n個のメモリセル群のデーダブロックが8個あるいは16個などから構成される。
上記メモリセルは、特に制限されるものではないが、たとえばEPROMのメモリセルと類似の構成であり、制御ゲートと浮遊ゲートとを有する公知のメモリセル、または制御ゲートと浮遊ゲート、および選択ゲートとを有する公知のメモリセルである。
512バイト(1バイト=8ビット)の64Mビットを例とし、メモリマットを図37に示すように2マット構成とし、単位ブロックjを64ビットとする。図19のAND型メモリ接続では、各々のビット線Bn(B1からB4096)には、j=64個の複数のメモリセルを並列に接続した単位ブロックを片マットi=128個のメモリセルが、ゲート信号SiDを入力とする選択MOSトランジスタを介して接続されている。共通のソースライン(Source Line)には、ゲート信号SiSを入力とする選択MOSトランジスタを介して、単位ブロック毎のサブソースライン(Sub Source Line)に接続されている。
以下、本発明の消去動作について説明する。図35および図36A、36B、36Cに本発明の消去動作である選択、非選択のメモリセルの電圧印加例を示すメモリセル断面図を示す。図35および図36A、36B、36Cのメモリセルは、記憶装置の基板p−subと分離するために素子分離層niso領域内のウェルDP wellに形成される。基板p−subの電圧は、従来と同様な接地電圧Vssであり、特に制限はないが、素子分離層nisoの電圧は、ソース、ドレイン端子電圧より高い電圧値、たとえば電源電圧Vccや接地電圧Vssを供給する。本発明では、素子分離層nisoの電圧を電源電圧Vccとする。
図35の選択メモリセルの消去動作の電圧は、制御ゲートに12V、ウェルDP wellおよびソース端子に負の電圧−4Vを印加する。浮遊ゲートとチャネル間とに電圧差が生じ、チャネル内の電子が浮遊ゲート内にFowler-Nordheimトンネル現象で注入される。なお、メモリセルのドレイン電極は、openとし、メモリセルを介した定常電流が流れることを防止する。
チャネル電圧を−4Vとすることにより、ワード線電圧が12Vでも、従来の消去時間と同じ時間(約1m秒)で消去動作ができる。
これにより、消去時のメモリセルのしきい値電圧を、読み出し時の選択ワード線電圧である電源電圧Vccの上限電圧Vccmax以上とすることができる。消去動作では、消去を何回かに分けた消去パルスの繰り返し印加によって消去を行うとともに、消去後毎回、メモリセルのしきい値電圧を検証する動作(ベリファイ)が行われる。消去ベリファイのワード線電圧は、4.2V程度に設定される。
図36A、36B、36Cに非選択メモリセルへの電圧印加方式を示す。
図36Aの方式では、制御ゲートに0V、ウェルDP wellおよびソース端子に−4V、ドレイン端子openとする。非選択メモリセルは−4Vのチャネル電圧によるディスターブを受ける。このディスターブの印加電圧は、読み出し時のワード線ディスターブを逆とした電圧印加と同様である。読み出し時の選択ワード線電圧は電源電圧でVccであり、その最大電圧Vccmaxは3.6V、また、一般的な保証電圧として3.9Vであり、保証時間は10年間(3×108秒)である。
今、512バイト(1バイト=8ビット)の64Mビットを例とし、消去ディスターブを受ける時間を算出する。メモリマット構成を図8等に示すような、センスラッチ回路SLに対してオープンビットライン方式とすると、メモリマットは2分割される。同一メモリマット上の同一ビット線に接続されているメモリセールのビット数は、8kビット(1k=1024)であり、たとえば、単位ブロックである並列ビット数jを64ビット、最大消去時間10ms、書き換え回数を106回とすると、選択セクタのある同一のメモリマットの非選択セクタのメモリセルには、ワード線電圧相当4Vの消去ディスターブを8×107秒間受ける。
従って、消去ディスターブ寿命の電圧値は、電源電圧Vccの保証電圧値と同程度の値であり、最大保証時間は、読み出し保証時間内である。
図36Bの方式では、制御ゲートに0V、ウェルDP wellに−4V、ソース端子をopen、ドレイン端子に0Vとし、制御ゲート電圧とチャネル電圧が同電位の0Vであり、非選択メモリセルの浮遊ゲート内への電子の注入を完全に防ぐ。
図36Cの方式では、制御ゲートおよびウェルDP wellに0V、ドレイン端子およびソース端子を0Vまたはopenとし、図36Bと同様に制御ゲート電圧とチャネル電圧が同電位の0Vであり、非選択メモリセルの浮遊ゲート内への電子の注入を完全に防ぐ。メモリセルの接続をたとえば図19や図20とし、図36Bの方式を同一ブロックの非選択セクタのメモリセルに用いた場合の消去ディスターブ最大保証時間は、6.3×105秒に低減できる。
図33には本発明のメモリマットの概念図を示す。半導体不揮発性記憶装置のメモリマットを構成するセクタは、消去動作が選択され、ワード線に正の電圧が印加されたセクタ(選択セクタ)、消去が非選択でワード線電圧とメモリウェル電圧が異なるセクタ(非選択セクタ)、さらに消去が非選択でワード線電圧とメモリセルのソース・ドレイン間電圧(チャネル電圧)が等しいセクタ(完全非選択セクタ)を備えている。
つぎに、メモリセルの接続を図19に示したAND型接続としたメモリマットの回路図を図39に、そのメモリマットへ供給される電圧発生の機能ブロック図を図40に、メモリウェル電源切り換え回路MWVCの回路図を図41に、行デコーダ回路XDCR等の電圧変換回路およびドライバ回路を図42に示す。
図40の内蔵電源回路VSは、基準電圧発生回路、降圧回路、昇圧ポンプ回路、リミッタ回路、電源切り換え回路から構成され、モードコントロール回路MCにより制御されている。書き込みベリファイワード線電圧Vlv(1.5V)は、カレントミラー回路などで構成される降圧回路と基準電圧発生回路の基準電圧を用いることにより発生できる。また、消去時のワード線電圧Vhの12V、メモリウェル電圧Vmwの−4V、書き込み時のワード線電圧Vlの−9Vは、昇圧ポンプ回路で各々の電圧を発生した後、基準電圧発生回路の基準電圧をリミッタ回路に用いる。
図41のメモリウェル電源切り換え回路MWVCでは、メモリウェルの電圧を接地電圧Vssと負電圧−4Vとに切り換えを行なう回路であり、入力信号MC1が低(low)となる消去動作時に、内蔵電源回路VS内の−4Vの電源電圧も起動がかかり、メモリウェルの電圧の立上がり波形は、メモリウェルDP wellと素子分離層nisoとの接合容量により、数μ秒から数十μ秒で立ち上がる。
図42の電圧変換回路およびドライバ回路は、ワード線W、ドレイン、ソース側選択MOSトランスのゲート信号SiD、SiS、ビット線の電位をディスチャージするMOSトランジスタのゲート信号BDC、メモリマットと同一のウェル内のセンスラッチ回路SLを構成するMOSトランジスタ、たとえばゲート信号TR等に接続されている。この回路は、電源電圧より高い電圧、消去ワード線電圧Vhの12V、書き込み電圧のトランスファゲート電圧Vlhの5V等と負電圧、消去ウェル電圧Vmwの−4V、書き込みワード線電圧Vlの−9Vとの切り換えを行なう回路である。
ワード線Wを例として説明すると、電圧変換回路およびドライバ回路のPMOSトランジスタのソース電圧は、書き込み動作時には電源電圧Vccに、消去動作時には消去ワード線電圧Vhの12Vに接続されている。同回路内の素子分離層niso領域内のNMOSトランジスタのソース電圧は、消去動作時のみに−4Vとなる消去ウェル電圧Vmwに接続されている。
消去動作時には、制御信号MC2およびNCを高(high)に活性させ、アドレス信号がhighに選択されているワード線Wのみが12Vの電圧となり、非選択ワード線の電圧は接地電圧Vssとなる。書き込み動作時には、制御信号MC2および/NCをhighに活性させ、アドレス信号が選択されているワード線Wのみが−9Vの電圧となり、非選択ワード線の電圧は電源電圧Vccとなる。
消去時のワード線電圧Vhはセクタを選択した後、電源電圧Vccから12Vへ立ち上げる。数pFのワード線負荷容量により、その立ち上り波形は数μ秒から数十μ秒で立ち上がる。これは、内蔵電源電圧を立ち上げてから、セクタアドレスであるゲート信号を切り換えると、MOSトランジスタの最小ドレイン・ソース間耐圧BVdsminを通過して、MOSトランジスタを破壊することを防止している。
また、半導体不揮発性記憶装置において、消去が選択されたセクタに対して、ワード線およびメモリウェルに加える電圧の立上り波形を数μ秒から数+μ秒とすることによって、メモリセルのしきい値電圧を書き換える電界が急激にかかることを防止でき、書き換え回数の向上が図れる。
消去動作でワード線W11を選択した消去パルス1回分のタイミング波形図を図43から図47に示す。この波形図は図39に示すメモリマットの回路図による。図43は従来例、図44から図47は本発明の消去タイミング波形を示す。
図43に示すように、選択ワード線W11の波形はt1のタイミングで選択され、消去ワード線電圧Vhの立上りで立上がる。チャネル電圧であるドレイン、ソースをVmwuの接地電圧Vssとするために、SlD、SlSおよびBDCuを電源電圧Vccとする。t3のタイミングでワード線を非選択、消去ワード線電圧Vhの活性を終了する。t2からt3間がパルス1回分の消去時間である。
図44に本実施例の第1の消去動作タイミング波形図を示す。t1のタイミングで選択セクタのワード線W11とメモリウェルを選択し、VhおよびVmwu電圧の起動をかける。SlD、SlS、SiD、SiS、BDCuがVssであっても、MOSトランジスタはON状態となるため、選択セクタ側のメモリセルのチャネル電圧はVmwuの−4Vとなる。また、TRuの電圧を−4VとすることによりBunfとの電圧ショートを防止する。t4のタイミングでワード線を非選択、消去ワード線電圧Vh、メモリウェル電圧Vmwuの活性を終了する。t3からt4間がパルス1回分の消去時間である。
図45に本実施例の第2の消去動作タイミング波形図を示す。図44と同様にVhおよびVmwu電圧を立ち上げる。選択セクタの同一ブロックのみをディスターブのセクタとするために、同一ブロック内のチャネル電圧を−4V、他のブロックのチャネル電圧をVssとする。TRuをBDCuを−4Vとし、センスラッチ側から供給されるBunfのVssをビット線Bnに接続させ、SlSをVss、SlDを−4Vとし選択ブロック内のチャネル電圧を−4V、SiDをVcc、SiSを−4Vとしチャネル電圧をVssとする。t4のタイミングでワード線を非選択、消去ワード線電圧Vh、メモリウェル電圧Vmwuの活性を終了する。t3からt4間がパルス1回分の消去時間である。
図46および図47は、Vhの立ち上げをt2とした波形であり、その他のタイミングは図15および図16と同一である。内蔵電源電圧の電流供給能力と負荷容量によって到達電位に達する時間は違ってくる。そのため、メモリウェル電圧の立上り時の電圧到達時間がワード線電圧の電圧到達時間に等しいタイミングで、電圧発生回路の起動をかけることにより、消去開始時間を明確にする。
つぎに、メモリセルの書き込み動作を説明する。書き込み動作時の制御ゲートすなわちワード線をたとえば−9V程度の負の電圧を印加し、書き込みのメモリセルのドレイン端子には選択的にたとえば4V程度の電圧を印加することで、浮遊ゲートとドレイン間に電圧差が生じ、浮遊ゲート内の電子がドレイン側にFowler-Nordheimトンネル現象で引き抜かれる。非選択のメモリセルのドレイン端子には0Vを印加することで、浮遊ゲートとドレイン間との電圧差を抑え、浮遊ゲート内の電子の放出を防ぐ。
なお、書き込み動作時の非選択のワード線の電圧は、ドレイン電圧によるディスターブ(電子の放電)を防止するため電源電圧Vccを印加している。そのため、メモリセルのソース電極をopenとし、メモリセルを介した定常電流が流れることを防止する。
書き込み時のメモリセルのしきい値電圧は、読み出し時の選択ワード線電圧である電源電圧Vccの下限電圧Vccminと非選択ワード線電圧である接地電圧Vssの0Vとの間でなくてはならない。非選択のメモリセルのしきい値電圧が負の値の電圧まで下がった場合には、非選択メモリセルで電流が流れるため、誤った読み出しが行われる。そのため、何回かに分けた書き込みパルスの繰返し印加によって書き込み動作を行うとともに、書き込み後に毎回、メモリセルのしきい値電圧を検証する動作、ベリファイが行われる。書き込みベリファイのワード線電圧は、書き込み対象の全てのメモリセルのしきい値電圧が0Vにならないような、1.5V程度に設定される。
なお、上記に示したメモリセルのドレイン端子に印加される電圧情報は、ビット線を介してドレイン端子に接続されているセンスラッチ回路内のフリップフロップにデータが蓄えられている。
センスラッチ回路SLの回路図を説明する。メモリマットとセンスラッチ回路SLとの接続を図37のオープンビット線方式で配置した場合のセンスラッチ回路SLの回路図を図38示す。
この図38に示すセンスラッチ回路SLにおいては、ビット線BunとBdnに対してフリップフロップを含むセンスラッチ回路SLが接続されている。ビット線BunとBdnに対して同一(等価)の接続構成を有している。さらに、センスラッチ回路SLはビット線の偶数/奇数に対してコントロール信号を分けて接続しても良い。これは、ビット線の寄生線間容量が、センス動作にあたえる影響を防止するためで、たとえば偶数ビット線側に接続されているのメモリセルのセンス動作中は、奇数ビット線の電位をVssとして寄生線間容量を一定の値で、偶数ビット線側のメモリセルの読み出しを行う。
図38に示すセンスラッチ回路SLの構成をメモリマットMemory Mat uのビット線Bulを例に説明すると、ビット線Bulには、ビット線の電位のプリチャージを行うゲート信号RCuを入力とするMOSトランジスタM1と、フリップフロップの情報をゲート入力信号とするMOSトランジスタM3を介してプリチャージ信号PCuをゲートとするMOSトランジスタM2が接続されている。M2とM3との接続は限定するものではなく、電源電圧Vcc側がM2、ビット線側がM3でもよい。ビット線Bu1とフリップフロップ側配線Bu1f間には、ゲート信号TRuを入力とするMOSトランジスタM4が接続されている。フリップフロップ側配線Bu1fには、フリップフロップの電位を接地電圧Vssにディスチャージするゲート信号RSLuを入力とするMOSトランジスタM5と、列アドレスに応じて列ゲート信号Yaddを入力としフリップフロップの情報をデータ出力するMOSトランジスタM6と、ゲート入力信号をフリップフロップの情報とするMOSトランジスタM7が接続されている。MOSトランジスタM7のドレインは共用信号ALu、ソースは接地電圧Vssとし、多段入力NOR回路接続を組む。すなわち、接続されている全てのフリップフロップの情報が接地電圧Vssになることを判定する。
また、ビット線Bunには、図39のメモリマットの構成回路図に示すように、ビット線Bunの電位を、ソース線電圧にディスチャージを行うゲート信号BDuを入力とするMOSトランジスタが接続されている。
図38および図39において、少なくともソース、ドレインの拡散層に負電圧が供給されるMOSトランジスタのウェルは、メモリセルと同一のメモリウェル内に形成される。
以上、実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
また、本実施例の半導体不揮発性記憶装置においては、フラッシュメモリとして記憶装置単位で使用される場合に限らず、たとえばコンピュータシステム、デジタル・スチル・カメラシステム、自動車システムなどの各種システムの記憶装置として広く用いられ、一例として図19によりコンピュータシステムについて説明する。
以上のようにして、本実施例のフラッシュメモリなどの半導体不揮発性記憶装置は、コンピュータシステムのフラッシュファイルシステムなどとして広く適用可能である。
以下、本発明の更に別の実施例を図面49−60に基づいて詳細に説明する。
図57により本実施例の半導体不揮発性記憶装置の構成を説明する。
本実施例の半導体不揮発性記憶装置は、たとえばしきい値電圧を電気的に書き換え可能なトランジスタからなる複数のメモリマットにより構成されるフラッシュメモリであり、メモリマットMemory Mat、行アドレスバッファ回路XADB、行アドレスデコーダ回路XDCR、センスアンプおよびデータラッチ共用のセンスラッチ回路SNSと列ゲートアレイ回路YG、列アドレスバッファ回路YADB、列アドレスデコーダ回路YDCR、入力バッファ回路DIB、出力バッファ回路DOB、マルチプレクサ回路MP、モードコントロール回路MC、コントロール信号バッファ回路CSB、内蔵電源回路VSなどから構成されている。
本実施例のメモリマットMemory Matとセンスラッチ回路SNSとの接続は、ビット線B1からBnの1本に1つのセンスラッチ回路SNSが設けられており、たとえば図58に示すようにセンスラッチ回路SNS1からSNSnをメモリマットMemory Mat u、dのビット線B1uからBnu、BldからBndに対してオープンビット線方式で配置する。
図57の半導体不揮発性記憶装置において、コントロール信号バッファ回路CSBには、特に制限されるものではないが、たとえば外部端子/CE、/OE、/WE、SCなどに供給されるチップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号、シリアルクロック信号などが入力され、これらの信号に応じて内部制御信号のタイミング信号を発生し、またモードコントロール回路MCには外部端子R/(/B)からレディ/ビジィ信号が入力されている。なお、本実施例における/CE、/OE、/WEなどの「/」は相補信号を表している。
さらに、内蔵電源回路VSにおいては、特に制限されるものではないが、たとえば外部から電源電圧Vccと接地電圧Vssが入力され、消去(しきい値電圧を上げる)動作時のワード線電圧Vh、そのベリファイワード線電圧Vhv、書き込み(しきい値電圧を下げる)動作時のワード線電圧Vl、そのベリファイワード線電圧Vlv、読み出しビット線電圧Vrb、読み出しリファレンスビット線電圧Vrr、書き込み動作時のドレイン端子電圧Vld、そのトランスファゲート電圧Vltなどが生成されるようになっている。電圧名の添字は、供給されるメモリマットの添字u/dと同じである。なお、上記各電圧は外部から供給されるようにしてもよい。
ここで生成された各電圧は、ワード線電圧Vh、Vhv、Vl、Vlvおよびトランスファゲート電圧Vltが行アドレスデコーダ回路XDCRに、ビット線電圧Vrb、Vrr、Vldおよびトランスファゲート電圧Vltがセンスラッチ回路SNSにそれぞれ入力されている。
この半導体不揮発性記憶装置においては、外部端子から供給される行、列アドレス信号AX、AYを受ける行、列アドレスバッファ回路XADB、YADBを通して形成された相補アドレス信号が行、列アドレスデコーダ回路XDCR、YDCRに供給される。また、特に制限されるものではないが、たとえば上記行、列アドレスバッファ回路XADB、YADBは装置内部のチップイネーブル選択信号/CEにより活性化され、外部端子からのアドレス信号AX、AYを取り込み、外部端子から供給されたアドレス信号と同相の内部アドレス信号と逆相のアドレス信号とからなる相補アドレス信号を形成する。
行アドレスデコーダ回路XDCRは、行アドレスバッファXADBの相補アドレス信号に従ったメモリセル群のワード線Wの選択信号を形成し、列アドレスデコーダ回路YDCRは、列アドレスバッファ回路YADBの相補アドレス信号に従ったメモリセル群のビット線Bの選択信号を形成する。これにより、メモリマットMemory Mat内において、任意のワード線Wおよびビット線Bが指定されて所望とするメモリセルが選択される。
特に制限されるものではないが、たとえばメモリセルの選択は8ビットあるいは16ビット単位などでの書き込み、読み出しを行うために行アドレスデコーダ回路XDCRと列アドレスデコーダ回路YDCRによりメモリセルは8個あるいは16個などが選択される。1つのデータブロックのメモリセルはワード線方向(行方向)にm個、ビット線方向(列方向)にn個とすると、m×n個のメモリセル群のデータブロックが8個あるいは16個などから構成される。
上記メモリセルは、特に制限されるものではないが、たとえばEPROMのメモリセルと類似の構成であり、制御ゲートと浮遊ゲートとを有する公知のメモリセル、または制御ゲートと浮遊ゲート、および選択ゲートとを有する公知のメモリセルである。たとえば、1987年に発行されたInternational Electron Devices Meeting Tech. Dig. pp. 560−563において発表されたフラッシュメモリのメモリセルのトランジスタと同一の構造である。
図52に示すNAND型では、複数のメモリセルを直列に接続した単位ブロックで、ビット線側およびソース線側ともMOSトランジスタを介して接続されている。
以下、本実施例のメモリマットのレイアウト構成について説明する。図51は、従来例の特開平7−176705号公報に記載されている図50の概略レイアウト図に対して、本発明の概略レイアウト図を示す。図51に示すように、ビット線Bnは金属配線層M2とし、共通ソース線SLは、ワード線と平行方向に幅広の金属配線層M1で配置され、単位ブロックのソースは単位ブロック毎に共通ソース線SLに接続されるレイアウト構成である。
その共通ソース線の線幅は、ビット線の線幅の100倍程度の幅広の配線を用いる。図48に単位ブロックをビット線方向に複数個配置した金属配線層のレイアウト、図49にメモリマットの金属配線層のレイアウトの模式図を示す。
半導体不揮発性記憶装置のメモリセルアレイのメモリマットにおいて、共通ソース線は、ビット線間に配置されずに、ワード線と平行であるレイアウト構成とする。共通ソース線の金属配線層は、ビット線に使用する金属配線層より先の製造工程で形成される。ダミーメモリセル列を含むメモリマットの終端には、ビット線と同じ層の金属配線層で列方向(ビット線と平行)の共通ソース線が配置されるレイアウト構成である。
図54に共通ソース線の幅が十分に幅広く抵抗が小さい場合のメモリセルアレイの等価回路を示す。共通ソース線SLの配線が十分に幅広く抵抗値が小さいため、ソース側のMOSトランジスタ以降のソース抵抗の値は一定値となる。従って、基板バイアス効果によるメモリセルのしきい値電圧は、ワード線単位すなわちセクタ単位でばらつきをもたない。また、図50の共通ソース線の下に形成されていたダミーメモリセル列を廃止することにより、装置のサイズの小型化を図ることができる。
本実施例の半導体不揮発性記憶装置の製造方法は、従来技術の特開平7−176705号公報に記載されている製造方法に金属配線層と、その金属配線層と接続するコンタクトホールを新たに工程を追加したものである。
次に、消去動作および書き込み動作について説明する。消去動作後のメモリセルのしきい値電圧を、読み出し時のワード線電圧である電源電圧Vccの上限電圧Vccmax以上とするには、メモリセルの制御ゲートであるワード線に16V程度の高電圧を印加して、チャネル内の電子が浮遊ゲート内にFowler-Nordheimトンネル現象で注入させる。また、メモリウェルに−4V負の電圧を加えることで、ワード線電圧を12Vと下げることができる。
書き込み動作では、ワード線を−9V程度の負の電圧を印加し、書き込みのメモリセルのドレイン端子には選択的にたとえば4V程度の電圧を印加することで、浮遊ゲートとドレイン間に電圧差が生じ、浮遊ゲート内の電子がドレイン側にFowler-Nordheimトンネル現象で引き抜かれる。非選択のメモリセルのドレイン端子には0Vを印加することで、浮遊ゲートとドレイン間との電圧差を抑え、浮遊ゲート内の電子の放出を防ぐ。
書き込み時のメモリセルのしきい値電圧は、読み出し時の選択ワード線電圧である電源電圧Vccの下限電圧Vccminと非選択ワード線電圧である接地電圧Vssの0Vとの間でなくてはならない。非選択のメモリセルのしきい値電圧が負の値の電圧まで下がった場合には、非選択メモリセルで電流が流れるため、誤った読み出しが行われる。そのため、何回かに分けた書き込みパルスの繰返し印加によって書き込み動作を行うとともに、書き込み後に毎回、メモリセルのしきい値電圧を検証する動作、ベリファイが行われる。書き込みベリファイのワード線電圧は、書き込み対象の全てのメモリセルのしきい値電圧が0Vにならないような、1.5V程度に設定される。
なお、上記に示したメモリセルのドレイン端子に印加される電圧情報は、ビット線を介してドレイン端子に接続されているセンスラッチ回路内のフリップフロップFFにデータを蓄えられている。
次に、読み出し動作およびベリファイ動作について説明する。ベリファイ動作は、ワード線電圧を検証する電圧値例えば、書き込みベリファイでは4.2Vに、消去ベリファイでは1.5Vに設定し、読み出し動作と同様の動作を行う。図58にセンスラッチ回路SNSの回路図を、図59に読み出し動作のタイミング波形図を示す。図58に示すように、メモリマットMemory Mat u/dとセンスラッチ回路SNSとの接続をオープンビット線方式で配置している。ビット線BnuとBndに対してフリップフロップFFを含むセンスラッチ回路SNSが接続されている。ビット線BnuとBndに対して同一(等価)の接続構成を有している。さらに、センスラッチ回路SNSはビット線の偶数/奇数に対してコントロール信号を分けて接続している。これは、ビット線の寄生線間容量が、センス動作にあたえる影響を防止するためで、図59のタイミング波形図に示すように、たとえば偶数ビット線側に接続されているメモリセルのセンス動作中は、奇数ビット線の電位をVssとして寄生線間容量を一定の値で、偶数ビット線側のメモリセルの読み出しを行う。
図58に示すセンスラッチ回路SNSの構成をメモリマットMemory Mat uのビット線BlUを例に説明すると、ビット線Bluには、ビット線の電位のプリチャージを行うゲート信号RPeuを入力とするMOSトランジスタM1と、ビット線の電位をディスチャージを行うゲート信号BDeuを入力とするMOSトランジスタM5が接続されている。ビット線BluとフリップフロップFF側配線Blfu間には、ゲート信号TReuを入力とするMOSトランジスタM2が接続されている。フリップフロップ側配線Blfuには、フリップフロップの電位を接地電圧Vssにディスチャージを行うゲート信号RFeuを入力とするMOSトランジスタM3と、列アドレスに応じて列ゲート信号Yaddを入力としフリップフロップFFの情報をデータ出力を行うMOSトランジスタM4が接続されている。
読み出し動作を図59のタイミング波形図を用いて説明する。選択マット側をMemory Mat u側とし、ビット線のeven側に接続されているメモリセルのしきい値電圧が書き込みメモリセル、odd側のメモリセルが消去のメモリセルとした。
t1でワード線を選択し、ワード線電位が上がりきるt3前のt2でビット線およびサブビット線Sub Bit Lineにプリチャージ電圧を加える。すなわち、t2で、ビット線のリセット信号BDe u/dを非活性、ビット線側MOSトランジスタのゲート信号SiD u/dを活性、t2かt3間にプリチャージ信号RPe u/dを活性する。選択メモリセルのドレイン電圧を1Vすなわち、ビット線Bnuの電位を1V、非選択側のビット線電位を0.5Vとするために、トランスファMOSトランジスタのしきい値電圧を考慮し、RPeuの電位を2.0V、RPedの電位を1.5Vとする。
ワード線およびビット線の電圧が到達電位に達したt3からt4間では、メモリセルのしきい値電圧によってビット線の電位が放電される。そのため、t3でソース線側MOSトランジスタのゲート信号SiS u/dを活性、t4でビット線側MOSトランジスタのゲート信号SiD u/dを非活性する。また、t2からt4間にはフリップフロップFFのリセット信号RFe u/dが活性する。
t4からt5間で、フリップフロップFFにメモリセルのしきい値電圧情報を取り込む。TRe u/dを選択し、even側のフリップフロップFFの電源電圧VEPe、VFNeを活性することでデータの取り込みが行える。すなわち、メモリセルの情報であるしきい値電圧が低い場合、ビット線の電位は放電されており、リファレンス電圧以下の時に、フリップフロップFFのデータは接地電圧のVssとなる。メモリセルのしきい値電圧が高い場合には、プリチャージ電圧を保っているため、フリップフロップFFのデータは電源電圧のVccとなる。
t5からt6間は、even側のビット線およびサブビット線Sub Bit Line、サブソース線Sub Source Lineを接地電圧Vssに放電する。
次に、odd側の読み出し動作をeven側の読み出し動作と同様にt6からt7間に行う。
even側およびodd側のフリップフロップFFへのメモリセルのデータの取り込みが終了した時点で、列ゲートアレイ回路YGのゲート信号の列アドレスを選択して、入出力端子I/Oにメモリセルの情報を読み出す。
本実施例により、メモリセル情報の読み出しでは、図56に示すしきい値電圧差ΔVthを小さくすることができ、セクタ単位での情報の読み出しを安定化、すなわち、しきい値電圧ばらつきを低減、さらに、装置の面積を低減できる。
以上、実施例に基づき具体的に説明したが、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
さらに、ノート型パーソナルコンピュータ、携帯情報端末などのコンピュータシステムにおいては、システムに挿脱可能に設けられるPCカードなどが用いられ、このPCカードはたとえば図60に示すように、ROMおよびRAMを有する中央処理装置CPUと、このCPUとの間でデータの送受信が可能に接続されるフラッシュアレイFLASH−ARRAY、コントローラControllerと、データの送信が可能に接続されるコントロールロジック回路Control Logic、バッファ回路Buffer、インタフェース回路Interfaceなどから構成されている。
また、このPCカードにおいては、フラッシュアレイFLASH−ARRAY、コントロールロジック回路Control Logic、バッファ回路Buffer、インタフェース回路Interfaceの間でデータの送受信が可能となっており、PCカードはシステム本体への挿入状態においてインタフェース回路Interfaceを介してシステムバスSYSTEM−BUSに接続されるようになっている。
たとえば、中央処理装置CPUは8ビットのデータ形式により全体の管理を行い、インタフェース制御、書き換えおよび読み出し動作制御、さらに演算処理などを司り、またフラッシュアレイFLASH−ARRAYはたとえば32Mビットのフラッシュデバイスアレイで形成され、たとえば1セクタは512バイトのデータエリアと16バイトのユーティリティエリアからなり、8192セクタが1デバイスとなっている。
また、コントローラControllerは、セルベースまたはディスクリートICなどから形成され、DRAMまたはSRAMなどによるセクタテーブルが設けられている。コントロールロジック回路Control Logicからは、タイミング信号、コントロール信号が発生され、またバッファ回路Bufferは書き換え時のデータの一時的な格納のために用いられる。
以上のように、フラッシュメモリなどの記憶装置はPCカードにも用いることができ、さらにこの不揮発性の半導体記憶装置は電気的にデータの書き換えが要求される各種システムに広く用いることができる。
産業上の利用可能性
書き込み動作(しきい値電圧を下げる動作)シーケンスに、低しきい値ベリファイと選択戻し動作とを追加することにより、erratic現象を抑制することができる。従って、erratic現象を考慮して書き換え回数の制約を決めることなく、書き換え回数を大幅に向上させることが可能となる。
書き込み動作(しきい値電圧を下げる動作)シーケンスに、低しきい値ベリファイ、選択戻し、高しきい値ベリファイ、再選択書き込みの動作シーケンスとを追加することにより、書き込み対象のメモリセルのしきい値電圧を、低しきい値ベリファイワード線電圧から高しきい値ベリファイワード線電圧の範囲内に押さえることができるので、読み出し動作マージンの向上を図ることが可能となる。
特に電気的書き換え可能な半導体不揮発性記憶装置において、書き換え動作、選択戻し動作および再選択書き込み動作をFowler-Nordheimトンネル現象を利用することで、低電圧の単一電源化を図り、さらにerratic現象を抑制し、特にこれを用いたコンピュータシステムなどにおいて、低電圧化によるシステムの消費電力の低減、信頼性の向上が可能となる。
消去動作に必要とされるメモリセルへの印加電圧16Vを、選択ワード線に12Vを加え、メモリウェルに−4Vを加えることによって、消去動作の最大電圧を、書き込み動作の最大動作電圧と同程度に下げ、ゲート絶縁膜を19nm、ゲート長を1μm程度とするMOSトランジスタを使用することができ、半導体不揮発性記憶装置のチップサイズを低減させることが可能となる。
消去が選択されたセクタに対して、ワード線およびメモリウェルに加える電圧の立上り波形を数μ秒から数+μ秒とすることによって、メモリセルのしきい値電圧を書き換える電界が急激にかかることを防止でき、書き換え回数を向上させることが可能となる。
特に電気的書き換え可能な半導体不揮発性記憶装置において、書き換え動作をFowler-Nordheimトンネル現象を利用することで、低電圧の単一電源化を図り、さらに書き換え回数の向上を図ることにより、特にこれを用いたコンピュータシステムなどにおいて、低電圧化によるシステムの消費電力の低減、信頼性の向上が可能となる。
メモリセルアレイマットの共通ソース線を単位ブロックのメモリセル列毎に接続し、ビット線間にダミーメモリセル列を配置しないことによって、メモリマットのサイズを3%低減でき、半導体不揮発性装置のチップサイズを低減させることが可能となる。
共通ソース線の配線幅をビット線の配線幅に対して100倍程度の太い配線とすることで、同一のワード線すなわちセクタに接続されているメモリセルに加わる基板バイアスは一定となり、セクタ単位での情報の読み出し安定化、すなわち、しきい値電圧ばらつきを低減させることが可能となる。
Claims (3)
- それぞれが制御ゲート、ドレインおよびソースを有し、しきい値電圧が一括または選択的に下げられる複数のメモリセルと、
前記メモリセルが接続されたワード線と、
前記複数のメモリセルのそれぞれが接続された複数のビット線と、
前記複数のビット線のそれぞれが接続された複数のラッチ回路とを有し、
1のワード線に第1電圧を印加することで接続されたメモリセル群単位で一括してしきい値電圧が検証(ベリファイ)され、
前記ベリファイ動作においてそのしきい値電圧が負電圧となっているメモリセルを検出するための前記第1電圧をワード線に印加することにより、しきい値電圧が負電圧となっている1または複数のメモリセルが検出された場合に、前記ベリファイ動作で検出された情報に基づいてそれらのメモリセルのしきい値電圧を一括して上げる動作を行った後、前記ベリファイ動作において前記第1電圧よりも高い第2電圧をワード線に印加して再度実行することにより、前記1または複数のメモリセルのしきい値電圧が前記第2電圧よりも高くなるまでそれらのメモリセルのしきい値電圧を上げる動作を継続することを特徴とする半導体不揮発性記憶装置。 - 前記ベリファイ動作により前記第2電圧より低いしきい値電圧となっているメモリセルが検出されなかった後、前記ワード線に第3電圧を印加することで前記第2電圧よりも高い電圧である前記第3電圧より高いしきい値電圧のメモリセルが検出された場合、当該メモリセルのしきい値電圧を下げる動作を実行することを特徴とする請求の範囲第1項に記載の半導体不揮発性記憶装置。
- 前記ベリファイ動作または1のワード線に接続された1以上のメモリセルのしきい値電圧に応じてデータを読み出す読出し動作において、
前記ベリファイ動作または前記読出し動作では、前記複数のビット線の相互に隣接する2本のビット線は、一方のビット線に接続されたメモリセルからラッチ回路への該一方のビット線を介してのデータの読出しと、他方のビット線に接続されたメモリセルからラッチ回路への該他方のビット線を介してのデータの読出しとが異なるタイミングで行われることを特徴とする請求の範囲第1項乃至第2項に記載の半導体不揮発性記憶装置。
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