JPH10241381A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 書換え耐性を向上できる半導体不揮発性記憶
装置を提供する。 【解決手段】 しきい値を設定し電気的に情報を書込み
・消去可能な複数の不揮発性半導体メモリセルと、該セ
ルに接続した複数のワード線及び複数のビット線と、該
ビット線に接続し、複数の不揮発性半導体メモリセルの
書込み・消去データを保持する複数のラッチ回路とを有
し、データの消去時には複数のラッチ回路の全てのデー
タを同一に設定し該メモリセルのしきい値設定動作を行
い、該しきい値の状態に応じ複数のラッチ回路の消去デ
ータを再設定し、該消去データに応じ該セルごとにしき
い値設定動作の継続または停止を制御し、データの書込
み時所定のラッチ回路のみデータを同一に設定し該メモ
リセルのしきい値設定動作を行い、該しきい値の状態に
応じ複数のラッチ回路の書込みデータを再設定した書き
込みデータに応じしきい値設定動作の継続または停止を
制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、しきい値電圧を電
気的に書き換えることが可能なトランジスタからなる半
導体不揮発性記憶装置に関し、特にしきい値電圧の電気
的書き換えを頻発的に行う場合に好適な半導体不揮発性
記憶装置およびそれを用いたコンピュータシステムなど
に関する。

【０００２】

【従来の技術】記憶内容を電気的に一括消去できる１ト
ランジスタ／セル構成の半導体不揮発性記憶装置に、フ
ラッシュメモリがある。フラッシュメモリはその構成
上、１ビット当たりの占有面積が少なく高集積化が可能
であるため近年注目されており、その構造や駆動方法な
どに関する研究開発が活発に行なわれている。

【０００３】例えば、第１にＳｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ
Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ９７−９８
１９９３に記載されているＤＩＮＯＲ方式、第２に同ｐ
ｐ９９−１００ １９９３に記載されているＮＯＲ方
式、第３に同ｐｐ６１−６２ １９９４に記載されてい
るＡＮＤ方式、第４にＩｎｔｅｒｎａｔｉｏｎａｌ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ Ｔ
ｅｃｈ． Ｄｉｇ． ｐｐ１９−２２に記載されている
ＨＩＣＲ方式、第５にＳｙｍｐｏｓｉｕｍ ｏｎ ＶＬ
ＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃ
ｈｎｉｃａｌ Ｐａｐｅｒｓ ｐｐ２０−２１ １９９
２に記載されているＮＡＮＤ方式が提案されている。

【０００４】図７、図８、図９、図１０及び図１１は、
それぞれＮＯＲ方式、ＤＩＮＯＲ方式、ＡＮＤ方式、Ｈ
ＩＣＲ方式及びＮＡＮＤ方式によるメモリセルの接続例
である。図７、図８、図９、図１０及び図１１におい
て、Ｗ１，・・・，Ｗｍはワード線、Ｂ１ ，Ｂ２はビ
ット線であり、各メモリセルは制御ゲートと浮遊ゲート
とを有する１個のトランジスタで構成されている。上記
各方式は、メモリセルの接続状態により、ＮＯＲ、ＤＩ
ＮＯＲ、ＡＮＤ及びＨＩＣＲ方式のＮＯＲ型接続と、Ｎ
ＡＮＤ方式とに分類できる。

【０００５】ＮＯＲ型接続では、読み出し時の選択ワー
ド線電圧は電源電圧Ｖｃｃとする。浮遊ゲートに電子が
蓄積された状態では、制御ゲートからのメモリセルしき
い値電圧は高くなり、ワード線を選択して制御ゲートに
Ｖｃｃを印加してもメモリセル電流は流れない。一方、
浮遊ゲートに電子の注入が行なわれていない（電子が放
出している）状態では、メモリセルしきい値電圧は低
く、ワード線を選択するとメモリセル電流が流れる。メ
モリセル電流をセンスアンプで受け、情報の”０”、”
１”を判定する。

【０００６】図１２（ａ）に、ＮＯＲ型接続における２
つの記憶情報に対応するメモリセルのしきい値電圧Ｖｔ
ｈＬとＶｔｈＨとの分布を示す。ＶｔｈＬは、浮遊ゲー
トに電子が注入されていないメモリセルのしきい値電圧
を示し、ＶｔｈＨは、浮遊ゲートに電子が蓄積された状
態のメモリセルのしきい値電圧を示す。

【０００７】ＮＯＲ型接続では、読み出し時の非選択の
ワード線の印加電圧は接地電圧Ｖｓｓであるため、メモ
リセルのしきい値電圧が負の電圧（デプレッション）に
なると誤読み出しの原因となる。従って、ＶｔｈＬが負
の電圧にならないように精度よく制御しなければならな
い。

【０００８】一例として、ＮＯＲ型接続であるＡＮＤ方
式の書き込み動作（しきい値電圧をＶｔｈＬに書き換え
る動作）シーケンスを図１を用いて説明する。。ＡＮＤ
方式の書き込み動作では、書き込みコマンドと、メモリ
セルアレイの所望のワード線に接続されているメモリセ
ル群（以下、セクタという）のアドレスと、書き込みデ
ータとが、ＣＰＵより入力される。単位書き込み時間を
設定して、選択されたセクタの書き込みデータに対応し
たメモリセルに対し、一括して書き込みを行なった後、
ベリファイする。ベリファイした結果、書き込みが不充
分のメモリセル、すなわち書き込みしきい値電圧（Ｖ
ｖ）に到達していないメモリセルがあった場合には、書
き込みが不充分なメモリセルのみに書き込み動作が継続
されるように装置内部の書き込みデータを書き換える。
全ての書き込み対象のメモリセルのしきい値電圧が書き
込みしきい値電圧（Ｖｖ）に到達するまで、書き込み、
ベリファイ、データ書き換え動作を繰り返す。

【０００９】このような動作シーケンスにより、セクタ
内のメモリセルの書き込み側のしきい値電圧ＶｔｈＬを
ビット毎に制御するため、書き込み後のＶｔｈＬ側のメ
モリセルのしきい値電圧を揃えることができる。

【００１０】また、書き込みしきい値電圧（Ｖｖ）は、
ＶｔｈＬの分布の広がりを考慮して、全ての書き込み状
態のメモリセルに対して、ＶｔｈＬが負の値とならない
ような電圧、例えば、１．５Ｖ程度に設定される。

【００１１】次に、図１２（ｂ）に、ＮＡＮＤ方式にお
ける２つの記憶情報に対応するメモリセルのしきい値電
圧ＶｔｈＬとＶｔｈＨとの分布を示す。ＮＡＮＤ方式で
は、読み出し時の非選択のワード線は電源電圧Ｖｃｃと
して、しきい値電圧の高低に拘わらず非選択のメモリセ
ルは全てトランスファのトランジスタとして使用する。
また、読み出し時の選択ワード線の印加電圧は接地電圧
Ｖｓｓとする。このため、ＶｔｈＬは、接地電圧Ｖｓｓ
でメモリセル電流が流れるような値に設定され、Ｖｔｈ
Ｈは、非選択ワード線電圧の電源電圧Ｖｃｃと選択ワー
ド線電圧の接地電圧Ｖｓｓとの間に設定されている。

【００１２】ＮＡＮＤ方式の場合、非選択のメモリセル
を全てトランスファのトランジスタとして用いるので、
しきい値電圧が高いＶｔｈＨ（書き込み）側は、電源電
圧Ｖｃｃを超えないように精度良く制御しなければなら
ない。そのため、ＮＡＮＤ方式においても、上述したＡ
ＮＤ方式と同様に全ての書き込み対象のメモリセルのし
きい値電圧が書き込みしきい値電圧（Ｖｖ）に到達する
まで、書き込み、ベリファイ、データ書き換え動作を繰
り返し、ビット毎にメモリセルの書き込みしきい値を制
御する。

【００１３】書き込みしきい値電圧（Ｖｖ）は、Ｖｔｈ
Ｈの分布の広がりを考慮して、書き込み対象の全てのメ
モリセルのしきい値電圧が電源電圧Ｖｃｃ以上とならな
いような電圧値、例えば２．５Ｖ程度に設定されてい
る。

【００１４】

【発明が解決しようとする課題】上記従来のＮＯＲ型接
続およびＮＡＮＤ型接続ともに、セクタ内のメモリセル
の書き込み側のしきい値電圧をメモリセル毎に制御して
いるが、消去側のしきい値電圧の制御は十分行われてい
なかった。すなわち、ＮＯＲ型接続では電源電圧Ｖｃｃ
以上、ＮＡＮＤ方式では接地電圧Ｖｓｓ以下となるよう
に、各々最大ないしは最小となるしきい値電圧を保証し
ているだけであった。

【００１５】一例として、図３に示す従来のＡＮＤ方式
の消去動作シーケンスを説明する。まず、半導体不揮発
性記憶装置は、ＣＰＵより消去コマンドと消去を行うセ
クタのアドレスを受ける。その後、装置内部で、データ
のセットを行い、消去、ベリファイ、一括判定動作を繰
り返す。セクタ内の全てのメモリセルのしきい値電圧が
ベリファイ時のワード線電圧以上になった時点で消去動
作を終了する。すなわち、消去側のしきい値電圧は、ベ
リファイ時のワード線電圧以上であることは保証してい
るものの、セクタ内のメモリセル毎に消去側のしきい値
電圧を制御していないため、図１２（ａ）の如く消去側
ののしきい値電圧分布は、例えば２Ｖ程度の広がりをも
っていた。

【００１６】同様に、ＮＡＮＤ方式においては、図１２
（ｂ）の如くしきい値電圧の低い側ＶｔｈＬのしきい値
電圧の分布が広がりをもっている。

【００１７】上述のように、ＮＯＲ型接続又はＮＡＮＤ
方式の何れにしても、消去側のメモリセルのしきい値電
圧の分布が広がりを持っているため、メモリセルの２つ
の状態のしきい値電圧差の絶対値｜ＶｔｈＨ−ＶｔｈＬ
｜が大きく、書き換え動作時における絶縁膜の総通過電
荷量（２つの状態のしきい値電圧差の絶対値に比例）を
低減できなかった。そのため、絶縁膜にダメージを与
え、さらには膜劣化を生じさせるので、書き換え回数に
制約があった。

【００１８】そこで、本発明の目的は、電気的書き換え
が可能な半導体不揮発性記憶装置において、装置内部で
２つの記憶情報に対応するメモリセルのしきい値電圧の
分布を抑制し、書き換え耐性を向上させた半導体不揮発
性記憶装置及びそれを用いたコンピュータシステムを提
供することにある。

【００１９】

【課題を解決するための手段】上記目的を解決するため
に、本発明の半導体不揮発性装置は、それぞれが制御ゲ
ート、ドレイン及びソースを有する複数の不揮発性半導
体メモリセルと、上記複数の不揮発性半導体メモリセル
の制御ゲートが共通に接続されたワード線と、上記複数
の不揮発性半導体メモリセルのドレインがそれぞれ接続
された複数のビット線とを有し、上記複数の不揮発性半
導体メモリセルに対して書き込みを行った際には、上記
書き込みが不充分の不揮発性半導体メモリセルに対して
のみ上記書き込みを継続される如く制御する半導体不揮
発性記憶装置において、上記複数の不揮発性半導体メモ
リセルに対して消去を行った際には、上記消去が不充分
の不揮発性半導体メモリセルに対してのみ上記消去が継
続される如く制御することを特徴する（第１図、第２
図、第４図及び第７図乃至第１１図参照）。

【００２０】書き込みは、例えば、メモリセルの制御ゲ
ートすなわちワード線を例えば−１０Ｖ程度の負電圧を
印加し、メモリセルのドレイン端子電圧は、選択セルで
は例えば５Ｖ程度の電圧となり、非選択セルでは０Ｖと
なる。選択メモリセルの浮遊ゲートとドレイン間には、
電圧差が生じ、浮遊ゲート内の電子がドレイン側にＦｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象で引き抜かれ
る。非選択のメモリセルでは、浮遊ゲートとドレイン間
との電圧差が小さいため、浮遊ゲート内の電子の放出を
防ぐことができる。

【００２１】また、消去は、例えば、メモリセルの制御
ゲートすなわちワード線を例えば１６Ｖ程度の高電圧を
印加し、メモリセルのドレイン端子電圧は、選択セルで
は０Ｖとなり、非選択セルでは例えば８Ｖ程度の電圧と
なる。選択メモリセルの浮遊ゲートとチャネル間には、
電圧差が生じ、チャネル内の電子が浮遊ゲート内にＦｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象で注入され
る。非選択のメモリセルでは、電圧差が小さいため、浮
遊ゲート内の電子の注入を防ぐことができる。

【００２２】本発明の半導体不揮発性記憶装置では、書
き込みを行った不揮発性半導体メモリセルの状態を検証
し上記書き込みが不充分の不揮発性半導体メモリセルに
対してのみ書き込みが継続されるとともに、消去を行っ
た不揮発性半導体メモリセルの状態を検証し、上記消去
が不充分の不揮発性半導体メモリセルに対してのみ消去
を継続するので、書き込み側の不揮発性半導体メモリセ
ルのしきい値電圧の分布のばらつき及び消去側の不揮発
性半導体メモリセルのしきい値電圧の分布のばらつきを
それぞれ押さえることができる。その結果、書き込み側
のしきい値電圧と消去側のしきい値電圧との差の絶対値
を小さくすることができ、メモリセルのしきい値電圧の
書き換え動作時における絶縁膜の総通過電荷量を低減で
きる。

【００２３】また、本発明のコンピュータシステムは、
上記本発明の半導体不揮発性記憶装置と中央処理装置と
を有し、上記半導体不揮発性記憶装置の上記再書き込み
又は上記再消去は中央処理装置の命令によらずに実行さ
れることを特徴とする。

【００２４】本発明のコンピュータシステムでは、上記
半導体不揮発性記憶装置の上記再書き込み又は上記再消
去は中央処理装置の命令によらずに実行されるので、シ
ステムが複雑になることはない。

【００２５】さらに、不揮発性半導体メモリセルしきい
値電圧の書き換え動作にＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍトンネル現象を利用することで、低電圧の単一電源化
が図れる。これにより、これを用いたコンピュータシス
テム等において、低電圧化による消費電力の低減、信頼
性の向上が可能となる。

【００２６】

【発明の実施の形態】以下、本発明の実施例を図面に基
づいて詳細に説明する。

【００２７】まず、図１４により本実施例の半導体不揮
発性記憶装置の構成を説明する。

【００２８】本実施例の半導体不揮発性記憶装置は、メ
モリマットＭｅｍｏｒｙ Ｍａｔ、行アドレスバッファ
ＸＡＤＢ、行アドレスデコーダＸＤＣＲ、センスアンプ
およびデータラッチ共用のセンスラッチ回路ＳＬと列ゲ
ートアレイ回路ＹＧ、列アドレスバッファＹＡＤＢ、列
アドレスデコーダＹＤＣＲ、入力バッファ回路ＤＩＢ、
出力バッファ回路ＤＯＢ、マルチプレクサ回路ＭＰ、モ
ードコントロール回路ＭＣ、コントロール信号バッファ
回路ＣＳＢ、内蔵電源回路ＶＳなどから構成されてい
る。Ｍｅｍｏｒｙ Ｍａｔは、例えばメモリセルのしき
い値電圧を電気的に書き換え可能なＥＥＰＲＯＭなどで
構成される。

【００２９】コントロール信号バッファ回路ＣＳＢに
は、特に制限されるものではないが、たとえば外部端子
／ＣＥ、／ＯＥ、／ＷＥ、ＳＣに、それぞれチップイネ
ーブル信号、アウトプットイネーブル信号、ライトイネ
ーブル信号、シリアルクロック信号などが入力され、こ
れらの信号に応じて内部制御信号のタイミング信号を発
生する。

【００３０】モードコントロール回路ＭＣには外部端子
Ｒ／（／Ｂ）からレディ／ビジィ信号が入力されてい
る。

【００３１】尚、本実施例における／ＣＥ、／ＯＥ、／
ＷＥなどの「／」は相補信号を表している。

【００３２】内蔵電源回路ＶＳは、特に制限されるもの
ではないが、たとえば外部から電源電圧Ｖｃｃが入力さ
れ、読み出しワード線電圧Ｖｒ、しきい値電圧を上げる
動作時のワード線電圧Ｖｈ、そのベリファイワード線電
圧Ｖｈｖ、しきい値電圧を下げる動作時のワード線電圧
Ｖｌ、そのベリファイワード線電圧Ｖｌｖ、読み出しビ
ット線電圧Ｖｒｂ、読み出しリファレンスビット線電圧
Ｖｒｒ、しきい値電圧を上げる動作時のドレイン端子電
圧Ｖｈｄ、そのトランスファゲート電圧Ｖｈｔ、しきい
値電圧を下げる動作時のドレイン端子電圧Ｖｌｄ、その
トランスファゲート電圧Ｖｌｔなどを生成する。尚、上
記各電圧は外部から供給されるようにしてもよい。

【００３３】内蔵電源回路ＶＳで生成されたワード線電
圧Ｖｒ、Ｖｈ、Ｖｈｖ、Ｖｌ、Ｖｌｖおよびトランスフ
ァゲート電圧Ｖｈｔ、Ｖｌｔは、行アドレスデコーダＸ
ＤＣＲに、ビット線電圧Ｖｒｂ、Ｖｒｒ、Ｖｗｄ、Ｖｈ
ｄおよびトランスファゲート電圧Ｖｈｔ、Ｖｌｔがセン
スラッチ回路ＳＬにそれぞれ入力されている。

【００３４】内蔵電源電圧は、電源電圧の共用化を図っ
てもよい。たとえば、しきい値電圧を上げる動作時のド
レイン端子電圧Ｖｈｄとしきい値電圧を下げる動作時の
ドレイン端子電圧Ｖｌｄ、または、トランスファゲート
電圧ＶｈｔとＶｌｔなどは共用してもよい。

【００３５】行、列アドレスバッファＸＡＤＢ、ＹＡＤ
Ｂは、特に制限されるものではないが、たとえば装置内
部のチップイネーブル選択信号／ＣＥにより活性化さ
れ、外部端子からのアドレス信号ＡＸ、ＡＹを取り込
み、外部端子から供給されたアドレス信号と同相の内部
アドレス信号と逆相のアドレス信号とからなる相補アド
レス信号を形成する。行アドレスデコーダＸＤＣＲは、
行アドレスバッファＸＡＤＢの相補アドレス信号に対応
したメモリセル群のワード線Ｗの選択信号を形成し、列
アドレスデコーダＹＤＣＲは、列アドレスバッファＹＡ
ＤＢの相補アドレス信号に対応したメモリセル群のビッ
ト線Ｂの選択信号を形成する。これらの選択信号によ
り、メモリマットＭｅｍｏｒｙ Ｍａｔ内任意のワード
線Ｗおよびビット線Ｂが選択され、所望のメモリセルが
選択される。

【００３６】メモリマットＭｅｍｏｒｙ Ｍａｔ内のメ
モリセルは、特に制限されるものではないが、例えば行
アドレスデコーダＸＤＣＲと列アドレスデコーダＹＤＣ
Ｒにより、８ビットあるいは１６ビット単位などで選択
され、書き込み、読み出しを行う。１つのデータブロッ
クのメモリセルはワード線方向（行方向）にｍ個、ビッ
ト線方向（列方向）にｎ個とすると、ｍ×ｎ個のメモリ
セル群のデータブロックが８個あるいは１６個などから
構成される。

【００３７】メモリマットＭｅｍｏｒｙ Ｍａｔ内のメ
モリセルは、上述したように、たとえばＥＰＲＯＭのメ
モリセルと類似した構造であり、制御ゲートと浮遊ゲー
トとを有する公知のメモリセル構造、または制御ゲート
と浮遊ゲート、および選択ゲートとを有する公知のメモ
リセル構造を用いる。ここでは、制御ゲートと浮遊ゲー
トとを有するメモリセルの構造を図４により説明する。

【００３８】図４の不揮発性メモリセルの構造は、１９
８７年に発行されたＩｎｔｅｒｎａｔｉｏｎａｌ Ｅｌ
ｅｃｔｒｏｎＤｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅｃ
ｈ．Ｄｉｇ． ｐｐ．５６０−５６３において発表され
たフラッシュメモリのメモリセルのトランジスタと同一
の構造である。このメモリセルは、特に制限されるもの
ではないが、たとえば単結晶Ｐ型シリコンからなる半導
体基板上に形成される。

【００３９】すなわち、この不揮発性メモリセルは、制
御ゲート電極１、ドレイン電極２、ソース電極３、浮遊
ゲート４、層間絶縁膜５、トンネル絶縁膜６、Ｐ型基板
７、ドレイン・ソース領域の高不純物濃度のＮ型拡散層
８、９、ドレイン側の低不純物濃度のＮ型拡散層１０、
ソース側の低不純物濃度のＰ型拡散層１１からなるトラ
ンジスタ１素子のよって、１つのフラッシュ消去型のＥ
ＥＰＲＯＭセルが構成されている。

【００４０】これらのメモリセルは、例えば上述した図
７から図１１に示したＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ
型、ＨＩＣＲ型又はＮＡＮＤ型などの方式で接続され、
メモリマットＭｅｍｏｒｙ Ｍａｔを構成する。

【００４１】メモリセルのしきい値電圧を選択的に上げ
・下げさせる動作すなわち書換え動作手法を図５、図６
のメモリセルの断面模式図と端子印加電圧を用いて説明
する。

【００４２】図５は、セクタ内のメモリセルのしきい値
電圧を選択的に下げる動作を示したものである。セクタ
が接続されているワード線にたとえば−１０Ｖ程度の負
の電圧を印加することにより、セクタ内のすぺてのメモ
リセルの制御ゲートに−１０Ｖの電圧を印加する。しき
い値電圧を下げたいメモリセル、すなわち選択したメモ
リセルのドレイン端子には選択的にたとえば５Ｖ程度の
電圧を印加することで、浮遊ゲートとドレインとの間に
電圧差が生じ、浮遊ゲート内の電子がドレイン側にＦｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象で引き抜かれ
る。非選択のメモリセルのドレイン端子には０Ｖを印加
することで、浮遊ゲートとドレイン間との電圧差を少な
くし、浮遊ゲート内の電子の放出を防ぐ。

【００４３】図６は、セクタ内のメモリセルのしきい値
電圧を選択的に上げる動作を示したものである。セクタ
が接続されているワード線にたとえば１６Ｖ程度の負の
電圧を印加することにより、セクタ内のすぺてのメモリ
セルの制御ゲートに１６Ｖの電圧を印加する。しきい値
電圧を上げたいメモリセル、すなわち選択したメモリセ
ルのドレイン端子には選択的にたとえば０Ｖの電圧を印
加することで、浮遊ゲートとチャネル間とに電圧差が生
じ、チャネル内の電子が浮遊ゲート内にＦｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍトンネル現象で注入される。非選択の
メモリセルのドレイン端子にはたとえば８Ｖ程度の電圧
を印加することで、浮遊ゲートとチャネル間との電圧差
を少なくし、浮遊ゲート内への電子の注入を防ぐ。

【００４４】尚、しきい値電圧を下げる動作での非選択
のワード線の電圧は、ドレイン電圧によるディスターブ
（電子の放電）を防止するため正電圧が印加されてい
る。そのため、書換え動作ではソース電極をｏｐｅｎと
することで、定常電流が流れることを防止する。また、
メモリセルのしきい値電圧を上げる動作でのドレイン電
圧すなわちチャネル電圧を負の電圧として、制御ゲート
の電圧すなわちワード線電圧を下げることも可能であ
る。

【００４５】図５、図６から明らかなように、セクタ内
のメモリセルのしきい値電圧は、それらのドレイン端子
に印加する電圧値をメモリセルごとに設定することによ
り選択的書き換えることができる。セクタ内のメモリセ
ルのドレイン端子に印加する電圧をメモリセルごとに設
定するには、後述するように、ビット線ごとに設けられ
たセンスラッチ回路ＳＬ内のフリップフロップに、各メ
モリセルのドレイン端子に印加する電圧情報を持たせれ
ばよい。

【００４６】次に、センスラッチ回路ＳＬを図１７を用
いて説明する。図１７は、メモリマットＭｅｍｏｒｙ
Ｍａｔとセンスラッチ回路ＳＬとの接続を図１４のオー
プンビット線方式で配置した場合の回路図の一例であ
る。

【００４７】図１７では、メモリマットＭｅｍｏｒｙ
Ｍａｔ ｕ内のビット線Ｂｕ１とメモリマットＭｅｍｏ
ｒｙ Ｍａｔ ｄ内のビット線Ｂｄ１との間に設けられ
たフリップフロップを含むセンスラッチ回路にのみＳＬ
１の符号を付しているが、他のビット線ＢｕｎとＢｄｎ
に対しても同一（等価）のセンスラッチ回路が接続され
ている。センスラッチ回路ＳＬのコントロール信号は、
ビット線の偶数／奇数に対して分けられている。これ
は、ビット線の寄生線間容量が、センス動作にあたえる
影響を防止するためであり、たとえば偶数ビット線（Ｂ
ｕ２，Ｂｕ４又Ｂｄ２，Ｂｄ４）に接続されているメモ
リセルのセンス動作中は、奇数ビット線（Ｂｕ１，Ｂｕ
３又Ｂｄ１，Ｂｄ３）の電位をＶｓｓとすることにより
寄生線間容量を一定の値とし、偶数ビット線側に接続さ
れたメモリセルの読み出しを行う。 メモリマットＭｅ
ｍｏｒｙ Ｍａｔ ｕ内の奇数ビット線Ｂｕｎ（ｎ＝
１，３）には、ゲート信号ＢＤｅｕを入力とし、ビット
線の電位を接地電圧Ｖｓｓにディスチャージを行うＭＯ
ＳトランジスタＭ１と、ゲート信号ＲＣｅｕを入力と
し、ビット線の電位のプリチャージを行うＭＯＳトラン
ジスタＭ２と、プリチャージ信号ＰＣｅｕをゲート入力
信号とするＭＯＳトランジスタＭ３と、フリップフロッ
プの情報をゲート入力信号とするＭＯＳトランジスタＭ
４とが接続されている。Ｍ３とＭ４との接続は図１７に
限定されるものではなく、電源電圧Ｖｃｃ側がＭ３、ビ
ット線Ｂｕｎ側がＭ４でもよい。奇数ビット線Ｂｕｎに
は配線Ｂｕｎｆが接続されており、配線Ｂｕｎｆには、
ゲート信号ＴＲｅｕを入力とするＭＯＳトランジスタＭ
５が接続されている。フリップフロップ側配線Ｂｕ１ｆ
には、フリップフロップの電位を接地電圧Ｖｓｓにディ
スチャージを行うゲート信号ＲＳＬｅｕを入力とするＭ
ＯＳトランジスタＭ６と、列アドレスに応じた列ゲート
信号Ｙａｄｄを入力としフリップフロップ内のの情報を
出力するＭＯＳトランジスタＭ７と、フリップフロップ
内の情報をゲート入力信号とするＭＯＳトランジスタＭ
８とが接続されている。奇数番目の配線Ｂｕｎｆに接続
されたＭＯＳトランジスタＭ８のドレインには共用信号
ＡＬｅｕ、ソースには接地電圧Ｖｓｓが接続され、多段
入力ＮＯＲ回路接続を組む。すなわち、ＭＯＳトランジ
スタＭ８は、奇数番目の配線Ｂｕｎｆに接続されている
全てのフリップフロップの情報が接地電圧Ｖｓｓになっ
たか否かを判定するＭＯＳトランジスタである。

【００４８】メモリマットＭｅｍｏｒｙ Ｍａｔ ｕ内
の偶数ビット線Ｂｕｎ（ｎ＝２，４）並びにメモリマッ
トＭｅｍｏｒｙ Ｍａｔ ｄ内の奇数ビット線Ｂｄｎ
（ｎ＝１，３）及び偶数ビットＢｄｎ（ｎ＝２，４）線
にも同様の構成の回路が接続されている。

【００４９】以上、本実施例の半導体不揮発性記憶装置
の構成について説明してきたが、次に本実施例の特徴と
なるしきい値電圧の書き換え動作シーケンスを図１及び
図２を用いて説明する。

【００５０】本実施例の書き込み動作シーケンス図１
は、上述した従来の書き込み動作を示すシーケンスと同
一ある。すなわち、半導体不揮発性記憶装置は、ＣＰＵ
から、書き込みを指示するコマンドと、書き込みを行う
セクタ内のメモリセル群のアドレスと、書き込みデータ
を受ける。その後、ビット線ごとに設けられたセンスラ
ッチ回路ＳＬ内のフリップフロップに書き込みデータを
セットし、該書き込みデータに応じてセクタ内のメモリ
セルに選択的に書き込み動作を行う。次に、セクタ単位
で、一括にしきい値電圧をベリファイし、書き込みが不
十分のメモリセルについてのみ書き込み動作が継続され
るようにフリップフロップ内のデータを書き換える。全
ての書き込み対象のメモリセルのしきい値電圧が所定の
しきい値電圧に到達するまで、書き込み動作、ベリファ
イ、データ書き換え動作を繰り返す。

【００５１】次に、図２の消去動作シーケンスを説明す
る。

【００５２】半導体不揮発性記憶装置は、ＣＰＵから、
消去を指示するコマンドと、消去を行うセクタ内のメモ
リセル群のアドレスとを受ける。その後、ビット線ごと
に設けられたセンスラッチ回路ＳＬ内のフリップフロッ
プに所定のデータをセットし、セクタ内のメモリセルに
対し、一括して消去動作を行う。次に、セクタ単位で、
一括にしきい値電圧をベリファイし、消去が不十分のメ
モリセルについてのみ消去動作が継続されるようにフリ
ップフロップのデータを書き換える。全ての書き込み対
象のメモリセルのしきい値電圧が所定のしきい値電圧に
到達するまで、消去動作、ベリファイ、データ書き換え
動作を繰り返す。すなわち、本実施例の書き換え動作シ
ーケンスは、ベリファイ動作後としきい値電圧一括判定
動作との間に、必ずデータ書き換え動作を行うので、メ
モリセル毎にしきい値電圧を精度良く制御できる。

【００５３】図１３（ａ）は、本実施例の書き換え動作
シーケンスを実行した際のメモリセルしきい値電圧の分
布を示している。図１３（ａ）より明らかなように、本
実施例の書き換え動作シーケンスを実行することによ
り、高いしきい値電圧ＶｔｈＨの分布の広がり及び低い
しきい値電圧ＶｔｈＬの分布をそれぞれ揃えることがで
きる。

【００５４】また、本実施例の書き換え動作シーケンス
では、メモリセルが高いしきい値電圧と低いしきい値電
圧、すなわち２値の情報を有する場合を想定したが、メ
モリセルが多値情報を有する場合でも本実施例の書き換
え動作シーケンスを実行できる。例えば、メモリセルが
４値の情報を有する場合を図１３（ｂ）を用いて説明す
る。、本実施例の消去動作でメモリセルのしきい値Ｖｔ
ｈ４（又はＶｔｈ１）を揃えるともに、他の３つのしき
い値電圧Ｖｔｈ１（又はＶｔｈ４）、Ｖｔｈ２、Ｖｔｈ
３毎に本実施例の書き込み動作シーケンスを実行するこ
とにより図１３（ｂ）に示す様に４つのしきい値電圧の
分布をそれぞれ揃えることができる。

【００５５】本実施例の書き換え動作シーケンスを実行
することにより、半導体不揮発性記憶装置の記憶情報に
対する各々のしきい値電圧のばらつきは、１Ｖ以下とな
る。このしきい値電圧のばらつきは、１回の書き込み又
は消去動作によりメモリセルしきい値電圧を変化させる
値ΔＶｔｈと、ベリファイ動作時におけるセル電流が流
れるメモリセルの数に依存するバックバイアス効果にに
依存する値である。しきい値電圧のばらつきをさらに抑
制するためには、書き込みまたは消去時のしきい値電圧
の変化量ΔＶｔｈを小さくし、ソース側の抵抗値の改善
を行うことが効果的である。

【００５６】本実施例のメモリセルのしきい値電圧をセ
クタ単位で書き換える動作シーケンスを実行する際のセ
ンスラッチ回路ＳＬ内のフリップフロップのデータを図
１５および図１６に示す。

【００５７】図１５および図１６に記載のフリップフロ
ップのデータ”０”は、フリップフロップが接続されて
いるメモリセルのしきい値電圧が高い状態のしきい値電
圧と定義しており、フリップフロップのデータは接地電
圧Ｖｓｓである。また、フリップフロップのデータ”
１”は、メモリセルのしきい値電圧が低い状態のしきい
値電圧と定義しており、フリップフロップのデータはた
とえば外部電源電圧Ｖｃｃであり、書き換え動作時には
内部昇圧電位のドレイン端子電圧Ｖｈｄ、Ｖｌｄとな
る。

【００５８】まず、メモリセルのしきい値電圧を下げる
動作シーケンスを図１５を用いて説明する。メモリセル
のしきい値電圧を下げる動作を書き込み動作とする場合
には、高しきい値電圧（消去状態）を保持するメモリセ
ルに接続せれているセンスラッチ回路内のフリップフロ
ップを”０”とし、低しきい値電圧に書き換えるメモリ
セルに接続されているフリップフロップを”１”とする
データを入力する。メモリセルのしきい値電圧を下げる
動作を消去動作とする場合には、フリップフロップの全
てのデータを”１”にセットする。その後、図５に示し
たドレインエッヂＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトン
ネル現象で”１”がセットされたフリップフロップに接
続されたメモリセルに対し、書き換え動作を行う。すな
わち、選択したセクタが接続されている選択ワード線の
電圧を−１０Ｖ、”１”がセットされたフリップフロッ
プに接続されたビット線電圧を５Ｖ、”０”がセットさ
れたフリップフロップに接続されたビット線電圧をＶｓ
ｓとし、”１”がセットされたフリップフロップに接続
されたメモリセルに対してのみ、その浮遊ゲート内の電
子を引き抜く。

【００５９】ベリファイでは、選択ワード線の電圧を例
えば１．５Ｖとし、”１”がセットされたフリップフロ
ップに接続されたビット線のみを選択的にプリチャージ
を行う。書き換えしきい値電圧レベル、すなわちベリフ
ァイワード線電圧である１．５Ｖに到達したメモリセル
ではセル電流が流れＰａｓｓとなり、ビット線の電位を
放電する。従って、フリップフロップのデータは”０”
に書き換えられる。１．５Ｖに未到達のメモリセルでは
セル電流は流れずＦａｉｌとなり、ビット線の電位はプ
リチャージした電圧を保ち、フリップフロップのデータ
の”１”を保持している。ベリファイ後のフリップフロ
ップのデータを再書き換えデータとし、書き換えとベリ
ファイ動作を繰り返す。フリップフロップの全てのデー
タが”０”となることでしきい値電圧を下げる動作は終
了する。この一括判定はチップ内で自動的に行う。

【００６０】次に、メモリセルのしきい値電圧を上げる
動作シーケンスを図１６を用いて説明する。メモリセル
のしきい値電圧を上げる動作を書き込み動作とする場合
には、低しきい値電圧（消去状態）を保持するメモリセ
ルに接続せれているセンスラッチ回路内のフリップフロ
ップを”１”とし、高しきい値電圧に書き換えるメモリ
セルに接続されているフリップフロップを”０”とする
データを入力する。メモリセルのしきい値電圧を上げる
動作を消去動作とする場合には、フリップフロップの全
てのデータを”０”にセットする。その後、図６に示し
たドレインエッヂＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトン
ネル現象で”０”がセットされたフリップフロップに接
続されたメモリセルに対し、書き換え動作を行う。すな
わち、選択したセクタが接続されている選択ワード線の
電圧を１６Ｖ、”０”がセットされたフリップフロップ
に接続されたビット線電圧をＶｓｓ、”１”がセットさ
れたフリップフロップに接続されたビット線電圧を８Ｖ
とし、”０”がセットされたフリップフロップに接続さ
れたメモリセルに対してのみ、その浮遊ゲート内に電子
を注入する。

【００６１】ベリファイでは、選択ワード線の電圧を例
えば４．０Ｖとし、全ビット線を対象としてプリチャー
ジを行う。書き換えしきい値電圧レベル、すなわちベリ
ファイワード線電圧である４．０Ｖに未到達のメモリセ
ルではセル電流が流れＦａｉｌとなり、ビット線の電位
を放電する。従って、フリップフロップのデータは”
０”を保持している。一方、４．０Ｖに到達したメモリ
セルではセル電流は流れずＰａｓｓとなり、ビット線の
電位はプリチャージした電圧を保ち、フリップフロップ
のデータの”１”に書き換えられる。ベリファイ後のフ
リップフロップのデータを再書き換えデータとし、書き
換えとベリファイ動作を繰り返す。フリップフロップの
全てのデータが”０”となることでしきい値電圧を下げ
る動作は終了する。この一括判定はチップ内で自動的に
行う。

【００６２】図１８及び図１９に、図１７のセンスラッ
チ回路ＳＬのタイミング波形図を示す。

【００６３】図１８及び図１９のタイミング波形図は、
メモリマットＭｅｍｏｒｙ Ｍａｔｕ側のセクタを選択
した波形図であり、実線の波形がＭｅｍｏｒｙ Ｍａｔ
ｕ側の信号で、破線がＭｅｍｏｒｙ Ｍａｔ ｄ側の信
号である。尚、メモリマットＭｅｍｏｒｙ Ｍａｔを構
成するメモリセルの接続を、図９に示すＡＮＤ型の接続
メモリセルとする。

【００６４】図１８は、メモリセルのしきい値電圧を下
げる動作におけるセンスラッチ回路ＳＬのタイミング波
形図を示す。

【００６５】ｔ２までにフリップフロップのデータを確
定し、ｔ２からｔ６がしきい値電圧を下げる動作、ｔ６
からｔ１０間に偶数番目のビット線に接続されたメモリ
セル（以下、ｅｖｅｎ側という）のベリファイ、ｔ１０
からｔ１１間に奇数番目のビット線に接続されたメモリ
セル群（以下、ｏｄｄ側という）のベリファイ、ｔ１１
からｔ１３間にメモリセルしきい値電圧の全ビット終了
判定を行う。

【００６６】しきい値電圧を下げる動作を消去動作とす
る場合には、ｔ１からｔ２間、非選択側のＲＳＬｅｄ、
ＲＳＬｏｄを選択しフリップフロップの電源電圧ＶＳＰ
ｅ／ｏ、ＶＳＮｅ／ｏを活性化することにより、フリッ
プフロップのデータを全選択にセットする。また、しき
い値電圧を下げる動作を書き込み動作とする場合には、
ｔ１までに書き込み情報をセンスラッチ回路ＳＬを構成
するフリップフロップにデータを入力し、ｔ１からｔ２
間をとばし、ｔ２からのタイミング波形となる。

【００６７】ｔ２からｔ３間、ＰＣｅｕ、ＰＣｏｕを選
択することにより、フリップフロップのデータを選択的
にビット線Ｂ１からＢｎに情報を伝達させる。その後、
ｔ３からｔ５間、ＴＲｅｕ、ＴＲｏｕを選択して書き換
えドレイン電圧を供給する。ＴＲｅｕ、ＴＲｏｕの選択
前にＰＣｅｕ、ＰＣｏｕを選択するのは、ＴＲｅｕ、Ｔ
Ｒｏｕのみを選択した場合、ビット線Ｂｕ１からＢｕｎ
の容量がフリップフロップ側Ｂｕ１ｆからＢｕｎｆの容
量より大きいので、フリップフロップのデータを破壊し
てしまうためである。ＴＲｅｕ、ＴＲｏｕおよびＳＧ１
ａ／ｂの電位を６Ｖとするのは、しきい値電圧を下げる
動作時の時のドレイン端子電圧５Ｖ（ＶＳＰｅおよびＶ
ＳＰｏ）をトランスファするためであり、ドレイン電圧
を上げる場合には、ＴＲｅｕ、ＴＲｏｕおよびゲート信
号ＳＧ１ｕ／ｄのドレイン側Ｓｅｌｅｃｔ Ｇａｔｅ
１のＭＯＳトランジスタのしきい値電圧を考慮してＴＲ
ｅｕ、ＴＲｏｕおよびＳＧ１ｕ／ｄのゲート電位を設定
する。

【００６８】選択ワード線電圧Ｗｕの電位を立ち下げた
（ｔ３）後、ＳＧ１ｕ／ｄを選択（ｔ４）するのは、ワ
ード線の遅延時間がドレイン側Ｓｅｌｅｃｔ Ｇａｔｅ
１と比較して大きいからである。正味の書き換え時間
はｔ４からｔ５の間であり、ワード線を負電圧−１０Ｖ
とすることで、選択的にビット線電圧を５Ｖとすること
で所望のメモリセルの浮遊ゲートに電界が生じ、電子が
放出される。

【００６９】ｔ５からｔ６間は、ビット線Ｂｕ１からＢ
ｕｎの電位およびサブビットラインＳｕｂ Ｂｉｔ Ｌ
ｉｎｅ、サブソースラインＳｕｂ Ｓｏｕｒｃｅ Ｌｉ
ｎｅを接地電圧Ｖｓｓに放電するためにＢＤｅｕ／ｄ、
ＢＤｏｕ／ｄおよびドレイン側Ｓｅｌｅｃｔ Ｇａｔｅ
１のゲート信号ＳＧ１ｕ／ｄ、ソース側Ｓｅｌｅｃｔ
Ｇａｔｅ ２のゲート信号ＳＧ２ｕ／ｄが選択され
る。

【００７０】ｔ６からｔ７間は、フリップフロップのデ
ータにより選択的にビット線にプリチャージを行うため
と、リファレンス電位を非選択側メモリマット Ｍｅｍ
ｏｒｙ Ｍａｔ ｄ側のビット線に供給するために、Ｐ
ＣｅｕとＲＣｅｄが選択される。ここでＭＯＳトランジ
スタのしきい値電圧を考慮すると、プリチャージの電位
を１．０ＶとするとＰＣｅｕの電位は２．０Ｖとなり、
リファレンス電位０．５ＶではＲＣｅｄの電位は１．５
Ｖとなる。

【００７１】ｔ７までは、フリップフロップのデータを
保持するために内部電源電圧ＶＳＰｅ／ｏ、ＶＳＮｅ／
ｏは活性化されている。ｔ６からｔ１１の直前までの間
では、選択ワード線電位はベリファイ電圧の１．５Ｖで
ある。

【００７２】ｅｖｅｎ側ベリファイ時のメモリセルの放
電時間は、ｔ７のソース側Ｓｅｌｅｃｔ Ｇａｔｅ ２
のゲート信号ＳＧ２ｕの選択から、ｔ８のドレイン側Ｓ
ｅｌｅｃｔ Ｇａｔｅ １のゲート信号ＳＧ１ｕの非活
性までであり、この間ｅｖｅｎ側のフリップフロップは
ＲＳＬｅｕ／ｄ信号の活性によりリセットされている。

【００７３】その後、ｔ８からｔ９間にＴＲｅｕ／ｄを
選択し、ｅｖｅｎ側のフリップフロップの電源電圧ＶＳ
Ｐｅ、ＶＳＮｅを再び活性化することで、ベリファイ後
のメモリセルの情報をｅｖｅｎ側のフリップフロップに
取り込むことができる。すなわち、メモリセルの情報で
あるしきい値電圧が低い場合または高い場合により、ビ
ット線の電位が放電状態またはプリチャージ電圧を保っ
ている。 ｔ９からｔ１０間は、ｅｖｅｎ側ベリファイ
時のビット線Ｂｕｎ−１の電位およびサブビットライン
Ｓｕｂ Ｂｉｔ Ｌｉｎｅ、サブソースラインＳｕｂ
ＳｏｕｒｃｅＬｉｎｅを接地電圧Ｖｓｓに放電する。

【００７４】次に、ｏｄｄ側のベリファイ動作をｅｖｅ
ｎ側ベリファイと同様にｔ１０からｔ１１間に行う。そ
の後、ｔ１１からｔ１３間にメモリセルしきい値電圧の
全ビット終了判定を行う。全てのメモリセルのしきい値
電圧が下がっていれば、フリップフロップのデータが接
地電圧Ｖｓｓであり、このＶｓｓを判定する。ＡＬｅｕ
およびＡＬｏｕを活性化（ｔ１１からｔ１２間）した
後、その電位を検証し、接地電圧Ｖｓｓの場合はｔ２へ
繰り返し、しきい値電圧を下げる動作を継続させる。ま
た、ＡＬｅｕ、ＡＬｏｕがＨｉｇｈレベルの場合にはし
きい値電圧を下げる動作を終了する。

【００７５】図１９は、メモリセルのしきい値電圧を上
げる動作におけるセンスラッチ回路ＳＬのタイミング波
形図を示す。

【００７６】ｔ２までにフリップフロップのデータを確
定し、ｔ２からｔ６がしきい値電圧を上げる動作、ｔ６
からｔ１２間にｅｖｅｎ側のベリファイ、ｔ１２からｔ
１３間にｏｄｄ側のベリファイ、ｔ１３からｔ１５間に
メモリセルしきい値電圧の全ビット終了判定を行う。

【００７７】しきい値電圧を上げる動作を消去動作とす
る場合には、ｔ１からｔ２間、選択マット側のＲＳＬｅ
ｄ、ＲＳＬｏｄを選択しフリップフロップの電源電圧Ｖ
ＳＰｅ／ｏ、ＶＳＮｅ／ｏを活性化することにより、フ
リップフロップのデータを全選択にセットする。また、
しきい値電圧を上げる動作を書き込み動作とする場合に
は、ｔ１までに書き込み情報をセンスラッチ回路ＳＬを
構成するフリップフロップにデータを入力し、ｔ１から
ｔ２間をとばし、ｔ２からのタイミング波形となる。

【００７８】ｔ２からｔ３間にＰＣｅｕ、ＰＣｏｕを活
性化させフリップフロップのデータをビット線に情報を
伝達させる。その後ｔ６までの間、しきい値電圧を下げ
る動作と同様に信号線を活性化することでしきい値電圧
を上げる動作を実行できる。ただし、この時の書き換え
を行った対象ワード線の電位はワード線電圧Ｖｈの１６
Ｖの高電圧を印加し、フリップフロップの電源電圧ＶＳ
Ｐｅ／ｏを非選択チャネル・ドレイン電圧Ｖｈｄの８Ｖ
の電圧とし、さらにドレイン電圧をトランスファするＭ
ＯＳトランジスタのゲート信号ＴＲｅｕ／ｄ、ＴＲＯｕ
／ｄおよびＳＧ１ｕ／ｄの電位を９Ｖの選択戻しトラン
スファゲート電圧Ｖｈｔとする。

【００７９】ｔ６からｔ７間は、選択の全ビット線にプ
リチャージ電位を、非選択側メモリマットのビット線に
リファレンス電位を供給するために、ＲＣｅｕの電圧を
２．０Ｖ、ＲＣｅｄの電圧を１．５Ｖが印加される。ｅ
ｖｅｎ側ベリファイ時のメモリセルの放電時間は、ｔ７
のソース側Ｓｅｌｅｃｔ Ｇａｔｅ ２のゲート信号Ｓ
Ｇ２ｕの選択から、ｔ８のドレイン側Ｓｅｌｅｃｔ Ｇ
ａｔｅ １のゲート信号ＳＧ１ｕの非活性までである。

【００８０】ｔ８からｔ９間に、ＰＣｅｕ／ｄを選択
し、フリップフロップのデータをビット線に情報を伝達
する。その後、ｔ９からｔ１０間でフリップフロップの
リセット動作を行い、ｔ１０からｔ１１間にＴＲｅｕ／
ｄを選択し、ｅｖｅｎ側のフリップフロップの電源電圧
ＶＳＰｅ、ＶＳＮｅを再び活性化することで、ベリファ
イ後のメモリセルの情報をｅｖｅｎ側のフリップフロッ
プに取り込むことができる。

【００８１】次に、ｏｄｄ側のベリファイ動作をｅｖｅ
ｎ側ベリファイと同様にｔ１２からｔ１３間に行う。そ
の後、ｔ１３からｔ１５間に判定を行う。しきい値電圧
を上げたいメモリセルのしきい値電圧がベリファイワー
ド線電圧以上であれば、フリップフロップのデータが電
源電圧ＶＳＰｅ／ｏの電位となり、このＨｉｇｈ状態を
判定する。そのため、非選択側のＡＬｅｄおよびＡＬｏ
ｄを活性化して検証をおこなう。接地電圧Ｖｓｓの場合
はｔ２からのしきい値電圧を上げる動作となり、Ｈｉｇ
ｈレベルの場合には動作を終了する。

【００８２】以上の本実施例の記述および添付図面から
明らかのように、本目的である半導体不揮発性記憶装置
の情報に対応したメモリセルのしきい値電圧を図１３に
示すように、各々の情報に対応するしきい値電圧を揃え
ることができる。２値以上の情報に対応するためには、
例えば、最も低いしきい値電圧を消去状態とし、それを
ビット毎に制御してしきい値電圧を揃え、１回毎にしき
い値電圧を上げる動作の書き込みデータを入力し、ビッ
ト毎に制御してしきい値電圧を揃える。また、最も高い
しきい値電圧を消去状態とし、書き込み動作で低いしき
い値電圧を実現しても良い。

【００８３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではない。

【００８４】例えば、本実施例の半導体不揮発性記憶装
置をフラッシュメモリ（ＥＥＰＲＯＭ）に適用した場合
について説明したが、ＥＥＰＲＯＭ、ＥＰＲＯＭなどの
電気的に書き換え可能な他の不揮発性記憶装置について
も広く適用可能である。

【００８５】本実施例の半導体不揮発性記憶装置は、フ
ラッシュメモリとして記憶装置単位で使用される場合に
限らず、たとえばコンピュータシステム、デジタル・ス
チル・カメラシステム、自動車システムなどの各種シス
テムの記憶装置として広く用いることができる。一例と
して図２４によりコンピュータシステムについて説明す
る。

【００８６】図２４において、このコンピュータシステ
ムは、情報機器としての中央処理装置ＣＰＵ、情報処理
システム内に構築したＩ／Ｏバス、Ｂｕｓ Ｕｎｉｔ、
主記憶メモリや拡張メモリなどの高速メモリをアクセス
するメモリ制御ユニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌ
Ｕｎｉｔ、主記憶メモリとしてのＤＲＡＭ、基本制御
プログラムが格納されたＲＯＭ、先端にキーボードが接
続されたキーボードコントローラＫＢＤＣなどによって
構成される。さらに、表示アダプタとしてのＤｉｓｐｌ
ａｙ ＡｄａｐｔｅｒがＩ／Ｏバスに接続され、上記Ｄ
ｉｓｐｌａｙ Ａｄａｐｔｅｒの先端にはディスプレイ
Ｄｉｓｐｌａｙが接続されている。上記Ｉ／Ｏバスには
パラレルポートＰａｒａｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、
マウスなどのシリアルポートＳｅｒｉａｌ Ｐｏｒｔ
Ｉ／Ｆ、フロッピーディスクドライブＦＤＤ、上記Ｉ／
ＯバスよりのＨＤＤ Ｉ／Ｆに変換するバッファコント
ローラＨＤＤ Ｂｕｆｆｅｒが接続される。また、上記
メモリ制御ユニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌ Ｕ
ｎｉｔからのバスと接続されて拡張ＲＡＭおよび主記憶
メモリとしてのＤＲＡＭが接続されている。

【００８７】ここで、このコンピュータシステムの動作
について説明する。電源が投入されて動作を開始する
と、まず上記中央処理装置ＣＰＵは、上記ＲＯＭを上記
Ｉ／Ｏバスを通してアクセスし、初期診断、初期設定を
行う。そして、補助記憶装置からシステムプログラムを
主記憶メモリとしてのＤＲＡＭにロードする。また、上
記中央処理装置ＣＰＵは、上記Ｉ／Ｏバスを通してＨＤ
ＤコントローラにＨＤＤをアクセスするものとして動作
する。

【００８８】そして、システムプログラムのロードが終
了すると、ユーザの処理要求に従い、処理を進めてい
く。なお、ユーザは上記Ｉ／Ｏバス上のキーボードコン
トローラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ Ａｄ
ａｐｔｅｒにより処理の入出力を行いながら作業を進め
る。そして、必要に応じてパラレルポートＰａｒａｌｌ
ｅｌ Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒｉａｌ
Ｐｏｒｔ Ｉ／Ｆに接続された入出力装置を活用す
る。

【００８９】また、本体上の主記憶メモリとしてのＤＲ
ＡＭでは主記憶容量が不足する場合は、拡張ＲＡＭによ
り主記憶を補う。ユーザがファイルを読み書きしたい場
合には、ユーザは上記ＨＤＤが補助記憶装置であるもの
として補助記憶装置へのアクセスを要求する。そして、
本発明のフラッシュメモリによって構成されたフラッシ
ュファイルシステムはそれを受けてファイルデータのア
クセスを行う。

【００９０】以上のようにして、本発明のフラッシュメ
モリなどの半導体不揮発性記憶装置は、コンピュータシ
ステムのフラッシュファイルシステムなどとして広く適
用可能である。

【００９１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００９２】（１）書き換え動作（書き込み動作および
消去動作）シーケンスでの、書き換えデータを書き換え
動作後のベリファイの後に書き換え、そのデータで再書
き換え動作を行うことによって、メモリセルのしきい値
電圧の分布を抑制し、書き込みと消去のしきい値電圧の
差を小さくすることができ、書き換え回数を大幅に向上
させることが可能となる。

【００９３】（２）情報に対応する各々のメモリセルの
しきい値電圧の分布を抑制することにより、多値情報を
もつ半導体不揮発性記憶装置での書き換え動作時の最大
電圧を下げれることができ、寄生ＭＯＳトランジスタ等
の耐圧の向上を図ることが可能となる。

【００９４】（３）特に電気的書き換え可能な半導体不
揮発性記憶装置において、書き換え動作をＦｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍトンネル現象を利用することで、低
電圧の単一電源化を図り、さらに書き換え回数の向上を
図ることにより、特にこれを用いたコンピータシステム
などにおいて、低電圧化によるシステムの消費電力の低
減、信頼性の向上が可能となる。

【図面の簡単な説明】

【図１】半導体不揮発性記憶装置において、本発明の実
施例であるの書き込み動作のフローチャート図である。

【図２】半導体不揮発性記憶装置において、本発明の実
施例である消去動作のフローチャート図である。

【図３】従来例の消去動作のフローチャート図である。

【図４】本実施例において、半導体不揮発性メモリセル
のトランジスタを示す断面図である。

【図５】本実施例において、半導体不揮発性メモリセル
のトランジスタのしきい値電圧を選択的に下げる動作で
の電圧印加例を示す断面図である。

【図６】本実施例において、半導体不揮発性メモリセル
のトランジスタのしきい値電圧を選択的に上げる動作で
の電圧印加例を示す断面図である。

【図７】メモリマットを構成するメモリセルの接続例
（ＮＯＲ）を示す回路図である。

【図８】メモリマットを構成するメモリセルの接続例
（ＤＩＮＯＲ）を示す回路図である。

【図９】メモリマットを構成するメモリセルの接続例
（ＡＮＤ）を示す回路図である。

【図１０】メモリマットを構成するメモリセルの接続例
（ＨＩＣＲ）を示す回路図である。

【図１１】メモリマットを構成するメモリセルの接続例
（ＮＡＮＤ）を示す回路図である。

【図１２】従来例の書き換え動作によるメモリセルしき
い値電圧の分布を示した図である。

【図１３】本実施例の書き換え動作によるメモリセルし
きい値電圧の分布を示した図である。

【図１４】本実施例の半導体不揮発性記憶装置を示す機
能ブロック図である。

【図１５】本実施例のメモリセルしきい値電圧を下げる
動作でのセンスラッチ回路内のフリップフロップのデー
タを示す図である。

【図１６】本実施例のメモリセルしきい値電圧を上げる
動作でのセンスラッチ回路内のフリップフロップのデー
タを示す図である。

【図１７】本実施例のセンスラッチ回路を詳細に示す回
路図である。

【図１８】本実施例において、しきい値電圧を下げる動
作時の動作タイミングを示す波形図である。

【図１９】本実施例において、しきい値電圧を上げる動
作時の動作タイミングを示す波形図である。

【図２０】本実施例の半導体不揮発性記憶装置を用いた
コンピュータシステムを示す機能ブロック図である。

【符号の説明】

Ｍｅｍｏｒｙ Ｍａｔ ・・・メモリマット、ＸＡＤＢ
・・・行アドレスバッファ、ＸＤＣＲ ・・・行アド
レスデコーダ、ＳＬ ・・・センスラッチ回路、ＹＧ
・・・列ゲートアレイ回路ＹＡＤＢ ・・・列アドレス
バッファ、ＹＤＣＲ ・・・列アドレスデコーダ、ＤＩ
Ｂ ・・・入力バッファ回路、ＤＯＢ ・・・出力バッ
ファ回路、ＭＰ ・・・マルチプレクサ回路、ＭＣ ・
・・モードコントロール回路、ＣＳＢ ・・・コントロ
ール信号バッファ回路、ＶＳ ・・・内蔵電源回路、Ｖ
ｃｃ ・・・外部電源電圧、Ｖｓｓ ・・・接地電圧、
１・・・制御ゲート電極、２ ・・・ドレイン電極、３
・・・ソース電極、４・・・浮遊ゲート、５ ・・・
層間絶縁膜、６ ・・・トンネル絶縁膜、８，９ ・・
・高不純物濃度のＮ型拡散層、１０ ・・・低不純物濃
度のＮ型拡散層、１１ ・・・低不純物濃度のＰ型拡散
層。

Claims (1)

【特許請求の範囲】
1. 【請求項１】しきい値を設定することにより電気的に情
   報を書き込み・消去可能な複数の不揮発性半導体メモリ
   セルと、 上記複数の不揮発性半導体メモリセルに接続された複数
   のワード線と、 上記複数の不揮発性半導体メモリセルに接続された複数
   のビット線と、 上記複数のビット線にそれぞれ接続され、それぞれが上
   記複数の不揮発性半導体メモリセルの書込み・消去デー
   タを保持する複数のラッチ回路とを有し、 データの消去時には上記複数のラッチ回路の全てのデー
   タを同一に設定して上記複数の不揮発性半導体メモリセ
   ルのしきい値設定動作を行い、 上記しきい値設定動作後の各不揮発性半導体メモリセル
   のしきい値の状態に応じて上記複数のラッチ回路の上記
   消去データが再設定され、 上記再設定された上記消去データに応じて各不揮発性半
   導体メモリセルごとに上記しきい値設定動作の継続また
   は停止を制御し、 データの書込み時には上記複数のラッチ回路のうち所定
   のラッチ回路のみデータを同一に設定して上記複数の不
   揮発性半導体メモリセルのしきい値設定動作を行い、 上記しきい値設定動作後の各不揮発性半導体メモリセル
   のしきい値の状態に応じて上記複数のラッチ回路の上記
   書き込みデータが再設定され、 上記再設定された上記書き込みデータに応じて各不揮発
   性半導体メモリセルごとに上記しきい値設定動作の継続
   または停止を制御することを特徴とする半導体不揮発性
   記憶装置。