JP2002133885A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2002133885A
JP2002133885A JP2000330623A JP2000330623A JP2002133885A JP 2002133885 A JP2002133885 A JP 2002133885A JP 2000330623 A JP2000330623 A JP 2000330623A JP 2000330623 A JP2000330623 A JP 2000330623A JP 2002133885 A JP2002133885 A JP 2002133885A
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selection
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Hiroshi Nakamura
寛 中村
Kenichi Imamiya
賢一 今宮
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Toshiba Corp
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Abstract

(57)【要約】 【課題】選択トランジスタの選択ゲート・チャネル間絶
縁膜の破壊の恐れがなく、高速読み出し可能な不揮発性
半導体記憶装置を提供することを目的とする。 【解決手段】複数のメモリセルが直列に接続されたＮＡ
ＮＤ型セルからなるＥＥＰＲＯＭにおいて、データ読み
出し動作で選択された選択ブロックにおけるメモリセル
の制御ゲート電圧Ｖreadと、選択ブロックにおける選択
トランジスタの選択ゲートの電圧ＶSG1、ＶSG2とを、互
いに異なる電圧にすることで、選択トランジスタの選択
ゲートとチャネル部との間における絶縁膜破壊を生じる
ことなく、高速読み出しを可能にすることができる。Ｄ
ＩＮＯＲ、ＡＮＤ、ＮＯＲ型セル及び１個のメモリセル
を接続したＮＡＮＤ型セルに対しても、メモリセルの制
御ゲート電圧と選択トランジスタの選択ゲートの電圧と
を異なる電圧にすれば、同様に高速読み出しを可能にす
ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に係り、特にＮＡＮＤ型セル、ＮＯＲ型セル、ＤＩ
ＮＯＲ(Divided NOR)型セル、ＡＮＤ型セル等のセルユ
ニットからなる電気的に書き換え可能な不揮発性半導体
記憶装置に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置には、電気的に書
き換え可能でプログラマブルなＥＥＰＲＯＭ (Electric
ally Erasable Programmable Read Only Memory)と呼ば
れるものがある。特に複数のメモリセルを直列に接続し
たＮＡＮＤ型セルからなるブロック構成のＮＡＮＤ型Ｅ
ＥＰＲＯＭは、高集積化が可能なものとして注目されて
いる。
【０００３】ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルは、
半導体基板上のゲート絶縁膜を介して電荷蓄積層となる
浮遊ゲートと制御ゲートとが積層された積層ゲート構造
を有するＭＯＳＦＥＴで構成される。ＮＡＮＤ型セル
は、互いに隣接するメモリセル同士がソース・ドレイン
を共通にして直列接続されることで構成される。
【０００４】ＮＡＮＤ型ＥＥＰＲＯＭにおいて、これら
複数のＮＡＮＤ型セルは、各ＮＡＮＤ型セルを単位とし
てビット線に接続され、マトリックス状に配置されるこ
とでメモリセルアレイが構成される。メモリセルアレイ
は、半導体基板上のｐウエル、又はｐ型半導体基板上に
高密度に集積形成される。
【０００５】メモリセルアレイの列方向に沿って配置さ
れたＮＡＮＤ型セルの一方の終端部を成すドレインは、
それぞれ選択トランジスタを介して共通ビット線に接続
され、ＮＡＮＤ型セルの他方の終端部は同様に選択トラ
ンジスタを介して共通ソース線に接続される。メモリセ
ルの制御ゲート及び選択トランジスタの選択ゲートは、
メモリセルアレイの行方向に沿って一続きの制御ゲート
線（ワード線）及び選択ゲート線として形成される。
【０００６】従来のＮＡＮＤ型ＥＥＰＲＯＭの動作は次
の通りである。データ書き込み動作は、ＮＡＮＤ型セル
のビット線コンタクトから最も離れた位置のメモリセル
から順に行われる。データを書き込むメモリセルを選択
し、選択メモリセルが接続された制御ゲート線にデータ
書き込み用の高電圧Ｖpp（２０Ｖ程度）を印加し、選択
メモリセルよりもビット線側に位置するメモリセルの制
御ゲート線及び選択トランジスタの選択ゲート線には中
間電位Ｖｍｗ（１０Ｖ程度）が印加され、選択されたメ
モリセルのビット線にはデータのレベルに応じて０Ｖ又
は中間電位Ｖｍｂ（８Ｖ程度）が与えられる。
【０００７】ビット線に０Ｖを与えれば、０Ｖは選択メ
モリセルのドレインまで伝達されてドレインから浮遊ゲ
ートへの電子注入を生じ、選択メモリセルのしきい値は
正方向にシフトする。これを“１”書き込み状態とす
る。また、ビット線に中間電位Ｖｍｂを与えれば、浮遊
ゲートへの電子注入は生じないので、選択メモリセルの
しきい値は変化せずに負の値にとどまる。これを“０”
書き込み状態とする。
【０００８】データ消去動作は、選択されたＮＡＮＤ型
セルからなるブロック内の全てのメモリセルに対して同
時に行われる。選択ブロック内の全ての制御ゲート線を
０Ｖとし、Ｖppとして２０Ｖ程度の電圧をｐウエル（又
はｐ型基板）に印加し、ビット線、ソース線、非選択ブ
ロックにおける制御ゲート線及び選択ゲート線をフロー
ティング状態にする。このようにして、選択ブロック中
の全てのメモリセルにおける浮遊ゲートの電子がｐウエ
ル（又はｐ型基板）に放出され、メモリセルのしきい値
は負方向にシフトする。
【０００９】データ読み出し動作は、選択ブロックにお
ける非選択制御ゲート線をＶread、選択された制御ゲー
ト線を０Ｖとし、選択ゲート線もＶreadとして、選択メ
モリセル及び複数の非選択メモリセルを介してビット線
からソース線に電流が流れるか否かを検出することによ
り行われる。このように、ＮＡＮＤ型ＥＥＰＲＯＭで
は、データ読み出し動作中は選択ブロックにおける非選
択の制御ゲート線及び選択ゲート線は共にＶreadとされ
るのであるが、このとき次のような問題を生じていた。
【００１０】読み出し速度の高速化を実現するために
は、読み出し動作の際、“０”データが書き込まれた選
択メモリセルを含むＮＡＮＤ型セルを流れる電流を増加
させる必要がある。例えば、１個のＮＡＮＤ型セルを構
成するメモリセルの数が８個の場合、非選択の７個のメ
モリセルの抵抗を低下させることでＮＡＮＤセルを流れ
る電流を増加させることができる。
【００１１】非選択の７個のメモリセルの抵抗を低下さ
せるためには、読み出し動作の際、これらの７個のメモ
リセルの制御ゲートに印加されるＶreadのレベルを高く
することが極めて有効であるが、このとき同時に選択ト
ランジスタの選択ゲートにもＶreadが印加される。
【００１２】メモリセルには、制御ゲートとメモリセル
のチャネル部との間に、制御ゲート・浮遊ゲート間絶縁
膜、及び、浮遊ゲート・チャネル部間絶縁膜の２層の絶
縁膜が存在する。このため、Ｖreadのレベルが高くて
も、浮遊ゲート・チャネル部間絶縁膜に加わる電界強度
は低くなる。
【００１３】しかし、選択トランジスタでは、チャネル
部と、メモリセルの浮遊ゲートと同一配線層で構成され
る選択トランジスタの選択ゲートとの間には、１層の絶
縁膜しか存在しないため、この絶縁膜に加わる電界強度
が高くなり絶縁膜が破壊する恐れがあった。
【００１４】
【発明が解決しようとする課題】上記したように、従来
の不揮発性半導体記憶装置は、読み出し動作の高速化を
図るためにＶreadを高くすれば、選択トランジスタの選
択ゲートとチャネル部との間の絶縁膜破壊を生じる恐れ
があった。本発明は上記の問題点を解決すべくなされた
もので、選択トランジスタの選択ゲートとチャネル部と
の間における絶縁膜破壊を回避し、かつ高速読み出し動
作が可能な不揮発性半導体記憶装置を提供することを目
的とする。
【００１５】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、データ読み出し動作で選択された選択ブロ
ックにおけるメモリセルの制御ゲートの電圧と、選択ブ
ロックにおける選択トランジスタの選択ゲートの電圧と
を異なる電圧にすることで、選択トランジスタの選択ゲ
ートとチャネル部との間における絶縁膜破壊を生じるこ
となく、メモリセルに書き込まれた記憶データの高速読
み出しを可能にすることを特徴とする。また、ＤＩＮＯ
Ｒ、ＡＮＤ、ＮＯＲ型セル及び１個のメモリセルを接続
したＮＡＮＤ型セルに対しても同様に高速読み出しを可
能にすることができる。
【００１６】具体的には、本発明の不揮発性半導体記憶
装置は、少なくとも１個の選択トランジスタ及び少なく
とも１個のメモリセルからなるメモリセルユニットがア
レイ状に配列されたメモリセルアレイと、前記メモリセ
ルの制御ゲートが前記メモリセルアレイの行方向に沿っ
て一続きに接続された制御ゲート線と、前記選択トラン
ジスタの選択ゲートが前記メモリセルアレイの行方向に
沿って一続きに接続された選択ゲート線とを備え、前記
メモリセルに書き込まれた書き込みデータの読み出し動
作及び前記書き込みデータのベリファイ読み出し動作に
際し、選択された前記メモリセルユニット内の制御ゲー
ト線の電圧レベルの最高値が前記メモリセルユニットの
全ての選択ゲート線の電圧レベルと異なることを特徴と
する。
【００１７】好ましくは、前記メモリセルに書き込まれ
た書き込みデータの読み出し動作及び前記書き込みデー
タのベリファイ読み出し動作に際し、非選択の前記メモ
リセルユニットの制御ゲート線の電圧レベルが前記メモ
リセルユニットの全ての選択ゲート線の電圧レベルより
高いことを特徴とする。
【００１８】好ましくは前記メモリセルは、電荷の蓄積
状態によりデータを記憶する浮遊ゲート及び前記浮遊ゲ
ートへの電荷の蓄積を制御する前記制御ゲートからなる
積層ゲート構造を有し、前記選択トランジスタの選択ゲ
ートは前記メモリセルの浮遊ゲートと同一配線層に形成
され、前記メモリセルのチャネル部及び前記メモリセル
の浮遊ゲートの間の絶縁膜の厚さは、前記選択トランジ
スタのチャネル部及び前記選択トランジスタの選択ゲー
トの間の絶縁膜の厚さに等しいことを特徴とする。
【００１９】前記メモリセルのチャネル部及び前記メモ
リセルの浮遊ゲートの間の絶縁膜は、前記選択トランジ
スタのチャネル部及び前記選択トランジスタの選択ゲー
トの間の絶縁膜と同一工程で形成されたことを特徴とす
る。
【００２０】好ましくは、前記メモリセルユニットは、
隣り合う複数の前記メモリセルが前記メモリセルユニッ
トの長手方向に沿って互いに接続されたメモリセル列
と、前記メモリセル列の一方の終端部に接続された第１
の選択トランジスタと、前記メモリセル列の他方の終端
部に接続された第２の選択トランジスタからなり、前記
第１の選択トランジスタのチャネル部及び前記第１の選
択トランジスタの選択ゲートの間の絶縁膜と、前記第２
の選択トランジスタのチャネル部及び前記第２の選択ト
ランジスタの選択ゲートの間の絶縁膜は同一工程で形成
されたものであり、かつ、前記第１、第２の選択トラン
ジスタのチャネル部へのイオン注入が同一工程でなされ
たことを特徴とする。
【００２１】また、好ましくは前記不揮発性半導体記憶
装置において、さらに前記第１、第２の選択トランジス
タのチャネル部へのイオン注入及び前記メモリセルのチ
ャネル部へのイオン注入が同一工程でなされたことを特
徴とする。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の実施の形
態に係る不揮発性半導体記憶装置の構成を示すブロック
図である。
【００２３】図１に示す不揮発性半導体記憶装置の主要
部は、行方向にワード線ＷＬ（制御線ＣＧ）及び列方向
にビット線ＢＬが配置されたメモリセルアレイ１と、セ
ンスアンプ及びデータラッチの役割を兼用するビット線
制御回路２と、カラムデコーダ３と、外部からアドレス
ＡＤＲを入力するアドレスバッファ４と、ロウデコーダ
５と、Ｉ／Ｏとの間で入出力データの授受を行うデータ
入出力バッファ６と、基板電位制御回路７から構成され
る。
【００２４】また、図１に示す不揮発性半導体記憶装置
は、メモリセルアレイ１の書き込み・読み出し動作等に
用いる選択ワード線電圧発生回路８と、非選択ワード線
電圧発生回路９と、選択ゲート線ＳＧ1及びＳＧ2の電圧
発生回路１０及び１１を備えている。これらの回路は本
発明の不揮発性半導体記憶装置の読み出し動作に関連す
る各レベルの電圧を出力する。
【００２５】カラムデコーダ３は、アドレスバッファ４
からのカラムアドレスを受け、カラムごとに設けられた
ビット線制御回路を選択する。ビット線制御回路２は、
データ入出力バッファ６と接続され、ビット線を介して
選択メモリセルとの間で入出力データの授受を行う。
【００２６】ロウデコーダ５は、メモリセルアレイ１の
制御ゲート線及び選択ゲート線を制御する。また、基板
電位制御回路（ウエル電位制御回路）７は、メモリセル
アレイ１が形成されるｐ型基板（又はｐウエル）の電位
を制御する。
【００２７】データ読み出しの際、選択ワード線電圧出
力回路８は選択ブロックにおける選択ワード線に印加す
る電圧を発生し、非選択ワード線電圧発生回路９は選択
ブロックにおける非選択ワード線に印加する電圧を発生
する。また、ＳＧ1電圧発生回路１０及びＳＧ2電圧発生
回路１１は、データ読み出しの際、ビット線側の選択ゲ
ート線ＳＧ1及びソース線側の選択ゲート線ＳＧ2に印加
する電圧をそれぞれ発生する回路である。
【００２８】ビット線制御回路２は、主としてフリップ
フロップ回路からなり、書き込みデータのラッチ及びビ
ット線電位を読み出すためのセンす動作、書き込み後の
ベリファイ読み出しのためのセンす動作、又は再書き込
みデータのラッチを行う。
【００２９】図２（ａ）、図２（ｂ）は、メモリセルア
レイ１における１個のＮＡＮＤ型セルの平面図と等価回
路を示す図である。この例では、８個のメモリセルＭ1
乃至Ｍ8が隣接するもの同士ｎ+ソース・ドレイン拡散層
を共有して直列に接続され、１個のＮＡＮＤ型セルを構
成している。このＮＡＮＤ型セルは、ビット線ＢＬ側の
選択トランジスタＳ1及びソース線側の選択トランジス
タＳ2を備え、これらの選択トランジスタの選択ゲート
は、それぞれ選択ゲート線ＳＧ1及びＳＧ2に接続され
る。
【００３０】１５1乃至１５8は、メモリセルの浮遊ゲー
トの平面図（図２（ａ）のハッチで示す領域）、１７1
乃至１７8は、メモリセルの制御ゲートの平面図であ
る。選択トランジスタＳ1及びＳ2の選択ゲートは、メモ
リセルの浮遊ゲート及び制御ゲートと同時に同一配線層
に形成され、図２（ａ）の平面図では、それぞれ１
５9、１７9及び１５10、１７10として示されている。
【００３１】図２（ａ）のＡ−Ａ断面及びＢ−Ｂ断面を
図３（ａ）及び図３（ｂ）に示す。図に示すように、ｐ
-基板１２の上にゲート絶縁膜１４を介してメモリセル
の浮遊ゲート１５（１５1乃至１５8）が形成され、その
上に、層間絶縁膜１６を介してメモリセルの制御ゲート
１７（１７1乃至１７8）が形成される。これらのメモリ
セルのソース・ドレインを成すｎ+拡散層２０（２０0乃
至２０10）は、隣接するもの同士で互いに共有され直列
に接続される。このように、メモリセルの浮遊ゲート１
５と制御ゲート１７は絶縁膜１６により互いに絶縁さ
れ、通常、異なる電位にされている。
【００３２】先に述べたように、ＮＡＮＤ型セルのドレ
イン側及びソース側には、それぞれメモリセルの浮遊ゲ
ート１５及び制御ゲート１７と同時に形成された選択ト
ランジスタの選択ゲート１５9、１７9及び選択ゲート１
５10、１７10が設けられる。これらの素子が形成された
ｐ-基板１２の上面はＣＶＤ酸化膜１８により覆われ、
その上にビット線１９が形成される。
【００３３】ビット線１９は、ＮＡＮＤ型セルの一方の
終端部を成すドレイン側の拡散層２０0に接続される。
メモリセルの制御ゲート１７は、メモリセルアレイの行
方向に沿って配置される一続きの制御ゲート線ＣＧ1乃
至ＣＧ8を成している。これらの制御ゲート線ＣＧ1乃至
ＣＧ8は、メモリセルアレイのワード線ＷＬとなる。選
択ゲート１５9、１７9及び選択ゲート１５10、１７10も
またメモリセルアレイの行方向に沿って配置され、一続
きの選択ゲート線ＳＧ1、ＳＧ2となる。
【００３４】選択ゲート１５9、１７9及び選択ゲート１
５10、１７10は、通常、図示されていない領域で互いに
電気的に接続されており、選択ゲート１５9、１７9及び
選択ゲート１５10、１７10は、それぞれ同一電圧レベル
となっている。従って、選択トランジスタＳ1及びＳ2に
おいて、実質的に選択ゲートとしての役割を果たすのは
１５9及び１５10のみである。
【００３５】メモリセル及び選択トランジスタのゲート
絶縁膜は、通常同一工程（例えば同一熱酸化膜形成工
程）で同時に形成されるため、メモリセルのチャネル部
及び浮遊ゲート間の絶縁膜（図３（ｂ）の参照番号１
４）の厚さは、選択トランジスタのチャネル部及び選択
トランジスタの選択ゲートの間の絶縁膜の厚さと等しく
なる。
【００３６】このように、メモリセル部と選択トランジ
スタ部を同時に形成することにより、メモリセル領域と
選択トランジスタ領域（例えば制御ゲート１７1の下部
領域と選択ゲート１７9の下部領域）との間で、不純物
イオンの注入条件や加工条件等を変更する必要がないた
め、制御ゲート１７1と選択ゲート１７9との間の距離を
極めて小さく設定することが可能になり、ＮＡＮＤ型セ
ルのセルサイズを縮小することができる。通常、選択ト
ランジスタＳ1、Ｓ2は同時に形成されるので、選択トラ
ンジスタＳ1、Ｓ2についても、ゲート絶縁膜の膜厚の設
定や不純物イオン注入に関し、同一のプロセス条件の下
に同時に行われる。
【００３７】ＮＡＮＤ型セルがマトリックス状に配置さ
れたメモリセルアレイ１の等価回路を図４に示す。図４
において、Ｖsはソース線の電圧であり、メモリセルア
レイ１の列方向に沿ってｍ本のビット線ＢＬ1乃至ＢＬm
が配置される。同一のワード線（制御ゲート線ＣＧ1乃
至ＣＧ8）及び選択ゲート線ＳＧ1、ＳＧ2を共有するＮ
ＡＮＤセル群をブロックと呼び、破線で囲まれた領域が
１個のブロックに相当する。読み出し・書き込み等の動
作は、複数のブロックの内、１個を選択して行われる。
以下、選択されたブロックを選択ブロックと呼ぶ。
【００３８】図５に第１の実施の形態に係るデータ読み
出し動作のタイミング波形を示す。図５のタイミング波
形では、ＮＡＮＤ型セルの８本の制御ゲート線ＣＧ1乃
至ＣＧ8の内、例えばＣＧ2が選択された場合の読み出し
動作を説明しているが、他の７本の制御ゲート線が選択
された場合についても同様であることはいうまでもな
い。
【００３９】図５のタイミング波形において、上部４段
に選択ブロック内の選択メモリセルの制御ゲート線ＣＧ
2、及び非選択メモリセルの制御ゲート線ＣＧ1、ＣＧ3
乃至ＣＧ8の電圧波形、及びビット線側の選択トランジ
スタの選択ゲート線ＳＧ1、ＳＧ2の電圧波形が示されて
いる。読み出し動作において、選択メモリセルの制御ゲ
ート線ＣＧ2は０Ｖに固定され、非選択メモリセルの制
御ゲート線ＣＧ1、ＣＧ3乃至ＣＧ8に読み出し電圧Ｖ
readが入力される。また、選択ゲート線ＳＧ1、ＳＧ2に
は選択ゲート電圧Ｖsg1、Ｖsg2が入力される。
【００４０】また中央部の２段に、非選択ブロック内の
制御ゲート線ＣＧ1乃至ＣＧ8の状態と選択ゲート線ＳＧ
1、ＳＧ2の電圧を示す。非選択ブロック内では制御ゲー
ト線ＣＧ1乃至ＣＧ8は電圧が印加されないフローティン
グ状態か又は０Ｖ固定にされる。なお、選択ゲート線Ｓ
Ｇ1、ＳＧ2も０Ｖ固定として読み出し動作が禁止され
る。
【００４１】下部の２段には、選択された１対のビット
線ＢＬの電圧変化とセル・ソース及びセルｐウエルの電
圧を示す。読み出し動作において、１対の選択ビット線
ＢＬは、０ＶからＶccにイコライズされ、選択ビット線
ＢＬを介して選択ＮＡＮＤセルのドレイン側からソース
側に流れる放電電流によるビット線電圧の変化を検出す
る。
【００４２】選択メモリセルに“１”データが書き込ま
れていれば、選択メモリセルのしきい値電圧は正であ
り、また、セル・ソース及びセルｐウエルの電圧は０Ｖ
に固定されるので、選択メモリセルのＣＧ2が０Ｖであ
れば、ビット線ＢＬにプリチャージされたイコライズ電
圧Ｖccは維持される。
【００４３】選択メモリセルに“０”データが書き込ま
れていれば、選択メモリセルのしきい値電圧は負であ
り、セル・ソース及びセルｐウエルの電圧は０Ｖに固定
され、選択メモリセルのＣＧ2が０Ｖであれば、ビット
線ＢＬにプリチャージされたイコライズ電圧Ｖccは選択
ＮＡＮＤセルを通じて放電し０Ｖに復帰する。
【００４４】図５に示す第１の実施の形態に係る読み出
し動作の特徴は、上記のデータ読み出し動作において、
選択ブロックにおける非選択の制御ゲート線ＣＧ1及び
ＣＧ3乃至ＣＧ8の読み出し電圧Ｖreadが、選択ゲート線
ＳＧ1、ＳＧ2の電圧と異なることである。すなわち、Ｖ
read≠Ｖsg1、Ｖread≠Ｖsg2とすることに特徴があり、
図５ではＶread＞Ｖsg1、Ｖread＞Ｖsg2の場合が例示さ
れている。
【００４５】次に、図５に示すタイミング波形を用いた
読み出し動作の効果について説明する。先に述べたよう
に、読み出し動作の高速化を実現するためには、“０”
データが書き込まれた選択メモリセルを含めて、選択Ｎ
ＡＮＤ型セルを流れる読み出し電流を増加させねばなら
ない。
【００４６】１個のＮＡＮＤセルを構成するメモリセル
の数が８個であれば、非選択の７個のメモリセルの抵抗
を低下させることでＮＡＮＤ型セルを流れる読み出し電
流を増加させることができる。非選択の７個のメモリセ
ルの抵抗を低下させるには、読み出し動作の際、これら
７個のメモリセルの制御ゲートに入力するＶreadの電圧
レベルを高くすれば良い。
【００４７】第１の実施の形態における読み出し動作の
タイミング波形と対比するために、従来の読み出し動作
のタイミング波形を図６に示す。従来の読み出し動作で
は、非選択の制御ゲート線ＣＧ1及びＣＧ3乃至ＣＧ8
と、選択ゲート線ＳＧ1、ＳＧ2とが、同一電圧レベルＶ
readであるため、メモリセルの制御ゲートと選択トラン
ジスタの選択ゲートには同一レベルの電圧が印加され
る。
【００４８】先に述べたように、メモリセルでは制御ゲ
ートとチャネル部との間に、制御ゲート・浮遊ゲート間
絶縁膜、及び、浮遊ゲート・チャネル部間絶縁膜の２層
の絶縁膜を備え、かつ、制御ゲートと浮遊ゲートが絶縁
されているため、読み出し電圧Ｖreadの電圧レベルを高
くしても電圧が２層の絶縁膜で分散され、浮遊ゲート・
チャネル部間の絶縁膜に加わる電圧が小さくなる。
【００４９】一方、選択トランジスタでは、通常、選択
ゲート電圧が実質的にメモリセルの浮遊ゲートと同一配
線層（図３（ａ）の１５9、１５10及び関連事項参照）
のゲート電極に印加され、ゲート電極とチャネル部との
間には１層の絶縁膜しか存在しないので、選択ゲート電
圧（Ｖsg1＝Ｖsg2＝Ｖread）を分散することができず、
膜中の電界強度が高くなり絶縁膜が破壊する恐れがあっ
た。
【００５０】従来、絶縁膜破壊を回避する方法として、
メモリセルの浮遊ゲート・チャネル部間絶縁膜（図３
（ｂ）の１４参照）よりも選択トランジスタの選択ゲー
ト・チャネル間絶縁膜を厚くすることもなされている
が、このとき、メモリセル領域（図２（ａ）の１７1の
下部領域）と選択トランジスタ領域（図２（ａ）の１７
9の下部領域）との間で加工条件の変更が必要になり、
制御ゲート１７1と選択ゲート１７9との間の距離が増加
し、従って、ＮＡＮＤ型セルのセルサイズの縮小が困難
になるという問題があった。
【００５１】図５に示す第１の実施の形態に係る読み出
し動作を用いれば、選択ブロックにおける非選択制御ゲ
ート線の電圧レベル（Ｖreadの電圧レベル）を高くし、
選択ゲートの電圧レベル（Ｖsg1、Ｖsg2の電圧レベル）
を不変とすることができるので、選択ブロックにおける
非選択メモリセルの抵抗を大幅に低下させることができ
る。従って、“０”データが書き込まれた選択メモリセ
ルを含む選択ＮＡＮＤ型セルに流れる読み出し電流を増
加させ、ＮＡＮＤ型セルのセルサイズを増加させること
なく、選択トランジスタの絶縁膜破壊を回避することが
可能になる。
【００５２】上記したように、制御ゲート線とメモリセ
ルのチャネル部との間には２層の絶縁膜があるのに対
し、選択ゲート線と選択トランジスタのチャネル部との
間には１層の絶縁膜しかないので、絶縁膜破壊を考慮す
れば、読み出し動作の際、制御ゲート線に印加される電
圧の最高値の方が選択ゲート線に印加される電圧の最高
値よりも高く設定することができる（図５のＶread参
照）。すなわち、Ｖread＞Ｖsg1、Ｖread＞Ｖsg2とする
ことにより選択トランジスタの選択ゲート・チャネル間
の電圧増加を防ぎ、不揮発性半導体装置の高速化と信頼
性の向上を達成することができる。図５では、読み出し
動作における選択ゲート線の電圧ＳＧ1及びＳＧ2が、互
いに異なる電圧レベルであるとして説明したが、ＳＧ1
及びＳＧ2の電圧レベルが互いに等しい場合でも同様の
効果が得られる。Ｖsg1＝Ｖsg2の場合には、選択ゲート
に充電する電圧の種類が一種類となるので、Ｖsg1≠Ｖ
sg2の場合に比べ回路数や回路面積を小さくできる長所
がある。また、データ読み出しの際、選択された制御ゲ
ート線ＣＧ2の電圧が０Ｖの場合について説明したが、
例えば制御ゲート線ＣＧ2の電圧が正の場合又は負の場
合でも同様の効果が得られる。
【００５３】次に、第１の実施の形態の変形例として、
第２の実施の形態の読み出し動作について説明する。第
２の実施の形態では、第１の実施の形態の読み出し動作
において、特にビット線側の選択ゲート線ＳＧ1の電圧
Ｖsg1をソース線側の選択ゲート線ＳＧ2の電圧Ｖsg2よ
りも大きくする場合について説明する。
【００５４】選択ＮＡＮＤ型セルの読み出し動作におい
て、選択ＮＡＮＤ型セルを構成する直列接続された非選
択のメモリセル又は“０”書き込みされた選択メモリセ
ルに直列抵抗が残存することは避けられない。このため
読み出し電流が選択ＮＡＮＤ型セルを流れれば、ビット
線コンタクトとソース線との間に電位差を生じる。
【００５５】例えば、ソース線の電圧Ｖsが０Ｖの場
合、ビット線ＢＬに正の電圧を与えて選択ＮＡＮＤ型セ
ルに読み出し電流を流す際、上記の直列抵抗によりビッ
ト線ＢＬ側の選択トランジスタＳ1のソース電圧が１Ｖ
に上昇したとする。このとき、ソース線側の選択トラン
ジスタＳ2をオンするために必要な選択ゲート線ＳＧ2の
電圧Ｖsg2が例えば３Ｖであったとすれば、ソース線側
の選択トランジスタＳ2と同一構造のビット線側の選択
トランジスタＳ1を同様にオンするための選択ゲート線
ＳＧ1の電圧Ｖsg1は４Ｖにする必要がある。
【００５６】このように、読み出し動作の高速化を図る
ためには、Ｖsg1＞Ｖsg2にすることが望ましい。この条
件と第１の実施の形態とを組み合わせれば、不揮発性半
導体記憶装置の高速読み出しの実現のためにはＶsg1、
Ｖsg2及び選択ＮＡＮＤ型セルにおける非選択メモリセ
ルの制御ゲート線ＣＧ1、ＣＧ3乃至ＣＧ8の電圧Ｖread
の電圧の間に、Ｖread＞Ｖsg1＞Ｖsg2、Ｖsg1＞Ｖread
＞Ｖsg2、又は、Ｖsg1＞Ｖsg2＞Ｖreadの関係が成り立
つことが望ましい。
【００５７】次に、図７を用いて第３の実施の形態に係
る不揮発性半導体記憶装置の読み出し動作について説明
する。図７は第３の実施の形態における読み出し動作の
タイミング波形を示す図である。図７においては選択メ
モリセルの制御ゲート線ＣＧ2の電圧Ｖcgを正にするこ
とに特徴がある。この時も選択ブロックにおける非選択
の制御ゲート線の電圧と、選択ゲート線の電圧は互いに
異なる。すなわち、Ｖread≠Ｖsg1、Ｖread≠Ｖsg2とす
ることにより、第１、第２の実施の形態と同様な効果が
得られる。
【００５８】図７に示すように、選択された制御ゲート
線の電圧が正である場合の一例として、書き込みベリフ
ァイ読み出し動作が挙げられる。図８はデータ書き込み
動作の処理フローを示す図である。
【００５９】書き込み動作が開始すれば、ステップＳ1
で、チップ外部から書き込みデータを入力する。次にス
テップＳ2の書き込みパルス印加動作で、選択された制
御ゲート線に書き込み用高電圧（２０Ｖ程度）を印加し
た後、書き込みベリファイ読み出し動作を行う。
【００６０】このとき、読み出しマージンを大きくする
ため、データ書き込み（“１”データ書き込み）により
正のしきい値電圧に設定されたメモリセルのしきい値電
圧レベルを０Ｖより十分高い電圧レベルにすることが望
ましい。このため、選択された制御ゲート線は、通常の
読み出し動作における制御ゲート線電圧よりも高い電圧
レベルに設定される。
【００６１】例えば、通常の読み出し動作において選択
された制御ゲート線の電圧レベルが０Ｖであるとすれ
ば、書き込みベリファイ読み出し動作における選択され
た制御ゲート線の電圧レベルは正の電圧となり、図７の
最上段に選択された制御ゲート線ＣＧ2の電圧Ｖcgとし
て示されるような電圧波形になる。
【００６２】選択された制御ゲート線の電圧が正である
場合の他の例として、１個のメモリセルに３個以上のし
きい値電圧レベルを設定することで、１個のメモリセル
に１ビットより多くのデータを記憶する多値記憶におけ
る読み出し動作が挙げられる。
【００６３】１個のメモリセルに４個のしきい値電圧レ
ベルを設定することにより、１個のメモリセルに２ビッ
トのデータを記憶する場合のメモリセルのしきい値電圧
Ｖtの分布を図９に示す。図９の破線で示すように、多
値記憶のメモリセルのしきい値電圧を読み出す際には、
選択された制御ゲート線電圧として０Ｖ以外に例えばＶ
cg2、Ｖcg3のような正の電圧を印加する必要があり、こ
のとき図７に示す読み出し動作のタイミング波形におい
てＶcgは正になる。ここでＶcgはＶcg2、Ｖcg3等を一般
的に表示したものである。
【００６４】なお、通常のデータ読み出し動作において
も、必ずしも選択された制御ゲート線の電圧を０Ｖとせ
ずに１Ｖ又は２Ｖに設定する場合がある。例えばメモリ
セルの記憶特性により“０”データと“１”データの記
憶状態の境界レベルを１Ｖ又は２Ｖに設定することがあ
り、このとき第３の実施の形態に記載した読み出し動作
を用いることができる。
【００６５】第１乃至第３の実施の形態において、デー
タ読み出し動作における選択ブロック中の非選択制御ゲ
ート線電圧と、選択された選択ゲート線電圧との大小関
係について説明したが、これらの関係は必ずしも第１乃
至第３の実施の形態に示すものに限定されない。
【００６６】例えば第１、第３の実施の形態において、
Ｖread＜Ｖsg1、又はＶread＜Ｖsg2として読み出し動作
の高速化が達成されることがある。この方法が有効な場
合の一例として、“０”データが記憶された選択メモリ
セルを含むＮＡＮＤ型セルにおいて、データ読み出し動
作の際、選択トランジスタの抵抗が８個のメモリセルの
抵抗よりも高い場合には、ＮＡＮＤ型セルを流れる電流
を増加させる方法として選択ゲートの電圧を高くするこ
とが有効である。
【００６７】制御ゲート線の電圧を選択ゲート線の電圧
と等しくすることで制御ゲート線の電圧が高くなり過ぎ
れば、メモリセルのチャネル部から浮遊ゲートに電子が
注入され、メモリセルの記憶データが破壊される恐れが
ある。このとき選択ゲート線のみ電圧を高くして非選択
の制御ゲート線の電圧をＶreadのままとすることが記憶
データの破壊を防ぐ有効な方法となる。この場合には、
Ｖread＜Ｖsg1、又はＶread＜Ｖsg2とすることにより読
み出し動作の高速化を図ることができる。選択トランジ
スタのゲート・チャネル間の電圧印加に対する信頼性が
高い場合には、特にこの方法が有効となる。
【００６８】第１乃至第３の実施の形態において、１個
のＮＡＮＤ型セルに直列接続されたメモリセルの数が８
個の場合について説明したが、直列接続されたメモリセ
ル数は必ずしも８個に限定されない。例えば、２、４、
１６、３２、６４個の場合にも第１乃至第３の実施の形
態は同様に有効である。また、ＮＡＮＤセルにおいて、
選択トランジスタＳ1、Ｓ2の間に１個のメモリセルが接
続される場合にも同様に有効である。
【００６９】次に、図１０を用いて第４の実施の形態に
ついて説明する。第４の実施の形態では、第１及び第３
の実施の形態で述べたＮＡＮＤ型ＥＥＰＲＯＭの読み出
し動作をＤＩＮＯＲ型ＥＥＰＲＯＭに適用する場合につ
いて説明する。なお、ＤＩＮＯＲ型ＥＥＰＲＯＭの詳細
は、IEDM Tech. Digest, 1992, pp. 599-602に記載され
ている。
【００７０】図１０にＤＩＮＯＲ型ＥＥＰＲＯＭのメモ
リセルアレイの構成を示す。メモリセルアレイの列方向
に沿ってメインビット線Ｄ0乃至Ｄnが配置され、メイン
ビット線ごとに選択トランジスタを介してローカルビッ
ト線ＬＢが接続される。ローカルビット線はメインビッ
ト線に沿って列方向に配置される。
【００７１】メモリセルアレイの行方向に沿って配置さ
れた共通ソース線から、各ローカルビット線と平行にソ
ース線が引き出され、各ローカルビット線とソース線と
の間に並列に、複数のメモリセルが接続されることで、
ＤＩＮＯＲセルからなるメモリセルユニットが形成され
る。
【００７２】複数のメモリセルユニットからなるセルブ
ロックごとに、選択トランジスタの選択ゲートが、行方
向に配置された選択ゲート線ＳＴに接続され、また、複
数のメモリセルユニットからなるセルブロックごとに、
メモリセルの制御ゲートが、行方向に配置された例えば
３２本のワード線ＷＬ0乃至ＷＬ31に接続される。
【００７３】図１０に示すＤＩＮＯＲ型ＥＥＰＲＯＭお
いて、メモリセルユニットはメインビット線Ｄ0乃至Ｄn
と選択ゲート線ＳＴで選択され、メモリセルユニットを
構成するメモリセルはワード線ＷＬ0乃至ＷＬ31を用い
て選択される。ＤＩＮＯＲ型ＥＥＰＲＯＭの読み出し動
作において、非選択メモリセルをオフする低レベル電圧
を非選択ワード線に印加し、選択ワード線に読み出し電
圧Ｖreadを与えて選択メモリセルのデータ書き込み状態
を検出する。
【００７４】メインビット線にプリチャージ電圧Ｖccを
与え、ローカルビット線の選択トランジスタと選択メモ
リセルを介してメインビット線から共通ソース線に流れ
る放電電流によるメインビット線の電圧変化から、選択
メモリセルの書き込み状態が検出される。
【００７５】このとき、高速読み出しを実現するために
必要な選択ゲート線ＳＴの電圧Ｖstと選択ワード線の読
み出し電圧Ｖreadとの関係は、第１及び第３の実施の形
態で説明したＮＡＮＤ型ＥＥＰＲＯＭにおける選択ゲー
ト線ＳＧ1の電圧Ｖsg1と非選択制御ゲート線の読み出し
電圧Ｖreadとの関係に置き換えて、同様に導出すること
ができる。
【００７６】次に、図１１を用いて第５の実施の形態に
ついて説明する。第５の実施の形態では、第１及び第３
の実施の形態で述べたＮＡＮＤ型ＥＥＰＲＯＭの読み出
し動作をＡＮＤ型ＥＥＰＲＯＭに適用する場合について
説明する。ＡＮＤ型ＥＥＰＲＯＭの詳細は、IEDM Tech.
Digest, 1992, pp. 991-993に記載されている。
【００７７】図１１に示すＡＮＤ型ＥＥＰＲＯＭにおけ
るメモリセルアレイの読み出し動作は、ローカルソース
線とメインソース線との間に第２の選択トランジスタが
接続される他は、図１０で説明したＤＩＮＯＲ型ＥＥＰ
ＲＯＭのメモリセルアレイと同様であるため、ここでは
両者の相違点についてのみ説明する。
【００７８】ＡＮＤ型ＥＥＰＲＯＭの読み出し動作にお
いて、メモリセルユニットはメインビット線Ｄ0乃至Ｄn
と選択ゲート線ＳＴ1、ＳＴ2で選択され、メインビット
線にプリチャージ電圧Ｖccを与え、メインビット線とロ
ーカルビット線との間に接続された第１選択トランジス
タ、ローカルビット線とソース線との間に接続された選
択メモリセル、及びソース線と共通ソース線との間に接
続された第２選択トランジスタを介して、メインビット
線からメインソース線に流れる放電電流によるメインビ
ット線の電圧変化から書き込み状態が検出される。
【００７９】このとき、高速読み出しを実現するために
必要な第１選択トランジスタの選択ゲート線ＳＴ1の電
圧Ｖst1と、第２選択トランジスタの選択ゲート線ＳＴ2
の電圧Ｖst2と、選択ワード線の読み出し電圧Ｖreadと
の関係は、第１及び第３の実施の形態で説明したＮＡＮ
Ｄ型ＥＥＰＲＯＭにおける選択ゲート線ＳＧ1の電圧Ｖ
sg1と、選択ゲート線ＳＧ2の電圧Ｖsg2と、非選択制御
ゲート線の読み出し電圧Ｖreadとの関係に置き換えて、
同様に適用することができる。
【００８０】次に、図１２、図１３を用いて第６の実施
の形態について説明する。第６の実施の形態では、第１
及び第３の実施の形態で述べたＮＡＮＤ型ＥＥＰＲＯＭ
の読み出し動作をＮＯＲ型ＥＥＰＲＯＭに適用する場合
について説明する。
【００８１】図１２にＮＯＲ型ＥＥＰＲＯＭのメモリセ
ルアレイの構成を示す。メモリセルアレイの列方向に沿
ってビット線ＢＬ0乃至ＢＬnが配置され、共通ソース線
がメモリセルアレイの列方向に沿って配置される。共通
ソース線からメモリセルアレイの行方向に沿って複数の
ソース線が引き出され、各ビット線と各ソース線との間
に、ビット線側の１個の選択トランジスタ及びソース線
側の１個のメモリセルが直列に接続されたＮＯＲ型セル
からなるメモリセルユニットが接続される。
【００８２】複数のメモリセルユニットからなるブロッ
クごとに、選択トランジスタの選択ゲートが、行方向に
配置された選択ゲート線ＳＴに接続され、また、複数の
メモリセルユニットからなるブロックごとに、メモリセ
ルの制御ゲートが、行方向に配置されたワード線ＷＬに
接続される。
【００８３】図１２に示すＮＯＲ型ＥＥＰＲＯＭおい
て、各ビット線とソース線との間に並列に接続されたメ
モリセルユニットは、ビット線ＢＬ0乃至ＢＬnと選択ゲ
ート線ＳＴで選択され、メモリセルユニットを構成する
メモリセルはワード線ＷＬを用いて選択される。ＮＯＲ
型ＥＥＰＲＯＭの読み出し動作において、非選択メモリ
セルをオフする低レベル電圧を非選択ワード線に印加
し、選択ワード線に読み出し電圧Ｖreadを与えて選択メ
モリセルのデータ書き込み状態を検出する。
【００８４】ビット線にプリチャージ電圧Ｖccを与え、
ビット線側の選択トランジスタとソース線側の選択メモ
リセルを介してメインビット線から共通ソース線に流れ
る放電電流によるビット線の電圧変化から書き込み状態
が検出される。
【００８５】このとき、高速読み出しを実現するために
必要な選択ゲート線ＳＴの電圧Ｖstと選択ワード線の読
み出し電圧Ｖreadとの関係は、第１及び第３の実施の形
態で説明したＮＡＮＤ型ＥＥＰＲＯＭにおける選択ゲー
ト線ＳＧ1の電圧Ｖsg1と非選択制御ゲート線の読み出し
電圧Ｖreadとの関係に置き換えて、同様に適用すること
ができる。
【００８６】図１３に示すＮＯＲ型ＥＥＰＲＯＭは、メ
モリセルユニットがソース線側に接続された選択トラン
ジスタとビット線側に接続されたメモリセルからなるこ
とに特徴があり、その他の構成及び読み出し動作は図１
２に示すＮＯＲ型ＥＥＰＲＯＭと同様であるため説明を
省略する。
【００８７】図１３のＮＯＲ型ＥＥＰＲＯＭにおいて、
高速読み出しを実現するために必要な選択ゲート線ＳＴ
の電圧Ｖstと選択ワード線の読み出し電圧Ｖreadとの関
係は、第１及び第３の実施の形態で説明したＮＡＮＤ型
ＥＥＰＲＯＭにおける選択ゲート線ＳＧ2の電圧Ｖsg2と
非選択制御ゲート線の読み出し電圧Ｖreadとの関係に置
き換えて同様に適用することができる。
【００８８】なお本発明は上記の実施の形態に限定され
ることはない。先に述べたように、第１、第３の実施の
形態で説明したＮＡＮＤ型ＥＥＰＲＯＭの読み出し動作
において、ビット線側の選択トランジスタＳ1と、ソー
ス線側の選択トランジスタＳ2との間に１個のメモリセ
ルが接続される場合にも同様に本発明を適用することが
できる。
【００８９】ただしこの場合には、高速読み出しを実現
するために必要な選択ゲート線ＳＧ1、ＳＧ2の電圧Ｖ
sg1、Ｖsg2と選択メモリセルの読み出し電圧Ｖreadとの
関係は、第４乃至第６の実施の形態で説明した選択ゲー
ト線ＳＧ1、ＳＧ2の電圧Ｖsg1、Ｖsg2と、選択メモリセ
ルの読み出し電圧Ｖreadとの関係に置き換えて適用す
る。その他本発明の要旨を逸脱しない範囲で、種々変形
して実施することができる。
【００９０】
【発明の効果】上述したように本発明によれば、選択ト
ランジスタの選択ゲートとチャネル部との間における絶
縁膜の破壊を回避し、かつ、高速にデータ読み出しを行
うことができる不揮発性半導体記憶装置を提供すること
が可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯ
Ｍの構成を示すのブロック図。
【図２】ＮＡＮＤ型ＥＥＰＲＯＭのセル構成を示す図で
あって、（ａ）は、ＮＡＮＤセルの構造を示す平面図。
（ｂ）は、ＮＡＮＤセルの等価回路を示す図。
【図３】ＮＡＮＤ型ＥＥＰＲＯＭのセル構成を示す図で
あって、（ａ）は、図２（ａ）のＡ−Ａ断面を示す図。
（ｂ）は、図２（ａ）のＢ−Ｂ断面を示す図。
【図４】ＮＡＮＤ型メモリセルアレイの等価回路を示す
図。
【図５】第１の実施の形態に係る読み出し動作のタイミ
ング波形を示す図。
【図６】従来の読み出し動作のタイミング波形を示す
図。
【図７】第３の実施の形態に係る読み出し動作のタイミ
ング波形を示す図。
【図８】データ書き込み動作の処理フローを示す図。
【図９】セル当り２ビットを記憶するメモリセルのしき
い値分布を示す図。
【図１０】ＤＩＮＯＲ型ＥＥＰＲＯＭにおけるメモリセ
ルアレイの等価回路を示す図。
【図１１】ＡＮＤ型ＥＥＰＲＯＭにおけるメモリセルア
レイの等価回路を示す図。
【図１２】ＮＯＲ型ＥＥＰＲＯＭにおけるメモリセルア
レイの等価回路を示す図。
【図１３】他のＮＯＲ型ＥＥＰＲＯＭにおけるメモリセ
ルアレイの等価回路を示す図。
【符号の説明】
１…メモリセルアレイ ２…ビット線制御回路 ３…カラムデコーダ ４…アドレスバッファ ５…ロウデコーダ ６…データ入出力バッファ ７…基板電位制御回路 ８…選択ワード線電圧発生回路 ９…選択ワード線電圧発生回路 １０…ＳＧ1電圧発生回路 １１…ＳＧ2電圧発生回路 １２…ｐ型基板 １３…素子分離絶縁膜 １４…浮遊ゲート・チャネル間絶縁膜 １５、１５1〜１５8…浮遊ゲート １５9、１５10…選択ゲート １６…制御ゲート・浮遊ゲート間絶縁膜 １７、１７1〜１７8…制御ゲート １７9、１７10…選択ゲート １８…表面絶縁膜 １９…ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ Ｆターム(参考） 5B025 AA02 AC01 AC03 AD03 AD09 AE00 AE05 5F001 AA23 AB08 AD05 AD19 AD41 AD52 AD53 AE03 AE08 AG40 5F083 EP02 EP23 EP33 EP34 EP76 EP77 EP78 EP79 GA01 GA19 PR43 PR44 PR53 PR54 5F101 BA05 BB05 BD10 BD22 BD31 BD33 BD34 BE02 BE07 BH21

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１個の選択トランジスタ及び
    少なくとも１個のメモリセルからなるメモリセルユニッ
    トがアレイ状に配列されたメモリセルアレイと、 前記メモリセルの制御ゲートが前記メモリセルアレイの
    行方向に沿って一続きに接続された制御ゲート線と、 前記選択トランジスタの選択ゲートが前記メモリセルア
    レイの行方向に沿って一続きに接続された選択ゲート線
    とを備え、 前記メモリセルに書き込まれた書き込みデータの読み出
    し動作及び前記書き込みデータのベリファイ読み出し動
    作に際し、選択された前記メモリセルユニット内の制御
    ゲート線の電圧レベルの最高値が前記メモリセルユニッ
    トの全ての選択ゲート線の電圧レベルと異なることを特
    徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 前記メモリセルに書き込まれた書き込み
    データの読み出し動作及び前記書き込みデータのベリフ
    ァイ読み出し動作に際し、非選択の前記メモリセルユニ
    ットの制御ゲート線の電圧レベルが前記メモリセルユニ
    ットの全ての選択ゲート線の電圧レベルより高いことを
    特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 【請求項３】 前記メモリセルは、電荷の蓄積状態によ
    りデータを記憶する浮遊ゲート及び前記浮遊ゲートへの
    電荷の蓄積を制御する前記制御ゲートからなる積層ゲー
    ト構造を有し、前記選択トランジスタの選択ゲートは前
    記浮遊ゲートと同一配線層に形成され、前記メモリセル
    のチャネル部及び前記浮遊ゲートの間における絶縁膜の
    厚さは、前記選択トランジスタのチャネル部及び前記選
    択トランジスタの選択ゲートの間における絶縁膜の厚さ
    に等しいことを特徴とする請求項１記載の不揮発性半導
    体記憶装置。
  4. 【請求項４】 前記メモリセルのチャネル部及び前記メ
    モリセルの浮遊ゲートの間の絶縁膜は、前記選択トラン
    ジスタのチャネル部及び前記選択トランジスタの選択ゲ
    ートの間の絶縁膜と同一工程で形成されたことを特徴と
    する請求項１記載の不揮発性半導体記憶装置。
  5. 【請求項５】 前記メモリセルユニットは、隣り合う複
    数の前記メモリセルが前記メモリセルユニットの長手方
    向に沿って互いに直列に接続されたメモリセル列と、前
    記メモリセル列の一方の終端部に接続された第１の選択
    トランジスタと、前記メモリセル列の他方の終端部に接
    続された第２の選択トランジスタと、からなり、 前記第１の選択トランジスタのチャネル部及び前記第１
    の選択トランジスタの選択ゲートの間の絶縁膜と、前記
    第２の選択トランジスタのチャネル部及び前記第２の選
    択トランジスタの選択ゲートの間の絶縁膜は同一工程で
    形成されたものであり、 かつ、前記第１、第２の選択トランジスタのチャネル部
    へのイオン注入が同一工程でなされたことを特徴とする
    請求項１乃至４のいずれか１つに記載の不揮発性半導体
    記憶装置。
  6. 【請求項６】 前記不揮発性半導体記憶装置において、
    さらに前記第１、第２の選択トランジスタのチャネル部
    へのイオン注入及び前記メモリセルのチャネル部へのイ
    オン注入が同一工程でなされたことを特徴とする請求項
    ５記載の不揮発性半導体記憶装置。
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