TW516221B - Non-volatile semiconductor memory - Google Patents

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TW516221B TW090126278A TW90126278A TW516221B TW 516221 B TW516221 B TW 516221B TW 090126278 A TW090126278 A TW 090126278A TW 90126278 A TW90126278 A TW 90126278A TW 516221 B TW516221 B TW 516221B
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Kenichi Imamiya
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Description

516221 A7 B7 五、發明説明（1 ) 本發明係一種非揮發性半導體記憶裝置，尤其係有關 NAND 型單元（NAND cell)、NOR 型單元（NOR cell)、 DINOR單元（Divided NOR cell)及AND型單元（AND cell) 等元件所構成的可電性重複讀寫之非揮發性半導體記憶裝 置（electrically rewritable non-volatile semiconductor memory device) ° 傳統的半導體記憶裝置，為稱作eeprom之電性可拭除 可程式化唯讀記憶體（Electrically Erasable Programmable Read Only Memory)，其中又以NAND型 EEPROM的高積體度最受矚目，因其係由數個直排連接的 NAND型單元所形成的區塊構成。 NAND型EEPROM的記憶體單元係由MOSFET(金屬氧化 物半導體場效電晶體）所構成，其中係透過半導體基板上的 閘絕緣膜所分隔形成的電荷儲存層（charge storage layer) ’形成具有浮遊閘（floating gate)和控制閘（control gate)所堆疊而成的疊層構造（stacked gate structure)。 NAND型單元之構造，則是由相鄰接的記憶體單元共用源 極（source)和汲極（drain)的情況下，呈直排連接而成。 在NAND型EEPROM中，數個NAND型單元均各自以 NAND型單元為單位，連接到位元線（bit line)，在矩陣式 (matrix like)配置下構成記憶體單元陣列（memory cell array) °記憶體單元陣列係密集形成於半導體基板上的p井 (p-we11)或 P 型半導體基板（p-type semiconductor substrate)上。 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 516221 A7
五、發明説明（2 ) 構成N AND型單元某一端終端部的汲極，其係沿著記憶 體單元陣列的行方向配置，並透過各個選擇電晶體（select transistor)連接到共同位元線（c〇mmon bit line);而
nand型單元的另一端終端部，亦同樣透過選擇電晶體連 接至共同源極線。記憶體單元的控制閘（control gate)及選 擇電晶體的遘擇閘（select gate)，係沿著記憶體單元陣列的 列方向’形成一貫連接的控制閘線（字元線）（contr〇l gate line (word line))及選擇閘線（select gate line)。 傳統的 NAND 型 EEPROM(NAND type EEPROM)之動 作原理如下。 裝 气丁 •1 4 資料程式動作（data program operation)係從距離NAND 型單元的位元線接觸孔（bit line contact)位置最遠的記憶 體單元起依序執行，選擇編寫資料的記憶體單元後，已選 擇圮憶體單元即對連接的控制閘線施加（apply)資料編寫用 的高電壓Vpp(約20 V左右）。除了已選擇記憶體單元以 外，位於位元線此端的記憶體單元之控制閘線，以及選擇 电曰曰體的選擇閘線之間，係施加中間電位（intermediate P〇tential)Vmw(約10 V左右），已選擇記憶體單元之位元 v泉貝】對應資料級數或施加中間電位Vmb(約8 V左右）。 對位元線施加〇V後，〇V會被傳送（transmit)到已選擇記 憶體單元的汲極，從汲極向浮遊閘產生電子注入（electr〇n 』Cti〇n) ’已選擇§己.丨思體單元之臨限值電壓（threshold ^°ltage)即向正方向移位，此為” i，，程式狀態。如對位元線 施加中間電位^^^，則不會對浮遊閘產生電子注入，因此 -5- -用中國國家榡準(CNS) A4規格(210 X 297公釐） 516221 A7 B7__ 五、發明説明（3 ) 已選擇記憶體單元之臨限值將保持負值不變，此為”0”程式 狀悲。 資料清除動作（data erase operation)係針對NAND型單 元所構成的區塊中之所有記憶體單元同時進行。令已選擇 區塊中之所有控制閘線為〇、V，以20 V的電壓作為Vpp施加 到p-well(或P型基板），令位元線、源極線、未選擇區塊 (unselected block)中的控制閘線及選擇閘線呈浮遊狀態， 如此一來，已選擇區塊中之所有記憶體單元，其浮遊閘的 電子會放出（discharge)到p-well(或p型基板），記憶體單元 的臨限值向負方向移位。 資料讀取動作（data read operation)的進行方式，係將 已選擇區塊中之未選擇控制閘線（unselected control gate line)設作Vread，將已選擇的控制閘線（seleeted control gate line)設作 〇V，選擇閘線（select gate line)亦設作
Vread ’透過已選擇的記憶體單元及數個未選擇記憶體單 元，測出電流是否從位元線流向源極線。 由此可知，NAND型EEPROM在資料讀取動作中，係將 已選擇區塊中的未選擇控制閘線與選擇閘線均設作vread， 此時便會產生下列問題： 為達成fSj速的讀取速度’進行讀取動作時，含有” 〇，，資料 程式化的已選擇記憶體單元之NAND型單元，其通過電流 勢必得增加。例如，構成單個NAND型單元之記憶體單元 數量如有八個，只要減低未選擇的七個記憶體單元之電 阻’即可增加NAND單元的通過電流。 -6- 本紙張尺度適用中國準(CNS) A4規格(210X297公釐) --
516221 A7 B7 五、發明説明（4 ) " 欲減低未選擇的七個記憶體單元之電阻，係於讀取動作 進行時，調高對這七個記憶體單元的控制閘所施加的 級數，此做法雖然極其有效，但此時亦同時對選擇電晶體 (select transistor)的選擇閘（seiect gate)施加了 vread。 記憶體單元中，在控制閘與記憶體單元的通道部位 (channel)之間，具有雙層絕緣膜，即控制閘與浮遊閘之間 的絕緣膜’以及浮遊閘與通道部位之間的絕緣膜。因此， 即使提T^Vread的級數，加諸於浮遊閘與通道部位之間的絕 緣膜之電場強度（electric field intensity)依舊降低。 但是在選擇電晶體方面，選擇電晶體的選擇閘與記憶體 單元的浮遊閘係由丨同一配線層（sanie wiring layer)所構 成’選擇電晶體的選擇閘與通這部位之間僅具有一層絕緣 膜。因此，加諸於此絕緣膜的電場強度相對變高，而有絕 緣膜崩壞（breakdown)的疑慮。 發明概述 有關本發明實施型態之非揮發性半導體記憶裝置，係於 資料讀取動作進行時，改變已選擇區塊中選擇電晶體 (select transistor)的選擇閘（select gate)之電壓，如此即 可避免選擇電晶體的選擇閘與通道部位之間的絕緣膜崩 壞，以高速讀取記憶體單元中的程式化記憶資料。此外對 於DINOR、AND、NOR型單元，以及連接單個記憶體單元 的NAND型單元，亦可同樣達到高速讀取的效果。 具體而言，本發明實施形態相關之非揮發性半導體記憶 裝置，其中具有··記憶體單元陣列，其係呈矩陣排列，且 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝 訂
線 516221
其記憶體單元元件係由至少一個選擇電晶體及至少一個記 隱體單元所構成，控制閘線（c〇ntr〇l gate line)，其記憶體 單兀的控制閘係沿著記憶體單元陣列的列方向一貫連接而 成，以及選擇閘線（select gate line)，其選擇電晶體的選 擇閘係沿著記憶體單元陣列的列方向整排連接而成。當其 進行圯憶體單元中的程式化資料之讀取動作，以及程式化 為料的驗證讀取動作（verify read 〇perati〇n)時，已選擇記 憶體單元元件中控制閘線的電壓級數，其最高值係不同於 月述s己憶體單元元件中所有選擇閘線之電壓級數。 此外，本發明的其他實施形態相關之非揮發性半導體記 憶裝置，其中具有：記憶體單元陣列，其係呈矩陣排列， 且其記憶體單元元件係由第一、第二個選擇電晶體以及至 少一個圮憶體單元所構成；控制閘線，其記憶體單元的控 制閘係沿著記憶體單元陣列的列方向整排連接而成；第一 條選擇閘線，其第一個選擇電晶體的選擇閘，係沿著記憶 體單元陣列的列方向一貫連接而成；以及第二條選擇閘 線，其第二個選擇電晶體的選擇閘，係沿著記憶體單元陣 列的列方向一貫連接而成。當其進行記憶體單元中的程式 化貧料之讀取動作，以及程式化資料的驗證讀取動作時， 已選擇㊂己憶體單元元件中第一條選擇閘線的電壓級數，係 不同於s己憶體單元元件中第二條選擇閘線之電壓級數。 圖式之簡要說明 圖1係為第一項實施形態相關的NANDfEEPR0M之構造 方塊圖。 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 516221 A7 B7 五、發明説明（6 ) 圖2A係為NAND型EEPROM的單元構造示意圖。 〜 圖2B係為NAND型EEPROM的等效電路（equivalent circuit)示意圖。 圖3A係為NAND型EEPROM的單元構造示意圖，且為圖 2A的IIIA-IIIA剖面圖。 圖3B係為NAND型EEPROM的單元構造示意圖，且為圖 2A的IIIB-IIIB剖面圖。 圖4係為NAND型記憶體單元陣列的等效電路示意圖。 圖5係為第一實施形態相關之讀取動作時間波形圖 (timing wave form diagram)。 圖6係為傳統讀取動作的時間波形圖。 圖7係為第三實施形態相關之讀取動作時間之波形圖。 圖8係為資料程式化動作流程圖（flow diagram)。 圖9係為每單元記憶雙位元的記憶體單元之臨限值電壓分 布圖（threshold voltage distribution) 〇 圖10係為DINOR型EEPROM的記憶體單元陣列之等效電 路不意圖。 圖11係為AND型EEPROM的記憶體單元陣列之等效電路 示意圖。 圖12係為NOR型EEPROM的記憶體單元陣列之等效電路 示意圖。 圖13係為其他NOR型EEPROM的記憶體單元陣列之等效 電路不意圖。 發明詳述 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 516221 A7 B7 五、發明説明（7 ) 以下參照圖式，詳細說明本發明之實施形態。 圖1係為本發明實施形態相關之非揮發性半導體記憶裝置 的構造方塊圖。 圖1所示的非揮發性半導體記憶裝置，主要係由下列零組 件所構成：記憶體單元陣列1，其字元線WL (控制線CG)係 配置於列方向（row direction)，位元線BL係配置於行方向 (column dirction);位元線控制電路2，其係兼具感測放大 器（sense amplifier)及資料鎖存器（data latch)的作用；行 解碼器（column decoder) 3 ;位址緩衝器（address buffer) 4，其係從外部輸入位址ADR ;列解碼器（row decoder) 5，資料輸出入缓衝器（data I/O buffer) 6，其係於i/q之 間進行輸出入資料之收送；以及基板電位控制電路 (substrate potential control circuit) 7 〇 此外，圖1所示的非揮發性半導體記憶裝置，其中具有： 子元線電壓產生電路（selected word line voltage generation circuit) 8，其係於記憶體單元陣列}的程式化 及讀取動作（program and read operations)時，作為選擇 之用，未選擇字元線電壓產生電路（unseiected word Hne voltage generation circuit) 9 ;以及選擇閘線（select gate line)SGl和SG2的電壓產生電路i〇和ii。這些電路係 於本發明的非揮發性半導體記憶裝置之相關讀取動作中， 輸出各級數的電壓。 行解碼器3係接收來自位址缓衝器4的行位址，並選擇每 行所δ又的位元線控制電路（bit line control circuit) 2。位 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210x 297公爱) 516221 A7 B7 五、發明説明（8 ) 元線控制電路2係與資料輸出入緩衝器6相連，並透過位元 線’於已選擇§己憶體單元（selected memory cell)之間收送 輸出入資料。 列解碼器5係控制記憶體單元陣列1的控制閘線（c〇ntr〇1 gate line)及選擇閘線（select gate iine)。此外，基板電位 控制電路（Well電位控制電路）7，係控制記憶體單元陣列1 所形成的p型基板（或p-well)之電位（potential)。 讀取資料時，選擇字元線電壓輸出電路8會產生電壓，並 施加（apply)到已選擇區塊中的已選擇字元線，未選擇字元 線電壓產生電路9產生的電壓，則施加到已選擇區塊中的未 選擇字元線（unselected word line)。此外，SG1電壓產生 電路10及SG2電壓產生電路11係於資料讀取時產生電壓， 並各自施加到位元線該端的選擇閘線SG1以及源極線該端 的選擇閘線SG2。 位元線控制電路2主要係由觸發器（fiip-flop)所構成，用 來進行程式化資料鎖存及讀取位元線電位時的感測動作 (sense operation)、程式化完成後進行驗證讀取（Verify read)時的感測動作，以及再編程式化資料之鎖存。 圖2A及圖2B係為記憶體單元陣列1中的單個nanD型單 元平面圖及等效電路示意圖。在此例中，八個記憒體單元 Ml至M8共有呈相鄰排列的n+源/汲極擴散層（n + source/drain diffusion layer)，並以直排連接構成單個 NAND型单元。此NAND型皁元具有位元線bl端的選擇電 晶體（select transistor) Si以及源極線端的選擇電晶體&， -11 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 516221
这兩個選擇電晶體的選擇閘（seleet gate)分別連接選擇閑線 SG1 及SG2 〇 15!至158係為記憶體單元的浮遊閘（f][〇ating gate)平面 圖（圖2A中斜線所示的部分）；17ι至1?8係為記憶體單元的 控制閘平面圖。選擇電晶體51及52的選擇閘，係與記憶體 單7L的洋遊閘及控制閘（c〇ntr〇1 gate)巧時形成於同一配線 層，其相當於圖2A的平面圖中，159、179及15ι〇、17ι〇所 分別顯示之部分。 圖2A的IIIA-IIIA剖面及ΙΙΙΒ-ΤΠΒ剖面係如圖3 a及圖3B 所示。如圖所示，記憶體單元的浮遊閘15 (151至158)係透 過絕緣膜14，形成於p-基板（p- substrate) 12上再於其 上透過層間絕緣膜（interlayer insulating film) 16，形成 。己隐體單元的控制閘17 (17jl78)。構成這些記憶體單元 的源 / 汲極之 11十擴散層（n+ diffusi〇n layer) 2〇 (2〇〇 至 2〇1〇) 係彼此相連，為記憶體單元所共有，並呈直排連接。因 此，記憶體單元的浮遊閘15與控制閘17係隔著絕緣膜“而 相互絕緣，通常施以不同的電位。 如前所述，NAND型單元的汲極端與源極端，各自設有 選擇電晶體的選擇閘159、179以及選擇閘15ι〇 ' 17ι。，其 係與記憶體單元浮遊閘15及控制閘17同時形成。形成有這 些元件的p_基板12上係覆以CVD氧化膜18，再於其上形成 位元線19。 位元線19係連接在構成NAND型單元其中一端終端部的 汲極端擴散層20〇。記憶體單元的控制閘丨7則沿著記憶體單 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 516221
凡陣列的列方向，形成—貫連接的控制閘線CG1sCG8。 k些控制閘線CG1至CG8，共同形成記憶體單元陣列的字 疋線WL。選擇閘159 ' 179及選擇閘151Q、171G亦沿著記憶 體單元陣列的列方向配置，形成—貫連接的選擇閘線⑹ 和 S G 2 〇 選擇閘159、179及選擇閘15ι〇、17ι〇通常係於圖式中未 顯示之處相互連接電路，故選擇閘159、1?9及選擇閘 151()、1710係分別具有相同的電壓級數。因此，選擇電晶 體S1及S2中，實際發揮選擇閘功用者僅為159及151〇。 由於記憶體單元及選擇電晶體的閘絕緣膜，通常係於同 一步驟（例如同一熱氧化膜形成步驟，thermal 〇幻心 formation process)中同時形成，因此記憶體單元的通道部 位與浮遊閘之間的絕緣膜（圖3B的參照編號14)厚度，等同 於選擇電晶體的通道部位與選擇電晶體的選擇閘之間的絕 緣膜厚度。 / 綜上所述，藉由同時形成記憶體單元與選擇電晶體兩部 分，即無須在記憶體單元區域與選擇電晶體區域（例如控制 閘171的下部區域與選擇閘1?9的下部區域）之間，變更^質 離子（impurity 10ns)的植入條件（mplantati〇n e〇nd⑷⑽） 或加工條件（process c〇nditi〇n)等，而能夠將控制閘與 選擇閘179之間的距離設定為極小，因此可縮小ΝΑΝ〇單元 的單元尺寸。一般由於選擇電晶體SI、S2係同時形成，因 此對於選擇電晶體s 1和S2的閘絕緣膜之膜厚設定以及雜質 離子植入方面，係於同一步驟條件下同時進行。 -13 -
裝
516221 A7 B7 五、發明説明（u ) NAND型單元呈矩陣式（matrix like)配置的記憶體單元 陣列1，其等效電路係如圖4所示。圖4中，Vs代表源極線的 電壓，而於沿著記憶體單元陣列1的行方向，配置有m條位 元線。共有同一條字元線（控制閘線CG1至CG8) 及選擇閘線SGI、SG2的NAND單元群(NAND cell group) 稱作區塊，圖中用虛線框出的區域即等於一個區塊。讀 取、程式化等動作，即從數個區塊中選擇一個區塊進行。 <第一種實施形態> 接下來利用圖5說明本發明的第一種實施形態。圖5係為 第一實施形態相關之讀取動作時間波形圖（timing wave form diagram)。根據圖5的時間波形圖之說明，其NAND 型單元的八條控制閘線CG1至CG8之中，係假設選擇CG2 執行讀取動作，如改選其他七條控制閘線執行讀取動作， 其情形亦完全相同。 圖5所示的時間波形圖中，上方所顯示的四層分別是：選 擇區塊内的已選擇記憶體單元（selected memory cell)之控 制閘線CG2、未選擇記憶體單元（unselected memory cell) 之控制閘線CGI、CG3乃至CG8的電壓波形（voltage wave form)，以及位元線端的選擇電晶體（select transistor)之 選擇閘線（select gate line) SGI、SG2的電壓波形。讀取 動作中，選擇記憶體單元的控制閘線CG2係固定為0V，未 選擇記憶體單元的控制閘線CGI、CG3至CG8則輸入讀取 電壓（read voltage) Vread。至於選擇閘線SGI、SG2係輸 入選擇閘電壓（select gate voltage) Vsgl、Vsg2。 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 516221 A7 B7 五、發明説明（12 圖5的中間兩層，係顯示未選擇區塊（unsblock) 内的控制閘線CG1至CG8的狀態，以及選擇閘線SGI、SG2 的電壓。未選擇區塊中，控制閘線(：(}1至€〇8或呈未施加 電壓的浮動狀態，或固定為0V。此外，選擇閘線SG1、 SG2也固定作〇v以禁止（inhibit)讀取動作。 下方的兩層，係顯示已選擇的一對位元線Bl之電壓變 化’以及單元源極（cel1-s〇urce)與單元p_well(cell_p_well) 的電壓。在讀取動作中，已選擇位元線BL係從ον預充電 裝 (precharge)至 Vee，當放電電流（discharge current)透過 已選擇位元線（selected bit line) BL從已選擇NAND單元 (selected NAND cell)的没極端通向源極端時，檢測出位 元線電壓所產生的變化。
已選擇δ己憶體卓元右程式化為資料” 1 ” ’選擇記憶體單元 的臨限值電壓即為正。此外，由於單元源極與單元p-weU 的電壓係固定為0V，因此只要選擇記憶體單元CG2為〇v， 位元線BL將維持在預充電後（precharge)的預充電電壓 Vcc。
已選擇記憶體單元若程式化為資料”0”，選擇記憶體單元 的臨限值電壓即為負，且單元源極與單元p-well的電壓固 定為0V，此時已選擇記憶體單元CG2若為0V，位元線BL 預充電後的預充電電壓Vce將透過N AND單元放電並回歸到 0V。 圖5所示的第一種實施形態相關之讀取動作特徵，係於上 述的資料讀取動作中，令已選擇區塊中的未選擇控制閘線 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 516221 A7 B7 五、發明説明（13 ) CGI、CG3乃至CG8的讀取電壓Vread，不同於選擇閘線 SGI、SG2的電壓。也就是說，其特徵在於Vread^Vsgl且 Vread^Vsg〗’而圖 5 中係以 Vreacj>Vsgi、Vread〉VSg2 的情 形為例。 接著利用圖5所示的時間波形，說明讀取動作的效果。 如前所述，為達到高速化的讀取效果，必須增加通過已 選擇NAND型單元的讀取電流，其中包括”0”資料程式化的 已選擇記憶體單元。 構成單個NAND型單元之記憶體單元數量如為八個，只 要減低未選擇的七個記憶體單元之電阻，即可增加通過 NAND單元的讀取電流。欲減低未選擇的七個記憶體單元 之電阻，只要於讀取動作執行時，提高這七個記憶體單元 控制閘所輸入的Vread電壓級數即可。 為方便比較第一種實施形態的讀取動作時間波形，以圖6 顯示傳統的讀取動作之時間波形。在傳統的讀取動作中， 未選擇控制閘線CGI、CG3及CG8與選擇閘線SG1、 SG2，係設定為同一電壓級數Vrei；d，因此記憶體單元的控 制閘與選擇電晶體的選擇閘，係施以同一級數的電壓。 如前所述，記憶體單元内部係具有雙層絕緣膜，一為控 制閘與通道部位之間、控制閘與浮遊閘之間的絕緣膜，二 為浮遊閘與通道部位之間的絕緣膜，且控制閘與浮遊閘絕 緣不導電，因此即使調高讀取電壓Vread的電壓，電壓也會 因雙層絕緣膜而分散，使得施加在浮遊閘與通道部位之間 的絕緣膜電壓變小。 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 516221 A7
而在選擇電晶體㈣ect transistor)方面，選擇閘電麼一 般皆實際施加在與記憶體單元浮遊閘同一配線層（參照圖从 w9'15lQ及相關記⑽項）的閘電極’但因閘電極盘通 逼部：之間—僅有一層絕緣膜’無法分散選擇閘電壓 (v…= vsg2 = Vread) ’故使得膜中的電場強度升高，而有 導致絕緣膜崩壞的可能。 以往避免絕緣膜崩壞所採用的方法，係增厚選擇電晶體 的選擇閘與通道部蚊_絕緣膜，而非記㈣單元的浮 遊閘與通這部位之間的絕緣膜（參照圖33的14)，此時，就 必須改變記憶體單元領域（圖2简171下方領域)與選擇電晶 體領域（圖2A的％下方領域）之間的加I條件，^增加控制 閘17!與選擇閘179之間的距離，因此，NAND型單元的翠 元尺寸縮小（shrinkage)就成了一項難題。 如採用圖5所示的第一種實施形態相關之讀取動作，於已 選擇區塊中，可一邊調高未選擇控制閘線之電壓級數（、ead 的電壓級數），-邊維持選擇閘的電壓級數(ν^、v…的電d 壓級數）不變，而大幅降低已選擇區塊巾的未選擇記憶體單 元之電阻。因此可讓含有，，〇”資料程式化的已選擇記憶體單 元之NAND型單元中通過的讀取電流增加，而盔需增加 NAND型單元的單元尺寸，達到防止已選擇電⑼的崎 膜朋壞之目的。 如上所述，控制閘線與記憶體單元的通道部位之間具有 雙層絕緣膜，相形之下，選擇閘線與選擇電晶體的通道部 位之間僅有一層絕緣膜，如欲避免絕緣膜崩壞，可於讀取
訂
線 -17-
’設^讓施加在控制閉線的電慶最高值，高於 π '擇閑線的電壓最高值（參照_vread)。亦即利用 'Vread>Vsg2的設定，防止選擇電晶體的選擇 =道:H立之間的電壓增加’即可提升非揮發性半導體 裝置的咼速化與可靠性。 從圖5的說明已知，讀取動作中選擇閘線的電壓⑹及 SG2係為不同的電壓級數，但仙及如的電壓級數即使相 冋，所得到的效果亦相同。不過以'π、的情形而言， 因為選擇閘充電的電壓種類固定為一種，因此比起Vs〆 Kg2 ’其優點是可縮小電路數及電路面積。此外，讀取資 =時’有關已選擇控制問線⑶]的電壓為〇v時的情形已於 前有述’不過例如假設控制閘線CG2的電壓為正或負的情 形時’亦可得到同樣的效果。 <第二種實施形態> Θ讀取動作。第二種實施形態，其係於第一種實施形態的 讀取動作中，特別針對位元線端的選擇閘線SG1的電壓V… 高於源極線端的選擇閘線SG2的電壓Vsg2的情形，進行說 明。 已選擇NAND型單兀的讀取動作中，構成已選擇nand 型單元的直排連接之未選擇記憶體單元，或者程式化為"〇，， 的已選擇記憶體單元中，無法完全避免直排電阻的存在， 因此當讀取電流通過已選擇1^八1^1)型單元時，位元線接觸 與源極線之間會產生電位差（potential differenee)。 例如假設源極線的電壓Vs為0V，當位元線]6[施以正電壓 -18 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)
516221 五、發明説明（16 ) 且讀取電流通往NAND型單元時，位元線虹端的選擇電晶 體S1的源.極電壓，會因上述的直排電阻而上升至1V。此 時，為使源極端的選擇電晶體S2導通，假設選擇閘線SG2 的所需電壓Vsg2為3 V ’則選擇閘線SG1的電壓％必須為 4V ’才能同樣導通與源極線端的選擇電晶體s2構造相同的 位元線端之選擇電晶體S1。 由此可知，為求讀取動作高速化，最好設定讓Vsgi>v@。 如將此條件併入第一種實施形態，而欲實現非揮發性半導 ，己憶裝置的尚速讀取效果，Vs。、Vs。。與已選擇nand型 單疋中之未選擇記憶體單元的控制閘線C(}1、（：〇3至。^8 的電壓Vread等電壓之間，最好形成Vread > v、 vsgl>vread>Vsg2，或Vsgi>Vsg2>Vread的關係。 <第二種實施形態> 以下利用圖7，說明第三種實施形態相關之非揮發性半導 體記憶裝置的讀取動作。圖7係為第三種實施形態中的讀取 動作時間波形圖。在圖7中，其特徵係在於已選擇記憶體單 元的控制閘線CG2的電壓vcg設為正電壓。此時在已選擇區 塊中’未選擇控制閘線的電壓及選擇閘線的電壓，仍然互 不相同。也就是說，透過Vread#Vsgi、Vread关Vsg2的設 定，而得到與第一 '第二種實施形態同樣的效果。 如圖7所示’舉出程式驗證讀取動作（pr〇gram verjfy read operation) ’作為已選擇控制閘線的電壓係正電壓時 的一項範例。圖8係為資料程式化動作（data pr〇gram operation)之流程示意圖。 -19- 本纸張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公爱） 516221 A7 B7 五、發明説明（17 ) 程式化動作開始時，步驟s 1係從晶片外部輸入程式資 料。接著在步驟S2的程式脈衝施加動作中，對已選擇控制 閘線施加程式化用的高電壓（2〇 V左右），之後進行程式驗 證讀取動作。 此時為加大讀取邊限（read margin)，透過資料程式化 (” 1 ”資料程式）設為正的臨限值電壓之記憶體單元臨限值電 壓級數，最好設定為遠高過0V的高電壓級數。如此一來， 已選擇控制閘線於一般的讀取動作中，其電壓級數會被設 成高於控制閘線電壓。 例如’ 一般的讀取動作中的已選擇控制閘線之電壓級數 若為0V，程式驗證讀取動作中的已選擇控制閘線之電壓級 數即為正電壓，形成圖7最上方的已選擇控制閘線CG2的電 壓Vcg所示之電壓波形。 換作其他已選擇控制閘線的電壓為正電壓之情形，尚可 舉例如：一個記憶體單元設定三種以上的臨限值電壓級 數，令一個έ己憶體單元中記憶超過丨位元的多值記憶 level memory)之讀取動作。 個纪憶體單元中設有四種臨限值電壓級數，使一個記 憶體單元記憶兩位元資料，此時的記憶體單元的臨限值電 坠Vt刀布如圖9所示。如圖9的虛線所示，讀取多值記憶的 記憶體單元臨限值電壓時’已選擇控制閘線電壓除了 ^以 還必/頁知*加例如VCg；2、Vcg3等的正電壓，此時於圖7中 所示的讀取動作時間波形中’ ^為正數。此處的\係泛 指 VCg2、Vcg3 等。
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五、發明説明（18 ) 此外，於一般的資料讀取動作中，有時亦必須將已選擇 控制閘線的電壓設定為j v或2 V，而不得設定為〇 v。例 如，根據記憶體單元的記憶特性，” 〇 "資料與”丨”資料的記 憶狀恶之邊限級數，有時係設定為1V*2V，此時即可採用 第三種實施形態中所記載的讀取動作。 在第一至第三種實施形態中，係說明資料讀取動作中的 已選擇區塊中之未選擇控制閘線電壓，以及已選擇選擇閘 線電壓之間的關係，然而其間的關係並不僅限於第一至第 二種實施形態所揭示的情形。 例如在第一和第三種實施形態中，係舉出Vread<v…或 Vread<Vsg2的設定，以達成高速化的讀取動作。此方法有 效的例子當中，其包含記憶有，，0”資料的已選擇記憶體單元 之N AND型單元，於資料讀取動作執行時，若選擇電晶體 的電阻高於八個記憶體單元的電阻，欲使通過NAND型單 元的電流增加，其有效方法就是調高選擇閘的電壓。 令控制閘線的電壓等同於選擇閘線的電壓，一旦控制閑 線的電壓過高時，電子將會從記憶體單元的通道部位注入 浮遊閘，而可能導致記憶體單元的記憶資料損壞。此時若 單獨調高選擇閘線的電壓，而未選擇的控制閘線電壓維持 Vread不變’是為防止記憶資料損壞的有效方法。在此情況 下，因Vread<Vsgl，或者Vread<Vsg2，故可藉此達到高速 化讀取動作的效果。當選擇電晶的閘極與通道部位之間的 電壓施加，具有較高可靠性時，此方法尤其有效。 第一至第三種實施形態中，係以單個N and型中具有八 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 516221 A7 B7
個直排連接的記憶體單元的情形進行說明，但直排連接的 記憶體單元數目，並不僅限於八個。例如，其數目若換作 2、4、16、32或64個，第一至第三種實施形態仍同樣有 效。此外在NAND單元中，選擇電晶體SI、S2之間如連接 一個記憶體單元，其結果亦同樣有效。 <第四種實施形sl、〉 接著利用圖10說明第四種實施形態。第四種實施形態係 針對第一及第三種實施形態中所述的NAND型EEPROM (NAND type EEPROM)之讀取動作，說明其套用到 DINOR 型 EEPROM(DINOR type EEPROM)的情形。有 關DINOR型EEPROM的詳細内容，刊登在IEDM技術文摘 1992年版之第599〜602頁。 圖10係揭示DINOR型EEPROM之記憶體單元陣列構造。 沿著記憶體單元陣列的行方向，配置有主要位元線（main bit line) DO至Dn，每一條主要位元線均透過選擇電晶體， 與局部位元線（local bit line) LB相連。局部位元線係沿著 主要位元線的行方向配置。 從沿著記憶體單元陣列的列方向配置的共同源極線 (common source iine)，延伸出丰行於局部位元線的源極 線，數個記憶體單元並列連接在各條局部位元線與源極線 之間，形成DINOR單元所構成的記憶體單元元件。 由數個記憶體單元元件所構成的各個單元區塊中，選擇 電晶體的選擇閘係連接呈列方向配置的選擇閘線ST ;此 外’由數個記憶體單元元件所構成的各個單元區塊中，記 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x297公釐) 516221 A7 B7 五、發明説明（20 ) 憶體單元的控制閘係連接呈列方向配置的字元線，在此以 WL0至WL31等32條字元線為例。 如圖10所示的DINOR型EEPROM中，記憶體單元元件係 以主要位元線D0至Dn及選擇閘線ST做選擇，構成記憶體單 元元件的記憶體單元，則使用字元線WL0至WL3 1進行選 擇。在DINOR型EEPROM的讀取動作中，係對未選擇字元 線施加低級數電壓以關閉未選擇記憶體單元，對已選擇字 元線則施予讀取電壓Vread，以檢測已選擇記憶體單元的資 料程式化狀態。 對主要位元線施予預充電電壓Vee，透過局部位元線的選 擇電晶體與已選擇記憶體單元，從主要位元線通向源極線 的放電電流所產生的主要位元線之電壓變化，檢測出選擇 記憶體單元的程式化狀態。 此時’為求達到高速讀取所必須的選擇閘線ST的電壓Vst 與已選擇字元線的讀取電壓Vread之間的關係，若換作第一 及第三種實施形態中所述的NAND型EEPROM中，選擇閘 線SG1的電壓vsgl與未選擇擇控制閘線的讀取電壓Vread之 間的關係，亦可導出同樣的結果。 <第五種實施形態> 接著利用圖11說明第此種實施形態。在第五種實施形態 中’將針對第一及第三種實施形態中所述的NAND型 EEPROM之讀取動作，說明其套用到AND型EEPROM時的 情形。有關AND型EEPROM的詳細内容，刊登在IEDM技 術文摘1992年版之第991〜993頁。 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 516221 A7 B7— _._ 五、發明説明（21 ) 圖11所示的AND型EEPROM中之記憶體單元陣列的讀取 動作，其局部源極線與主要源極線之間除了連接第二選擇 電晶體之外，其餘均與圖10所述的DIN0R型EEPR0M記憶 體單元陣列相同，在此僅就兩者的不同點進行說明。 在AND型EEPROM的讀取動作中，其記憶體單元元件係 以主要位元線D0至Dn以及選擇閘線ST1、ST2做選擇，對 主要位元線施予預充電電壓V。。後’透過主要位元線與局部 位元線之間連接的第一選擇電晶體、局部位元線與局部源 極線之間連接的已選擇記憶體單元，以及局部源極線與共 同源極線之間連接的第二選擇電晶體，從主要位元線通向 主要源極線的放電電流所產生的主要位元線之電壓變化， 檢測出寫入狀態。 此時，為求達到高速讀取所必須的第一選擇電晶體之選 擇閘線ST1電壓Vstl、第二選擇電晶體的選擇閘線ST2電壓 Vst2，以及已選擇字元線的讀取電壓Vread之間的關係，若 換作第一至第三種實施形態中所述的NAND型EEPROM 中，選擇閘線SG1的電壓Vsgl、選擇閘線SG2的電壓Vsg2， 以及未選擇控制閘線的讀取電壓Vread間的關係，亦可導出 同樣的結果。 <第六種實施形態> 接著利用圖12與圖13說明第六種實施形態。在第六種實 施形態中，將針對第一及第三種實施形態中所述的N AND 型EEPROM之讀取動作，說明其套用到NOR型EEPROM時 的情形。 -24- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐)
k ί·
516221 A7 B7 五、發明説明（22 ) 圖12係揭示NOR型EEPROM之記憶體單元陣列構造。位 元線B L0至BLn係沿者記憶體早元陣列的行方向配置，共同 源極線係沿著記憶體單元陣列的行方向配置。數條源極線 係沿著記憶體單元陣列的列方向，從共同源極線向外延 伸，於各位元線與各源極線之間，連接有nor型單元所構 成的記憶體單元元件，而該NOR型單元係由位元線端的一 個選擇電晶體，以及源極線端的一個記憶體單元呈直排連 接而成。 由數個記憶體單元元件所構成的各個單元區塊中，選擇 電晶體的選擇閘係連接呈列方向配置的選擇閘線ST ;此 外’由數個記憶體單元元件所構成的各個單元區塊中，記 憶體單元的控制閘係連接呈列方向配置的字元線WL。 圖12所示的N0R型EEPR0M中，各位元線與源極線之間 並列連接的記憶體單元元件，係以位元線Bl〇至BLn以及選 擇閘線ST做選擇，而構成記憶體覃元元件的記憶體單元則 利用字元線WL進行選擇。在NOR型EEPROM的讀取動作 中，係對未選擇字元線施加低級數電壓以關閉未選擇記憶 體單兀’對已選擇字元線則施予讀取電壓Vread，以檢測已 選擇記憶體單元的資料程式化狀態。 對主要位元線施予預充電電壓Vce後，透過位元線端的選 擇電晶體以及源極線端的已選擇記憶體單元，從主要位元 線通向共同源極線的放電電流所產生的位元線之電壓變 化’檢測出程式化狀態。 此時’為求達到高速讀取所必須的選擇閘線ST電壓vst， -25- 本紙張尺度適用中國國家襟準(CNS) A4規格(210X297公釐)
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A7 B7 五、發明説明（ 與已選擇字元線的讀取電壓Vread之間的關係，若換作第一 及第三種實施形態中所述的NAND型EEPROM中，選擇閘 線SG1的電壓Vsgl與未選擇擇控制閘線的讀取電壓Vread之 間的關係，亦可導出同樣的結果。 圖13所示的NOR型EEPROM，其中的記憶體單元元件係 由連接源極線端的選擇電晶體，以及連接位元線端的記憶 體單元所構成，其他構造及讀取動作皆與圖12所示的NOR 型EEPROM相同，故在此不予贅述。 圖13的NOR型EEPROM中，為求達到高速讀取所必須的 選擇閘線ST的電壓Vst，與已選擇字元線的讀取電壓Vread 之間的關係，若換作第一及第三種實施形態中所述的 NAND型EEPROM中，選擇閘線SG2的電壓Vsg2與未選擇 擇控制閘線的讀取電壓Vread之間的關係，亦可導出同樣的 結果。 此外，本發明不僅限於上述的實施形態。如前所述，第 一和第三種實施形態中說明的NAND型EEPROM之讀取動 作，其中位元線端的選擇電晶體S1以及源極線端的選擇電 晶體S2之間，如為連接一個記憶體單元，亦同樣適用於本 發明。 但此時，為求達到高速讀取所必須的選擇閘線SGI、SG2的 電壓Vsgl，Vsg2，與已選擇記憶體單元的讀取電壓vread之間的 關係’則應換作並適用第四至第六種實施形態中所述的選 擇閘線SGI、SG2的電壓Vsgl、Vsg2，與已選擇擇記憶體單元 的讀取電壓Vread之間的關係。此外，只要在未偏離本發明 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
516221 A7 B7 五、發明説明（24 ) 要旨的範疇内，亦可實施各種變形形態。 根據綜合上述的本發明，可避免選擇電晶體的選擇閘與 通道部位之間的絕緣膜崩壞，並且提供可進行高速資料讀 取之非揮發性半導體記憶裝置。 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 516221 ABCD 六、申請專利範圍 1· 一種非揮發性半導體記憶裝置，其特徵為具有：記憶體 單元陣列，其記憶體單元元件係呈矩陣排列，且由至少 一個選擇電晶體及至少一個記憶體單元所構成； 控制閘線，其係由前述記憶體單元的控制閘，沿著前 述記憶體單元陣列的列方向一貫連接而成；以及 選擇閘線，其係由前述選擇電晶體的選擇閘，沿著前 述記憶體單元陣列的列方向一貫連接而成； 進行前述記憶體單元中程式化資料的讀取動作，以及 ， 前述程式化資料的檢測讀取動作時，已選擇的前述記憶 體單元元件中，控制閘線的電壓級數最高值，均不同於 前述記憶體單元元件的所有選擇閘線之電壓級數。 2·根據申請專利範圍第1項之非揮發性半導體記憶裝置，其 中前述記憶體單元元件係具有：記憶體單元列，其係由 相鄰的數個前述記憶體單元，沿著前述記憶體單元元件 的長邊方向互呈串聯連接而成； 第一個選擇電晶體，其係連接於前述記憶體單元列其 中一端的終端部位；以及 第二個選擇電晶體，其係連接於前述記憶體單元列另 一端的終端部位； ’ 前述第一個選擇電晶體之通道部位和前述第一個選擇 電晶體的選擇閘之間的絕緣膜，以及前述第二個選擇電 晶體的通道部位和前述第二個選擇電晶體的選擇閘之間 的絕緣膜，係於同一步驟中形成，且前述第一、第二個 選擇電晶體的通道部位之離子植入，係於同一步驟中進 -28- 516221 8 8 8 8 ABCD 々、申請專利範圍 行。 3·根據申請專利範圍第2項之非揮發性半導體記憶裝置，其 中前述第一、第二個選擇電晶體通道部位之離子植入， 以及前述記憶體單元通道部位之離子植入，係於同一步 驟中進行。 4·根據申請專利範圍第1項之非揮發性半導體記憶裝置，其 中於進行則述圯憶體單元中程式化資料的讀取動作，以 及前述程式化資料的檢測讀取動作時，已選擇的前述記 憶體單元元件之控制閘線電壓級數，料同於前述記憶 體單元元件的所有選擇閘線之電壓級數。 5.根據申请專利範圍第4項之非揮發性半導體記憶裝置，其 中刖述記憶體單元元件係具有：記憶體單元列，其係由 相鄰的數個前述記憶體單元，沿著前述記憶體單元元件 的長邊方向互呈串聯連接而成； 第一個選擇電晶體，其係連接於前述記憶體單元列其 中一端的終端部位；以及第二個選擇電晶體，其係連接 於岫述I己憶體單元列另一端的終端部位； 刖述第一個選擇電晶體之通道部位和前述第一個選擇 電晶體的選擇閘之間的絕緣膜，以及前述第二個選擇電 晶體的通道部 立和前述第二個選擇電晶㈣選擇問之間 的絕緣膜，係於同一步驟中形成，且前述第一、第二個 選擇電晶體的通道部位之離子植入，係於同一步驟中進 行。 6·根據申請專利範圍第5項之非揮發性半導體記憶裝置，其 -29- 本紙張尺度適用中國國豕標準(CNS) A4規格(210X297公爱） 體通道部位之離子植入， 之離子植入，係於同一步 申請專利範圍 中則述第一、第二個選擇電晶 以及前述記憶體單元通道部位 驟中進行。 據申π專利範圍第1項之非揮發性半導體記憶裝置，其 ;中别述記憶體單元係具有：利用電荷的儲存狀態記憶資 科的浮遊閘’以及控制前述浮遊閘的電荷儲存之前述控 制閘兩者所構成的疊層構造，前述選擇電晶體的選擇 ]係與4述浮遊閘形成於同一配線層；前述記憶體單元 道。卩位以及4述浮遊閘之間的絕緣膜厚度，係等同 於則述選擇電晶體的通道部位以及前述選擇電晶體的選 擇閘之間的絕緣膜厚度。 ;·根據申請專利範圍第7項之非揮發性半導體記憶裝置， 其中前述記憶體單元元件係具有··記憶體單元，其係 由相鄰的數個前述記憶體單元，沿著前述記憶體單元元 件的長邊方向互呈串聯連接而成； 第一個選擇電晶體，其係連接於前述記憶體單元其中 一端的終端部位；以及第二個選擇電晶體，其係連接於 前述記憶體單元另一端的終端部位； 引述第一個選擇電晶體之通道部位和前述第一個選擇 電晶體的選擇閘之間的絕緣膜，以及前述第二個選擇電 晶體的通道部位和前述第二個選擇電晶體的選擇閑之間 的絕緣膜，係於同一步驟中形成，且前述第一、第二個 選擇電晶體的通道部位之離子植入，係於同一步驟中進 行。 -30- 本紙張尺度適财S S家料(CNS) A4規格(21G X 297公爱) ----
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    9.根據申請專利範圍第8項之非揮發性半導體記憶裝置，其 中前述第-、第二個選擇電晶體通道部位之離子植入， 以及前述記龍單元通道部位之料植人，躲同一步 驟中進行。 10·根據申請專利範圍第丨項之非揮發性半導體記憶裝置，其 中前速記憶體單元的通道部位和前述記憶體單元的浮遊 閘之間的絕緣體，與前述選擇電晶體的通道部位和前述 選擇電晶體的選擇閘之間的絕緣膜，係於同—步驟中形 成。 …r裝· 11·根據申請專利範圍第10項之非揮發性半導體記憶裝置， 其中前述記憶體單元元件係具有： 記憶體單元列，其係由相鄰的數個前述記憶體單元， 沿著前述記憶體單元元件的長邊方向互呈串聯連接而 成； 第一個選擇電晶體，其係連接於前述記憶體單元列其 中一端的終端部位；以及第二個選擇電晶體，其係連接 於前述記憶體單元列另一端的終端部位； 前述第一個選擇電晶體之通道部位和前述第一個選擇 電晶體的選擇閘之間的絕緣膜，以及前述第二個選擇電 晶體的通道部位和前述第二個選擇電晶冑的選擇問之間 的絕緣膜，係於同一步驟中形成，且前述第一、第二個 選擇電晶體的通道部位之離子植入，係於同一步驟中進 行。 12 ·根據申請專利範圍第11項之非揮發性半導體記憶裝置， -31 - ^紙張尺度適财® ®家標準(CNS) A4^格(21G〉< 297公釐) " -------- 六、申請專利範圍 其中d述弟一、·第一個選擇電晶體通道部位之離子植 入，以及前述記憶體單元通道部位之離子植入，係於同 一步驟中進行。 13 . —種非揮發性半導體記憶裝置，其記憶體單元元件係由 第一、第二個選擇電晶體，以及至少一個記憶體單元所 構成，其特徵為具有：呈矩陣排列的記憶體單元陣列； 控制閘線，其係由前述記憶體單元的控制閘，沿著前 述δ己憶體單元陣列的列方向一貫連接而成； 第一條選擇閘線，其係前述第一個選擇電晶體的選擇 閘，沿著前述記憶體單元陣列的列方向一貫連接而成； 以及 第一條選擇閘線，其係前述第二個選擇電晶體的選擇 閘^著則述5己憶體單元陣列的列方向一貫連接而成； 二進行前述記憶體單元中程式化資料的讀取動作，以及 前述程式化資料的檢測讀取動作時，已選擇的前述記憶 . 體單元元件中，前述第一條選擇閘線的電壓級數，不同 於前述記憶體單元元件中之前述第二條選擇閘線之電壓 級數。 14.根據中請專利範圍第13項之非揮發性半導體記憶裝置， 其中前述記憶體單it元件係具有··記憶體單元列，其係 由相鄰的數個前述記憶體單元，沿著前述記憶體單元元 件的長邊方向互呈串聯或並聯連接而成； 刖述第-個選擇電晶體，其係連接於前述記憶體單元 U端的終端部位；以及前述第二個選擇電晶體， ___ ·32- 本紙張尺度適财S S家標準(c^^S(21Q χ 297公。 六、申請專利範圍 ~ -- .其係連接於前述記憶體單元列另一端的終端部位； 前述第一個選擇電晶體之通道部位和前述第一個選擇 電曰曰體的選擇閘之間的絕緣膜，以及前述第二個選擇電 晶體的通道部位和前述第二個選擇電晶體的選擇閘之間 的絕緣膜，係於同一步驟中形成，且前述第一、第二個 選擇電晶體的通道部位之離子植入，係於同一步驟中進 行。 15.根據申請專利範圍第14項之非揮發性半導體記憶裝置， 其中前述第一'第二個選擇電晶體通道部位之離子植 入，以及前述記憶體單元通道部位之離子植入，係於同 一步驟中進行。 16·根據申請專利範圍第13項之非揮發性半導體記憶裝置， 其中於進行前述記憶體單元中程式化資料的讀取動作， 以及前述程式化資料的檢測讀取動作時，未選擇的前述 記憶體單元元件之控制閘線電壓級數，均不同於前述記 憶體單元元件中所有前述第一、第二條選擇閘線之電壓 級數。 17·根據申請專利範圍第16項之非揮發性半導體記憶裝置， 其中前述記憶體單元元件係具有：記憶體單元列，其係 由相鄰的數個前述記憶體單元，沿著前述記憶體單元元 件的長邊方向互呈串聯或並聯連接而成； 前述第一個選擇電晶體’其係連接於前述記憶體單元 列其中一 ％的終％部位，以及前述第二個選擇電晶體， 其係連接於前述記憶體單元列另一端的終端部位；％ -33- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 516221 A BCD 申請專利範圍 前述第一個選擇電晶體之通道部位和前述第一個選擇 電晶體的選择閘之間的絕緣膜，以及前述第二個選擇電 晶體的通道部位和前述第二個選擇電晶體的選擇閘之間 的絕緣膜，係於同一步驟中形成，且前述第一、第二個 選擇電晶體的通道部位之離子植入，係於同一步驟中進 行。 1 8 ·根據申請專利範圍第1 7項之非揮發性半導體記憶裝置， 其中前述第一、第二個選擇電晶體通道部位之離子植 入，以及前述記憶體單元通道部位之離子植入，係於同 一步驟中進行。 19.根據申請專利範圍第13項之非揮發性半導體記憶裝置， 其中前述記憶體單元係具有：利用電荷的儲存狀離記憶 資料的浮㈣，以及_前料遊_電储狀料 控制閘，兩者所構成的疊層構造；前述第一、第二個選 擇電晶體的選擇閘，.係與前述浮遊閘形成於同一配線 層；前述記憶體單元通道部位以及前述浮遊閘之間的絕 =厚度，係等同於前述第_、第二個選擇電晶體的通 、部位以及前述第一、第二個選擇電晶體 的絕緣膜厚度。 俘闲I门 2〇·根據申請專利範圍第丨9項之非揮發性半導體記憶裝置， 严前述記憶體單元元件係具有··記憶體單元列，1 係由相鄰的數個前述記憶體單元，沿著前述記憶體單元 70件的長邊方向互呈直排或並排連接而成；α 刚述第一個選擇電晶體，其係連接於 \£· . .. n 前述記憶體單元 -34- X 297公釐） 列其中一端的終端部位；以及 4述第二姐選擇電晶體，其係連接於前述記憶體單元 列另一端的終端部位； 过弟個選擇電晶體之通道部位和前述第一個選擇 電晶體的選擇閘之間的絕緣膜，以及前述第二個選擇電 曰曰體的通這部位和前述第二個選擇電晶體的選擇閘之間 的、、’邑緣膜，係於同一步驟中形成，且前述第一、第二個 選擇電晶體的通道部位之離子植入，係於同一步驟中 行。 21·根據申請專利範圍第20項之非揮發性半導體記憶裝置， 其中前述第一、第二個選擇電晶體通道部位之離子植 入，以及前述記憶體單元通道部位之離子植入，係於同 一步驟中進行。 22·根據中請專利範圍第13項之非揮發性半導體記憶裝置， 其中刚述記憶體單元通道部位和前述記憶體單元的浮遊 閘之間的絕緣體，與前述第―、第二個選擇電晶體的通 這部位以及前述第-、第二個選擇電晶體的選擇閑之間 的絕緣膜，係於同一步驟中形成。 23.根據申請專利範圍第22項之非揮發性半導體記憶裝置， 其中前述記憶體單元元件係具有·· 記憶體單元列，其係由相鄰的數個前述記憶體單元， 沿著前述記憶體單元元件的長邊方向互呈串聯或並聯連 前述第一個選擇電晶體 其係連接於前述記憶體單元 516221 A8 B8
    列，、中一端的終端部位；以及 則述第二個選擇電晶體，其係連接於前述記 列另一端的終端部位； 心-早7L 電=一』選擇電晶體之通道部位和前逑第-個選擇 == 的絕緣膜，以及前述第二個選擇； =的通道部位和前述第二個選擇電晶體__ 的絕緣膜，係於同一步财形成，且前述第_ B 選擇電晶體的通道部位之離子植入，係於同一步 行。 Τ運 24.根據申請專利範圍第η項之非揮發性半導體記憶裝置， 其中前述第-、第二個選擇電晶體通道部位^離子植 入，以及前述記憶體單元通道部位之離子植入，係於 一步驟中進行。 、 -36- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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