JPH11176177A

JPH11176177A - 不揮発性半導体記憶装置

Info

Publication number: JPH11176177A
Application number: JP34306997A
Authority: JP
Inventors: Yoshihisa Sugiura; 義久杉浦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-12-12
Filing date: 1997-12-12
Publication date: 1999-07-02

Abstract

(57)【要約】【課題】データレジスタを構成するラッチ回路を２本の
ビット線に１つの割合で配する構成のフラッシュメモリ
において、過書き込みベリファイ機能を実現する。【解決手段】２つのセルアレイ１１−１，１１−２は排
他的に選択される。セルアレイ１１−１に過書き込みセ
ルが検出されると、セルアレイ１１−１内の退避対象の
２ページ分のセルデータのうちの１ページは、選択され
てない未使用状態のセルアレイ１１−２に設けられたセ
ンス・ラッチ回路１３−２に転送してそこに保存され、
残りの１ページのデータは選択セルアレイ１１−１内の
センス・ラッチ回路１３−１に保存される。したがっ
て、ラッチ回路をビット線シールド構造のセルアレイ内
の隣接する２本のビット線に１つの割合で配する構成に
おいても、過書き込みベリファイ機能を実現できるよう
になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は例えばフラッシュＥ
ＥＰＲＯＭなどの不揮発性半導体記憶装置に関し、特に
過書き込みベリファイ機能を有する不揮発性半導体記憶
装置に関する。

【０００２】

【従来の技術】近年、携帯情報端末などの小型電子機器
の発達に伴い、３２Ｍｂｉｔ、６４Ｍｂｉｔ、１２８Ｍ
ｂｉｔといった大容量のＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭが普及し始めている。ＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭでは、１本のワード線に接続された多数のメモリ
セルからなるページを単位として、読み出し及び書き込
み動作が実行される。３２ＭｂｉｔのＮＡＮＤ型フラッ
シュＥＥＰＲＯＭを例にとると、１ページは５１２バイ
ト、つまり５１２ｘ８個のメモリセルから構成される。
メモリセルアレイのビット線には一つずつラッチ回路が
接続される。これらラッチ回路は１ページ分の記憶容量
を持つデータレジスタとして機能し、ここには１ページ
分の読み出しまたは書き込みデータが蓄えられる。ＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭの具体的なメモリセル構
造を図１９に示す。

【０００３】ＮＡＮＤ型フラッシュＥＥＰＲＯＭの各メ
モリセルユニットはＮＡＮＤストリングと称され、この
ＮＡＮＤストリングは、図１９に示されているように、
浮遊ゲート及び制御ゲートを有するＭＯＳトランジスタ
からなるメモリセルＭＣ１〜ＭＣ１６を直列に接続して
構成される。このメモリセルユニットの一端はセレクト
ゲートトランジスタＳＴ１を介してビット線ＢＬに接続
され、他端はセレクトゲートトランジスタＳＴ２を介し
て共通ソース線Ｓに接続されている。各トランジスタは
同一のウェルＷ上に形成されている。メモリセルＭＣ１
〜ＭＣ１６の制御ゲートはそれぞれワード線ＷＬ１〜Ｗ
Ｌ１６に接続されており、セレクトゲートトランジスタ
ＳＴ１のゲートは選択線ＳＬ１に接続され、セレクトゲ
ートトランジスタＳＴ２のゲートは選択線ＳＬ２に接続
されている。

【０００４】ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、
通常、データ“１”が保持されている状態を「消去状
態」と呼び、データ“０”が保持されている状態を「書
き込み状態」と呼ぶ。データ“０”を保持したメモリセ
ルは正のしきい値電圧を有し、エンハンスメント型トラ
ンジスタとして機能する。一方、データ“１”を保持し
たメモリセルは負のしきい値電圧を有し、デプレッショ
ン型トランジスタとして機能する。データ“１”が保持
されているメモリセルのしきい値電圧を正方向にシフト
させて、デプレッション型からエンハンスメント型に変
化させることを「書き込み動作」と呼び、データ“０”
が保持されているメモリセルのしきい電圧を負方向にシ
フトさせて、エンハンスメント型からデプレッション型
に変化させることを「消去動作」と呼ぶ。

【０００５】図２０は、読み出し、消去及び書き込みの
各動作時に、メモリセルに印加する電圧を示している。
例えば読み出し動作時は、先ず、ビット線ＢＬが例えば
電源電位にプリチャージされた後、フローティングにさ
れる。この後、選択線ＳＬ１に３．３Ｖ、読み出し対象
の選択メモリセル（例えば、図１９のＭＣ１６）のワー
ド線ＷＬに０Ｖ、非選択メモリセルのワード線ＷＬに
４．５Ｖ、選択線ＳＬ２に３．３Ｖ、ウェルＷに０Ｖ、
共通ソース線Ｓに０Ｖを印加する。すると、選択メモリ
セル（ＭＣ１６）以外の他の全てのトランジスタがオン
する。選択メモリセル（ＭＣ１６）にデータ“０”が書
き込まれておりエンハンスメント型になっている場合に
は、このメモリセルは非導通となりビット線ＢＬの電位
はプリチャージ電位のまま変化しない。また、選択メモ
リセル（ＭＣ１６）が消去状態つまりデータ“１”が保
持されている場合には、選択メモリセルはデプレッショ
ン型として機能するため、このメモリセルは導通とな
り、ビット線ＢＬは放電されその電位が低下する。この
ビット線の電位を検出することにより選択メモリセルの
データがセンスされ、データレジスタに取り込まれる。

【０００６】一方、消去動作時においては、ビット線Ｂ
Ｌは開放、選択線ＳＬ１に０Ｖ、メモリセルのワード線
ＷＬに０Ｖ、選択線ＳＬ２に０Ｖ、ウェルＷに１８Ｖ、
そして共通ソース線Ｓに１８Ｖを印加する。すると、０
Ｖに設定されたワード線ＷＬに接続されているメモリセ
ルの浮遊ゲートとウェル間にゲート絶縁膜を介してトン
ネル電流が流れ、これによってそのメモリセルのしきい
値電圧は負、つまりデータ“１”を保持した状態とな
る。

【０００７】書き込み動作時は、書き込みデータによっ
て異なった電圧を印加する。すなわち、データ“０”を
書き込む場合、ビット線ＢＬに０Ｖを印加し、データ
“１”を書き込む場合、ビット線ＢＬに３．３Ｖを印加
する。選択線ＳＬ１には３．３Ｖ、書き込み対象となる
選択メモリセルのワード線ＷＬには１８Ｖ、非選択メモ
リセルのワード線ＷＬには９Ｖ、選択線ＳＬ２には０
Ｖ、ウェルＷには０Ｖ、共通ソース線Ｓには０Ｖを印加
する。この結果、ビット線ＢＬに０Ｖが印加された場合
は、セレクトゲートトランジスタＳＴ１からメモリセル
Ｍ１６までの全てのトランジスタは導通する。したがっ
て、ビット線ＢＬより選択メモリセルのチャネルに０Ｖ
が供給され、ワード線ＷＬに１８Ｖが印加される選択メ
モリセルのチャネルと制御ゲートとの間の電圧が１８Ｖ
の高電圧となり、トンネル電流によってこの選択メモリ
セルのしきい値電圧は正方向にシフトし、データ“０”
が書き込まれる。また、ワード線ＷＬに９Ｖが印加され
た非選択メモリセルはそのチャネルと制御ゲートとの間
に９Ｖしかかからないため、しきい値電圧の正方向のシ
フトは抑圧される。

【０００８】一方、ビット線ＢＬに３．３Ｖが印加され
た場合は、３．３Ｖから選択線ＳＬ１に接続された選択
ゲートトランジスタのしきい値電圧を差し引いた電圧が
各メモリセルのチャネルへ転送された後、選択ゲートト
ランジスタがカットオフされて選択線ＳＬ１，ＳＬ２間
でメモリセルのチャネルがフローティングとなる。従っ
て、選択メモリセルのワード線ＷＬに１８Ｖ、非選択メ
モリセルのワード線ＷＬに９Ｖが印加されると、全メモ
リセルのチャネルがこれらワード線との容量結合によっ
てブートされ、その電位は例えば８Ｖ程度に昇圧される
結果、１８Ｖが印加されたワード線ＷＬに接続されるメ
モリセルについてもしきい値電圧の正方向のシフトは抑
圧され、データ“１”が書き込まれる。通常、こうして
得たメモリセルのチャネルの昇圧電位を、書き込み禁止
電圧と呼ぶ。

【０００９】ところで、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭでは、メモリセルセルが直列に接続されているため
各メモリセルのしきい値電圧は非選択ワード線電位
（４．５Ｖ）以下に抑えなければならない。もし、しき
い値電圧が非選択ワード線電位（４．５Ｖ）を越えるよ
うなメモリセルがＮＡＮＤストリングの中に含まれてい
ると、そのメモリセルが電流を阻止してしまうので、そ
のＮＡＮＤストリング内の全てのセルについての読み出
しができなくなる。

【００１０】しかし、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍはトンネル電流を用いてデータを書き込むため、書き
込み速度は各メモリセルによってばらつきがある。した
がって、たとえ書き込み時間が同じであっても、書き込
みページ内のあるメモリセルのしきい値電圧は０Ｖ以上
４．５Ｖ以下の適正範囲となるが、その書き込みページ
内の他のメモリセルのしきい値電圧は過書き込みにより
４．５Ｖを越えてしまうこともある。

【００１１】このような過書き込み不良を訂正するため
の技術として、過書き込みベリファイが知られている。
この過書き込みベリファイは、過書き込み状態のメモリ
セルがある場合、その過書き込み状態のメモリセルと同
一ワード線に接続されている１ページ分のメモリセルの
データを一旦データレジスタに読み出して退避し、それ
ら１ページ分のメモリセルのデータを消去した後に、再
びデータレジスタのデータを用いて書き込み動作を再試
行するというものであり、例えば、本出願人による特許
出願である特願平７−２４１３９４号明細書に開示され
ている。過書き込み不良は通常一時的なものであるた
め、一度書き込みをやり直せばしきい値電圧を適正値に
設定することができる。

【００１２】

【発明が解決しようとする課題】ところで、最近では、
フラッシュＥＥＰＲＯＭのさらなる高集積化および大容
量化が進められており、これに伴って隣接するビット線
間の寄生容量が読み出し動作に与える影響が無視できな
くなってきている。これは、ビット線の配線ピッチが狭
くなり、ビット線間の寄生容量が大きくなることに起因
するものである。

【００１３】ここで、注目しているメモリセルにはデー
タ“０”が書き込まれておりセル電流が流れないが、隣
接する両側のビット線に設けられているメモリセルのデ
ータは消去状態にありセル電流を流す場合を考える。注
目しているメモリセルが設けられているビット線は、本
来はプリチャージ電位を保たなければならない。しか
し、隣接ビット線間の容量が、ビット線に付加されるそ
の他の容量に比べ大きいときには、注目しているメモリ
セルが設けられているビット線の電位は、その隣接ビッ
ト線との間の容量結合により、隣接ビット線の放電に伴
って低下してしまい、これにより誤読み出しが起こる。

【００１４】この誤読み出しを防ぐ方法としては、ビッ
ト線シールド法を使用することができる。このビット線
シールド法は、ビット線を１本おきに接地することによ
り、隣接ビット線間の容量が読み出し動作に影響しない
ようにするものである。このビット線シールド法をフラ
ッシュＥＥＰＲＯＭに適用するためには、一本のワード
線に２ページ分のメモリセルを接続し、奇数番目のビッ
ト線グループと偶数番目のビット線グループとに分けて
それらを選択的に書き込み及び読み出し動作に使用する
ことが必要となる。

【００１５】しかし、この場合には、チップ面積にオー
バーヘッドが生じないよう、データレジスタを構成する
ラッチ回路は２本のビット線に１つの割合で配する方式
が一般的となろう。この場合、１本のワード線には２ペ
ージ分のメモリセルが接続されているにもかかわらず、
データレジスタは１ページ分の容量しか持っていないの
で、前述の過書き込みベリファイは不可能になる。なぜ
なら、消去動作は最低ワード線単位で行なわれるため過
書き込みセルが存在した場合には２ページ分のセルが同
時に消去されるが、データレジスタには１ページ分のデ
ータしか退避させておくことができないからである。

【００１６】本発明は上述の事情に鑑みてなされたもの
であり、データレジスタを構成するラッチ回路を２本の
ビット線に１つの割合で配する構成においても過書き込
みベリファイ機能を実現できるようにし、高集積化・大
容量化に好適で且つ動作の信頼性の高い不揮発性半導体
記憶装置を提供することを目的とする。

【００１７】

【課題を解決するための手段】上述の課題を解決するた
め、本発明の不揮発性半導体記憶装置は、電気的に書き
換え可能なメモリセルが１以上接続されて構成されるメ
モリセルユニットが行および列のマトリクス状に配置さ
れ、列方向の複数のメモリセルユニットがビット線に接
続され、行方向の複数のメモリセルがワード線に接続さ
れてそれぞれ構成される第１および第２のメモリセルア
レイと、前記第１のメモリセルアレイ内の隣接する第１
および第２のビット線に選択的に接続され、第１および
第２のビット線間で書き込み／読み出しデータの保持に
共用される第１のラッチ回路と、前記第２のメモリセル
アレイ内の隣接する第１および第２のビット線に選択的
に接続され、第１および第２のビット線間で書き込み／
読み出しデータの保持に共用される第２のラッチ回路と
を具備し、外部からのアドレスに基づいて前記第１およ
び第２のメモリセルアレイの一方をアクセス対象として
選択し、前記選択されているメモリセルアレイ内の前記
第１および第２のビット線の中で選択された一方のビッ
ト線側に過書き込み状態のメモリセルがある場合、その
過書き込み状態のメモリセルのデータ、および前記過書
き込み状態のメモリセルと同一ワード線に接続され且つ
非選択状態の他方のビット線側に設けられているメモリ
セルのデータを、前記選択されているメモリセルアレイ
に対応するラッチ回路および非選択状態のメモリセルア
レイに対応するラッチ回路にそれぞれ退避し、前記各メ
モリセルのデータが消去された後、前記退避されたデー
タを前記各対応するメモリセルに書き込むことを特徴と
する。

【００１８】この不揮発性半導体記憶装置においては、
データレジスタを構成するラッチ回路を２本のビット線
に１つの割合で配する構成をそれぞれ有する２つのセル
アレイが設けられており、これら２つのセルアレイは外
部からのアドレスに応じて選択的にアクセスされる。こ
のため、一方のセルアレイがデータ書き込み／読み出し
動作の対象となっている場合には、他方のセルアレイは
未使用状態となっているので、アクセス中のメモリセル
アレイに過書き込み状態のメモリセルが検出された場合
には、消去されるデータの退避先として、アクセス中の
セルアレイに設けられたラッチ回路のみならず、未使用
状態のセルアレイに設けられたラッチ回路も利用するこ
とができる。したがって、退避対象のデータの一方を未
使用状態のセルアレイに設けられたラッチ回路に転送し
てそこに退避し、他方のデータをアクセス中のセルアレ
イに設けられたラッチ回路に退避しておくことにより、
消去動作実行後に元のデータを対応するメモリセルに再
書き込みすることが可能となる。よって、データレジス
タを構成するラッチ回路を２本のビット線に１つの割合
で配する構成においても過書き込みベリファイ機能を実
現できるようになる。

【００１９】ラッチ回路間のデータ転送は、通常のデー
タ読み出し・書き込みのための経路を利用して行うこと
ができる。この場合、転送元のラッチ回路のデータは、
通常のデータ読み出しのための経路を介して、外部とデ
ータ入出力を行うためのデータ入出力端子に一旦読み出
され、次いで、通常のデータ書き込みのための経路を介
して、データ入出力端子上のデータが転送先のラッチ回
路へ転送される。これにより、特別なハードウェアを設
けることなく、ラッチ回路間のデータ転送を実現でき
る。

【００２０】また、ラッチ回路間のデータ転送のための
専用のデータ転送経路をそれらラッチ回路間に配するこ
とも可能であり、これにより、ラッチ回路間のデータ転
送を高速に行うことが可能となる。

【００２１】また、本発明は、未使用状態のメモリセル
アレイに設けられたラッチ回路をデータの退避先として
使用する代わりに、第１および第２のラッチ回路に選択
的に接続され、接続された第１または第２のラッチ回路
から出力されるデータをラッチする過書き込みベリファ
イ専用の第３のラッチ回路を設け、この第３のラッチ回
路をデータ退避先として使用することを特徴とする。こ
の構成によれば、セルアレイ間をまたがるデータ転送が
不要となり、過書き込みベリファイをより高速に実行す
ることが可能となる。

【００２２】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。（第１実施形態）図１には、本発明の第１実施形態に係
る不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシ
ュＥＥＰＲＯＭ全体の構成が示されている。このＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭにおいては、そのメモリセ
ルアレイは、第１のメモリセルアレイ１１−１と第２の
メモリセルアレイ１１−２とに２分割されており、第１
のメモリセルアレイ１１−１に割り当てられたアドレス
範囲に後続するアドレス範囲が第２のメモリセルアレイ
１１−２に割り当てられている。すなわち、これら第１
および第２のメモリセルアレイ１１−１，１１−２は、
一つのメモリセルアレイをビット線の長手方向と直交す
る方向に２分割し、分割されたセルアレイ同士を横に並
べた構成となっている。この構成により、各メモリセル
アレイ１１−１，１１−２のビット線長は、２分割しな
い場合に比べて半分となり、ビット線容量を軽減でき
る。したがって、各メモリセルアレイ１１−１，１１−
２におけるデータ読み出し速度等の高速化を図ることが
できる。

【００２３】また、第１および第２のメモリセルアレイ
１１−１，１１−２の各々においてはビット線シールド
法が適用されており、各メモリセルアレイにおいては、
一本のワード線毎に２ページ分のメモリセルが接続され
ている。また、メモリセルアレイ１１−１，１１−２に
は、それぞれ１ページ分の読み出し／書き込みデータを
保持するためのデータデータレジスタとして機能するセ
ンス・ラッチ回路１３−１，１３−２が設けられてい
る。

【００２４】各メモリセルアレイ１１−１，１１−２に
おけるデータ書き込みおよび読み出し動作は、それら各
セルアレイ内のビット線を奇数ビット線グループと偶数
ビット線グループとに分けてそれらグループの一方を外
部からのアドレスに応じて択一的に選択することにより
行われる。これにより、各メモリセルアレイとそれに対
応するセンス・ラッチ回路との間でページ単位でデータ
書き込みおよび読み出し動作が実行される。

【００２５】このように書き込み及び読み出し動作の単
位となるページは各メモリセルアレイ内で閉じているた
め、２つのメモリセルアレイ１１−１，１１−２は独立
に動作させることができる。したがって、外部からのア
ドレスによって例えばメモリセルアレイ１１−１がアク
セス対象として選択された場合には、メモリセルアレイ
１１−１に対するデータ書き込み・読み出し動作だけが
行われ、メモリセルアレイ１１−２は非使用状態とな
る。

【００２６】また、このＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭにおいては、メモリセルアレイ１１−１，１１−２
にそれぞれ対応して、ロウデコーダ１２−１，１２−
２、カラムデコーダ１４−１，１４−２、カラム選択ゲ
ート１５−１，１５−２、シールド電源１００，２００
が設けられており、またメモリセルアレイ１１−１，１
１−２に共通のユニットとして、昇圧回路１６、制御回
路１７、Ｉ／Ｏバッファ１８、アドレス／コマンドバッ
ファ１９、およびコマンドデコーダ２０が設けられてい
る。

【００２７】メモリセルアレイ１１−１は、行および列
のマトリクス状に配設された多数のＮＡＮＤストリング
から構成されており、各ＮＡＮＤストリングは列方向に
配列されたビット線ＢＬに接続され、また各ＮＡＮＤス
トリング内のメモリセルは行方向に配列されたワード線
ＷＬに接続されている。１本のワード線ＷＬに接続され
るメモリセルの数は２ページ分であり、例えば、１ペー
ジが２５６バイトの場合は、２５６ｘ８ｘ２個のメモリ
セルが同一行に配列されることになる。この場合、ビッ
ト線の本数も２５６ｘ８ｘ２本となる。

【００２８】メモリセルアレイ１１−１内の各ビット線
ＢＬの一端および他端は、それぞれ対応するビット線選
択用ＮチャネルＭＯＳトランジスタおよびビット線シー
ルド用ＮチャネルＭＯＳトランジスタを介してセンス・
ラッチ回路１３−１およびシールド電源１００に接続さ
れている。

【００２９】例えば、メモリセルアレイ１１−１内の第
１カラム目、つまり左端の隣接する２本のビット線ＢＬ
０，ＢＬ１に着目すると、偶数番目のビット線ＢＬ０の
一端はＮチャネルＭＯＳトランジスタＱ２１を介してセ
ンス／ラッチ回路１３−１に接続され、またその他端は
ＮチャネルＭＯＳトランジスタＱ２３を介してシールド
電源１００に接続されている。同様に、奇数番目のビッ
ト線ＢＬ１の一端はＮチャネルＭＯＳトランジスタＱ２
２を介してセンス／ラッチ回路１３−１に接続され、ま
たその他端はＮチャネルＭＯＳトランジスタＱ２４を介
してシールド電源１００に接続されている。

【００３０】これらトランジスタＱ２１，Ｑ２２はビッ
ト線ＢＬ０，ＢＬ１を択一的にセンス／ラッチ回路１３
−１に接続するために設けられたものであり、トランジ
スタＱ２１のゲートには偶数ビット線グループを選択す
るための信号線ＥＶＥＮが接続され、またトランジスタ
Ｑ２２のゲートには奇数ビット線グループを選択するた
めの信号線ＯＤＤが接続されている。これら信号線ＥＶ
ＥＮ，ＯＤＤは、外部からのアドレスに応じて制御回路
１７によって選択的に付勢される。

【００３１】また、トランジスタＱ２３，Ｑ２４は、ビ
ット線ＢＬ０，ＢＬ１のうちセンス／ラッチ回路１３−
１に接続されない側のビット線をシールド電源１００に
接続するために設けられたものであり、トランジスタＱ
２３のゲートには信号線ＥＶＥＮの反転信号ＥＶＥＮ￣
線が接続され、またトランジスタＱ２４のゲートには信
号線ＯＤＤの反転信号ＯＤＤ￣線が接続されている。従
って、トランジスタＱ２３，Ｑ２４のオン／オフ状態
は、それぞれトランジスタＱ２１，Ｑ２２のオン／オフ
状態とは逆転された状態にスイッチング制御される。よ
って、偶数番目のビット線ＢＬ０がセンス／ラッチ回路
１３−１に接続される場合には、そのビット線ＢＬ０は
シールド電源１００から分離され、奇数番目のビット線
ＢＬ１がシールド電源１００に接続される。

【００３２】シールド電源１００の電位は、制御回路１
７によりデータ読み出し動作時は接地電位に設定され、
データ書き込み動作時は電源電位ＶＣＣに設定される。
このようなビット線シールド構造は、隣接する２本のビ
ット線単位でメモリセルアレイ１１−１内の全てのビッ
ト線に対して適用されている。これにより、隣接するビ
ット線間の容量に影響されずに、データ読み出し・書き
込み動作を正常に行うことが可能となる。

【００３３】ロウデコーダ１２−１は、アドレス／コマ
ンドバッファ１９から供給されるセルアレイ選択信号Ａ
Ｒ１によって活性化されるように構成されており、活性
化状態にあるときは、アドレス／コマンドバッファ１９
から供給されるロウアドレスをデコードし、そのデコー
ド結果に応じてメモリセルアレイ１１−１内のワード線
ＷＬ１〜ＷＬｍの一つを選択する。セルアレイ選択信号
ＡＲ１は第１のメモリセルアレイ１１−１を選択するた
めのものであり、例えば、外部から与えられるロウアド
レスの最上位ビットが“０”の時に付勢される。この場
合、ロウデコーダ１２−１には、ロウアドレスとしてそ
の最上位ビットを除く残りのビットが供給されることに
なる。

【００３４】カラムデコーダ１４−１はアドレス／コマ
ンドバッファ１９から供給されるカラムアドレスをデコ
ードし、そのデコード結果に応じてカラム選択信号ＣＳ
Ｌ１−１〜１−Ｋの一つを選択する。このカラムデコー
ダ１４−１もアドレス／コマンドバッファ１９からのセ
ルアレイ選択信号ＡＲ１が付勢されたときのみ動作する
ように構成されている。

【００３５】カラム選択ゲート１５−１は、カラムデコ
ーダ１４−１からのカラム選択信号ＣＳＬ１−１〜１−
Ｋに応じて、メモリセルアレイ１１−１およびセンス／
ラッチ回路１３−１それぞれの対応する１カラムを選択
する。

【００３６】第２のメモリセルアレイ１１−２、および
そのビット線シールド構造、並びに第２のメモリセルア
レイ１１−２に対応するロウデコーダ１２−２、カラム
デコーダ１４−２、カラム選択ゲート１５−２、シール
ド電源２００は、それぞれ第１のメモリセルアレイ１１
−１のそれらと同じ構成である。ただし、ロウデコーダ
１２−２およびカラムデコーダ１４−２は、セルアレイ
選択信号ＡＲ１ではなく、アドレス／コマンドバッファ
１９から供給されるセルアレイ選択信号ＡＲ２によって
活性化されるように構成されている。セルアレイ選択信
号ＡＲ２は第２のメモリセルアレイ１１−２がアクセス
対象であることを示す信号であり、例えば、外部から与
えられるロウアドレスの最上位ビットが“１”の時に付
勢される。この場合、ロウデコーダ１２−２には、ロウ
アドレスとしてその最上位ビットを除く残りのビットが
供給されることになる。

【００３７】昇圧回路１６は書き込み動作や消去動作に
必要な高電圧を供給する。制御回路１７は、コマンドデ
コーダ２０によってデコードされる外部からのコマンド
に従ってフラッシュＥＥＰＲＯＭ内の各ユニットの動作
を制御するものであり、書き込み動作、消去動作、読み
出し動作、書き込みベリファイ動作、過書き込みベリフ
ァイ動作、過書き込みベリファイに伴うデータ退避動
作、退避データをセンス・ラッチ回路に再ロードする動
作、及びワード線単位で２ページ分のデータを一括消去
するページ消去動作等を制御する。Ｉ／Ｏバッファ１８
はチップ外部とのインターフェース部であり、ここに
は、データ入出力端子と制御信号入力端子などが含まれ
ている。データ入出力端子は、外部からのデータ、アド
レス、コマンドの入力と、外部へのデータ出力に用いら
れる。

【００３８】次に、図２を参照して、センス・ラッチ回
路周辺の具体的な回路構成を説明する。ここでは、第１
のメモリセルアレイ１１−１内のビット線のうち、第１
カラム目の２本のビット線ＢＬ０，ＢＬ１に対応する構
成だけが代表して示されている。

【００３９】ビット線ＢＬ０，ＢＬ１には、それぞれ多
数のＮＡＮＤストリングが接続されている。ＮＡＮＤス
トリングは、図示のように、セレクトゲートトランジス
タＳＴ１、セルトランジスタＭＣ１〜ＭＣ１６、および
セレクトゲートトランジスタＳＴ２が直列接続されて構
成されている。ビット線ＢＬ０の一端は前述したように
ＮチャネルＭＯＳトランジスタＱ２１を介してセンス／
ラッチ回路１３−１に接続され、またその他端はＮチャ
ネルＭＯＳトランジスタＱ２３を介してシールド電源１
００に接続されている。同様に、ビット線ＢＬ１の一端
はＮチャネルＭＯＳトランジスタＱ２２を介してセンス
／ラッチ回路１３−１に接続され、またその他端はＮチ
ャネルＭＯＳトランジスタＱ２４を介してシールド電源
１００に接続されている。

【００４０】１カラム分に対応するセンス・ラッチ回路
１３−１は、図示のように、ラッチ回路ＬＴと、その周
辺のＮチャネルＭＯＳトランジスタＱ１〜Ｑ４からなる
センス回路とから構成されている。ラッチ回路ＬＴは２
つのＣＭＯＳインバータＩＮ１，ＩＮ２から構成されて
いる。このラッチ回路ＬＴの２つのノードＡ，Ｂは互い
に反転関係の安定電位を保持する。

【００４１】ノードＡ，Ｂは、カラム選択ゲートとして
機能するＮチャネルＭＯＳトランジスタＱ１０，Ｑ１１
を介してデータ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣にそれぞれ接
続されている。トランジスタＱ１０，Ｑ１１のゲートに
は、カラムデコーダ１４−１からのカラム選択信号ＣＳ
Ｌ１−１が供給される。このカラム選択信号ＣＳＬ１−
１によってトランジスタＱ１０，Ｑ１１をオンさせるこ
とにより、外部からラッチ回路ＬＴへのデータのロー
ド、およびラッチ回路ＬＴから外部へのデータの読み出
し動作を、データ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣を介して行
うことが可能となる。外部とのデータ転送幅が１バイト
の場合には、通常、データ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣は
８組設けられ、各データ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣の組
毎に１つのカラムがカラム選択信号ＣＳＬ１−１によっ
て同時に選択されることになる。これにより、同時に８
個のラッチ回路ＬＴが選択されるので、１バイト単位で
外部とのデータ転送が行われる。

【００４２】センス回路のトランジスタＱ１，Ｑ３のカ
レントパスはノードＡと接地端子間に直列接続されてお
り、またセンス回路のトランジスタＱ２，Ｑ４のカレン
トパスはノードＢと接地端子間に直列接続されている。
トランジスタＱ１，Ｑ２のゲートには、それぞれ制御回
路１７からのタイミング信号φ１，φ２が入力される。
また、トランジスタＱ３，Ｑ４のゲートは、トランジス
タＱ２１，Ｑ２２の共通接続点に共通接続されている。

【００４３】また、このトランジスタＱ２１，Ｑ２２の
共通接続点と前述のノードＡとの間には、ＮチャネルＭ
ＯＳトランジスタＱ６、Ｑ７のカレントパスが直列接続
されており、またこれらトランジスタＱ６、Ｑ７の接続
点とプリチャージ電源電位供給端子（３．３Ｖ）との間
にはＰチャネルＭＯＳトランジスタＱ５のカレントパス
が接続されている。

【００４４】ＰチャネルＭＯＳトランジスタＱ５は、デ
ータ読み出し時に、トランジスタＱ２１，Ｑ２２によっ
て選択された一方のビット線（ＢＬ０またはＢＬ１）を
プリチャージするためのものであり、そのゲートには制
御回路１７からのプリチャージ信号ＰＲＥが供給され
る。ＮチャネルＭＯＳトランジスタＱ６はビット線のプ
リチャージ電位を調整するために設けられたものであ
り、プリチャージ電源電位（３．３Ｖ）をクランプし
て、ビット線のプリチャージ電位を、トランジスタＱ６
のゲートに供給される信号ＣＬＡＭＰの電圧値とトラン
ジスタＱ６のしきい値電圧とによって決まる値に制限す
る。

【００４５】ＮチャネルＭＯＳトランジスタＱ７は書き
込みデータを転送するための転送ゲートとして機能する
ものであり、データ書き込み動作時には、このトランジ
スタＱ７のゲートに制御回路１７からプログラム信号Ｐ
ＲＯＧが与えらる。これにより、ラッチ回路ＬＴに保持
されている書き込みデータ（ノードＡの電位）が、トラ
ンジスタＱ２１，Ｑ２２によって選択された一方のビッ
ト線（ＢＬ０またはＢＬ１）に転送される。このデータ
書き込み時には、トランジスタＱ６のゲートに供給され
る信号ＣＬＡＭＰの電圧値はトランジスタＱ６のクラン
プ機能が作用しないような値に高められる。

【００４６】さらに、前述のノードＢには、書き込みベ
リファイおよび過書き込みベリファイの結果をモニタす
るための回路が接続されている。この回路は、制御回路
１７にベリファイ結果を通知するためのベリファイ線Ｖ
Ｆと接地端子との間にカレントパスが直列接続されたＮ
チャネルＮＯＳトランジスタＱ８およびＱ９から構成さ
れている。トランジスタＱ８のゲートはノードＢに接続
されており、またトランジスタＱ９のゲートには、ベリ
ファイ時に制御回路１７からタイミング信号φ３が供給
される。

【００４７】次に、図２の回路の動作を図３乃至図８を
参照して説明する。以下の説明では、ビット線ＢＬ０が
選択され、ビット線ＢＬ１がシールドされる場合を例に
とって説明する。

【００４８】図３は、メモリセルにデータを書き込む動
作を示している。書き込み動作ではは、先ず、データ入
出力線Ｉ／Ｏ，Ｉ／Ｏ￣を介して外部からラッチ回路Ｌ
Ｔに書き込みデータがロードされる。メモリセルにデー
タ“０”を書き込む場合、ラッチ回路ＬＴのノードＡは
実線で示すようにローレベルに設定され、ノードＢはハ
イレベルに設定される。すなわち、カラム選択信号ＣＳ
Ｌ１−１によってトランジスタＱ１０、Ｑ１１をオンと
し、データ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣を介してラッチ回
路ＬＴのノードＡをローレベル、ノードＢをハイレベル
に設定する。

【００４９】この後、プログラム信号ＰＲＯＧによって
トランジスタＱ７をオンさせることにより、トランジス
タＱ２１，Ｑ２２によって選択されたビット線ＢＬ０上
に書き込みデータが転送され、このデータがワード線で
選択されているメモリセルに書き込まれる。

【００５０】図４は、データの書き込み状態をベリファ
イする書き込みベリファイ動作を示している。この場
合、先ず、ビット線ＢＬ０がトランジスタＱ５によって
プリチャージされ、この後、選択するメモリセルのワー
ド線の電位がベリファイレベル（０．５Ｖ）に上昇され
る。選択されたメモリセルにデータが書き込まれ、その
しきい値電圧が十分高くなっている場合には、そのメモ
リセルはオフとなっているため、ビット線ＢＬ０は実線
で示すようにプリチャージ電位を保持する。しかし、デ
ータが十分に書き込まれていない場合、メモリセルはオ
ンとなっているため、ビット線ＢＬ０の電荷は放電さ
れ、実線で示すように電位が低下する。

【００５１】この後、タイミング信号φ２によってトラ
ンジスタＱ２をオンさせる。データが十分書き込まれて
おらずビット線ＢＬ０の電位が低い場合、トランジスタ
Ｑ４はオフするため、ラッチ回路ＬＴのノードＢは実線
で示すようにハイレベル、ノードＡはローレベルとな
る。すなわち、メモリセルにデータが十分書き込まれて
いない場合、ラッチ回路ＬＴの状態は書き込み開始時の
まま変化しない。このとき、トランジスタＱ８はオンし
ており、タイミング信号φ３によってトランジスタＱ９
をオンさせると、ベリファイ線ＶＦはローレベルとな
る。ベリファイ線ＶＦがローレベルの場合、ラッチ回路
ＬＴに保持された書き込みデータを用いて再度、前述し
た書き込み動作が実行される。

【００５２】一方、メモリセルにデータが十分書き込ま
れ、ビット線ＢＬ０の電位が高い場合は、トランジスタ
Ｑ４はオンとなり、ラッチ回路ＬＴの状態が変化する。
すなわち、ラッチ回路ＬＴのノードＢは破線で示すよう
にローレベル、ノードＡはハイレベルとなり、またトラ
ンジスタＱ８はオフとなる。このため、全メモリセルに
データが十分書き込まれ、全てのラッチ回路ＬＴのノー
ドＢがローレベル、ノードＡがハイレベルになると、ベ
リファイ線ＶＦがハイレベルとなり、書き込み動作が終
了される。

【００５３】図５は、データの読み出し動作を示してい
る。メモリセルのデータを読み出す場合、先ず、前述し
たようにビット線ＢＬ０をプリチャージし、この後、タ
イミング信号φ１によってトランジスタＱ１をオンにし
てラッチ回路ＬＴをリセットする。次いで、選択メモリ
セルのワード線を０Ｖにし、同一ＮＡＮＤストリング内
の非選択メモリセルのワード線には４．５Ｖを与える。
選択されたメモリセルにデータが書き込まれ、しきい値
電圧が十分高くなっている場合、そのメモリセルはオフ
するため、ビット線ＢＬ０はプリチャージ電位を保持す
る。一方、データが書き込まれていない場合、メモリセ
ルはオンするため、ビット線ＢＬ０の電荷は放電されそ
の電位は低下する。

【００５４】この状態において、タイミング信号φ２に
よってトランジスタＱ２をオンさせる。すると、メモリ
セルにデータが書き込まれておらずビット線ＢＬ０の電
位が低い場合には、トランジスタＱ４はオフしているた
め、ラッチ回路ＬＴのノードＢは破線で示すようにハイ
レベル、ノードＡはローレベルとなる。また、メモリセ
ルにデータが書き込まれている場合には、トランジスタ
Ｑ４はオンするため、ラッチ回路ＬＴのノードＢは実線
で示すようにローレベル、ノードＡはハイレベルに反転
する。このようにしてラッチ回路ＬＴに読み出されたデ
ータは、トランジスタＱ１０、Ｑ１１を介して入出力デ
ータ線Ｉ／Ｏ、Ｉ／Ｏ￣に伝送される。

【００５５】次に、書き込みベリファイおよび過書き込
みベリファイを含む一連の書き込みシーケンスについて
説明する。前述したように、データ書き込み動作は、選
択されたページ内の全てのメモリセルそれぞれに最適な
書き込み条件でデータが書き込まれるまで、書き込みベ
リファイを行ないながら繰り返し実行される。１回のデ
ータ書き込み動作が終了すると自動的に書き込みベリフ
ァイが開始される。書き込みが不十分なセルがある場合
には、そのセルに対して再び書き込み動作が開始され
る。選択されたページ内の全てのセルが十分に書き込ま
れ、書き込みベリファイがパスすると、過書き込みベリ
ファイが開始される。

【００５６】過書き込みベリファイは、前述のデータ書
き込み動作によってしきい値電圧が非選択ワード線電位
（４．５Ｖ）以上にまで過書き込みされてしまったメモ
リセルの存在の有無を調べ、存在する場合にはその過書
き込み不良を修正するというサイクルである。この過書
き込みベリファイでは、選択されたページに属するメモ
リセルを含むＮＡＮＤストリング内の全てのワード線に
非選択電位（４．５Ｖ）を与えた状態で、読み出し動作
が行われる。この読み出し動作により、書き込みページ
内の全てのビット線それぞれが放電されて電位が低下し
たならば、過書き込みセルが無いと判断され、書き込み
シーケンスは正常に終了する。一方、放電されないビッ
ト線がある場合には、そのビット線に対応する書き込み
対象のセルが過書き込み状態であると判断され、その過
書き込みセルの修正サイクルに入る。

【００５７】過書き込みセルの修正サイクルは、過書き
込みセルと同一ワード線に接続されている全てのメモリ
セルのデータを一旦消去した後に、データ書き込みを再
実行することによって行われる。この場合、データ消去
の実行に先立ち、消去対象のメモリセルのデータはそれ
ぞれ対応するラッチ回路ＬＴに読み出してそこに退避し
ておくというセルデータ退避処理が行われる。これは、
外部からラッチ回路ＬＴにロードされた書き込みデータ
は、前述の書き込みベリファイによって既に失われてい
るためである。しかし、隣接する２本のビット線ＢＬ
０，ＢＬ１間で一個のラッチ回路ＬＴを共用するという
ビット線シールド構成を採用したメモリセルアレイ１１
−１においては、一本のワード線に接続されている２ペ
ージ分のメモリセルが同時にデータ消去されてしまうに
も拘わらず、データ退避先として利用できるラッチ回路
ＬＴは１ページ分のデータサイズしかない。そこで、本
実施形態のセルデータ退避処理では、セルデータの退避
先として、メモリセルアレイ１１−１内のラッチ回路Ｌ
Ｔだけでなく、現在選択されてないメモリセルアレイ１
１−２のラッチ回路ＬＴも利用される。このようにして
２ページ分のセルデータを退避した後、２ページ分のデ
ータ消去が一括して行われる。この後、書き込みシーケ
ンスは最初に戻り、書き込み→書き込みベリファイ→過
書き込みベリファイを、全てのセルが正常に書き込まれ
るまで繰り返す。過書き込み不良は通常一時的なもの
で、一度書き込みをやり直せば正常に書き込みが行われ
る。

【００５８】以下、図６のフローチャートを参照して、
上述した書き込みシーケンスの制御の流れを具体的に説
明する。すなわち、まず、書き込みデータがラッチ回路
ＬＴにロードされ（ステップＳ１１）、ラッチ回路ＬＴ
のデータを選択されているビット線ＢＬ０上に転送する
ことにより、前述した書き込み動作が実行される（ステ
ップＳ１２）。この書き込み動作後、書き込みベリファ
イ動作（ステップＳ１３）が実行される。書き込みが不
十分なセルがある場合には、そのセルに対して再び書き
込み動作（ステップＳ１２）が開始され、選択された書
き込みページ内の全てのセルが十分に書き込まれるまで
書き込み動作（ステップＳ１２）および書き込みベリフ
ァイ動作（ステップＳ１３）が繰り返し実行される。

【００５９】書き込みベリファイ動作をパスすると、し
きい値電圧が４．５Ｖを越えるメモリセルをベリファイ
する過書き込みベリファイ動作（ステップＳ１４）が行
われる。この結果、過書き込み状態のメモリセルがない
場合、一連の書き込みシーケンスが動作が終了する。

【００６０】一方、書き込みページ内に過書き込み状態
のメモリセルがある場合、まず、セルデータの退避処理
が行われる（ステップＳ１５）。このセルデータ退避処
理では、最初に、書き込み対象となっているビット線Ｂ
Ｌ０側のメモリセルのデータがラッチ回路ＬＴに読み出
される。ついで、そのラッチ回路ＬＴのデータが図１の
Ｉ／Ｏバッファを介してメモリセルアレイ１１−２側の
対応するカラムのラッチ回路ＬＴに転送される。そし
て、今度は、書き込み対象となっているビット線ＢＬ０
側のメモリセルと同一ワード線に接続されているシール
ドビット線ＢＬ１側のメモリセルのデータがラッチ回路
ＬＴに転送される。このようにして、選択側及びシール
ド側の双方のビット線に設けられた２ページ分のセルデ
ータが、メモリセルアレイ１１−１，１１−２のラッチ
回路ＬＴに分散して退避される。

【００６１】この後、ページ消去が実行され、過書き込
み状態のメモリセルを含む２ページ分のデータが一括消
去される（ステップＳ１６）。この後、メモリセルアレ
イ１１−１，１１−２のラッチ回路ＬＴに退避されたデ
ータを用いて、再度書き込み動作及び書き込みベリファ
イ動作が行われ（ステップＳ１２、Ｓ１３）、メモリセ
ルアレイ１１−１，１１−２のラッチ回路ＬＴに退避さ
れたデータが各対応するメモリセルに書き込まれる。書
き込み動作では、まず、選択側のセルアレイ１１−１の
ラッチ回路ＬＴに保持されているシールドビット線側の
ページを書き込む。この書き込みが正常に終了したら、
Ｉ／Ｏバッファ１８を介して非選択側のセルアレイ１１
−２のラッチ回路ＬＴの内容を選択側のセルアレイ１１
−１のラッチ回路ＬＴに移し、選択ビット線側のページ
書き込みが行われる。

【００６２】図７は、前記過書き込みベリファイにて実
行される具体的な動作を示している。過書き込みベリフ
ァイ動作では、図４で説明した書き込みベリファイ動作
と同様に、先ず、ビット線ＢＬ０がプリチャージされ、
この後、データ書き込み動作が行われたメモリセルを含
むＮＡＮＤストリング内の全てのメモリセルのワード線
の電位が非選択電位（４．５Ｖ）に設定される。書き込
みを行っていたメモリセルが過書き込み状態の場合、そ
のメモリセルはオフとなっているため、ＮＡＮＤストリ
ング内の他のセルデータの内容によらずビット線ＢＬ０
はプリチャージ電位を保持する。一方、書き込みを行っ
ていたメモリセルが過書き込み状態でなく正常にデータ
書き込みされている場合には、そのメモリセルはオンと
なっているため、ビット線ＢＬ０の電荷は放電され電位
が低下する。この後、タイミング信号φ１によってトラ
ンジスタＱ１をオンとする。

【００６３】すると、データが正常に書き込まれている
場合には、ビット線ＢＬ１の電位が低いので、トランジ
スタＱ３，Ｑ４はオフし、ラッチ回路ＬＴのノードＡは
ハイレベル、ノードＢはローレベルとなる。この場合、
トランジスタＱ８はオフしており、タイミング信号φ３
によってトランジスタＱ９がオンした場合、ベリファイ
線ＶＦはハイレベルとなる。したがって、書き込み動作
は終了する。

【００６４】一方、過書き込み状態のメモリセルがある
場合、ビット線ＢＬ０の電位はハイレベルであるため、
トランジスタＱ３，Ｑ４はオンとなっている。このた
め、タイミング信号φ１によってトランジスタＱ１をオ
ンとすると、ラッチ回路ＬＴのノードＡはローレベル、
ノードＢはハイレベルとなる。この場合、トランジスタ
Ｑ８はオンするため、タイミング信号φ３によってトラ
ンジスタＱ９がオンした場合、ベリファイ線ＶＦはロー
レベルとなる。このように、ベリファイ線ＶＦがローレ
ベルの場合、制御部１７は過書き込み状態のメモリセル
が存在すると認識し、そして、セルデータの退避処理に
移行する。

【００６５】図８は、セルデータの退避処理にて実行さ
れるメモリセルからラッチ回路ＬＴへのデータのコピー
動作を示すものである。このコピー動作は前述した読み
出し動作と同様に、先ず、ビット線ＢＬ０がプリチャー
ジされ、この後、メモリセルに通常の読み出しバイアス
が供給される。すなわち、選択ワード線がローレベル
（０Ｖ）とされ、非選択ワード線がハイレベル（４．５
Ｖ）とされる。この後、タイミング信号φ１によってト
ランジスタＱ１をオンとする。すると、データが書き込
まれておらず、ビット線ＢＬ０の電位が低い場合、トラ
ンジスタＱ３はオフ、ラッチ回路ＬＴのノードＡは破線
で示すようにハイレベル、ノードＢはローレベルを保持
する。

【００６６】一方、データが正常に書き込まれている場
合、あるいは過書き込み状態のメモリセルの場合、ビッ
ト線ＢＬ０の電位はハイレベルであるため、トランジス
タＱ３はオンとなっている。このため、タイミング信号
φ１によってトランジスタＱ１をオンとすると、ラッチ
回路ＬＴのノードＡはローレベル、ノードＢはハイレベ
ルとなる。

【００６７】このようにしてラッチ回路ＬＴにコピーさ
れたビット線ＢＬ０側の書き込み対象のメモリセルのデ
ータはメモリセルアレイ１１−２の対応するカラムのラ
ッチ回路ＬＴに転送され、次いで、ビット線ＢＬ１側の
対応するメモリセルのデータが同様にして対応するラッ
チ回路ＬＴにコピーされる。

【００６８】次に、図９および図１０を参照して、選択
されたメモリセルアレイと非選択状態のメモリセルアレ
イ間をまたがるセルデータの転送動作について説明す
る。図９は、メモリセルアレイ１１−１，１１−２それ
ぞれの１カラム分に対応するセルデータ転送回路の構成
を示している。

【００６９】まず、メモリセルアレイ１１−１側に設け
られたデータ出力系回路の構成について説明する。前述
したように、メモリセルアレイ１１−１の第１カラム目
の２本のビット線ＢＬ０，ＢＬ１間で共用されるラッチ
回路ＬＴは、カラム選択ゲートトランジスタＱ１０，Ｑ
１１を介してデータ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣に接続さ
れている。実際には、このデータ入出力線Ｉ／Ｏ，Ｉ／
Ｏ￣は８組用意されており、データ転送は８ビットつま
り１バイト単位で実行されるが、ここでは、簡単のため
に１ビット分のデータ転送についてのみ説明する。

【００７０】データ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣には、出
力アンプ１００を介して出力ラッチ回路１０１が接続さ
れている。出力ラッチ回路１０１は、セルアレイ１１−
１の２本のビット線ＢＬ０，ＢＬ１の一方から同時に読
み出されるデータを保持するために設けられたものであ
る。出力ラッチ回路１０１はトランスペアレント型のラ
ッチ回路として実現されており、図示のように、２つの
ＣＭＯＳ転送ゲート回路ＴＧ１，ＴＧ２と、３つのＣＭ
ＯＳインバータ１１０，１１１，１１２とから構成され
ている。インバータ１１１，１１２は、ＣＭＯＳ転送ゲ
ート回路ＴＧ２と共同してラッチ回路を構成する。

【００７１】インバータ１１０は、制御回路１７からＣ
ＭＯＳ転送ゲート回路ＴＧ１のＰチャネルＭＯＳトラン
ジスタのゲートおよびＣＭＯＳ転送ゲート回路ＴＧ２の
ＮチャネルＭＯＳトランジスタのゲートにそれぞれ供給
される読み出し制御信号ＲＥＢ￣の反転信号を生成し、
それをＣＭＯＳ転送ゲート回路ＴＧ１のＮチャネルＭＯ
ＳトランジスタのゲートおよびＣＭＯＳ転送ゲート回路
ＴＧ２のＰチャネルＭＯＳトランジスタのゲートにそれ
ぞれ供給する。

【００７２】この出力ラッチ回路１０１においては、読
み出し制御信号ＲＥＢ￣がハイレベルからローレベルに
切り替えられると、ＣＭＯＳ転送ゲート回路ＴＧ２はオ
ンからオフに、ＣＭＯＳ転送ゲート回路ＴＧ１はオフか
らオンに切り替えられる。これにより、インバータ１１
１，１１２およびオン状態のＣＭＯＳ転送ゲート回路Ｔ
Ｇ２とのループによるデータラッチ状態は解除される。
また、これと同時に、新たに出力アンプ１００から読み
出されるデータがＣＭＯＳ転送ゲート回路ＴＧ１および
インバータ１１１，１１２を介して出力される。これに
より、それまでインバータ１１１，１１２およびＣＭＯ
Ｓ転送ゲート回路ＴＧ２によってラッチおよび出力され
ていたデータは、出力アンプ１００からの新たなデータ
に変更される。そして、読み出し制御信号ＲＥＢ￣がロ
ーレベルからハイレベルに切り替えられると、ＣＭＯＳ
転送ゲート回路ＴＧ２はオフからオンに、ＣＭＯＳ転送
ゲート回路ＴＧ１はオンからオフに切り替えられる。こ
れにより、現在出力中のデータがラッチされ、次の新た
なデータが読み出されるまで保持される。

【００７３】出力ラッチ回路１０１の出力は、出力バッ
ファ１０２、および出力マルチプレクサ１０３を介して
Ｉ／Ｏパッド１０４に接続されている。Ｉ／Ｏパッド１
０４は、チップ外部に導出されたＩ／Ｏピンと接続され
ている。

【００７４】出力マルチプレクサ１０３は、セルアレイ
１１−１からのデータ出力を指示する制御回路１７から
のデータ出力制御信号ＯＵＴ１に応じて出力バッファ１
０２からのデータをＩ／Ｏパッド１０４に出力する。出
力マルチプレクサ１０３は、図示のように、データ出力
制御信号ＯＵＴ１の反転信号を生成するインバータ１１
３と、データ出力制御信号ＯＵＴ１およびその反転信号
によって制御されるクロックドインバータ１１４とから
構成されている。

【００７５】メモリセルアレイ１１−２においても、メ
モリセルアレイ１１−１と同様の構成のデータ出力系回
路が設けられている。すなわち、メモリセルアレイ１１
−２のデータ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣に読み出される
データは、出力アンプ２００、出力ラッチ回路２０１、
出力バッファ２０２、および出力マルチプレクサ２０３
を介してＩ／Ｏパッド１０４に出力される。

【００７６】なお、メモリセルアレイ１１−１，１１−
２にそれぞれ対応するデータ出力制御信号ＯＵＴ１，Ｏ
ＵＴ２は択一的に発生され、メモリセルアレイ１１−
１，１１−２のなかでデータ読み出し対象のセルアレイ
からのデータだけがデータ出力可能となる。

【００７７】次に、メモリセルアレイ１１−１，１１−
２に共通のデータ入力系回路の構成について説明する。
Ｉ／Ｏパッド１０４には、入力バッファ３０１を介して
入力ラッチ回路３０２が接続されている。入力ラッチ回
路３０２は、外部からＩ／Ｏパッド１０４に入力される
書き込みデータ、またはメモリセルアレイ１１−１，１
１−２の一方から他方に転送されるセルデータを出力及
びラッチするために設けられている。入力ラッチ回路３
０２は、前述した出力ラッチ回路１０１，２０１と同様
の回路構成にて構成されており、制御回路１７からの書
き込み制御信号ＷＥＢ￣によって動作制御される。

【００７８】入力ラッチ回路３０２から出力されるデー
タは、メモリセルアレイ１１−１側に設けられたデータ
ロード制御回路ＤＬ１とメモリセルアレイ１１−２側に
設けられたデータロード制御回路ＤＬ２に共通に供給さ
れる。データロード制御回路ＤＬ１，ＤＬ２はそれぞれ
制御回路１７からのデータ入力制御信号ＤＩＮ１，ＤＩ
Ｎ２によって動作制御される。データ入力制御信号ＤＩ
Ｎ１がアクティブステートつまりハイレベルに付勢され
たときは、入力ラッチ回路３０２から出力されるデータ
はメモリセルアレイ１１−１側のデータ入出力線Ｉ／
Ｏ，Ｉ／Ｏ￣上にロードされ、またデータ入力制御信号
ＤＩＮ２がアクティブステートつまりハイレベルに付勢
されたときは、入力ラッチ回路３０２から出力されるデ
ータはメモリセルアレイ１１−２側のデータ入出力線Ｉ
／Ｏ，Ｉ／Ｏ￣上にロードされる。

【００７９】メモリセルアレイ１１−１側に設けられた
データロード制御回路ＤＬ１は、図示のように１組のデ
ータ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣に接続されており、Ｉ／
Ｏ線を駆動する回路と，Ｉ／Ｏ￣線を駆動する回路とか
ら構成されている。

【００８０】Ｉ／Ｏ線を駆動する回路は、図示のよう
に、電源ＶＣＣ端子と接地端子間にカレントパスが直列
接続されたＰチャネルＭＯＳトランジスタ１１５および
ＮチャネルＭＯＳトランジスタ１１６と、ＰチャネルＭ
ＯＳトランジスタ１１５を駆動制御する２入力ＮＡＮＤ
ゲート１１７と、ＮチャネルＭＯＳトランジスタ１１６
を駆動制御する２入力ＮＯＲゲート１１８とから構成さ
れている。２入力ＮＡＮＤゲート１１７および２入力Ｎ
ＯＲゲート１１８の各一方の入力は、インバータ３０３
を介して対応する入力ラッチ回路３０２の出力に接続さ
れており、また各他方の入力には制御回路１７から出力
されるデータ入力制御信号ＤＩＮ１が供給される。

【００８１】同様に、Ｉ／Ｏ￣線を駆動する回路は、図
示のように、電源ＶＣＣ端子と接地端子間にカレントパ
スが直列接続されたＰチャネルＭＯＳトランジスタ１１
９およびＮチャネルＭＯＳトランジスタ１２０と、Ｐチ
ャネルＭＯＳトランジスタ１１９を駆動制御する２入力
ＮＡＮＤゲート１２１と、ＮチャネルＭＯＳトランジス
タ１２０を駆動制御する２入力ＮＯＲゲート１２２とか
ら構成されている。２入力ＮＡＮＤゲート１２１および
２入力ＮＯＲゲート１２２の各一方の入力は、対応する
入力ラッチ回路３０２の出力に接続されており、また各
他方の入力には制御回路１７から出力されるデータ入力
制御信号ＤＩＮ１が供給される。

【００８２】また、メモリセルアレイ１１−２側に設け
られたデータロード制御回路ＤＬ２も図示のように各デ
ータロード制御回路ＤＬ１と同様の回路構成にて実現さ
れている。

【００８３】以下、この図９の回路における通常のデー
タ読み出し／書き込み動作時のデータ転送動作、および
過書き込みデータの訂正の際のセルデータ退避動作につ
いて説明する。

【００８４】（１）セルアレイ１１−１からの通常のデ
ータ読み出し動作では、ラッチ回路ＬＴに読み出された
セルデータは、ＣＳＬ１−１が付勢されることにより、
データ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣上に出力され、出力ア
ンプ１００に送られる。制御回路１７によって出力アン
プ活性化信号ＩＯＳＥＮ１−１が付勢されると、データ
入出力線Ｉ／Ｏ，Ｉ／Ｏ￣上のデータが増幅されて出力
ラッチ回路１０１に送られ、信号ＲＥＢ￣の制御によっ
て出力ラッチ回路１０１に取り込まれてそこで一時保持
される。出力ラッチ回路１０１の出力は出力バッファ１
０２を介して出力マルチプレクサ１０３に送られる。セ
ルアレイ１１−１からのデータ読み出しの場合には、ア
レイ選択信号ＡＲ１に対応する制御回路１７からの信号
ＯＵＴ１だけが付勢され、信号ＯＵＴ２は付勢されな
い。従って、セルデータは出力マルチプレクサ１０３を
介してＩ／Ｏパッド１０４上に出力される。

【００８５】（２）Ｉ／Ｏパッド１０４を介して外部か
ら入力される書き込みデータを選択セルアレイのセンス
・ラッチ回路にロードする場合には、Ｉ／Ｏパッド１０
４に与えられたデータは、入力バッファ３０１を介して
入力ラッチ回路３０２に送られ、信号ＷＥＢ￣の制御に
よって入力ラッチ回路３０２に取り込まれてそこで一時
保持される。入力ラッチ回路３０２の出力は、データロ
ード制御部ＤＬ１，ＤＬ２の双方に送られる。

【００８６】セルアレイ１１−１が外部からのアドレス
によって選択されている場合には、制御回路１７によっ
て信号ＤＩＮ１が付勢され、これによりデータロード制
御部ＤＬ１が活性化されて、セルアレイ１１−１のデー
タ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣に入力される。そして、カ
ラムアドレス信号に応じて所定のカラム選択信号ＣＳＬ
が付勢されることにより、対応するカラムのラッチ回路
Ｌに書き込みデータが保持される。

【００８７】一方、セルアレイ１１−２が外部からのア
ドレスによって選択されている場合には、制御回路１７
によって信号ＤＩＮ２が付勢され、これによりデータロ
ード制御部ＤＬ２が活性化されて、セルアレイ１１−２
のデータ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣に入力される。そし
て、カラムアドレス信号に応じて所定のカラム選択信号
ＣＳＬが付勢されることにより、対応するカラムのラッ
チ回路Ｌに書き込みデータがロードされる。

【００８８】（３）過書き込みデータの訂正の際のセル
データの退避動作は、（１）の読み出し、及び（２）の
データロード動作を制御回路１７の制御の下に内部で連
続して行うことにより実現できる。

【００８９】以下、このセルデータの退避動作を図１０
のタイミングチャートを参照して説明する。ここでは、
セルアレイ１１−１における偶数ビット線グループ内の
所定の１ページに対する書き込み動作において過書き込
みが検出され、その書き込みページのワード線に接続さ
れる偶数番目および奇数番目の２ページ分のメモリセル
のデータを退避する場合を想定する。

【００９０】まず、アレイ選択信号ＡＲ１が付勢された
状態で、セルアレイ１１−１における偶数ビット線側の
１ページ分のセルデータ（ＥＶＥＮセル）がセンス・ラ
ッチ回路１３−１に取り込まれる。次いで、センス・ラ
ッチ回路１３−１からＩ／Ｏパッド１０４へのデータ転
送が１バイト単位で開始される。

【００９１】ここで、左端の偶数ビット線ＢＬ０側のメ
モリセルに着目すると、ビット線ＢＬ０，ＢＬ１で共用
されるラッチ回路ＬＴには、まず、偶数ビット線ＢＬ０
側のメモリセルから読み出されたセルデータが保持され
る。そして、そのラッチ回路ＬＴに保持されたセルデー
タは、ＣＳＬ１−１が付勢されることにより、データ入
出力線Ｉ／Ｏ，Ｉ／Ｏ￣上に出力され、出力アンプ１０
０に送られる。制御回路１７によって出力アンプ活性化
信号ＩＯＳＥＮ１−１が付勢されると、データ入出力線
Ｉ／Ｏ，Ｉ／Ｏ￣上のデータが増幅されて出力ラッチ回
路１０１に送られ、信号ＲＥＢ￣の制御によって出力ラ
ッチ回路１０１に取り込まれてそこで一時保持される。
出力ラッチ回路１０１の出力は出力バッファ１０２を介
して出力マルチプレクサ１０３に送られる。そして、信
号ＯＵＴ１が付勢されることにより、出力マルチプレク
サ１０３からＩ／Ｏパッド１０４にセルデータが出力さ
れる。

【００９２】この後、選択アレイはセルアレイ１１−１
から１１−２に切り替えられ、アレイ選択信号ＡＲ２が
付勢される。そして、Ｉ／Ｏパッド１０４上のセルデー
タが入力バッファ３０１を介して入力ラッチ回路３０２
に送られ、信号ＷＥＢ￣の制御によって入力ラッチ回路
３０２に取り込まれてそこで一時保持される。この後、
制御回路１７によって信号ＤＩＮ２が付勢され、これに
よりデータロード制御部ＤＬ２が活性化されて、セルデ
ータはセルアレイ１１−２のデータ入出力線Ｉ／Ｏ，Ｉ
／Ｏ￣に入力される。そして、メモリセルアレイ１１−
１から読み出したセルデータと同一カラムを選択するカ
ラム選択信号ＣＳＬ２−１が付勢されることにより、メ
モリセルアレイ１１−２の左端のカラムに対応するラッ
チ回路ＬＴにセルデータが退避される。

【００９３】このようにして、セルアレイ１１−１のセ
ンスラッチ回路１３−１からのセルデータの読み出し、
およびセルアレイ１１−２のセンスラッチ回路１３−２
へのセルデータのロードを、選択カラムを更新しながら
繰り返し実行することにより、セルアレイ１１−１にお
ける偶数ビット線側の１ページ分のセルデータ（ＥＶＥ
Ｎセル）がセルアレイ１１−２のセンスラッチ回路１３
−２にバイト単位で退避される。

【００９４】この後、アレイ選択信号ＡＲ１が再び付勢
され、セルアレイ１１−１における奇数ビット線側の１
ページ分のセルデータ（ＯＤＤセル）がセンス・ラッチ
回路１３−１に取り込まれる。このようにして、１本の
ワード線に接続されている偶数および奇数の２ページ分
のセルデータを両方とも退避することができる。

【００９５】ページ消去の後は、まず、センス・ラッチ
回路１３−１に退避されている奇数ビット線側の１ペー
ジ分のセルデータ（ＯＤＤセル）が対応するセルに再書
き込みされる。この後、上記の動作を逆にたどることに
より、セルアレイ１１−２に退避されている偶数ビット
線側の１ページ分のセルデータ（ＥＶＥＮセル）がセン
ス・ラッチ回路１３−１に転送されて、対応するセルに
再書き込みされる。

【００９６】以上のように、本第１実施形態によれば、
２つのセルアレイ１１−１，１１−２が排他的に選択さ
れる構成を採用することにより、選択セルアレイ１１−
１内の退避対象の２ページ分のセルデータのうちの１ペ
ージを選択されてない未使用状態のセルアレイ１１−２
に設けられたセンス・ラッチ回路１３−２に転送してそ
こに保存し、残りの１ページのデータを選択セルアレイ
１１−１内のセンス・ラッチ回路１３−１に保存してお
くことが可能となる。よって、ラッチ回路ＬＴをビット
線シールド構造のセルアレイ１１−１，１１−２の各々
において隣接する２本のビット線に１つの割合で配する
構成においても、過書き込みベリファイ機能を実現でき
るようになる。

【００９７】（第２実施形態）図１１には、本発明の第
２実施形態に係るフラッシュＥＥＰＲＯＭの構成が示さ
れている。このフラッシュＥＥＰＲＯＭは、図１に示し
た第１実施形態のフラッシュＥＥＰＲＯＭの構成に加
え、さらに、１ページ分の記憶サイズを有する書き戻し
用ラッチ回路１３−３が設けられている。この書き戻し
用ラッチ回路１３−３は、過書き込みデータの訂正の際
のセルデータの退避に用いられる専用のラッチ回路であ
り、データ入出力線を介して第１及び第２のセルアレイ
１１−１，１１−２の双方に接続されている。

【００９８】すなわち、データ読み出し、データ書き込
み、消去、書き込みベリファイ、過書き込みベリファイ
動作は第１実施形態と同じであるが、本第２実施形態で
は、過書き込み不良を訂正する際のセルデータの退避先
として、書き戻し用ラッチ回路１３−３が用いられる。

【００９９】選択セルアレイ１１−１へのデータ書き込
み動作において過書き込みセルが生じた場合には、選択
セルアレイ１１−１内の退避対象の２ページ分のセルデ
ータのうちの１ページは、選択されてない未使用状態の
セルアレイ１１−２のセンス・ラッチ回路１３−２では
なく、書き戻し用ラッチ回路１３−３に転送されそこで
保存される。同様に、選択セルアレイ１１−２へのデー
タ書き込み動作において過書き込みセルが生じた場合に
は、選択セルアレイ１１−２内の退避対象の２ページ分
のセルデータのうちの１ページは、選択されてない未使
用状態のセルアレイ１１−１のセンス・ラッチ回路１３
−１ではなく、書き戻し用ラッチ回路１３−３に転送さ
れそこで保存される。

【０１００】図１２には、書き戻し用ラッチ回路１３−
３の構成とその周辺に設けられたセルデータ転送用回路
の具体的な構成が示されている。書き戻し用ラッチ回路
１３−３は、セルアレイ１１−１，１１−２それぞれの
センス・ラッチ回路１３−１，１３−２と同じく１ペー
ジ分に相当する数のラッチ回路ＬＴを備えている。これ
ら各ラッチ回路ＬＴは書き戻し専用のカラム選択ゲート
を介して、書き戻し用ラッチ回路１３−３内の内部デー
タ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣に接続されている。

【０１０１】例えば、書き戻し用ラッチ回路１３−３内
の左端のラッチ回路ＬＴに着目すると、そのラッチ回路
ＬＴは図示のようにＮチャネルＭＯＳトランジスタ４０
１，４０２を介して内部データ入出力線Ｉ／Ｏ，Ｉ／Ｏ
￣に接続されている。ＮチャネルＭＯＳトランジスタ４
０１，４０２の共通ゲートには、制御回路１７から書き
戻し用カラムゲート選択信号ＣＳＬ３−１が供給され
る。この書き戻し用カラムゲート選択信号ＣＳＬ３−１
は、セルアレイ１１−１，１１−２における第１カラム
を選択するカラム選択信号ＣＳＬ１−１，ＣＳＬ２−１
に対応するものであり、第１カラム目のセルデータを退
避するときに制御回路１７によって付勢される。したが
って、書き戻し用ラッチ回路１３−３内の左端のラッチ
回路ＬＴは、セルアレイ１１−１，１１−２各々の第１
カラム目のセルデータの退避に使用される。同様に、書
き戻し用ラッチ回路１３−３内の右端のラッチ回路ＬＴ
はセルアレイ１１−１，１１−２各々の最終カラム目の
セルデータの退避に使用される。

【０１０２】また、第１のセルアレイ１１−１のデータ
入出力線Ｉ／Ｏ，Ｉ／Ｏ￣および第２のセルアレイ１１
−２のデータ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣には、それぞれ
出力アンプ５０１，５０２が設けられている。これら出
力アンプ５０１，５０２それぞれの出力は出力マルチプ
レクサ５０３に接続されている。出力マルチプレクサ５
０３は、アレイ選択信号ＡＲ１，ＡＲ２に応じて出力ア
ンプ５０１，５０２の一方を選択する。

【０１０３】この出力マルチプレクサ５０３の出力は、
転送ゲートとして機能するＮチャネルＭＯＳトランジス
タ５０４を介して、書き戻し用ラッチ回路１３−３の入
力側に設けられた内部データ入出力線ドライバ５０７，
５０８に接続されると共に、転送ゲートとして機能する
ＮチャネルＭＯＳトランジスタ５０４を介して出力バッ
ファ１８２にも接続されている。ＮチャネルＭＯＳトラ
ンジスタ５０４，５０５は、出力マルチプレクサ５０３
からの出力データを書き戻し用ラッチ回路１３−３と出
力バッファ１８２のどちらに転送するかを制御するため
のものである。ＮチャネルＭＯＳトランジスタ５０４の
ゲートには、制御回路１７からの第１のリロード制御信
号ＲＥＬＯＡＤ１が入力され、またＮチャネルＭＯＳト
ランジスタ５０５のゲートには、インバータ５０６によ
って反転された第１のリロード制御信号ＲＥＬＯＡＤ１
が入力される。第１のリロード制御信号ＲＥＬＯＡＤ１
は、セルデータの退避処理動作を行うときにハイレベル
となり、通常のデータ読み出し動作の時はローレベルと
なる。したがって、セルデータの退避処理動作を行うと
きは、ＮチャネルＭＯＳトランジスタ５０４がオンし、
出力マルチプレクサ５０３から出力されるセルデータ
は、ドライバ５０７，５０８を介して書き戻し用ラッチ
回路１３−３の内部データ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣に
転送される。

【０１０４】書き戻し用ラッチ回路１３−３の出力側に
は、その内部ラッチ回路から内部データ入出力線Ｉ／
Ｏ，Ｉ／Ｏ￣上に読み出されるデータを増幅して出力す
るための出力アンプ５０９が設けられている。この出力
アンプ５０９の出力は転送ゲートとして機能するＮチャ
ネルＭＯＳトランジスタ５１０の一端に接続されてい
る。また、このＮチャネルＭＯＳトランジスタ５１０の
他端には、入力バッファ１８１に一端が接続されたＮチ
ャネルＭＯＳトランジスタ５１１の他端が接続されてい
る。これらＮチャネルＭＯＳトランジスタ５１０，５１
１は、書き戻し用ラッチ回路１３−３と入力バッファ１
８１のどちらからのデータを選択セルアレイに転送する
かを制御するためのものであり、ＮチャネルＭＯＳトラ
ンジスタ５１０のゲートには制御回路１７からの第２の
リロード制御信号ＲＥＬＯＡＤ２が入力され、またＮチ
ャネルＭＯＳトランジスタ５１１のゲートにはインバー
タ５１２を介して第２のリロード制御信号ＲＥＬＯＡＤ
２の反転信号が入力される。第２のリロード制御信号Ｒ
ＥＬＯＡＤ２は、書き戻し用ラッチ回路１３−３に退避
されたセルデータを元のセルアレイに書き戻すときにハ
イレベルとなり、通常のデータ書き込み動作の時はロー
レベルとなる。したがって、セルデータの書き戻し動作
を行うときは、ＮチャネルＭＯＳトランジスタ５１０が
オンし、出力アンプ５０９から出力されるセルデータ
は、２入力ＡＮＤゲート５１２，５１５の各一方の入力
に供給される。

【０１０５】２入力ＡＮＤゲート５１２，５１５それぞ
れの他方の入力には、アレイ選択信号ＡＲ１，ＡＲ２に
対応して制御回路１７から発生される信号ＬＥＦＴ，Ｒ
ＩＧＨＴが入力される。すなわち、セルアレイ１１−１
が選択されているときには、信号ＬＥＦＴが付勢され、
書き戻し用のセルデータ、または入力バッファ１８１を
介して入力される外部からの書き込みデータは、ドライ
バ回路５１３，５１４を介してセルアレイ１１−１側の
データ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣に供給される。一方、
セルアレイ１１−２が選択されているときには、信号Ｒ
ＩＧＨＴが付勢され、書き戻し用のセルデータ、または
入力バッファ１８１を介して入力される外部からの書き
込みデータは、ドライバ回路５１６，５１７を介してセ
ルアレイ１１−２側のデータ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣
に供給される。

【０１０６】図１３は、書き戻し用ラッチ回路１３−３
へのセルデータの退避動作を示すタイミングチャートで
ある。ここでは、セルアレイ１１−１における偶数ビッ
ト線グループ内の所定の１ページに対する書き込み動作
において過書き込みが検出され、その書き込みページの
ワード線に接続される偶数番目および奇数番目の２ペー
ジ分のメモリセルのデータを退避する場合を想定する。

【０１０７】まず、アレイ選択信号ＡＲ１が付勢された
状態で、セルアレイ１１−１における偶数ビット線側の
１ページ分のセルデータ（ＥＶＥＮセル）がセンス・ラ
ッチ回路１３−１に取り込まれる。次いで、センス・ラ
ッチ回路１３−１から書き戻し用ラッチ回路１３−３へ
のデータ転送が１バイト単位で開始される。

【０１０８】ここで、左端の偶数ビット線ＢＬ０側のメ
モリセルに着目すると、第１カラムのビット線ＢＬ０，
ＢＬ１で共用されるラッチ回路ＬＴには、まず、偶数ビ
ット線ＢＬ０側のメモリセルから読み出されたセルデー
タが保持される。そして、そのラッチ回路ＬＴに保持さ
れたセルデータは、ＣＳＬ１−１が付勢されることによ
り、データ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣上に出力され、出
力アンプ１００によって増幅された後に出力マルチプレ
クサ５０３に入力される。次いで、第１のリロード制御
信号ＲＥＬＯＡＤ１によってオン状態に設定されている
トランジスタ５０４を介して、セルデータは書き戻し用
ラッチ回路１３−３に送られる。そして、メモリセルア
レイ１１−１から読み出したセルデータと同一カラムを
選択するカラム選択信号ＣＳＬ３−１が付勢されること
により、メモリセルアレイ１１−２の左端のカラムに対
応する書き戻し用ラッチ回路１３−３内のラッチ回路Ｌ
Ｔにセルデータが退避される。

【０１０９】セルアレイ１１−１のセンスラッチ回路１
３−１からのセルデータの読み出し、および書き戻し用
ラッチ回路１３−３へのセルデータの転送を、選択カラ
ムを更新しながら繰り返し実行することにより、セルア
レイ１１−１における偶数ビット線側の１ページ分のセ
ルデータ（ＥＶＥＮセル）がバイト単位で書き戻し用ラ
ッチ回路１３−３に退避される。

【０１１０】この後、アレイ選択信号ＡＲ１が再び付勢
され、セルアレイ１１−１における奇数ビット線側の１
ページ分のセルデータ（ＯＤＤセル）がセンス・ラッチ
回路１３−１に取り込まれる。このようにして、１本の
ワード線に接続されている偶数番目及び奇数番目の２ペ
ージ分のセルデータを両方とも退避することができる。

【０１１１】ページ消去の後は、まず、センス・ラッチ
回路１３−１に退避されている奇数ビット線側の１ペー
ジ分のセルデータ（ＯＤＤセル）が対応するセルに再書
き込みされる。この後、書き戻し用ラッチ回路１３−３
に退避されたセルデータが、セルアレイ１１−１のセン
スラッチ回路１３−１に書き戻される。

【０１１２】図１４は、書き戻し用ラッチ回路１３−３
に退避されたセルデータを、セルアレイ１１−１のセン
スラッチ回路１３−１に書き戻す動作を示すタイミング
チャートである。

【０１１３】まず、書き戻し用ラッチ回路１３−３の第
１カラム目のラッチ回路ＬＴを選択するためのカラム選
択信号ＣＳＬ３−１が付勢され、これによりそのラッチ
回路ＬＴに退避されていたセルデータは出力アンプ５０
９に送られそこで増幅される。この後、リロード制御信
号ＲＥＬＯＡＤ２が付勢されることによりトランジスタ
５１０がオンし、このトランジスタ５１０を介してセル
データがＡＮＤゲート５１２，５１５に送られる。そし
て、信号ＬＥＦＴが付勢されると、セルデータがメモリ
セルアレイ１１−１のデータ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣
に転送される。ついで、メモリセルアレイ１１−１の第
１カラムを選択するカラム選択信号ＣＳＬ１−１が付勢
されることにより、セルデータは第１カラムのラッチ回
路ＬＴに再ロードされる。

【０１１４】以上のように、本第２実施形態によれば、
セルデータの退避のために専用の書き戻し用ラッチ回路
１３−３を設けてそこにセルデータを退避しているた
め、第１実施形態のようにＩ／Ｏバッファ経由でセルア
レイ１１−１，１１−２間にまたがるデータ転送を行う
第１実施形態に比べ、セルデータ退避およびその書き戻
しに要する時間を短縮することが可能となる。

【０１１５】なお、本第２実施形態では、必ずしもセル
アレイが２分割されていなくても動作は可能である。し
かし、セルアレイの分割数によらず書き戻し用ラッチ回
路１３−３は常に１ページ分だけ用意すればよいので、
通常のデータ読み出し・書き込み動作で使用されるデー
タレジスタの容量が多く必要となるセルアレイ分割構造
に適用した方がデータレジスタ全体に占める書き戻し用
ラッチ回路１３−３の割合が少なくなり、チップ面積の
点で有利となる。

【０１１６】（第３実施形態）図１５には、本発明の第
３実施形態に係るフラッシュＥＥＰＲＯＭの構成が示さ
れている。このフラッシュＥＥＰＲＯＭは、図１に示し
た第１実施形態のフラッシュＥＥＰＲＯＭの構成に加
え、セルアレイ１１−１のセンス・ラッチ回路１３−１
とセルアレイ１１−１のセンス・ラッチ回路１３−２と
の間を直接結ぶ専用の経路６００が設けられている。

【０１１７】すなわち、データ読み出し、データ書き込
み、消去、書き込みベリファイ、過書き込みベリファイ
動作は第１実施形態と同じであるが、本第３実施形態で
は、過書き込み不良を訂正する際のセルデータの退避お
よびその書き戻しは、経路６００を利用することによ
り、Ｉ／Ｏバッファ１８を介さずに、センス・ラッチ回
路１３−１とセンス・ラッチ回路１３−２との間で直接
的に実行される。

【０１１８】図１６には、経路６００を利用してデータ
転送を行うための具体的なデータ転送回路の構成が示さ
れている。第１のセルアレイ１１−１のデータ入出力線
Ｉ／Ｏ，Ｉ／Ｏ￣には出力アンプ６０１の入力が接続さ
れており、この出力アンプ６０１の出力には、ＣＭＯＳ
インバータ６０２，６０３から構成される出力ラッチ回
路が設けられている。この出力ラッチ回路の出力は出力
バッファ１８２に接続されると共に、転送ゲートとして
機能するＮチャネルＭＯＳトランジスタ６１１および前
述の経路６００内のライン６００ａを介して、第２のセ
ルアレイ１１−２のデータ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣を
駆動するドライバ回路６０９，６１０の入力に接続され
ている。これらドライバ回路６０９，６１０の入力は、
入力バッファ１８１にも接続されている。

【０１１９】ＮチャネルＭＯＳトランジスタ６１１は、
センスラッチ回路１３−１から読み出されたセルデータ
を出力バッファ１８２とセンスラッチ回路１３−２のど
ちらに転送するかを制御するものであり、そのゲートに
は制御回路１７からの第１のリロード制御信号ＲＥＬＯ
ＡＤ＃１が供給される。第１のリロード制御信号ＲＥＬ
ＯＡＤ＃１は、センス・ラッチ回路１３−１から１３−
２へのセルデータの転送を行うときにハイレベルとな
り、通常のデータ読み出し動作の時はローレベルとな
る。したがって、センス・ラッチ回路１３−１から１３
−２へのセルデータの退避処理や書き戻し処理を行うと
きは、ＮチャネルＭＯＳトランジスタ６１１がオンし、
ライン６００ａが接続状態となる。

【０１２０】また、第２のセルアレイ１１−２のデータ
入出力線Ｉ／Ｏ，Ｉ／Ｏ￣には出力アンプ６０４の入力
が接続されており、この出力アンプ６０４の出力には、
ＣＭＯＳインバータ６０５，６０６から構成される出力
ラッチ回路が設けられている。この出力ラッチ回路の出
力は出力バッファ１８２に接続されると共に、転送ゲー
トとして機能するＮチャネルＭＯＳトランジスタ６１２
および前述の経路６００内のライン６００ｂを介して、
第１のセルアレイ１１−１のデータ入出力線Ｉ／Ｏ，Ｉ
／Ｏ￣を駆動するドライバ回路６０７，６０８の入力に
接続されている。これらドライバ回路６０７，６０８の
入力は、入力バッファ１８１にも接続されている。

【０１２１】ＮチャネルＭＯＳトランジスタ６１２は、
センスラッチ回路１３−２から読み出されたセルデータ
を出力バッファ１８２とセンスラッチ回路１３−１のど
ちらに転送するかを制御するものであり、そのゲートに
は制御回路１７からの第２のリロード制御信号ＲＥＬＯ
ＡＤ＃２が供給される。第２のリロード制御信号ＲＥＬ
ＯＡＤ＃２は、センス・ラッチ回路１３−２から１３−
１へのセルデータの転送を行うときにハイレベルとな
り、通常のデータ読み出し動作の時はローレベルとな
る。したがって、センス・ラッチ回路１３−２から１３
−１へのセルデータの退避処理や書き戻し処理を行うと
きは、ＮチャネルＭＯＳトランジスタ６１２がオンし、
ライン６００ｂが接続状態となる。

【０１２２】図１７は、書き戻し用ラッチ回路１３−３
へのセルデータの退避動作を示すタイミングチャートで
ある。ここでは、セルアレイ１１−１における偶数ビッ
ト線グループ内の所定の１ページに対する書き込み動作
において過書き込みが検出され、その書き込みページの
ワード線に接続される偶数番目および奇数番目の２ペー
ジ分のメモリセルのデータを退避する場合を想定する。

【０１２３】まず、アレイ選択信号ＡＲ１が付勢された
状態で、セルアレイ１１−１における偶数ビット線側の
１ページ分のセルデータ（ＥＶＥＮセル）がセンス・ラ
ッチ回路１３−１に取り込まれる。次いで、センス・ラ
ッチ回路１３−１からセンス・ラッチ回路１３−２への
データ転送が１バイト単位で開始される。

【０１２４】ここで、左端の偶数ビット線ＢＬ０側のメ
モリセルに着目すると、第１カラムのビット線ＢＬ０，
ＢＬ１で共用されるラッチ回路ＬＴには、まず、偶数ビ
ット線ＢＬ０側のメモリセルから読み出されたセルデー
タが保持される。そして、そのラッチ回路ＬＴに保持さ
れたセルデータは、ＣＳＬ１−１が付勢されることによ
り、データ入出力線Ｉ／Ｏ，Ｉ／Ｏ￣上に出力され、出
力アンプ６０１によって増幅された後に、ＣＭＯＳイン
バータ６０２，６０３から構成される出力ラッチ回路で
ラッチされる。このラッチされたセルデータは、第１の
リロード制御信号ＲＥＬＯＡＤ＃１によってオン状態に
設定されているトランジスタ６１１、およびライン６０
０ａを介して、センス・ラッチ回路１３−２のデータ入
出力線Ｉ／Ｏ，Ｉ／Ｏ￣に転送される。そして、メモリ
セルアレイ１１−１から読み出したセルデータと同一カ
ラムを選択するカラム選択信号ＣＳＬ２−１が付勢され
ることにより、メモリセルアレイ１１−２の左端のカラ
ムに対応するセンス・ラッチ回路１３−２内のラッチ回
路ＬＴにセルデータが退避される。

【０１２５】セルアレイ１１−１のセンスラッチ回路１
３−１からのセルデータの読み出し、およびセルアレイ
１１−２のセンスラッチ回路１３−２へのセルデータの
転送を、選択カラムを更新しながら繰り返し実行するこ
とにより、セルアレイ１１−１における偶数ビット線側
の１ページ分のセルデータ（ＥＶＥＮセル）がバイト単
位でセンスラッチ回路１３−２に退避される。

【０１２６】この後、アレイ選択信号ＡＲ１が再び付勢
され、セルアレイ１１−１における奇数ビット線側の１
ページ分のセルデータ（ＯＤＤセル）がセンス・ラッチ
回路１３−１に取り込まれる。このようにして、１本の
ワード線に接続されている偶数番目及び奇数番目の２ペ
ージ分のセルデータを両方とも退避することができる。

【０１２７】ページ消去の後は、まず、センス・ラッチ
回路１３−１に退避されている奇数ビット線側の１ペー
ジ分のセルデータ（ＯＤＤセル）が対応するセルに再書
き込みされる。この後、センス・ラッチ回路１３−２に
退避されているセルデータが、セルアレイ１１−１のセ
ンスラッチ回路１３−１に書き戻され、対応するセルへ
の再書き込みが実行される。

【０１２８】以上のように、本第３実施形態によれば、
セルアレイ１１−１のセンス・ラッチ回路１３−１とセ
ルアレイ１１−１のセンス・ラッチ回路１３−２とが専
用の経路６００によって接続されているため、第１実施
形態のように入出力バッファ１８経由でセルデータを転
送するという面倒な動作が不要になる。

【０１２９】なお、以上の各実施形態では、ＮＡＮＤ型
のメモリセルを用いる場合を例示したが、セル構造は必
ずしもＮＡＮＤ型である必要はなく、例えば、図１８
（ａ）に示すようなＡＮＤ型メモリセルのセル構造や、
図１８（ｂ）に示すようなＤＩＮＯＲ（ｄｉｖｉｄｅｄ
ＮＯＲ）型メモリセルのセル構造を用いることも可能
である。

【０１３０】

【発明の効果】以上のように、本発明によれば、データ
レジスタを構成するラッチ回路を２本のビット線に１つ
の割合で配する構成においても、過書き込みベリファイ
機能を実現できるようになり、高集積化・大容量化に好
適で且つ動作の信頼性の高い不揮発性半導体記憶装置を
実現することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るＮＡＮＤ型フラッ
シュＥＥＰＲＯＭの構成を示すブロック図。

【図２】同第１実施形態のＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭにおけるセンス・ラッチ回路周辺の具体的な回路
構成を示す図。

【図３】同第１実施形態のＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭのデータ書き込み動作を示すタイミングチャー
ト。

【図４】同第１実施形態のＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭの書き込みベリファイ動作を示すタイミングチャ
ート。

【図５】同第１実施形態のＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭのデータ読出し動作を示すタイミングチャート。

【図６】同第１実施形態のＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭによって実行される過書き込みベリファイを含む
一連の書き込みサイクルの手順を示すフローチャート。

【図７】同第１実施形態のＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭの過書き込みベリファイ動作を示すタイミングチ
ャート。

【図８】同第１実施形態のＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭのセルデータコピー動作を示すタイミングチャー
ト。

【図９】同第１実施形態のＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭに設けられたセルデータ転送回路の構成を示す回
路図。

【図１０】図９のセルデータ転送回路を用いたセルデー
タ退避動作を示すタイミングチャート。

【図１１】本発明の第２実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの構成を示すブロック図。

【図１２】同第２実施形態のＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭに設けられた書き戻し用ラッチ回路の構成とそ
の周辺に設けられたセルデータ転送用回路の構成を示す
回路図。

【図１３】同第２実施形態のＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭにおける書き戻し用ラッチ回路へのセルデータ
の退避動作を示すタイミングチャート。

【図１４】同第２実施形態のＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭにおいて書き戻し用ラッチ回路に退避されたセ
ルデータを、セルアレイのセンスラッチ回路に書き戻す
動作を示すタイミングチャート。

【図１５】本発明の第３実施形態に係るフラッシュＥＥ
ＰＲＯＭの構成を示すブロック図。

【図１６】同第３実施形態のＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭに設けられた２つのセンスラッチ回路間に設け
られた専用経路を利用してデータ転送を行うための具体
的なデータ転送回路の構成を示す回路図。

【図１７】同第３実施形態のＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭにおけるデータ退避および書き戻しのためのデ
ータ転送動作を示すタイミングチャート。

【図１８】通常のＡＮＤ型メモリセルおよびＤＩＮＯＲ
型メモリセルの構造を示す回路図。

【図１９】通常のＮＡＮＤ型メモリセルの構造を示す回
路図。

【図２０】図１９のＮＡＮＤ型メモリセルの各種動作に
対応する印加電圧を説明するための図。

【符号の説明】

１１−１，１１−２…メモリセルアレイ１２−１，１２−２…ロウデコーダ１３−１，１３−２…センス・ラッチ回路（データバッ
ファ）１４−１，１４−２…カラムデコーダ１５−１，１５−２…カラム選択ゲート１６…昇圧回路１７…制御回路１８…Ｉ／Ｏバッファ１９…アドレス／コマンドバッファ２０…コマンドデコーダ１００，２００…シールド電源ＢＬ０〜ＢＬ２ｎ＋１…ビット線ＷＬ１〜ＷＬ２ｍ…ワード線Ｉ／Ｏ，Ｉ／Ｏ￣…データ入出力線ＬＴ…ラッチ回路ＶＦ…ベリファイ線１００，２００…出力アンプ１０１，２０１…出力ラッチ回路３０２…入力ラッチ１３−３…書き戻し用ラッチ回路６００…センス・ラッチ回路間の専用経路

Claims

【特許請求の範囲】

【請求項１】電気的に書き換え可能なメモリセルが１
以上接続されて構成されるメモリセルユニットが行およ
び列のマトリクス状に配置され、列方向の複数のメモリ
セルユニットがビット線に接続され、行方向の複数のメ
モリセルがワード線に接続されてそれぞれ構成される第
１および第２のメモリセルアレイと、前記第１のメモリセルアレイ内の隣接する第１および第
２のビット線に選択的に接続され、前記第１および第２
のビット線間で書き込み／読み出しデータの保持に共用
される第１のラッチ回路と、前記第２のメモリセルアレイ内の隣接する第１および第
２のビット線に選択的に接続され、前記第１および第２
のビット線間で書き込み／読み出しデータの保持に共用
される第２のラッチ回路とを具備し、外部からのアドレスに基づいて前記第１および第２のメ
モリセルアレイの一方をアクセス対象として選択し、前記選択されているメモリセルアレイ内の前記第１およ
び第２のビット線の中で選択された一方のビット線側に
過書き込み状態のメモリセルがある場合、その過書き込
み状態のメモリセルのデータ、および前記過書き込み状
態のメモリセルと同一ワード線に接続され且つ非選択状
態の他方のビット線側に設けられているメモリセルのデ
ータを、前記選択されているメモリセルアレイに対応す
るラッチ回路および非選択状態のメモリセルアレイに対
応するラッチ回路にそれぞれ退避し、前記各メモリセル
のデータが消去された後、前記退避されたデータを前記
各対応するメモリセルに書き込むことを特徴とする不揮
発性半導体記憶装置。
【請求項２】外部との間でデータの入出力を行うデー
タ入出力端子と、前記第１および第２のラッチ回路を選択的に前記データ
入出力端子に接続し、前記第１および第２のラッチ回路
の一方から前記データ入出力端子にデータを転送するデ
ータ出力手段と、前記データ入出力端子に接続され、そのデータ入出力端
子上のデータを前記第１および第２のラッチ回路に選択
的にロードするデータロード手段とをさらに具備し、前記データ出力手段および前記データロード手段を用い
て、退避対象の一方のメモリセルのデータを前記選択さ
れているメモリセルアレイに対応するラッチ回路から前
記非選択状態のメモリセルアレイに対応するラッチ回路
に転送することを特徴とする請求項１記載の不揮発性半
導体記憶装置。
【請求項３】前記第１および第２のラッチ回路間をつ
なぐためにそれらラッチ回路間に配置されたデータ転送
経路をさらに具備し、退避対象の一方のメモリセルのデータは、前記データ転
送経路を介して前記選択されているメモリセルアレイに
対応するラッチ回路から前記非選択状態のメモリセルア
レイに対応するラッチ回路に転送されることを特徴とす
る請求項１記載の不揮発性半導体記憶装置。
【請求項４】前記選択されているメモリセルアレイ内
の前記第１および第２のビット線の中で非選択状態のビ
ット線を所定の電位に設定するシールド電源をさらに具
備することを特徴とする請求項１乃至３のいずれか１項
記載の不揮発性半導体記憶装置。
【請求項５】電気的に書き換え可能なメモリセルが１
以上接続されて構成されるメモリセルユニットが行およ
び列のマトリクス状に配置され、列方向の複数のメモリ
セルユニットがビット線に接続され、行方向の複数のメ
モリセルがワード線に接続されてそれぞれ構成される第
１および第２のメモリセルアレイと、前記第１のメモリセルアレイに接続され、その第１のメ
モリセルアレイ内の選択されたワード線に接続されてい
る２ページ分のメモリセルの中で、選択された奇数番目
または偶数番目のビット線側に設けられた１ページ分の
メモリセルに書き込むべきデータ、およびそれらメモリ
セルから読み出されたデータを保持する第１のデータレ
ジスタと、前記第２のメモリセルアレイに接続され、その第２のメ
モリセルアレイ内の選択されたワード線に接続されてい
る２ページ分のメモリセルの中で、選択された奇数番目
または偶数番目のビット線側に設けられた１ページ分の
メモリセルに書き込むべきデータ、およびそれらメモリ
セルから読み出されたデータを保持する第２のデータレ
ジスタとを具備し、前記第１および第２のメモリセルアレイの中でアクセス
対象として選択されている側のメモリセルアレイ内のビ
ット線を奇数番目および偶数番目のビット線に分割し、
それら奇数番目および偶数番目のビット線の一方を選択
することにより、前記選択されている側のメモリセルア
レイとそれに対応する前記第１または第２のデータレジ
スタとの間で、ページ単位でデータ書き込みおよび読み
出し動作を実行し、前記アクセス対象として選択されている側のメモリセル
アレイに過書き込み状態のメモリセルがある場合、その
過書き込み状態のメモリセルと同一ワード線に接続され
ている２ページ分のメモリセルのうち、奇数番目および
偶数番目の一方のビット線に対応する１ページ分のメモ
リセルのデータを前記選択されているメモリセルアレイ
に対応するデータレジスタに退避すると共に、他方のビ
ット線に対応する１ページ分のメモリセルのデータを非
選択状態のメモリセルアレイに対応するデータレジスタ
に退避し、前記同一ワード線に接続された２ページ分の
メモリセルのデータが消去された後、前記第１および第
２のデータレジスタに退避されているデータをそれぞれ
対応する２ページ分のメモリセルに書き込むことを特徴
とする不揮発性半導体記憶装置。
【請求項６】電気的に書き換え可能なメモリセルが１
以上接続されて構成されるメモリセルユニットが行およ
び列のマトリクス状に配置され、列方向の複数のメモリ
セルユニットがビット線に接続され、行方向の複数のメ
モリセルがワード線に接続されてそれぞれ構成される第
１および第２のメモリセルアレイと、前記第１のメモリセルアレイ内の隣接する第１および第
２のビット線に選択的に接続され、第１および第２のビ
ット線間で書き込み／読み出しデータの保持に共用され
る第１のラッチ回路と、前記第２のメモリセルアレイ内の隣接する第１および第
２のビット線に選択的に接続され、第１および第２のビ
ット線間で書き込み／読み出しデータの保持に共用され
る第２のラッチ回路と、前記第１および第２のラッチ回路に選択的に接続され、
接続された前記第１または第２のラッチ回路から出力さ
れるデータをラッチする第３のラッチ回路とを具備し、外部からのアドレスに基づいて前記第１および第２のメ
モリセルアレイの一方をアクセス対象として選択し、前記選択されているメモリセルアレイ内の前記第１およ
び第２のビット線の中で選択された一方のビット線側に
過書き込み状態のメモリセルがある場合、その過書き込
み状態のメモリセルのデータ、およびその過書き込み状
態のメモリセルと同一ワード線に接続され且つ非選択状
態の他方のビット線側に設けられているメモリセルのデ
ータを、前記選択されているメモリセルアレイに対応す
るラッチ回路および前記第３のラッチ回路にそれぞれ退
避し、前記各メモリセルのデータが消去された後、前記
退避されたデータを前記各対応するメモリセルに書き込
むことを特徴とする不揮発性半導体記憶装置。
【請求項７】前記選択されているメモリセルアレイ内
の前記第１および第２のビット線の中で非選択状態のビ
ット線を所定の電位に設定するシールド電源をさらに具
備することを特徴とする請求項６記載の不揮発性半導体
記憶装置。
【請求項８】電気的に書き換え可能なメモリセルが１
以上接続されて構成されるメモリセルユニットが行およ
び列のマトリクス状に配置され、列方向の複数のメモリ
セルユニットがビット線に接続され、行方向の複数のメ
モリセルがワード線に接続されてそれぞれ構成される第
１および第２のメモリセルアレイと、前記第１のメモリセルアレイに接続され、その第１のメ
モリセルアレイ内の選択されたワード線に接続されてい
る２ページ分のメモリセルの中で、選択された奇数番目
または偶数番目のビット線側に設けられた１ページ分の
メモリセルに書き込むべきデータ、およびそれらメモリ
セルから読み出されたデータを保持する第１のデータレ
ジスタと、前記第２のメモリセルアレイに接続され、その第２のメ
モリセルアレイ内の選択されたワード線に接続されてい
る２ページ分のメモリセルの中で、選択された奇数番目
または偶数番目のビット線側に設けられた１ページ分の
メモリセルに書き込むべきデータ、およびそれらメモリ
セルから読み出されたデータを保持する第２のデータレ
ジスタと、前記第１および第２のデータレジスタに選択的に接続さ
れ、接続された前記第１または第２のデータレジスタ回
路から出力される１ページ分のデータを保持する第３の
データレジスタとを具備し、前記第１および第２のメモリセルアレイの中でアクセス
対象として選択されている側のメモリセルアレイ内のビ
ット線を奇数番目および偶数番目のビット線に分割し、
それら奇数番目および偶数番目のビット線の一方を選択
することにより、前記選択されている側のメモリセルア
レイとそれに対応する前記第１または第２のデータレジ
スタとの間で、ページ単位でデータ書き込みおよび読み
出し動作を実行し、前記アクセス対象として選択されている側のメモリセル
アレイに過書き込み状態のメモリセルがある場合、その
過書き込み状態のメモリセルと同一ワード線に接続され
ている２ページ分のメモリセルのうち、奇数番目および
偶数番目の一方のビット線に対応する１ページ分のメモ
リセルのデータを前記選択されているメモリセルアレイ
に対応するデータレジスタに退避すると共に、他方のビ
ット線に対応する１ページ分のメモリセルのデータを前
記第３のデータレジスタに退避し、前記同一ワード線に
接続された２ページ分のメモリセルのデータが消去され
た後、前記退避されているデータをそれぞれ対応する２
ページ分のメモリセルに書き込むことを特徴とする不揮
発性半導体記憶装置。