TWI750655B - 電壓生成電路、半導體儲存裝置及其位元線充電方法 - Google Patents

電壓生成電路、半導體儲存裝置及其位元線充電方法 Download PDF

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Abstract

本發明提供一種電壓生成電路、半導體儲存裝置及其位元線充電方法。電壓生成電路（100）包括：INTVDD生成電路（110），從外部電源電壓EXVDD生成內部電源電壓INTVDD；VDD_V1生成電路（120），從外部電源電壓EXVDD生成內部電源電壓VDD_V1；以及V1_驅動電路（130），使用內部電源電壓VDD_V1在輸出節點生成用於對位元線進行充電的充電電壓。V1_驅動電路（130）可生成具有不同驅動能力的電壓V1。V1_驅動電路（130）在位元線的第一充電期間內，利用弱的驅動能力的電壓V1對位元線進行充電，在第二充電期間內，利用強的驅動能力的電壓V1對位元線進行充電。

Description

電壓生成電路、半導體儲存裝置及其位元線充電方法
本發明是有關於一種快閃記憶體等半導體儲存裝置，且特別是有關於動作時的峰值電流的抑制。
在反及(NAND)型快閃記憶體的讀出動作中，交替地讀出包含偶數位元線的頁面或包含奇數位元線的頁面。在正進行偶數頁面的讀出的期間，將奇數頁面從讀出放大器(sense amplifier)中切離並供給屏蔽電位，在正進行奇數頁面的讀出的期間，將偶數頁面從讀出放大器中切離並供給屏蔽電位，由此減少由鄰接的位元線間的電容耦合所產生的雜訊(專利文獻1)。另外，在頁面讀出中，對位元線進行預充電，對應於選擇儲存單元的儲存狀態來使位元線進行放電，其後讀出位元線的電位，但若位元線電容伴隨頁面數的增加而增加，則位元線的充放電所需要的時間變長。因此，公開有在區塊間配置預充電電路來謀求縮短位元線的 預充電時間(專利文獻2)。
專利文獻1：日本專利特開平11-176177號公報
專利文獻2：日本專利第5631436號公報
圖1繪示由偶數位元線與奇數位元線共有的一個頁面緩衝器/讀出電路的一部分的結構與位元線選擇電路的圖。頁面緩衝器/讀出電路包括：N型金屬氧化物半導體(NMOS)電晶體BLPRE，連接在電壓V1與讀出節點SNS之間，用於對位元線進行預充電；NMOS電晶體BLCLAMP，用於箝位位元線的電壓；以及NMOS電晶體BLCN，用於進行與位元線選擇電路的連接。電晶體BLCLAMP與電晶體BLCN經由節點TOBL而連接。電晶體BLPRE與電晶體BLCLAMP的閘極長度分別為Lg=0.3um，由低電壓來驅動。另外，頁面緩衝器/讀出電路更包含與讀出節點SNS連接的鎖存電路(未繪示)。
位元線選擇電路包括：用於選擇偶數位元線GBLe的電晶體BLSe、用於選擇奇數位元線GBLo的電晶體BLSo、用於將虛擬電源VIRPWR與偶數位元線GBLe連接的電晶體YBLe、用於將虛擬電源VIRPWR與奇數位元線GBLo連接的電晶體YBLo。這些電晶體是由高電壓來驅動的NMOS電晶體。例如，在讀出動作時，當偶數位元線GBLe被選擇時，電晶體YBLe關閉，電晶體YBLo開啟，從虛擬電源VIRPWR朝奇數位元線GBLo供給0V， 當奇數位元線GBLo被選擇時，電晶體YBLe開啟，電晶體YBLo關閉，從虛擬電源VIRPWR朝偶數位元線GBLe供給0V，進行屏蔽讀出。在程式化動作時，從虛擬電源VIRPWR朝非選擇的位元線施加偏置電壓，儲存單元間的浮柵(Floating-Gate，FG)偶合得到抑制。
請先參考圖4，圖4繪示配置在頁面緩衝器/讀出電路的周圍的驅動電路的佈局例的圖。如圖4所示，用於生成電壓V1的V1_驅動電路V1_DRV或虛擬電源VIRPWR的驅動電路VIRPWR_DRV因配線等的集電極電阻(Collector Resistor，RC)負載而與其他驅動電路20一同配置在頁面緩衝器PB的周圍。換言之，這些V1_驅動電路V1_DRV、VIRPWR_DRV、其他驅動電路20無法遠離頁面緩衝器PB來配置。
圖2表示V1_驅動電路V1_DRV的結構。V1_驅動電路V1_DRV利用從外部供給的外部電源電壓EXVDD(例如3.3V)與內部電源電壓INTVDD(例如1.8V)來生成電壓V1。驅動電路包含反相器IN1~IN3及電晶體Q1~Q3。其中，電晶體Q1~Q2為上拉電晶體，電晶體Q3為下拉電晶體。電晶體Q1連接在外部電源電壓EXVDD與輸出節點N1之間，電晶體Q2連接在內部電源電壓INTVDD與輸出節點N1之間，電晶體Q3連接在輸出節點N1與接地端GND之間。電晶體Q1及反相器IN1的閘極長度(Lg=0.5um)因由高電壓驅動所產生的耐壓而比其他電晶體的閘極長度(Lg=0.3um)大，另外，由準位移位器LS進行了準位移位 的驅動信號被供給至反相器IN1。
當電晶體Q1被開啟時，電晶體Q2及電晶體Q3被關閉，在輸出節點N1生成外部電源電壓EXVDD準位(3.3V)的電壓V1。當電晶體Q2被開啟時，電晶體Q1及電晶體Q3被關閉，在輸出節點N1生成內部電源電壓INTVDD準位(1.8V)的電壓V1。當電晶體Q3被開啟時，電晶體Q1及電晶體Q2被關閉，輸出節點N1為GND準位。另外，雖然此處未圖示，但用於虛擬電源VIRPWR的驅動電路VIRPWR_DRV與圖2中所示的V1_驅動電路V1_DRV同樣地構成。
圖3表示生成內部電源電壓INTVDD的調節器的結構例。如此圖所示，調節器10包括：電晶體Q4，連接在外部電源電壓EXVDD與輸出節點N2之間；電阻分壓器，連接在輸出節點N2與GND之間；以及運算放大器(差動放大器)OPamp，對由電阻分壓器進行了分壓的節點N3的電壓與基準電壓Vref進行比較，並根據其比較結果來控制電晶體Q4，且從輸出節點N2輸出對外部電源電壓EXVDD進行了降壓的1.8V的內部電源電壓INTVDD。其中，電晶體Q4為PMOS電晶體。所述內部電源電壓INTVDD不僅用於V1_驅動電路V1_DRV或虛擬電源VIRPWR的驅動電路VIRPWR_DRV，也用於邏輯電路或其他電路。
圖5表示對位元線進行充電時的讀出節點SNS中顯現的充電電壓SNS_INTVDD及節點TOBL中顯現的箝位電壓VCLMP的波形與V1_驅動電路的關係。當對位元線進行充電時，電晶體 BLPRE、電晶體BLCLAMP及電晶體BLCN被開啟，電壓V1被供給經選擇的位元線。如圖2所示，V1_驅動電路V1_DRV包括外部電源電壓EXVDD的電壓供給路徑與內部電源電壓INVDD的電壓供給路徑，在對位元線最初進行充電的期間t1，經由外部電源電壓EXVDD的電壓供給路徑而對位元線進行充電。讀出節點SNS由外部電源電壓EXVDD的電壓V1開始充電，在節點TOBL中顯現由電晶體VCLAMP的閘極電壓進行了箝位的箝位電壓VCLMP。在接下來的充電期間t2，經由內部電源電壓INTVDD的電壓供給路徑而對位元線進行充電。由於電晶體BLPRE及電晶體BLCLAMP為通過內部電源電壓來動作的耐壓，因此從外部電源電壓EXVDD朝內部電源電壓INTVDD的電壓供給路徑的切換必須在讀出節點SNS中顯現的充電電壓SNS_INTVDD到達內部電源電壓INTVDD之前進行。因此，V1_驅動電路必須根據製程/電壓/溫度(Process/Voltage/Temperature，PVT)的變異進行調整。
但是，如果以利用外部電源電壓EXVDD的充電期間t1最早的條件來調整，那麼當此調整應用在利用外部電源電壓EXVDD的充電期間t1最晚的條件的元件時，在已被切換成內部電源電壓INTVDD的時間點，位元線的電壓準位變得過低，會使得內部電源電壓INTVDD產生大的電壓下降。由於內部電源電壓INTVDD被用於整體的電路的控制，因此應該盡可能避免內部電源電壓INTVDD的電壓下降。
為了避免上述情形，有利用兩個內部電源電壓的方法， 所述兩個內部電源電壓是僅用於電壓V1的專用的內部電源電壓、及其以外的邏輯電路等電路中所使用的內部電源電壓。圖6中所示的V1_驅動電路V1_DRV包括外部電源電壓EXVDD的電壓供給路徑、及專用於電壓V1的內部電源電壓VDD_V1的電壓供給路徑。其以外的結構與圖2的V1_驅動電路V1_DRV相同。
圖7A表示生成內部電源電壓INTVDD的調節器30。圖7B表示生成內部電源電壓VDD_V1的調節器40。調節器30及調節器40與圖3所示的調節器10同樣地構成。差別僅在於，通過調節器30所生成的內部電源電壓INTVDD被用於邏輯電路或其他電路，而通過調節器40生成的內部電源電壓VDD_V1則僅用於圖6中所示的V1_驅動電路V1_DRV。
如此，通過專用於V1_驅動電路V1_DRV的內部電源電壓VDD_V1，即便在位元線的充電中，產生了如圖5所述的內部電源電壓VDD_V1的電壓下降，但由於內部電源電壓INTVDD獨立於內部電源電壓VDD_V1，因此內部電源電壓VDD_V1的電壓下降對內部電源電壓INTVDD造成的影響也有限。進而，在此方法的情況下，不存在對V1_驅動電路V1_DRV或虛擬電源VIRPWR的驅動電路VIRPWR_DRV追加的電路。換言之，內部電源電壓VDD_V1的調節器40(虛擬電源VIRPWR的驅動電路中所使用的調節器也一樣)可與頁面緩衝器PB分離來配置，因此，不使頁面緩衝器PB的周圍的面積增加。
但是，在V1_驅動電路V1_DRV(及虛擬電源VIRPWR 的驅動電路VIRPWR_DRV)，依然具有外部電源電壓EXVDD的電壓供給路徑，V1_驅動電路V1_DRV及虛擬電源VIRPWR的驅動電路VIRPWR_DRV配置在頁面緩衝器PB的周圍，外部電源電壓EXVDD的電壓供給路徑使頁面緩衝器PB的周圍的佔有面積增加。尤其，若實施資料或位址置亂方案(Address scrambling scheme)、或者連續讀出方案，則這些驅動電路的數量增加，因此理想的是盡可能縮小V1_驅動電路V1_DRV及虛擬電源VIRPWR的驅動電路VIRPWR_DRV。
本發明目的在於解決此種現有的問題，提供一種可一邊考慮電力效率及峰值電流一邊削減電路面積的電壓生成電路以及半導體儲存裝置。
本發明的電壓生成電路包括：第一電路，使用外部電源電壓生成第一內部電源電壓；以及第二電路，使用所述第一內部電源電壓在輸出節點生成用於對位元線進行充電的充電電壓；所述第二電路包含：第一生成電路，生成具有第一驅動能力的充電電壓；第二生成電路，生成具有比所述第一驅動能力高的第二驅動能力的充電電壓；以及控制部件，對由所述第一生成電路及所述第二生成電路生成的充電電壓進行控制。
本發明的對半導體儲存裝置的位元線進行充電的方法從外部電源電壓生成僅用於對位元線充電的內部電源電壓；其中在位元線的第一充電期間內，利用從所述內部電源電壓生成的具有第一驅動能力的充電電壓對所述位元線進行充電；在位元線的第 二充電期間內，利用從所述內部電源電壓生成的具有比所述第一驅動能力大的第二驅動能力的充電電壓對所述位元線進行充電。
根據上述，本發明從使用外部電源電壓所生成的第一內部電源電壓生成用於對位元線進行充電的充電電壓，且選擇性地使用具有第一驅動能力的充電電壓與具有比第一驅動能力高的驅動能力的充電電壓對位元線進行充電，因此與以前相比可改善對位元線進行充電時的電力效率及峰值電流，且縮小用於對位元線進行充電的電路面積。
10、30、40:調節器
20、VIRPWR_DRV:驅動電路
100:電壓生成電路
110:INTVDD生成電路
120:VDD_V1生成電路
130、V1_DRV:V1_驅動電路
132、134、136、IN1~IN3:反相器
138:驅動控制電路
BLPRE、BLCLAMP、BLCN:NMOS電晶體
BLSe、BLSo、YBLe、YBLo、Q1~Q4:電晶體
EXVDD:外部電源電壓
GBLe:偶數位元線
GBLo:奇數位元線
GND:接地端
INTVDD、VDD_V1:內部電源電壓
Lg:閘極長度
LS:準位移位器
N1~N2、N5:輸出節點
N3、TOBL:節點
Opamp:運算放大器
PB:頁面緩衝器
PD:下拉電晶體
PU1~PU2:上拉電晶體/PMOS電晶體
S1~S3:驅動信號
SNS:讀出節點
SNS_INTVDD:充電電壓
t1、t2:充電期間
V1:電壓
VIRPWR:虛擬電源
VCLMP:箝位電壓
Vref:基準電壓
圖1繪示快閃記憶體的頁面緩衝器/讀出電路的一部分與位元線選擇電路的圖。
圖2繪示現有的用於位元線的充電的電壓的驅動電路的圖。
圖3繪示生成內部電源電壓的調節器的圖。
圖4繪示配置在頁面緩衝器/讀出電路的周圍的驅動電路的佈局例的圖。
圖5是說明現有的對位元線進行充電時的箝位電壓及內部電源電壓的波形與V1_驅動電路的動作的關係的圖表。
圖6繪示根據現有的另一方法的V1_驅動電路的結構的圖。
圖7A及圖7B繪示根據現有的另一方法的將內部電源電壓一分為二的例子的圖。
圖8繪示本發明實施例的電壓生成電路的結構的框圖。
圖9繪示本發明實施例的V1_驅動電路的結構的圖。
圖10是通過本發明的實施例來說明對位元線進行充電時的箝位電壓及內部電源電壓的波形與V1_驅動電路的動作的關係的圖表。
通常，NAND型快閃記憶體在對位元線施加電壓時，使用電壓V1的驅動電路/虛擬電源VIRPWR的驅動電路。在現有的快閃記憶體中，為了削減峰值電流，當對位元線進行充電時利用外部電源電壓EXVDD。即，利用外部電源電壓EXVDD在固定期間對位元線進行充電後，從外部電源電壓EXVDD切換成利用內部電源電壓INTVDD的充電。
現有的電壓V1的驅動電路/虛擬電源VIRPWR的驅動電路(如圖6)由於使用外部電源電壓EXVDD，因此需要使用準位移位器LS、閘極長度Lg=0.5um的低電壓P型金屬氧化物半導體(Low Voltage PMOS，LVP)/低電壓N型金屬氧化物半導體(Low Voltage NMOS，LVN)電晶體等元件。進而，為了保護電壓V1的驅動電路/虛擬電源VIRPWR的驅動電路或頁面緩衝器的擊穿電壓，必須對電路的設計及控制加以注意。因此，存在頁面緩衝器周邊的區域或靈活性的問題。
本發明提供一種新的電壓V1的驅動電路/虛擬電源 VIRPWR的驅動電路。該驅動電路僅通過與內部電源電壓INTVDD不同的內部電源電壓VDD_V1產生電壓V1/虛擬電源VIRPWR，因此可抑制對內部電源電壓INTVDD產生的影響。其次，由於不使用外部電源電壓EXVDD，因此無需使用高電壓驅動的電晶體及移位器，可減少布局面積並降低成本。此外，該驅動電路具有可切換不同驅動能力的電壓V1/虛擬電源VIRPW的驅動控制單元，其在對位元線進行充電時，先利用驅動能力弱的電壓進行充電，然後再切換成利用驅動能力強的電壓，可有效的抑制峰值電流。
接著，參照圖式對本發明的實施例進行詳細說明。圖8繪示本發明的實施例的電壓生成電路的結構的圖。本實施例的電壓生成電路100被搭載在NAND型快閃記憶體，可在讀出或程式化等動作時用作對位元線進行充電(charge)的電路。
電壓生成電路100包含如下構件來構成：使用從外部供給的外部電源電壓EXVDD生成內部電源電壓INTVDD的INTVDD生成電路110、使用外部電源電壓EXVDD生成內部電源電壓VDD_V1的VDD_V1生成電路120、及使用內部電源電壓VDD_V1生成用於對位元線進行充電的電壓V1的V1_驅動電路130。外部電源電壓EXVDD例如為3.3V，內部電源電壓INTVDD及內部電源電壓VDD_V1為1.8V。
INTVDD生成電路110包含之前所說明的圖7A中所示的調節器30。由調節器30所生成的內部電源電壓INTVDD被供給至快閃記憶體的邏輯電路或其他電路。另外，VDD_V1生成電路 120包含之前所說明的圖7B中所示的調節器40。由調節器40所生成的內部電源電壓VDD_V1被供給至V1_驅動電路130，並是僅用於位元線的充電。
圖9繪示V1_驅動電路130的內部結構。V1_驅動電路130包括：P型的上拉電晶體PU1、上拉電晶體PU2，並聯地連接在內部電源電壓VDD_V1與輸出節點N5之間；N型的下拉電晶體PD，連接在輸出節點N5與GND之間；反相器132、反相器134、反相器136，輸出端與所述電晶體PU1、電晶體PU2、電晶體PD的各閘極連接；以及驅動控制電路138，與反相器132、反相器134、反相器136的輸入端連接。
上拉電晶體PU1、上拉電晶體PU2、下拉電晶體PD、構成反相器132、反相器134、反相器136的PMOS/NMOS電晶體全部由低電壓(1.8V)來驅動，因此電晶體的耐壓小也沒問題，因此其閘極長度Lg皆為0.3um。相對於此，圖2及圖6中所示的上拉電晶體Q1及反相器IN1由外部電源電壓EXVDD的高電壓(3.3V)來驅動，因此它們的閘極長度為0.5um，還需要準位移位器LS。此外，在上拉電晶體Q1與上拉電晶體Q2中源極側的電源電壓不同，因此在進行佈局時也需要將N型的井分離。因此，本實施例的V1_驅動電路130的電路面積可比使用外部電源電壓EXVDD的圖2及圖6中所示的驅動電路小。
特別注意的是，在本實施例的V1_驅動電路130中，將上拉電晶體PU2的驅動能力構成得比上拉電晶體PU1的驅動能力 強。即，將上拉電晶體PU2的寬度/長度比(W/L比)構成得比上拉電晶體PU1的W/L比大，因此，上拉電晶體PU2已導通時流動的汲極電流比上拉電晶體PU1已導通時流動的汲極電流大。
驅動控制電路138由未繪示的控制器或狀態機來控制，按照對位元線進行充電時的時間序列將驅動信號S1、驅動信號S2、驅動信號S3輸出至反相器132、反相器134、反相器136。反相器132、反相器134、反相器136對應於驅動信號S1、驅動信號S2、驅動信號S3，將高(H)準位或低(L)準位的信號輸出至上拉電晶體PU1、上拉電晶體PU2、下拉電晶體PD的閘極。
驅動控制電路138若在進行位元線的充電時，例如輸出H準位的驅動信號S1、L準位的驅動信號S2、H準位的驅動信號S3，則上拉電晶體PU1開啟，上拉電晶體PU2關閉，下拉電晶體PD關閉，在輸出節點N5生成驅動能力弱的電壓V1(由於僅弱的上拉電晶體PU1開啟)。另外，若輸出L準位的驅動信號S1、H準位的驅動信號S2、H準位的驅動信號S3，則上拉電晶體PU1關閉，上拉電晶體PU2開啟，下拉電晶體PD關閉，在輸出節點N5生成驅動能力中等的電壓V1(由於僅強的上拉電晶體PU2開啟)。或者，若輸出H準位的驅動信號S1、H準位的驅動信號S2、H準位的驅動信號S3，則上拉電晶體PU1開啟，上拉電晶體PU2開啟，下拉電晶體PD關閉，在輸出節點N5生成驅動能力強的電壓V1(由於上拉電晶體PU1及PU2皆開啟)。在不對位元線進行充電的情況下，驅動控制電路138輸出L準位的驅動信號S1、驅動信 號S2、驅動信號S3，將上拉電晶體PU1、上拉電晶體PU2關閉，將下拉電晶體PD開啟，使輸出節點N5變成GND準位。
已在V1_驅動電路130的輸出節點N5生成的電壓V1被供給至圖1中所示的頁面緩衝器/讀出電路的預充電用電晶體的汲極。另外，此處雖未圖示，但與位元線選擇電路連接的虛擬電源VIRPWR的驅動電路與圖9所示的V1_驅動電路130同樣地構成。
接著，對於對位元線進行充電時的V1_驅動電路130的動作進行說明。圖10表示對位元線進行充電時在讀出節點SNS中顯現的充電電壓SNS_INTVDD及在節點TOBL中顯現的箝位電壓VCLMP的波形與V1_驅動電路的驅動能力的關係。如此圖所示，驅動控制電路138在對位元線最初進行充電的期間t1，將上拉電晶體PU1開啟，將上拉電晶體PU2關閉，將下拉電晶體PD關閉，利用驅動能力弱的電壓V1對位元線進行充電。在接下來的充電期間t2，驅動控制電路138將上拉電晶體PU1、上拉電晶體PU2開啟，將下拉電晶體PD關閉，利用驅動能力強的電壓V1對位元線進行充電。
在最初的充電期間t1，利用驅動能力弱的電壓V1對位元線進行充電，因此可削減此期間中的峰值電流。即，可減少因內部電源電壓VDD_V1的電壓下降所引起的外部電源電壓EXVDD的電壓下降，抑制對內部電源電壓INTVDD的影響。另外，即便延長利用驅動能力弱的電壓V1進行充電的期間t1，由於是利用內部電源電壓進行充電，因此充電電壓SNS_INTVDD也不會超過內 部電源電壓，即，在以低電壓驅動來設計的電晶體BLPRE或電晶體BLCLAMP中也不會產生耐壓違反。
另外，本實施例的V1_驅動電路130的整體的驅動能力可設定成大概與圖2的驅動能力相同。
如此，根據本實施例，V1_驅動電路130由於不使用外部電源電壓EXVDD，因此可使上拉電晶體PU1及反相器132與其他電晶體同樣地變成低電壓驅動，且由於不使用準位移位器，因此與利用外部電源電壓的現有的驅動電路相比可削減電路面積。此外，在上拉電晶體PU1與上拉電晶體PU2中源極側的電源電壓相同，因此在進行佈局時可共有N型的井，可削減佈局面積。由此，可有效地活用頁面緩衝器周邊的區域。另外，V1_驅動電路130具備生成不同的驅動能力的電壓V1的功能，通過選擇性地切換電壓V1的驅動能力，可削減位元線的充電時的峰值電流。
接著，對本發明的變形例進行說明。通常，在快閃記憶體中，為了抑制由製程等的變動所引起的電路動作的偏差，會根據製程的變動將修剪代碼(動作設定資訊)存放在保險絲記憶體(fuse memory)。修剪代碼在出貨前的測試時被存放在保險絲記憶體，出貨後，在朝快閃記憶體接通電源時，控制器從保險絲記憶體中讀出修剪代碼，並根據所述修剪代碼設定電路等的動作參數。
因此，在本實施例中，為了調整對應於製程變動的V1_驅動電路130的驅動能力的偏差，控制器根據修剪代碼來控制由驅動控制電路138輸出驅動信號S1~S3的時機，以調整PMOS電 晶體PU1與PU2的驅動能力，進而產生不同驅動能力的電壓V1。在本實施例中，PMOS電晶體PU1與PU2的閘極長度相同，且將相同的內部電源電壓VDD_V1設為源極電源，因此可輕易地使用修剪代碼對PMOS電晶體PU1與PU2的驅動能力進行調整。
當V1_驅動電路130因PVT等變動而在驅動能力上產生偏差時，若為可快速充電的偏差(例如在上拉電晶體的汲極電流大)，則可在容許對位元線進行充電的目標時間內盡可能地延長利用驅動能力弱的電壓V1進行充電的期間t1來削減峰值電流。另外，若為緩慢充電的偏差，則可在目標時間內增加利用驅動能力強的電壓V1進行充電的期間t2。
另外，在快閃記憶體具備檢測動作溫度的功能的情況下，控制器也可根據經檢測的動作溫度，調整由驅動控制電路138產生不同驅動能力的電壓V1的時機。在此情況下，將動作溫度與驅動能力的偏差的關係設為通過電路類比等而已知。
另外，在其他實施例中，也可通過在內部電源電壓VDD_V1與輸出節點N5之間並聯的設置多個具有不同閘極寬度的P型上拉電晶體，並根據修剪代碼來選擇最合適的上拉電晶體。例如，可準備閘極寬度W1=40um的第一上拉電晶體，閘極寬度W2=80um的第二上拉電晶體，閘極寬度W2=120um的第三上拉電晶體，與閘極寬度W3=160um的第四上拉電晶體。
在初始值中，設定使用第一上拉電晶體及第三上拉電晶體對位元線通過前述的方式進行充電。而當發生PVT變異時，則 可根據修剪代碼，切換為設定使用第二上拉電晶體及第四上拉電晶體進行充電。切換的方式例如可通過電氣式切換電路來將對應於代碼的上拉電晶體與電壓供給路徑連接，也可通過利用鐳射等方式將配線熔斷來變成永久的設定。
對本發明的優選的實施方式進行了詳述，但本發明並不限定於特定的實施方式，可在申請專利範圍中記載的本發明的主旨的範圍內進行各種變更。
100:電壓生成電路
110:INTVDD生成電路
120:VDD_V1生成電路
130、V1_DRV:V1_驅動電路
EXVDD:外部電源電壓
INTVDD、VDD_V1:內部電源電壓
V1:電壓

Claims (13)

  1. 一種電壓生成電路，包括：第一電路，使用外部電源電壓生成第一內部電源電壓；以及第二電路，使用所述第一內部電源電壓在輸出節點生成用於對位元線進行充電的充電電壓；所述第二電路包含：第一生成電路，生成具有第一驅動能力的充電電壓；第二生成電路，生成具有比所述第一驅動能力高的第二驅動能力的充電電壓；以及控制部件，對由所述第一生成電路及所述第二生成電路生成的充電電壓進行控制，其中在對所述位元線進行充電時，先利用具有所述第一驅動能力的充電電壓來充電，再切換為具有所述第二驅動能力的充電電壓來充電。
  2. 如申請專利範圍第1項所述的電壓生成電路，其中所述控制部件在所述位元線的第一充電期間內，利用所述第一生成電路來生成具有所述第一驅動能力的充電電壓，在所述位元線的第二充電期間內，利用所述第二生成電路來生成具有所述第二驅動能力的充電電壓。
  3. 如申請專利範圍第2項所述的電壓生成電路，其中所述控制部件在所述第二充電期間內，利用所述第一生成電路及所述第 二生成電路來生成具有所述第一驅動能力的充電電壓與具有所述第二驅動能力的充電電壓。
  4. 如申請專利範圍第1項所述的電壓生成電路，其中所述電壓生成電路還包括獨立於所述第一電路，使用所述外部電源電壓生成第二內部電源電壓的第三電路，且所述第三電路將所述第二內部電源電壓供給至與所述位元線的充電不同的另一電路。
  5. 如申請專利範圍第1項或第2項所述的電壓生成電路，其中所述第一生成電路在所述第一內部電源電壓與所述輸出節點之間包含第一上拉電晶體，所述第二生成電路在所述第一內部電源電壓與所述輸出節點之間包含第二上拉電晶體，且所述第二上拉電晶體的寬度/長度比大於所述第一上拉電晶體的寬度/長度比。
  6. 如申請專利範圍第5項所述的電壓生成電路，其中所述第一上拉電晶體的閘極長度與所述第二上拉電晶體的閘極長度相等。
  7. 如申請專利範圍第5項所述的電壓生成電路，其中所述第二電路還包括與所述第一上拉電晶體及所述第二上拉電晶體串聯連接的下拉電晶體，且所述控制部件輸出用於驅動所述第一上拉電晶體與所述第二上拉電晶體及所述下拉電晶體的驅動控制信號。
  8. 如申請專利範圍第1項所述的電壓生成電路，其中所述控制部件根據修剪代碼來調整具有所述第一驅動能力的充電電壓與具有所述第二驅動能力的充電電壓之間的比率。
  9. 如申請專利範圍第8項所述的電壓生成電路，其中所述修剪代碼根據製程的變動來設定。
  10. 如申請專利範圍第1項或第2項所述的電壓生成電路，其中由所述第二電路所生成的充電電壓經由通過內部電源電壓來動作的電晶體而被供給至頁面緩衝器/讀出電路。
  11. 一種半導體儲存裝置，包括根據申請專利範圍第1至10項中任一項所述的電壓生成電路、及與所述電壓生成電路連接的頁面緩衝器/讀出電路，且所述第二電路配置在所述頁面緩衝器/讀出電路的周圍。
  12. 一種半導體儲存裝置的位元線充電方法，包括：從外部電源電壓生成僅用於所述位元線的充電的內部電源電壓，在所述位元線的第一充電期間內，利用從所述內部電源電壓生成的具有第一驅動能力的充電電壓對所述位元線進行充電，在所述第一充電期間之後的第二充電期間內，利用從所述內部電源電壓生成的具有比所述第一驅動能力大的第二驅動能力的充電電壓對所述位元線進行充電。
  13. 如申請專利範圍第12項所述的半導體儲存裝置的位元線充電方法，其中在所述第二充電期間內，利用所述第一驅動能力的充電電壓與所述第二驅動能力的充電電壓對所述位元線進行充電。
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