CN112102869B - 电压生成电路、半导体存储装置及其位线充电方法 - Google Patents

Abstract

本发明提供一种电压生成电路、半导体存储装置及其位线充电方法。电压生成电路(100)包括：(INTVDD)生成电路(110)，从外部电源电压(EXVDD)生成内部电源电压(INTVDD)；(VDD_V1)生成电路(120)，从外部电源电压(EXVDD)生成内部电源电压(VDD_V1)；以及(V1_)驱动电路(130)，使用内部电源电压(VDD_V1)在输出节点生成用于对位线进行充电的充电电压。(V1_)驱动电路(130)可生成具有不同驱动能力的电压(V1)。(V1_)驱动电路(130)在位线的第一充电期间内，利用弱的驱动能力的电压(V1)对位线进行充电，在第二充电期间内，利用强的驱动能力的电压(V1)对位线进行充电。

Description

电压生成电路、半导体存储装置及其位线充电方法

技术领域

本发明涉及一种闪存等半导体存储装置，尤其涉及电压生成电路、半导体存储装置及其位线充电方法，及有关于动作时的峰值电流的抑制。

背景技术

在与非(NAND)型闪存的读出动作中，交替地读出包含偶数位线的页面或包含奇数位线的页面。在正进行偶数页面的读出的期间，将奇数页面从读出放大器(senseamplifier)中切离并供给屏蔽电位，在正进行奇数页面的读出的期间，将偶数页面从读出放大器中切离并供给屏蔽电位，由此减少由邻接的位线间的电容耦合所产生的噪声(专利文献1)。另外，在页面读出中，对位线进行预充电，对应于选择存储单元的存储状态来使位线进行放电，其后读出位线的电位，但若位线电容伴随页面数的增加而增加，则位线的充放电所需要的时间变长。因此，公开有在区块间配置预充电电路来谋求缩短位线的预充电时间(专利文献2)。

专利文献1：日本专利特开平11-176177号公报

专利文献2：日本专利第5631436号公报

发明内容

图1示出由偶数位线与奇数位线共有的一个页面缓冲器/读出电路的一部分的结构与位线选择电路的图。页面缓冲器/读出电路包括：N型金属氧化物半导体(NMOS)晶体管BLPRE，连接在电压V1与读出节点SNS之间，用于对位线进行预充电；NMOS晶体管BLCLAMP，用于箝位位线的电压；以及NMOS晶体管BLCN，用于进行与位线选择电路的连接。晶体管BLCLAMP与晶体管BLCN经由节点TOBL而连接。晶体管BLPRE与晶体管BLCLAMP的栅极长度分别为Lg＝0.3um，由低电压来驱动。另外，页面缓冲器/读出电路还包含与读出节点SNS连接的锁存电路(未示出)。

位线选择电路包括：用于选择偶数位线GBLe的晶体管BLSe、用于选择奇数位线GBLo的晶体管BLSo、用于将虚拟电源VIRPWR与偶数位线GBLe连接的晶体管YBLe、用于将虚拟电源VIRPWR与奇数位线GBLo连接的晶体管YBLo。这些晶体管是由高电压来驱动的NMOS晶体管。例如，在读出动作时，当偶数位线GBLe被选择时，晶体管YBLe关闭，晶体管YBLo开启，从虚拟电源VIRPWR朝奇数位线GBLo供给0V，当奇数位线GBLo被选择时，晶体管YBLe开启，晶体管YBLo关闭，从虚拟电源VIRPWR朝偶数位线GBLe供给0V，进行屏蔽读出。在程序化动作时，从虚拟电源VIRPWR朝非选择的位线施加偏置电压，存储单元间的浮栅(Floating-Gate，FG)偶合得到抑制。

请先参考图4，图4示出配置在页面缓冲器/读出电路的周围的驱动电路的布局例的图。如图4所示，用于生成电压V1的V1_驱动电路V1_DRV或虚拟电源VIRPWR的驱动电路VIRPWR_DRV因配线等的集电极电阻(Collector Resistor，RC)负载而与其他驱动电路20一同配置在页面缓冲器PB的周围。换言之，这些V1_驱动电路V1_DRV、VIRPWR_DRV、其他驱动电路20无法远离页面缓冲器PB来配置。

图2表示V1_驱动电路V1_DRV的结构。V1_驱动电路V1_DRV利用从外部供给的外部电源电压EXVDD(例如3.3V)与内部电源电压INTVDD(例如1.8V)来生成电压V1。驱动电路包含反相器IN1～IN3及晶体管Q1～Q3。其中，晶体管Q1～Q2为上拉晶体管，晶体管Q3为下拉晶体管。晶体管Q1连接在外部电源电压EXVDD与输出节点N1之间，晶体管Q2连接在内部电源电压INTVDD与输出节点N1之间，晶体管Q3连接在输出节点N1与接地端GND之间。晶体管Q1及反相器IN1的栅极长度(Lg＝0.5um)因由高电压驱动所产生的耐压而比其他晶体管的栅极长度(Lg＝0.3um)大，另外，由电平移位器(Level shifter)LS进行了电平移位的驱动信号被供给至反相器IN1。

当晶体管Q1被开启时，晶体管Q2及晶体管Q3被关闭，在输出节点N1生成外部电源电压EXVDD电平(3.3V)的电压V1。当晶体管Q2被开启时，晶体管Q1及晶体管Q3被关闭，在输出节点N1生成内部电源电压INTVDD电平(1.8V)的电压V1。当晶体管Q3被开启时，晶体管Q1及晶体管Q2被关闭，输出节点N1为GND电平。另外，虽然此处未图示，但用于虚拟电源VIRPWR的驱动电路VIRPWR_DRV与图2中所示的V1_驱动电路V1_DRV同样地构成。

图3表示生成内部电源电压INTVDD的调节器的结构例。如此图所示，调节器10包括：晶体管Q4，连接在外部电源电压EXVDD与输出节点N2之间；电阻分压器，连接在输出节点N2与GND之间；以及运算放大器(差动放大器)OPamp，对由电阻分压器进行了分压的节点N3的电压与基准电压Vref进行比较，并根据其比较结果来控制晶体管Q4，且从输出节点N2输出对外部电源电压EXVDD进行了降压的1.8V的内部电源电压INTVDD。其中，晶体管Q4为PMOS晶体管。所述内部电源电压INTVDD不仅用于V1_驱动电路V1_DRV或虚拟电源VIRPWR的驱动电路VIRPWR_DRV，也用于逻辑电路或其他电路。

图5表示对位线进行充电时的读出节点SNS中显现的充电电压SNS_INTVDD及节点TOBL中显现的箝位电压VCLMP的波形与V1_驱动电路的关系。当对位线进行充电时，晶体管BLPRE、晶体管BLCLAMP及晶体管BLCN被开启，电压V1被供给经选择的位线。如图2所示，V1_驱动电路V1_DRV包括外部电源电压EXVDD的电压供给路径与内部电源电压INVDD的电压供给路径，在对位线最初进行充电的期间t1，经由外部电源电压EXVDD的电压供给路径而对位线进行充电。读出节点SNS由外部电源电压EXVDD的电压V1开始充电，在节点TOBL中显现由晶体管VCLAMP的栅极电压进行了箝位的箝位电压VCLMP。在接下来的充电期间t2，经由内部电源电压INTVDD的电压供给路径而对位线进行充电。由于晶体管BLPRE及晶体管BLCLAMP为通过内部电源电压来动作的耐压，因此从外部电源电压EXVDD朝内部电源电压INTVDD的电压供给路径的切换必须在读出节点SNS中显现的充电电压SNS_INTVDD到达内部电源电压INTVDD之前进行。因此，V1_驱动电路必须根据工艺/电压/温度(Process/Voltage/Temperature，PVT)的变异进行调整。

但是，如果以利用外部电源电压EXVDD的充电期间t1最早的条件来调整，那么当此调整应用在利用外部电源电压EXVDD的充电期间t1最晚的条件的元件时，在已被切换成内部电源电压INTVDD的时间点，位线的电压电平变得过低，会使得内部电源电压INTVDD产生大的电压下降。由于内部电源电压INTVDD被用于整体的电路的控制，因此应该尽可能避免内部电源电压INTVDD的电压下降。

为了避免上述情形，有利用两个内部电源电压的方法，所述两个内部电源电压是仅用于电压V1的专用的内部电源电压、及其以外的逻辑电路等电路中所使用的内部电源电压。图6中所示的V1_驱动电路V1_DRV包括外部电源电压EXVDD的电压供给路径、及专用于电压V1的内部电源电压VDD_V1的电压供给路径。其以外的结构与图2的V1_驱动电路V1_DRV相同。

图7A表示生成内部电源电压INTVDD的调节器30。图7B表示生成内部电源电压VDD_V1的调节器40。调节器30及调节器40与图3所示的调节器10同样地构成。差别仅在于，通过调节器30所生成的内部电源电压INTVDD被用于逻辑电路或其他电路，而通过调节器40生成的内部电源电压VDD_V1则仅用于图6中所示的V1_驱动电路V1_DRV。

如此，通过专用于V1_驱动电路V1_DRV的内部电源电压VDD_V1，即便在位线的充电中，产生了如图5所述的内部电源电压VDD_V1的电压下降，但由于内部电源电压INTVDD独立于内部电源电压VDD_V1，因此内部电源电压VDD_V1的电压下降对内部电源电压INTVDD造成的影响也有限。进而，在此方法的情况下，不存在对V1_驱动电路V1_DRV或虚拟电源VIRPWR的驱动电路VIRPWR_DRV追加的电路。换言之，内部电源电压VDD_V1的调节器40(虚拟电源VIRPWR的驱动电路中所使用的调节器也一样)可与页面缓冲器PB分离来配置，因此，不使页面缓冲器PB的周围的面积增加。

但是，在V1_驱动电路V1_DRV(及虚拟电源VIRPWR的驱动电路VIRPWR_DRV)，依然具有外部电源电压EXVDD的电压供给路径，V1_驱动电路V1_DRV及虚拟电源VIRPWR的驱动电路VIRPWR_DRV配置在页面缓冲器PB的周围，外部电源电压EXVDD的电压供给路径使页面缓冲器PB的周围的占有面积增加。尤其，若实施数据或地址置乱方案(Address scramblingscheme)、或者连续读出方案，则这些驱动电路的数量增加，因此理想的是尽可能缩小V1_驱动电路V1_DRV及虚拟电源VIRPWR的驱动电路VIRPWR_DRV。

本发明目的在于解决此种现有的问题，提供一种可一边考虑电力效率及峰值电流一边削减电路面积的电压生成电路以及半导体存储装置。

本发明的电压生成电路包括：第一电路，使用外部电源电压生成第一内部电源电压；以及第二电路，使用所述第一内部电源电压在输出节点生成用于对位线进行充电的充电电压；所述第二电路包含：第一生成电路，生成具有第一驱动能力的充电电压；第二生成电路，生成具有比所述第一驱动能力高的第二驱动能力的充电电压；以及控制部件，对由所述第一生成电路及所述第二生成电路生成的充电电压进行控制。

本发明的对半导体存储装置的位线进行充电的方法从外部电源电压生成仅用于对位线充电的内部电源电压；其中在位线的第一充电期间内，利用从所述内部电源电压生成的具有第一驱动能力的充电电压对所述位线进行充电；在位线的第二充电期间内，利用从所述内部电源电压生成的具有比所述第一驱动能力大的第二驱动能力的充电电压对所述位线进行充电。

根据上述，本发明从使用外部电源电压所生成的第一内部电源电压生成用于对位线进行充电的充电电压，且选择性地使用具有第一驱动能力的充电电压与具有比第一驱动能力高的驱动能力的充电电压对位线进行充电，因此与以前相比可改善对位线进行充电时的电力效率及峰值电流，且缩小用于对位线进行充电的电路面积。

附图说明

图1示出闪存的页面缓冲器/读出电路的一部分与位线选择电路的图；

图2示出现有的用于位线的充电的电压的驱动电路的图；

图3示出生成内部电源电压的调节器的图；

图4示出配置在页面缓冲器/读出电路的周围的驱动电路的布局例的图；

图5是说明现有的对位线进行充电时的箝位电压及内部电源电压的波形与V1_驱动电路的动作的关系的图表；

图6示出根据现有的另一方法的V1_驱动电路的结构的图；

图7A及图7B示出根据现有的另一方法的将内部电源电压一分为二的例子的图；

图8示出本发明实施例的电压生成电路的结构的框图；

图9示出本发明实施例的V1_驱动电路的结构的图；

图10是通过本发明的实施例来说明对位线进行充电时的箝位电压及内部电源电压的波形与V1_驱动电路的动作的关系的图表。

具体实施方式

通常，NAND型闪存在对位线施加电压时，使用电压V1的驱动电路/虚拟电源VIRPWR的驱动电路。在现有的闪存中，为了削减峰值电流，当对位线进行充电时利用外部电源电压EXVDD。即，利用外部电源电压EXVDD在固定期间对位线进行充电后，从外部电源电压EXVDD切换成利用内部电源电压INTVDD的充电。

现有的电压V1的驱动电路/虚拟电源VIRPWR的驱动电路(如图6)由于使用外部电源电压EXVDD，因此需要使用电平移位器LS、栅极长度Lg＝0.5um的低电压P型金属氧化物半导体(Low Voltage PMOS，LVP)/低电压N型金属氧化物半导体(Low Voltage NMOS，LVN)晶体管等元件。进而，为了保护电压V1的驱动电路/虚拟电源VIRPWR的驱动电路或页面缓冲器的击穿电压，必须对电路的设计及控制加以注意。因此，存在页面缓冲器周边的区域或灵活性的问题。

本发明提供一种新的电压V1的驱动电路/虚拟电源VIRPWR的驱动电路。该驱动电路仅通过与内部电源电压INTVDD不同的内部电源电压VDD_V1产生电压V1/虚拟电源VIRPWR，因此可抑制对内部电源电压INTVDD产生的影响。其次，由于不使用外部电源电压EXVDD，因此无需使用高电压驱动的晶体管及移位器，可减少布局面积并降低成本。此外，该驱动电路具有可切换不同驱动能力的电压V1/虚拟电源VIRPW的驱动控制单元，其在对位线进行充电时，先利用驱动能力弱的电压进行充电，然后再切换成利用驱动能力强的电压，可有效的抑制峰值电流。

接着，参照附图对本发明的实施例进行详细说明。图8示出本发明的实施例的电压生成电路的结构的图。本实施例的电压生成电路100被搭载在NAND型闪存，可在读出或程序化等动作时用作对位线进行充电(charge)的电路。

电压生成电路100包含如下构件来构成：使用从外部供给的外部电源电压EXVDD生成内部电源电压INTVDD的INTVDD生成电路110、使用外部电源电压EXVDD生成内部电源电压VDD_V1的VDD_V1生成电路120、及使用内部电源电压VDD_V1生成用于对位线进行充电的电压V1的V1_驱动电路130。外部电源电压EXVDD例如为3.3V，内部电源电压INTVDD及内部电源电压VDD_V1为1.8V。

INTVDD生成电路110包含之前所说明的图7A中所示的调节器30。由调节器30所生成的内部电源电压INTVDD被供给至闪存的逻辑电路或其他电路。另外，VDD_V1生成电路120包含之前所说明的图7B中所示的调节器40。由调节器40所生成的内部电源电压VDD_V1被供给至V1_驱动电路130，并是仅用于位线的充电。

图9示出V1_驱动电路130的内部结构。V1_驱动电路130包括：P型的上拉晶体管PU1、上拉晶体管PU2，并联地连接在内部电源电压VDD_V1与输出节点N5之间；N型的下拉晶体管PD，连接在输出节点N5与GND之间；反相器132、反相器134、反相器136，输出端与所述晶体管PU1、晶体管PU2、晶体管PD的各栅极连接；以及驱动控制电路138，与反相器132、反相器134、反相器136的输入端连接。

上拉晶体管PU1、上拉晶体管PU2、下拉晶体管PD、构成反相器132、反相器134、反相器136的PMOS/NMOS晶体管全部由低电压(1.8V)来驱动，因此晶体管的耐压小也没问题，因此其栅极长度Lg皆为0.3um。相对于此，图2及图6中所示的上拉晶体管Q1及反相器IN1由外部电源电压EXVDD的高电压(3.3V)来驱动，因此它们的栅极长度为0.5um，还需要电平移位器LS。此外，在上拉晶体管Q1与上拉晶体管Q2中源极侧的电源电压不同，因此在进行布局时也需要将N型的井分离。因此，本实施例的V1_驱动电路130的电路面积可比使用外部电源电压EXVDD的图2及图6中所示的驱动电路小。

特别注意的是，在本实施例的V1_驱动电路130中，将上拉晶体管PU2的驱动能力构成得比上拉晶体管PU1的驱动能力强。即，将上拉晶体管PU2的宽度/长度比(W/L比)构成得比上拉晶体管PU1的W/L比大，因此，上拉晶体管PU2已导通时流动的漏极电流比上拉晶体管PU1已导通时流动的漏极电流大。

驱动控制电路138由未示出的控制器或状态机来控制，按照对位线进行充电时的时间序列将驱动信号S1、驱动信号S2、驱动信号S3输出至反相器132、反相器134、反相器136。反相器132、反相器134、反相器136对应于驱动信号S1、驱动信号S2、驱动信号S3，将高(H)电平或低(L)电平的信号输出至上拉晶体管PU1、上拉晶体管PU2、下拉晶体管PD的栅极。

驱动控制电路138若在进行位线的充电时，例如输出H电平的驱动信号S1、L电平的驱动信号S2、H电平的驱动信号S3，则上拉晶体管PU1开启，上拉晶体管PU2关闭，下拉晶体管PD关闭，在输出节点N5生成驱动能力弱的电压V1(由于仅弱的上拉晶体管PU1开启)。另外，若输出L电平的驱动信号S1、H电平的驱动信号S2、H电平的驱动信号S3，则上拉晶体管PU1关闭，上拉晶体管PU2开启，下拉晶体管PD关闭，在输出节点N5生成驱动能力中等的电压V1(由于仅强的上拉晶体管PU2开启)。或者，若输出H电平的驱动信号S1、H电平的驱动信号S2、H电平的驱动信号S3，则上拉晶体管PU1开启，上拉晶体管PU2开启，下拉晶体管PD关闭，在输出节点N5生成驱动能力强的电压V1(由于上拉晶体管PU1及PU2皆开启)。在不对位线进行充电的情况下，驱动控制电路138输出L电平的驱动信号S1、驱动信号S2、驱动信号S3，将上拉晶体管PU1、上拉晶体管PU2关闭，将下拉晶体管PD开启，使输出节点N5变成GND电平。

已在V1_驱动电路130的输出节点N5生成的电压V1被供给至图1中所示的页面缓冲器/读出电路的预充电用晶体管的漏极。另外，此处虽未图标，但与位线选择电路连接的虚拟电源VIRPWR的驱动电路与图9所示的V1_驱动电路130同样地构成。

接着，对于对位线进行充电时的V1_驱动电路130的动作进行说明。图10表示对位线进行充电时在读出节点SNS中显现的充电电压SNS_INTVDD及在节点TOBL中显现的箝位电压VCLMP的波形与V1_驱动电路的驱动能力的关系。如此图所示，驱动控制电路138在对位线最初进行充电的期间t1，将上拉晶体管PU1开启，将上拉晶体管PU2关闭，将下拉晶体管PD关闭，利用驱动能力弱的电压V1对位线进行充电。在接下来的充电期间t2，驱动控制电路138将上拉晶体管PU1、上拉晶体管PU2开启，将下拉晶体管PD关闭，利用驱动能力强的电压V1对位线进行充电。

在最初的充电期间t1，利用驱动能力弱的电压V1对位线进行充电，因此可削减此期间中的峰值电流。即，可减少因内部电源电压VDD_V1的电压下降所引起的外部电源电压EXVDD的电压下降，抑制对内部电源电压INTVDD的影响。另外，即便延长利用驱动能力弱的电压V1进行充电的期间t1，由于是利用内部电源电压进行充电，因此充电电压SNS_INTVDD也不会超过内部电源电压，即，在以低电压驱动来设计的晶体管BLPRE或晶体管BLCLAMP中也不会产生耐压违反。

另外，本实施例的V1_驱动电路130的整体的驱动能力可设定成大概与图2的驱动能力相同。

如此，根据本实施例，V1_驱动电路130由于不使用外部电源电压EXVDD，因此可使上拉晶体管PU1及反相器132与其他晶体管同样地变成低电压驱动，且由于不使用电平移位器，因此与利用外部电源电压的现有的驱动电路相比可削减电路面积。此外，在上拉晶体管PU1与上拉晶体管PU2中源极侧的电源电压相同，因此在进行布局时可共有N型的井，可削减布局面积。由此，可有效地活用页面缓冲器周边的区域。另外，V1_驱动电路130具备生成不同的驱动能力的电压V1的功能，通过选择性地切换电压V1的驱动能力，可削减位线的充电时的峰值电流。

接着，对本发明的变形例进行说明。通常，在闪存中，为了抑制由工艺等的变动所引起的电路动作的偏差，会根据工艺的变动将修剪代码(动作设定信息)存放在保险丝内存(fuse memory)。修剪代码在出货前的测试时被存放在保险丝内存，出货后，在朝闪存接通电源时，控制器从保险丝内存中读出修剪代码，并根据所述修剪代码设定电路等的动作参数。

因此，在本实施例中，为了调整对应于工艺变动的V1_驱动电路130的驱动能力的偏差，控制器根据修剪代码来控制由驱动控制电路138输出驱动信号S1～S3的时机，以调整PMOS晶体管PU1与PU2的驱动能力，进而产生不同驱动能力的电压V1。在本实施例中，PMOS晶体管PU1与PU2的栅极长度相同，且将相同的内部电源电压VDD_V1设为源极电源，因此可轻易地使用修剪代码对PMOS晶体管PU1与PU2的驱动能力进行调整。

当V1_驱动电路130因PVT等变动而在驱动能力上产生偏差时，若为可快速充电的偏差(例如在上拉晶体管的漏极电流大)，则可在容许对位线进行充电的目标时间内尽可能地延长利用驱动能力弱的电压V1进行充电的期间t1来削减峰值电流。另外，若为缓慢充电的偏差，则可在目标时间内增加利用驱动能力强的电压V1进行充电的期间t2。

另外，在闪存具备检测动作温度的功能的情况下，控制器也可根据经检测的动作温度，调整由驱动控制电路138产生不同驱动能力的电压V1的时机。在此情况下，将动作温度与驱动能力的偏差的关系设为通过电路模拟等而已知。

另外，在其他实施例中，也可通过在内部电源电压VDD_V1与输出节点N5之间并联的设置多个具有不同栅极宽度的P型上拉晶体管，并根据修剪代码来选择最合适的上拉晶体管。例如，可准备栅极宽度W1＝40um的第一上拉晶体管，栅极宽度W2＝80um的第二上拉晶体管，栅极宽度W2＝120um的第三上拉晶体管，与栅极宽度W3＝160um的第四上拉晶体管。

在初始值中，设定使用第一上拉晶体管及第三上拉晶体管对位线通过前述的方式进行充电。而当发生PVT变异时，则可根据修剪代码，切换为设定使用第二上拉晶体管及第四上拉晶体管进行充电。切换的方式例如可通过电气式切换电路来将对应于代码的上拉晶体管与电压供给路径连接，也可通过利用激光等方式将配线熔断来变成永久的设定。

对本发明的优选的实施方式进行了详述，但本发明并不限定于特定的实施方式，可在权利要求中记载的本发明的主旨的范围内进行各种变更。

Claims (13)

1.一种电压生成电路，其特征在于，包括：

第一电路，使用外部电源电压生成第一内部电源电压；以及

第二电路，使用所述第一内部电源电压在输出节点生成用于对位线进行充电的充电电压；

所述第二电路包含：第一生成电路，生成具有第一驱动能力的充电电压；

第二生成电路，生成具有比所述第一驱动能力高的第二驱动能力的充电电压；以及

控制部件，对由所述第一生成电路及所述第二生成电路生成的充电电压进行控制，

其中在对所述位线进行充电时，先利用具有所述第一驱动能力的充电电压来充电，再切换为具有所述第二驱动能力的充电电压来充电。

2.根据权利要求1所述的电压生成电路，其特征在于，所述控制部件在所述位线的第一充电期间内，利用所述第一生成电路来生成具有所述第一驱动能力的充电电压，在所述位线的第二充电期间内，利用所述第二生成电路来生成具有所述第二驱动能力的充电电压。

3.根据权利要求2所述的电压生成电路，其特征在于，所述控制部件在所述第二充电期间内，利用所述第一生成电路及所述第二生成电路来生成具有所述第一驱动能力的充电电压与具有所述第二驱动能力的充电电压。

4.根据权利要求1所述的电压生成电路，其特征在于，所述电压生成电路还包括独立于所述第一电路，使用所述外部电源电压生成第二内部电源电压的第三电路，且所述第三电路将所述第二内部电源电压供给至与所述位线的充电不同的另一电路。

5.根据权利要求1或2所述的电压生成电路，其特征在于，所述第一生成电路在所述第一内部电源电压与所述输出节点之间包含第一上拉晶体管，所述第二生成电路在所述第一内部电源电压与所述输出节点之间包含第二上拉晶体管，且所述第二上拉晶体管的宽度/长度比大于所述第一上拉晶体管的宽度/长度比。

6.根据权利要求5所述的电压生成电路，其特征在于，所述第一上拉晶体管的栅极长度与所述第二上拉晶体管的栅极长度相等。

7.根据权利要求5所述的电压生成电路，其特征在于，所述第二电路还包括与所述第一上拉晶体管及所述第二上拉晶体管串联连接的下拉晶体管，且所述控制部件输出用于驱动所述第一上拉晶体管与所述第二上拉晶体管及所述下拉晶体管的驱动控制信号。

8.根据权利要求1所述的电压生成电路，其特征在于，所述控制部件根据修剪代码来调整具有所述第一驱动能力的充电电压与具有所述第二驱动能力的充电电压之间的比率。

9.根据权利要求8所述的电压生成电路，其特征在于，所述修剪代码根据工艺的变动来设定。

10.根据权利要求1所述的电压生成电路，其特征在于，由所述第二电路所生成的充电电压经由通过内部电源电压来动作的晶体管而被供给至页面缓冲器/读出电路。

11.一种半导体存储装置，其特征在于，包括如权利要求1至10中任一项所述的电压生成电路、及与所述电压生成电路连接的页面缓冲器/读出电路，且所述第二电路配置在所述页面缓冲器/读出电路的周围。

12.一种对半导体存储装置的位线进行充电的方法，其特征在于，包括：

从外部电源电压生成仅用于所述位线的充电的内部电源电压，

在所述位线的第一充电期间内，利用从所述内部电源电压生成的具有第一驱动能力的充电电压对所述位线进行充电，

在所述第一充电期间之后的第二充电期间内，利用从所述内部电源电压生成的具有比所述第一驱动能力大的第二驱动能力的充电电压对所述位线进行充电。

13.根据权利要求12所述的对半导体存储装置的位线进行充电的方法，其特征在于，在所述第二充电期间内，利用所述第一驱动能力的充电电压与所述第二驱动能力的充电电压对所述位线进行充电。

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