CN109411001A - 快闪存储器存储装置及其读取方法 - Google Patents

Abstract

本发明提供一种快闪存储器存储装置及其读取方法。快闪存储器存储装置包括存储器晶胞阵列以及存储器控制电路。存储器晶胞阵列包括至少一个存储器晶胞串。存储器晶胞串耦接在比特线及源极线之间。存储器控制电路耦接至存储器晶胞阵列，用以在读取期间控制存储器晶胞阵列的读取操作。读取期间包括预充电期间以及放电期间。在预充电期间，源极线经由信号传递路径对比特线进行预充电操作。在放电期间比特线经由相同的信号传递路径，对源极线进行放电操作。信号传递路径包括存储器晶胞串。

Description

快闪存储器存储装置及其读取方法

技术领域

本发明涉及一种存储器存储装置及其读取方法，尤其涉及一种快闪存储器存储装置及其读取方法。

背景技术

随着电子科技的演进，电子装置成为人们生活中必要的工具。快闪存储器以提供了长效且大量的数据存储功能，已成为重要的数据存储媒介。

快闪存储器装置中包含多个快闪存储器晶胞串(memory cell string)。随着数据存储需求的增加，快闪存储器晶胞串所包含的快闪存储器晶胞数量也会增加。快闪存储器晶胞串中的快闪存储器晶胞的状态，会影响快闪存储器晶胞串中等效电阻值的大小。举例而言，假设在单一个快闪存储器晶胞串中的快闪存储器晶胞全部为编程(programmed)状态，被编程的快闪存储器晶胞具有较高的临界电压值，因此在感测期间或读取期间，被编程的快闪存储器晶胞具有较高的等效电阻值。此时快闪存储器晶胞串在充放电过程中等效为包括多个串联的电阻，其系高电阻值的信号传递路径。

另一方面，假设在单一个快闪存储器晶胞串中的快闪存储器晶胞皆为抹除(erased)状态，被抹除的快闪存储器晶胞具有较低的临界电压值，因此在读取期间，被抹除的快闪记忆胞具有接近短路的状态。此时快闪存储器晶胞串在充放电过程中等效为低电阻值的信号传递路径。因此，快闪存储器晶胞串中的快闪记忆胞的状态，会影响快闪存储器晶胞串的等效电阻值，并且影响在感测或读取的期间的充放电过程。这就是所谓的背图案效应(back-pattern effect)。

在背图案效应的影响下，多个比特线会因为所对应的快闪存储器晶胞串的等效电阻的差异，导致彼此放电速度的不同，从而造成电平读取上的误判。

发明内容

本发明提供一种快闪存储器存储装置及其读取方法，用以降低背图案效应对读取操作的影响。

本发明的快闪存储器存储装置包括存储器晶胞阵列以及存储器控制电路。存储器晶胞阵列包括至少一个存储器晶胞串。存储器晶胞串耦接在比特线及源极线之间。存储器控制电路耦接至存储器晶胞阵列。存储器控制电路用以在读取期间控制存储器晶胞阵列的读取操作。读取期间包括预充电期间以及放电期间。在预充电期间源极线经由信号传递路径对比特线进行预充电操作。在放电期间比特线经由相同的信号传递路径对源极线进行放电操作。信号传递路径包括存储器晶胞串。

本发明的快闪存储器存储装置的读取方法包括：在预充电期间，控制源极线经由信号传递路径对比特线进行预充电操作；以及在放电期间，控制比特线经由相同的信号传递路径对源极线进行放电操作。信号传递路径包括存储器晶胞串。

基于上述，在本发明的示范实施例中，比特线及源极线经由相同的信号传递路径分别进行充放电操作，以降低背图案效应对快闪存储器存储装置读取操作的影响。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出本发明一实施例的快闪存储器存储装置的概要示意图。

图2示出本发明图1实施例的快闪存储器存储装置内部的部分电路示意图。

图3是示出本发明一实施例的快闪存储器存储装置进行读取操作的信号波形图。

图4示出本发明一实施例的比特线在预充电期间与放电期间的电压电平变化示意图。

图5示出本发明一实施例的快闪存储器存储装置的读取方法流程图。

图6A示出本发明一相关例的快闪存储器存储装置的读取操作示意图。

图6B示出本发明另一相关例的快闪存储器存储装置的读取操作示意图。

图6C示出本发明一实施例的快闪存储器存储装置的读取操作示意图。

附图标号说明

100：快闪存储器存储装置 T2：放电期间

110：存储器晶胞阵列 T3：感测期间

120：存储器控制电路 Vj：判断电平

130：选择电路 t_SEN：最佳感测时间

140：偏压电路 V_SEN：感测电压电平

150：感测电路 S510、S520、S530：步骤

152：闩锁电路

SL：源极线

BL：比特线

WL0、WL1、WL30、WL31：字元线

V_SL、V_BL、V_WL：电压电平

MCS：存储器晶胞串

M0、M1、M2、M3、M4、M5、M6、M7：晶体管

SELS、SELB：选择信号

BLSEL：比特线选择信号

NSENSE：感测节点

BLCLAMP：比特线钳位信号

SEN：感测控制信号

PRE：预充电信号

RES：重置信号

VCC：系统电源

VDD：系统电压

VRD、VPASS：致能电压

Vtm0、Vtm4：临界电压

C1、C2：波形

A1、A2：节点

P1、P2、P61、P62、P63、P64、P65、P66：信号传递路径

T1：预充电期间

具体实施方式

请参照图1及图2，图1是示出本发明一实施例的快闪存储器存储装置的概要示意图。图2是示出图1实施例的快闪存储器存储装置内部的部分电路示意图。在本实施例中，快闪存储器存储装置100包括存储器晶胞阵列110以及存储器控制电路120。存储器晶胞阵列110包括如图2所示的至少一个存储器晶胞串(memory cell string)MCS，并且存储器晶胞串MCS是耦接于比特线BL及源极线SL之间。存储器控制电路120耦接至存储器晶胞阵列110。存储器控制电路120用以在读取期间控制存储器晶胞阵列110的读取操作。

图3是示出本发明一实施例的快闪存储器存储装置进行读取操作的信号波形图。请参考图1至图3，在本实施例中，选择电路130用以在读取期间选择欲读取的存储器晶胞串MCS。在本实施例中，选择电路130包括晶体管M0以及晶体管M1。晶体管M0具有第一端、第二端及控制端。晶体管M0的第一端耦接至源极线SL。晶体管M0的第二端耦接至存储器晶胞串MCS的一端。晶体管M0的控制端耦接至存储器控制电路120以接收选择信号SELS。晶体管M1具有第一端、第二端以及控制端。晶体管M1的第一端耦接至存储器晶胞串MCS的另一端。晶体管M1的第二端耦接至比特线BL。晶体管M1的控制端耦接至存储器控制电路120以接收选择信号SELB。

在本实施例中，偏压电路140用以在读取期间提供用以感测比特线BL的电压电平V_BL所需的偏压。偏压电路140包括晶体管M2、晶体管M3以及晶体管M4。晶体管M2具有第一端、第二端以及控制端。晶体管M2的第一端耦接至比特线BL。晶体管M2的控制端耦接至存储器控制电路120以接收比特线选择信号BLSEL。晶体管M3具有第一端、第二端以及控制端。晶体管M3的第一端耦接至晶体管M2的第二端。晶体管M3的第二端耦接至感测节点NSENSE。晶体管M3的控制端耦接至存储器控制电路120以接收比特线钳位信号BLCLAMP。晶体管M4具有第一端、第二端及控制端。晶体管M4的第一端耦接至感测节点NSENSE。晶体管M4的第二端耦接至系统电源VCC。晶体管M4的控制端耦接至存储器控制电路120以接收预充电信号PRE。

在本实施例中，感测电路150耦接至感测节点NSENSE，用以在读取期间通过偏压电路140所提供的偏压以感测比特线BL的电压电平V_BL，并且输出感测结果。感测电路150包括闩锁电路152、晶体管M5、晶体管M6以及晶体管M7。闩锁电路152具有输出节点A1与节点A2，用以闩锁(latch)输出节点A1上的感测结果以维持感测结果的逻辑电平。晶体管M5、晶体管M6、晶体管M7分别具有第一端、第二端及控制端。晶体管M5的第一端耦接至晶体管M6的第二端。晶体管M5的第二端耦接至闩锁电路152的输出节点A1。晶体管M5的控制端耦接至感测节点NSENSE。晶体管M6的第一端耦接至接地电压。晶体管M6的第二端耦接至晶体管M5的第一端。晶体管M6的控制端耦接至存储器控制电路120以接收感测控制信号SEN。晶体管M7的第一端耦接至接地电压。晶体管M7的第二端耦接至闩锁电路152的节点A2。晶体管M7的的控制端耦接至存储器控制电路120以接收重置信号RES。在其他实施例中，闩锁电路152可以是双稳态(bistable)电路或是正反器(flip-flop)，因此本发明的闩锁电路并不以本实施例为限。

在一实施例中，选择电路130、偏压电路140以及感测电路150可被配置于存储器晶胞阵列110之内、存储器控制电路120之内或者是存储器晶胞阵列110与存储器控制电路120之外，本发明对选择电路130、偏压电路140以及感测电路150的设置位置并不加以限制。

在本实施例中，存储器晶胞串MCS耦接于晶体管M0与晶体管M1之间。存储器晶胞串MCS例如具有32个相互串接的存储器晶胞，并且每个存储器晶胞的控制端分别耦接至对应的字元线WL0至WL31。存储器晶胞的数量不用以限定本发明。

请继续参考图2与图3。在本实施例中，读取期间包括预充电期间T1以及放电期间T2。在预充电期间，源极线SL经由信号传递路径P1对比特线BL进行预充电操作，在放电期间T2，源极线SL经由相同的信号传递路径P2对比特线BL进行放电操作。信号传递路径P1、P2包括存储器晶胞串MCS。应注意的是，在本实施例中，信号传递路径P1、P2包括存储器晶胞串MCS。具体来说，在预充电期间T1，存储器控制电路120控制源极线SL经由包括存储器晶胞串MCS的信号传递路径P1，对存储器晶胞串MCS所耦接的比特线BL进行预充电操作。并且，存储器控制电路120在放电期间T2，控制比特线BL经由包括存储器晶胞串MCS的信号传递路径P2，对存储器晶胞串MCS的源极线SL进行放电操作。

在本实施例中，在预充电期间T1，通过预充电操作，偏压电路140中的晶体管M4的控制端接收高电平的预充电信号PRE，以使系统电源对感测节点NSENSE进行充电，使得感测节点NSENSE具有与系统电压VDD相等的电压电平。在本实施例中，预充电信号PRE的电压电平例如为VDD+Vtm4，其中Vtm4为晶体管M4的临界电压，以确保晶体管M4导通后，感测节点NSENSE可达到与系统电压VDD相等的电压电平。当感测节点NSENSE达到与系统电压VDD相等的电压电平后，可在预充电期间T1将预充电信号PRE由高电平切换到低电平。也就是说，系统电压VDD对感测节点NSENSE的充电操作可在预充电期间T1进行与结束，并且使感测节点NSENSE维持与系统电压VDD相当的电压电平。

在预充电期间T1，通过预充电操作，感测电路150中的晶体管M5的控制端接收感测节点NSENSE的系统电压VDD，晶体管M6的控制端接收低电平的感测控制信号SEN，并且晶体管M7接收高电平的重置信号RES，以重置感测电路150的输出节点A1的输出电平。在本实施例中，重置后的输出节点A1的逻辑电平为“1”，并且输出节点A1的电平被闩锁在闩锁电路152中。在其他实施例中，重置后的输出电平的逻辑电平可以为“0”。重置信号RES可在完成感测电路的输出节点A1的电平在重置之后即切换到低电平，以完成输出电平的重置作业。也就是说，重置信号RES的电平切换可在预充电期间T1进行。

此外，在本实施例中，在预充电期间T1，源极线SL耦接至高电平的预充电电压，存储器晶胞串MCS、晶体管M0以及晶体管M1被导通，并且晶体管M2与晶体管M3不导通，以使源极线SL经由信号传递路径P1对比特线BL进行预充电操作。

具体来说，在本实施例中，在预充电期间T1通过预充电操作，所选的存储器晶胞串MCS中的所有存储器晶胞的各个字元线WL0至WL31的电压电平V_WL被施加致能电压VPASS，源极线SL耦接到系统电压VDD以提高源极线SL的电压电平V_SL，晶体管M0的控制端耦接至选择信号SELS，晶体管M1的控制端耦接至高电平的选择信号SELB，以使晶体管M0与晶体管M1达到导通的状态。并且晶体管M2与晶体管M3的控制端分别耦接至低电平的比特线选择信号BLSEL与比特线钳位信号BLCLAMP，以使晶体管M2与晶体管M3不导通，从而使系统电压VDD自源极线SL经由包括晶体管M0、存储器晶胞串MCS以及晶体管M1的信号传递路径P1，对比特线BL进行预充电操作。在本实施例中，比特线BL的电压电平V_BL在预充电期间T1通过预充电操作开始被提升。

应注意的是，晶体管M0的控制端所接收的选择信号SELS，可低于系统电压VDD的电压电平，以限制所选的比特线BL在预充电操期间的电平。举例来说，当设定选择信号SELS的电压电平为V1+Vtm0，其中Vtm0为晶体管M0的临界电压，则比特线BL在预充电操期间的最高电平为V1。

应注意的是，在图2与图3的实施例中，存储器晶胞串MCS的存储数据会影响存储器晶胞串MCS的等效电阻值，因此在预充电期间T1，依据存储器晶胞串MCS的存储数据，比特线BL有不同的预充电斜率，因此在预充电期间T1，比特线BL以不同的充电斜率被预充电至不同的电压电平。

进一步来说，存储器晶胞串MCS中所包括的多个串联耦接的存储器晶胞。存储器晶胞依据存储数据结果而处于抹除(Erased)状态或编程(Programmed)状态。当存储器晶胞串MCS中处于抹除状态的存储器晶胞的数量愈多，存储器晶胞串MCS的等效电阻值愈小，则充电斜率愈大。当存储器晶胞串MCS中处于编程状态的存储器晶胞的数量愈多，存储器晶胞串MCS的等效电阻值愈大，则预充电斜率愈小。因此，在预充电期间T1结束时，较多抹除状态的存储器晶胞的存储器晶胞串MCS所对应于的比特线BL，具有较高的电压电平V_BL。在预充电期间T1结束时，较多编程状态的存储器晶胞的存储器晶胞串MCS所对应于的比特线BL，具有较低的电压电平V_BL。在预充电期间T1结束时，全处于抹除状态的存储器晶胞的存储器晶胞串MCS，其所对应于的比特线BL具有最高的电压电平，并且受限于选择信号SELS的电压电平。

值得一提的是，在预充电期间T1结束时，比特线BL的电压电平V_BL的差异，是依据存储器晶胞串MCS的存储数据来决定。也就是说，在预充电期间T1，通过源极线SL经由包括存储器晶胞串MCS的信号传递路径P1，对存储器晶胞串MCS的比特线BL进行预充电操作时，存储器晶胞串MCS的存储数据的背图案偏压，会反应到比特线BL的电压电平V_BL上。也就是说，通过预充电操作，快闪存储器装置100可依据背图案效应，在所对应的比特线BL上进行电压电平V_BL的补偿。

再请参照图2与图3的实施例，在放电期间T2，源极线SL耦接至接地电压GND，存储器晶胞、晶体管M0、晶体管M1以及晶体管M2被导通，并且晶体管M3不导通，以致使比特线BL经由相同的信号传递路径P2，对源极线SL进行放电操作。

具体来说，在放电期间T2，源极线SL耦接至接地电压GND。晶体管M0的控制端耦接至具有系统电压VDD电平的选择信号SELS，晶体管M1的控制端持续耦接至高电平的选择信号SELB，以及晶体管M2的控制端耦接至高电平的比特线选择信号BLSEL，以使选择电路中的晶体管M0、晶体管M1以及偏压电路中的晶体管M2导通。晶体管M4在预充电过程中对感测节点NSENSE充电结束后则维持不导通的状态，并且偏压电路140中的晶体管M3同样也维持不导通的状态，以使比特线BL上的电压电平V_BL，经由包括晶体管M1、存储器晶胞串MCS以及晶体管M0的信号传递路径P2，进行放电操作。

应注意的是，存储器晶胞中包括单一个被读取的目标存储器晶胞以及多个非目标存储器晶胞。在放电期间T2，多个非目标存储器晶胞的字元线被施加致能电压VPASS，并且其余目标存储器晶胞的字元线被施加致能电压VRD。致能电压VPASS的电压电平V_WL大于致能电压VRD的电压电平V_WL。因此存储器晶胞串MCS在放电操作中的导通方式，不同于在预充电操作中所提到藉由提供致能电压VPASS到存储器晶胞的字元线WL0至WL31上。

应注意的是，在图2与图3的实施例中，依据存储器晶胞串MCS的存储数据，会影响存储器晶胞串MCS的等效电阻值结果。因此，在放电期间T2，比特线BL会依据所对应的存储器晶胞串MCS其自身的存储数据，而有不同的线性放电斜率的绝对值，进行放电。

进一步来说，存储器晶胞串MCS中所包括被读取的目标存储器晶胞外以及多个非目标存储器晶胞，当存储器晶胞串MCS中处于抹除状态的存储器晶胞的数量愈多，存储器晶胞串MCS中等效电阻愈小，则放电斜率的绝对值愈大。也就是说，当存储器晶胞串MCS中处于抹除状态的存储器晶胞的数量愈多，具有较快的放电速度。以及相对地，当存储器晶胞串MCS中处于编程状态的存储器晶胞的数量愈多，存储器晶胞串MCS中等效电阻愈大，则放电斜率的绝对值愈小。也就是说，当存储器晶胞串MCS中处于抹除状态的存储器晶胞的数量愈多，具有较慢的放电速度。

值得一提的是，请参照图3与图4，图4示出本发明一实施例的比特线在预充电期间T1与放电期间T2的电压电平变化示意图。当目标存储器晶胞的存储数据为抹除状态时，并且具有较多抹除状态的非目标存储器晶胞的存储器晶胞串所对应的比特线BL的波形C1在预充电期间T1具有较大的充电斜率，以在预充电期间T1结束时达到较高的电压电平V_BL，接着进入放电期间T2，同样比特线BL的波形C1的电压电平V_BL在放电期间T2也会具有较快的放电速度。相反的，具有较多编程状态的非目标存储器晶胞的存储器晶胞串对应的比特线BL的波形C2在预充电期间T1具有较小的充电斜率，以在预充电期间T1结束时达到较低的电压电平V_BL，接着进入放电期间T2，比特线BL的波形C2的电压电平V_BL在放电期间T2则具有较慢的放电速度。也因此，自开始进行放电操作后，并且当目标存储器晶胞的存储数据为抹除状态时，存储器晶胞阵列中的多个存储器晶胞串所对应的多个比特线BL，其已进行背图案效应补偿的电压电平V_BL变化趋势与电平变异(level variation)，会随着放电时间T2而逐渐收敛。如此的结果可在低于预设的判断电平(judge level)Vj下，具有较小的电平变异以及较大的感测视窗(sensing window)，以可提高读取操作的准确性。

进行放电操作后，多个比特线BL的电压电平V_BL在低于预设的判断电平Vj，并且当多个比特线BL的电压电平V_BL变异达到最大的收敛结果时，其时间点则为最佳感测时间t_SEN。晶体管M3的控制端可在最佳感测时间t_SEN的当下或是之后，耦接至具有感测电压电平V_SEN的比特线钳位信号BLCLAMP，晶体管M2持续导通，而晶体管M4则持续不导通，以开始进入感测期间T3以开始进行感测结果的产生与输出。并且，选择电路中的晶体管M0、晶体管M1持续导通，并且存储器晶胞串MCS中的被读取的目标存储器晶胞以及多个非目标存储器晶胞的字线也持续被分别施加致能电压VRD以及致能电压VPASS。

再请参照图2与图3，在本实施例中，感测电压电平V_SEN是低于系统电压VDD，用以作为感测节点NSENSE依据比特线BL的电平而决定是否进行放电的判断标准。举例来说明，将感测电压电平V_SEN设定为0.9V，当开始进入感测期间T3时比特线BL的电平维持大于1V，表示被读取的目标存储器晶胞为编程状态，其所对应的比特线BL并不会有放电的状况。因此在比特线BL的电平大于感测电压电平V_SEN的情况下，比特线钳位信号BLCLAMP不足以使晶体管M3导通，而处于系统电压VDD电平的感测节点NSENSE，无法通过晶体管M3进行放电而维持系统电压VDD的电平。反之，当开始进入感测期间T3时比特线BL的电平接近0V(如，0.2至0.3V)，表示被读取的目标存储器晶胞为抹除状态而使所对应的比特线BL进行放电。因此在比特线BL的电平小于感测电压电平V_SEN的情况下，比特线钳位信号BLCLAMP可使晶体管M3导通，而处于系统电压VDD电平的感测节点NSENSE，即通过晶体管M3进行放电到低电平。

随后，存储器控制电路提供高电平的感测控制信号SEN到感测电路150中。在本实施例中，当感测节点NSENSE与感测控制信号SEN皆为高电平时，也就是被读取的目标存储器晶胞为编程状态，原本被闩锁在闩锁电路152中的重置后的高输出电平会被放电到低电平，并且自节点A1输出低电平的感测结果。并且当感测节点NSENSE为低电平，也就是被读取的目标存储器晶胞为抹除状态，被闩锁在闩锁电路152中重置后的高输出电平不会进行放电而维持高电平，并且自节点A1输出高电平的感测结果。也就是说，本发明的感测电路150可藉由耦接感测节点NSENSE，与存储器控制电路的控制下，在感测期间T3输出对应于目标存储器晶胞的记忆状态的感测结果。

请参照图2与图5，图5是示出本发明一实施例的快闪存储器存储装置的读取方法流程图。本实施例的读取方法可至少适用于图1至图4的快闪存储器存储装置，但本发明不限于此。在本实施例中，在步骤S510中，在预充电期间T1，存储器控制电路120控制源极线SL经由信号传递路径P1对比特线BL进行预充电操作。在步骤S520中，在放电期间T2，存储器控制电路120控制比特线BL经由相同的信号传递路径P2对源极线SL进行放电操作。在步骤S530中，在感测期间T3，感测电路150输出感测结果。另外，本发明的实施例的快闪存储器存储装置的读取方法可以由图1至图4实施例的叙述中获致足够的教示、建议与实施说明。

请参照图6A、图6B以及图6C，图6A与图6B分别示出本发明不同相关例的快闪存储器存储装置的读取操作示意图。图6C是示出本发明一实施例的快闪存储器存储装置的读取操作示意图。在图6A、图6B与图6C中，其读取操作都包括了比特线的充电操作以及放电操作。在图6A的相关例中，预充电操作是通过系统电源经由信号传递路径P61对比特线BL进行预充电，接着放电操作是比特线BL经由信号传递路径P62进行放电，随后进行比特线BL电压电平的感测。由图6A的相关例的信号传递路径P61并没有经过存储器晶胞串，所以此相关例比特线BL在预充电操作后会具有固定的电压电平，而不会有背图案效应的电压电平上的补偿。接着比特线BL经由信号传递路径P62进行放电时，信号传递路径P62包括存储器晶胞串，比特线BL的放电速度会因为存储器晶胞串的存储数据的不同而有差异，如此会造成比特线BL间的电压值的变异会随放电操作的进行而逐渐增加。在图6B的相关例中，是先对比特线BL经由通往感测节点NSENSE的信号传递路径P63进行放电操作，再由源极线SL经由信号传递路径P64对比特线BL进行充电，随后进行比特线BL电压电平的感测。由于图6B的相关例的信号传递路径P63并没有经过存储器晶胞串，所以此相关例比特线BL在放电操作后会具有固定的低电平，而不会有背图案效应的电压电平上的补偿，也因此会造成比特线BL间的电压值的变异会随充电操作的进行而逐渐增加。图6A与图6B的相关例并没有分别在信号传递路径P61与在信号传递路径P63中依据存储器晶胞串的存储数据对比特线BL进行背图案效应的电压电平补偿，因此图6A、图6B的相关例中无法有效缩小电平变异以及放大感测视窗。

在图6C的实施例中，预充电操作是源极线SL经由信号传递路径P65，对比特线BL进行预充电，并且放电操作是比特线BL经由信号传递路径P66进行放电，而其中信号传递路径P65与信号传递路径P66相同且包括存储器晶胞串，但方向相反，因此比特线BL会以不同的充电速度被预充电至不同的电压电平。接着在放电期间比特线经由相同的信号传递路径，对源极线进行放电操作，以降低快闪存储器存储装置因背图案效应所造成的电平读取误判。

综上所述，本发明的实施例提供一种快闪存储器存储装置及其读取方法。藉由读取操作，在预充电期间自源极线经由信号传递路径，对比特线进行预充电操作，并且依据存储器晶胞串的存储数据的不同，比特线会以不同的充电速度被预充电至不同的电压电平。接着在放电期间比特线经由相同的信号传递路径，对源极线进行放电操作，由于存储器晶胞串的存储数据的不同而有不同的放电速度，因此多个具有不同存储数据的存储器晶胞串所对应的比特线已进行背图案效应补偿，从而降低快闪存储器存储装置因背图案效应所造成的电平读取误判。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种快闪存储器存储装置，其特征在于，包括：

存储器晶胞阵列，包括至少一存储器晶胞串，耦接在比特线及源极线之间；以及

存储器控制电路，耦接至所述存储器晶胞阵列，用以在读取期间控制所述存储器晶胞阵列的读取操作，以及所述读取期间包括预充电期间以及放电期间，

其中在所述预充电期间所述源极线经由信号传递路径对所述比特线进行预充电操作，在所述放电期间所述比特线经由相同的所述信号传递路径对所述源极线进行放电操作，以及所述信号传递路径包括所述存储器晶胞串。

2.根据权利要求1所述的快闪存储器存储装置，其特征在于，在所述预充电期间所述源极线耦接至预充电电压，在所述放电期间所述源极线耦接至接地电压，以及所述预充电电压大于所述接地电压。

3.根据权利要求1所述的快闪存储器存储装置，其特征在于，在所述预充电期间，依据所述存储器晶胞串的存储数据，所述比特线以不同的充电斜率被预充电至不同的电压电平。

4.根据权利要求3所述的快闪存储器存储装置，其特征在于，所述存储器晶胞串包括多个串联耦接的存储器晶胞，所述多个存储器晶胞处于第一状态或第二状态，当处于所述第一状态的所述多个存储器晶胞的数量愈多，所述充电斜率愈大，以及当处于所述第二状态的所述多个存储器晶胞的数量愈多，所述充电斜率愈小。

5.根据权利要求1所述的快闪存储器存储装置，其特征在于，在所述放电期间，依据所述存储器晶胞串的存储数据，所述比特线以不同的放电斜率进行放电。

6.根据权利要求5所述的快闪存储器存储装置，其特征在于，所述存储器晶胞串包括多个串联耦接的存储器晶胞，所述多个存储器晶胞处于第一状态或第二状态，当处于所述第一状态的所述多个存储器晶胞的数量愈多，所述放电斜率的绝对值愈大，以及当处于所述第二状态的所述多个存储器晶胞的数量愈多，所述放电斜率的绝对值愈小。

7.根据权利要求1所述的快闪存储器存储装置，其特征在于，所述存储器晶胞串包括多个串联耦接的存储器晶胞，其控制端分别耦接至对应的字元线，以及在所述预充电期间，所述多个存储器晶胞的所述多个字元线被施加第一致能电压。

8.根据权利要求7所述的快闪存储器存储装置，其特征在于，所述多个存储器晶胞包括目标存储器晶胞以及多个非目标存储器晶胞，在所述放电期间所述多个非目标存储器晶胞的所述多个字元线被施加所述第一致能电压，以及所述目标存储器晶胞的所述字元线被施加第二致能电压，以及所述第一致能电压大于所述第二致能电压。

9.根据权利要求1所述的快闪存储器存储装置，其特征在于，还包括选择电路，其中所述选择电路包括：

第一晶体管，具有第一端、第二端及控制端，其中所述第一晶体管的所述第一端耦接至所述源极线，所述第一晶体管的所述第二端耦接至所述存储器晶胞串的一端，以及所述第一晶体管的所述控制端耦接至第一选择信号；以及

第二晶体管，具有第一端、第二端及控制端，其中所述第二晶体管的所述第一端耦接至所述存储器晶胞串的另一端，所述第二晶体管的所述第二端耦接至所述比特线，以及所述第二晶体管的所述控制端耦接至第二选择信号，

其中在所述预充电期间及所述放电期间，所述第一晶体管以及所述第二晶体管被导通。

10.根据权利要求9所述的快闪存储器存储装置，其特征在于，还包括偏压电路，其中所述偏压电路包括：

第三晶体管，具有第一端、第二端及控制端，其中所述第三晶体管的所述第一端耦接至所述比特线，以及所述第三晶体管的所述控制端耦接至比特线选择信号；

第四晶体管，具有第一端、第二端及控制端，其中所述第四晶体管的所述第一端耦接至所述第三晶体管的所述第二端，所述第四晶体管的所述第二端耦接至感测节点，以及所述第四晶体管的所述控制端耦接至比特线钳位信号；以及

第五晶体管，具有第一端、第二端及控制端，其中所述第五晶体管的所述第一端耦接至所述感测节点，所述第五晶体管的所述第二端耦接至系统电压，以及所述第五晶体管的所述控制端耦接至预充电信号，

其中在所述预充电期间，所述第三晶体管不导通。

11.根据权利要求10所述的快闪存储器存储装置，其特征在于，还包括感测电路，耦接至所述感测节点，用以在感测期间输出感测结果，其中所述读取期间包括所述感测期间。

12.一种快闪存储器存储装置的读取方法，其特征在于，所述快闪存储器存储装置包括存储器晶胞阵列，以及所述存储器晶胞阵列包括至少一存储器晶胞串，耦接在比特线及源极线之间，所述读取方法包括：

在预充电期间，控制所述源极线经由信号传递路径对比特线进行预充电操作，其中所述信号传递路径包括所述存储器晶胞串；以及

在放电期间，控制所述比特线经由相同的所述信号传递路径对所述源极线进行放电操作。

13.根据权利要求12所述的快闪存储器存储装置的读取方法，其特征在于，在所述预充电期间控制所述源极线经由所述信号传递路径对所述比特线进行所述预充电操作的步骤包括：

在所述预充电期间，提供预充电电压至所述比特线，其中所述预充电电压的充电斜率是依据所述存储器晶胞串的存储数据来决定，以将所述比特线预充电到不同的电压电平。

14.根据权利要求13所述的快闪存储器存储装置的读取方法，其特征在于，所述存储器晶胞串包括多个串联耦接的存储器晶胞，所述多个存储器晶胞处于第一状态或第二状态，当处于所述第一状态的所述多个存储器晶胞的数量愈多，所述充电斜率愈大，以及当处于所述第二状态的所述多个存储器晶胞的数量愈多，所述充电斜率愈小。

15.根据权利要求13所述的快闪存储器存储装置的读取方法，其特征在于，在所述放电期间控制所述比特线经由相同的所述信号传递路径对所述源极线进行所述放电操作的步骤包括：

依据所述存储器晶胞串的存储数据，以不同的放电斜率对所述比特线进行放电，其中在所述放电期间所述源极线耦接至接地电压。

16.根据权利要求15所述的快闪存储器存储装置的读取方法，其特征在于，所述存储器晶胞串包括多个串联耦接的存储器晶胞，所述多个存储器晶胞处于第一状态或第二状态，当处于所述第一状态的所述多个存储器晶胞的数量愈多，所述放电斜率的绝对值愈大，以及当处于所述第二状态的所述多个存储器晶胞的数量愈多，所述放电斜率的绝对值愈小。

17.根据权利要求15所述的快闪存储器存储装置的读取方法，其特征在于，所述预充电电压大于所述接地电压。

18.根据权利要求12所述的快闪存储器存储装置的读取方法，其中所述存储器晶胞串包括多个串联耦接的存储器晶胞，并且在所述预充电期间控制所述源极线经由所述信号传递路径对所述比特线进行所述预充电操作的步骤包括：

施加第一致能电压到所述多个存储器晶胞的所述多个字元线。

19.根据权利要求18所述的快闪存储器存储装置的读取方法，其特征在于，所述多个存储器晶胞包括目标存储器晶胞以及多个非目标存储器晶胞，并且在所述放电期间控制所述比特线经由相同的所述信号传递路径对所述源极线进行所述放电操作的步骤包括：

施加所述第一致能电压到所述多个非目标存储器晶胞的所述多个字元线；以及

施加第二致能电压到所述目标存储器晶胞的所述字元线，其中所述第一致能电压大于所述第二致能电压。

20.根据权利要求12所述的快闪存储器存储装置的读取方法，其特征在于，还包括在感测期间输出感测结果。