CN109102829B - 用于储存装置的状态相关的感测电路和感测操作 - Google Patents

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Abstract

电路包含配置为在感测操作期间连接到所选择的位线的所选择的感测电路和配置为在感测操作期间连接到未选择的位线的未选感测电路。电压供应电路可以向所选择的和未选择的感测电路供应所选择的脉冲和未选择的脉冲。所选择的感测电路可以向相关联的电荷储存电路传递所选择的脉冲，并且拒绝未选择的脉冲。未选择的感测电路可以向相关联的电荷储存电路传递未选择的脉冲，并且拒绝所选择的脉冲。另外，电压设定电路可以将未选择的感测电路中的感测电压设定为与未选择的感测电路中的通信电压的预感测电平匹配的预感测电平。

Description

用于储存装置的状态相关的感测电路和感测操作
技术领域
本公开通常涉及存储器领域，具体地，涉及用于储存装置的状态相关的感测电路和感测操作。
背景技术
在储存装置中，在存储器裸芯上包含感测放大器以感测流经位线的电流，以便确定存储器单元正在储存的数据的数据值，或者以便验证数据已被正确地编程到存储器单元。在感测操作期间，选择块的一些位线，而不选择块的其它位线。选择或不选择给定的位线可以取决于感测控制器是否期望知道流经该位线的电流。
感测放大器可以包含感测节点，感测节点生成处于对应于感测节点处所累积的电荷的电平的感测电压。感测操作包含放电周期，在其期间所累积的电荷可以根据流经相关联的位线的电流放电。进而，在指示电流流经位线的某一时间量之后，感测电压可能下降到放电电平。取决于感测电压是否下降到触发电压电平之下可以指示某一信息，诸如储存在存储器单元中的数据的数据值或者存储器单元是否被充分编程。因此，在感测电压没有下降到精确地指示流经位线的电流的电平的情况下，则可能发生储存在存储器单元中的数据的不准确检测或存储器单元是否已经被充分编程的不准确检测。同样地，提高感测放大器将感测电压放电至正确电平的能力的方法是期望的。
发明内容
通过介绍，以下实施例涉及用于进行感测操作的设备、装置、系统、电路和方法，该感测操作取决于感测电路连接到所选择的位线或未选择的位线来设定感测电路中的不同感测电压。在第一实施例中，电路包含耦接到位线的感测电路。感测电路包含配置为生成感测电压的电荷储存电路，以及输入电路。输入电路配置为：响应于位线包括所选择的位线，向电荷储存电路供应第一脉冲；并且响应于位线包含未选择的位线，向电荷储存电路供应第二脉冲。
在一些实施例中，输入电路包含第一传输门和第二传输门。第一传输门配置为：接收第一脉冲；以及响应于启用第一传输门的至少一个电压而向电荷储存电路供应第一脉冲。第二传输门配置为：接收第二脉冲；以及响应于启用第二传输门的至少一个电压而向电荷储存电路供应第二脉冲。
在一些实施例中，辅助性锁存器配置为生成所选择的电压和未选择的电压，并且向输入电路供应所选择的电压和未选择的电压以交替地启用和禁用第一传输门和第二传输门。
在一些实施例中，电压供应电路配置为向输入电路供应第一脉冲和第二脉冲。
在一些实施例中，电压供应电路配置为在电压供应电路开始向输入电路供应第一脉冲之前开始向输入电路供应第二脉冲。
在一些实施例中，电压供应电路配置为供应比第一脉冲具有更低幅值的第二脉冲。
在一些实施例中，感测电路还包含通信节点，其配置为在对应于位线包含未选择的位线的预定电平处生成通信电压；以及晶体管，其配置为先于放电周期将感测电压上拉到预定电平。
在一些实施例中，电压供应电路配置为在晶体管将感测电压上拉到预定电平之前将第二脉冲输出到输入电路。
在一些实施例中，电压供应电路配置为输出预定电平的第二脉冲。
在一些实施例中，电压供应电路配置为在晶体管将感测电压上拉到预定电平之后输出第一脉冲。
在另一个实施例中，电路包含连接到未选择的位线的感测放大器电路。感测放大器电路包含：感测节点，其配置为响应于脉冲生成感测电压；通信节点，其配置为生成预感测电平的通信电压；晶体管，其配置为在感测节点和通信节点之间形成电荷共享关系；以及电压设定电路，其配置为先于感测操作的放电周期将感测电压设定为预感测电平。
在一些实施例中，该脉冲包含对应于未选择的位线的第一脉冲，并且该电路还包含：输入电路，其配置为：接收对应于所选择的位线的第一脉冲和第二脉冲；向连接到感测节点的电荷储存电路供应第一脉冲；并且拒绝对应于所选择的位线的第二脉冲。
在一些实施例中，输入电路包含：第一传输门，其配置为接收第一脉冲并向电荷储存电路供应第一脉冲；以及第二传输门，其配置为阻止向电荷储存电路供应第二脉冲。
在一些实施例中，辅助性锁存器配置为控制输入电路以向电荷储存电路供应第一脉冲并且拒绝第二脉冲。
在一些实施例中，电路包含配置为供应脉冲的电压供应电路、以及耦接到感测节点的电容器。电容器配置为与响应于该脉冲生成感测电压的电平，感测电压的电平对应于预感测电平乘以电容器的耦合比率的电平。电压设定电路配置为将电压从对应于预感测电平乘以耦合比率的电平上拉到预感测电平。
在一些实施例中，脉冲包括对应于未选择的位线的第一脉冲，并且电压供应电路配置为在晶体管将感测电压上拉到预感测电平之后输出对应于所选择的位线的第二脉冲。
在另一个实施例中，系统包含配置成在感测操作期间输出脉冲的电压供应电路；以及多个感测电路。多个感测电路中的每个感测电路连接到存储器块的多个位线中的相应的一个。另外，多个感测电路包含第一感测电路和第二感测电路。第一感测电路在感测操作期间连接到多个位线中的所选择的位线。而且，第一感测电路包含配置为响应于接收到脉冲而生成第一感测电压的第一电容器。第二感测电路在感测操作期间连接到多个位线中的未选择的位线。另外，第二感测电路包含：第二电容器，其不响应于脉冲；以及上拉晶体管，其配置为上拉第二感测电压的电平以与通信节点的通信电压电平匹配。
在一些实施例中，脉冲包括对应于所选择的位线的第一脉冲，电压供应电路还配置为输出对应于未选择的位线的第二脉冲，第一感测电路还包含第一输入电路，其配置为向第一电容器传递(pass)第一脉冲并拒绝第二脉冲，并且第二电路还包含第二输入电路，其配置为向第二电容器传递第二脉冲并拒绝第一脉冲。
在一些实施例中，第一辅助性锁存器配置为控制第一输入电路传递或拒绝第一脉冲和第二脉冲中的每一个，并且第二辅助性锁存器配置为控制第二输入电路传递或拒绝第一脉冲和第二脉冲中的每一个。
在一些实施例中，电压供应电路配置为在上拉晶体管上拉第二感测电压的电平之前开始输出第二脉冲；并且在上拉晶体管上拉第二感测电压的电平之后开始输出第一脉冲。
其它实施例是可能的，并且每一个实施例可以单独使用或组合使用。相应地，现在将参考附图描述各种实施例。
附图说明
并入本说明书并构成本说明书的部分的附图示出了本发明的各个方面并且与说明书一起用于解释其原理。只要方便，在贯穿附图中将使用相同的附图标记来指代相同或相似的元件。
图1A是示例性非易失性存储器系统的框图。
图1B是包含多个非易失性存储器系统的储存模块的框图。
图1C是分层储存系统的框图。
图2A是图1A的非易失性存储器系统的控制器的示例性部件的框图。
图2B是图1A的非易失性存储器系统的非易失性存储器裸芯的示例性部件的框图。
图3是示例性浮置栅极晶体管的电路图。
图4是作为控制栅极电压的函数的通过浮置栅极晶体管汲取的漏极-源极电流的曲线的图。
图5A是组织成块的多个存储器单元的框图。
图5B是组织成不同平面中的块的多个存储器单元的框图。
图6是示例性二维NAND型闪速存储器阵列的电路图。
图7是三维(3-D)NAND串的示例性物理结构。
图8是U形3-D NAND串的示例性物理结构。
图9是在y-z平面中的具有U形NAND串的3-D NAND存储器阵列的截面图。
图10A是沿着示例性存储器结构的位线方向(沿着y方向)的截面图，该示例性存储器结构中直的垂直的NAND串从衬底中或其附近的公共源极连接延伸到在存储器单元的物理级上方延伸的全局位线。
图10B是图10A的可单独选择的NAND串的集合的电路图。
图10C是沿着x-z平面的截面中的可单独选择的NAND串的集合的电路图。
图11A是储存两位数据的存储器单元的阈值电压分布曲线的图。
图11B是储存三位数据的存储器单元的阈值电压分布曲线的图。
图11C是储存四位数据的存储器单元的阈值电压分布曲线的图。
图12是图2B的感测块的示例性配置的框图。
图13是图12的感测块的感测电路的示例性配置的框图。
图14是在感测操作期间生成的电压和信号的波形的时序图。
具体实施方式
以下实施例描述用于进行感测操作的设备、装置、系统、电路和方法，该感测操作取决于感测电路连接到所选择的位线或未选择的位线来设定感测电路中的不同感测电压。在转向这些和其它实施例之前，下面的段落提供可以与这些实施例一起使用的示例性存储器系统和储存装置的讨论。当然，这些仅仅是示例，并且可以使用其它合适的类型的存储器系统和/或储存装置。
图1A是示出存储器系统100的框图。存储器系统100可以包含控制器102以及可以由一个或多个存储器裸芯104组成的存储器。如本文中所使用的，术语裸芯是指形成在单个半导体衬底上的存储器单元的集合和用于管理那些存储器单元的物理操作的相关联电路。控制器102可以与主机系统接口，并且将用于读取、编程和擦除操作的命令序列传输到(多个)非存储器裸芯104。
控制器102(其可以是闪速存储器控制器)可以采取处理电路、微处理器或处理器，以及储存计算机可读程序代码(例如，软件或固件)的计算机可读介质的形式，该计算机可读程序代码可以由(微)处理器、逻辑门、开关、专用集成电路(ASIC)、可编程逻辑控制器和嵌入式微控制器执行。控制器102可以配置为具有硬件和/或固件以进行以下所述并在流程图中示出的各种功能。而且，示出在控制器内部的一些部件也可以储存在控制器外部，并且可以使用其它部件。另外，短语“可操作地与...通信”可以意指直接地通信或通过一个或多个部件间接地(有线地或无线地)通信，可以或可以不在本文中示出或描述该一个或多个部件。
如本文中所使用的，控制器102是管理储存在(多个)存储器裸芯中的数据并且与主机(诸如计算机或电子装置)通信的装置。除了本文中所描述的特定功能之外，控制器102可以具有各种功能。例如，控制器102可以对存储器裸芯104进行格式化以确保其正在正常操作，标出坏的闪速存储器单元，并且分配备用单元以替换未来失效的单元。备用单元的一些部分可以用于保存固件，以操作控制器102并实现其它特征。在操作中，当主机需要从(多个)存储器裸芯104读取数据或向(多个)存储器裸芯104写入数据时，它将与控制器102通信。如果主机提供数据要被读取/写入的逻辑地址，则控制器102可以将从主机接收的逻辑地址转换为(多个)存储器裸芯104中的物理地址。(可选地，主机可以提供物理地址)。控制器102还可以进行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免磨损否则将重复写入的特定存储器块)和垃圾收集(在块满之后，只向新的块移动有效的数据页，因此可以擦除和再次使用满的区块)。
控制器102和非易失性存储器裸芯104之间的接口可以是任何合适的接口，例如闪速存储器接口，包含配置用于切换模式200、400、800、1000或更高版本的接口。对于一些示例性实施例，存储器系统100可以是基于卡的系统，诸如安全数字(SD)或微型安全数字(微型SD)卡。在替代示例性实施例中，存储器系统100可以是嵌入式存储器系统的部分。
在图1A中示出的示例中，存储器系统100示出为包含控制器102与非易失性存储器裸芯104之间的单个通道。然而，本文中所述的主题不限于具有单个存储器通道的存储器系统。例如，在一些存储器系统中，诸如那些体现NAND架构的存储器系统中，取决于控制器能力，在控制器102与(多个)存储器裸芯104之间可能存在2个、4个、8个或更多通道。在本文中所述的任何实施例中，即使在附图中示出单个通道，在控制器和(多个)存储器裸芯104之间也可以存在多于一个的单个通道。
图1B示出了包含多个非易失性存储器系统100的储存模块200。这样，储存模块200可以包含储存控制器202，储存控制器202与主机以及包含多个非易失性存储器系统100的储存系统204接口。储存控制器202与非易失性存储器系统100之间的接口可以是总线接口，作为示例，诸如串行高级技术附件(SATA)、外围部件接口快速(PCIe)接口、嵌入式多媒体卡(eMMC)接口、SD接口或通用串行总线(USB)接口。在一个实施例中，储存模块200可以是固态驱动器(SSD)，诸如在诸如膝上型计算机和平板电脑的便携式计算装置、以及移动电话中存在的固态驱动器(SSD)。
图1C是示出分级储存系统210的框图。分级储存系统210可以包含多个储存控制器202，其中的每一个控制相应的储存系统204。主机系统212可以经由总线接口访问分层储存系统210内的存储器。作为示例，示例性总线接口可以包含高速非易失性存储器(NVMe)、以太网光纤通道(FCoE)接口、SD接口、USB接口、SATA接口、PCIe接口或eMMC接口。在一个实施例中，图1C中示出的储存系统210可以是可由多个主机计算机访问的可机架安装的大容量储存系统，诸如在需要大容量储存的数据中心或其它位置中存在的。
图2A是更详细地示出控制器102的示例性部件的框图。控制器102可以包含与主机接口的前端模块108、与(多个)非易失性存储器裸芯104接口的后端模块110以及进行非易失性存储器系统100的各种功能的各种其它模块100。通常，模块可以是硬件或硬件和软件的组合。例如，每个模块可以包含专用集成电路(ASIC)、现场可编程门阵列(FPGA)、电路、数字逻辑电路、模拟电路、分立电路的组合、门电路或任何其它类型的硬件以及其组合。另外地或可选地，每个模块可以包含存储器硬件，其包括可由处理器或处理器电路执行以实现模块的一个或多个特征的指令的存储器硬件。当模块的任何一个包含包括可由处理器执行的指令的存储器的部分时，模块可以或可以不包含处理器。在一些示例中，每个模块可以仅仅是包括可由处理器进行以实现对应的模块的特征的指令的存储器的部分，而不具有包含任何其它硬件的模块。因为即使当所包含的硬件包括软件时，每个模块也包含至少一些硬件，每个模块可以互换地称为硬件模块。
控制器102可以包含缓冲器管理器/总线控制器模块114，其管理随机存取存储器(RAM)116中的缓冲器，并且控制用于控制器102的内部通信总线117上的通信的内部总线仲裁。只读存储器(ROM)118可以储存和/或访问系统引导代码。虽然在图2A中示出为与控制器102分开地定位，但是在其它实施例中，RAM 116和ROM 118中的一个或两者可以位于控制器102内。在其它实施例中，RAM 116和ROM 118的部分可以位于控制器102内和控制器102外。此外，在一些实现方式中，控制器102、RAM 116和ROM 118可以位于分开的半导体裸芯上。
另外，前端模块108可以包含主机接口120和物理层接口(PHY)122，物理层接口122提供与主机或下一级储存控制器的电气接口。主机接口120的类型的选择可以取决于正在使用的存储器的类型。主机接口120的示例性类型可以包含但不限于SATA、SATA Express、SAS、光纤通道、USB、PCIe和NVMe。主机接口120通常便于传输数据、控制信号和定时信号。
后端模块110可以包含错误校正代码(ECC)引擎或模块124，其对从主机接收的数据字节进行编码，并且对从(多个)非易失性存储器裸芯104读取到的数据字节进行解码和校正错误。后端模块110还可以包含命令定序器126，其生成要传输到非易失性存储器裸芯104的命令序列，诸如编程、读取和擦除命令序列。另外，后端模块110可以包含管理RAID奇偶校验的生成和失败数据的恢复的RAID(独立驱动器的冗余阵列)模块128。RAID奇偶校验可以用作写入非易失性存储器系统100中的数据的完整性保护的附加级。在一些情况下，RAID模块128可以是ECC引擎124的部分。存储器接口130向(多个)非易失性存储器裸芯104提供命令序列并从(多个)非易失性存储器裸芯104接收状态信息。可以通过存储器接口130传送要编程到(多个)非易失性存储器裸芯104并从(多个)非易失性存储器裸芯104读取的数据、连同命令序列和状态信息。在一个实施例中，存储器接口130可以是双倍数据速率(DDR)接口和/或切换模式200、400、800或者更高的接口。控制层132可以控制后端模块110的整体操作。
图2A中所示的非易失性存储器系统100的附加模块可以包含介质管理层138，其进行非易失性存储器裸芯104的存储器单元的损耗均衡、地址管理并且便于以下进一步详细描述的折叠操作。非易失性存储器系统100还可以包含其它分立部件140，诸如外部电接口、外部RAM、电阻器、电容器或可以与控制器102接口的其它部件。在替代实施例中，RAID模块128、媒介管理层138和缓冲器管理/总线控制器114中的一个或多个是在控制器102中可能不需要的可选部件。
图2B是更详细地示出存储器裸芯104的示例性部件的框图。存储器裸芯104可以包含具有多个存储器单元或存储器元件的存储器单元结构142。任何合适的类型的存储器可以用于存储器单元142。作为示例，存储器可以是动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)，非易失性存储器——诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪速存储器(其也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)、以及其它能够储存信息的半导体元件。存储器的每种类型可能有不同的配置。例如，闪速存储器器件可以以NAND或NOR配置来配置。
存储器可以由无源和/或有源元件以任何组合形成。作为非限制性示例，无源半导体存储器元件包含ReRAM器件元件，其在一些实施例中包含电阻切换存储元件——诸如反熔丝相变材料等，以及可选的导向元件，诸如二极管等。另外作为非限制性示例，有源半导体存储器元件包含EEPROM和闪速存储器储器器件元件，其在一些实施例中包含含有电荷储存区域的元件，诸如浮置栅极、导电纳米颗粒或电荷存储电介质材料。
多个存储器元件可以配置为使得它们串联连接或者使得每个元件可单独访问。作为非限制性示例，NAND配置(NAND存储器)中的闪速存储器器件通常包含串联连接的存储器元件。NAND存储器阵列可以配置为使得该阵列由多个存储器串组成，其中串由共享单个位线并作为组存取的多个存储器元件组成。可选地，存储器元件可以配置为使得每个元件都是可单独访问的，例如，NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且可以以其它方式配置存储器元件。
位于衬底内和/或衬底上方的半导体存储器元件可以以二维或三维布置，诸如二维存储器或三维存储器结构。
在二维存储器结构中，将半导体存储器元件布置在单个平面或单个存储器器件级中。通常，在二维存储器结构中，存储器元件布置在基本上平行于支撑存储器元件的衬底的主表面延伸的平面(例如，在x-z方向平面中)。衬底可以是在形成存储器元件的层上方或其中的晶片，或者可以是在形成存储器元件之后附接到存储器元件的载体衬底。作为非限制性示例，衬底可以包含诸如硅的半导体。
存储器元件可以以有序阵列(诸如多个行和/或列)布置在单个存储器器件级中。然而，可以以非规则或非正交配置排列存储器元件。存储器元件可以各自具有两个或多个电极或接触线，例如位线和字线。
三维存储器阵列布置为使得存储器元件占据多个平面或多个存储器器件级，从而在三维中(即，在x、y和z方向上，其中y方向基本上垂直于衬底的主表面，并且x和z方向基本上平行于衬底的主表面)形成结构。
作为非限制性示例，三维存储器结构可以垂直地布置为多个二维存储器器件级的堆叠体。作为另一个非限制性示例，三维存储器阵列可以布置为多个垂直列(例如，基本上垂直于衬底的主表面，即在y方向上延伸的列)，每列在每个列中具有多个存储器元件。可以以二维配置(例如，在x-z平面中)布置列，产生具有多个垂直地堆叠的存储器平面上的元件的存储器元件的三维布置。三维存储器元件的其它配置也可以构成三维存储器阵列。
对于一些存储器配置，诸如闪速存储器，多个存储器单元142中的存储器单元可以是浮置栅极晶体管(FGT)。图3示出了示例性FGT 300的电路示意图。FGT 300可以包含源极302、漏极304、控制栅极306、浮置栅极308和衬底310。浮置栅极308可以被绝缘体或绝缘材料围绕，绝缘体或绝缘材料帮助保持浮置栅极308中的电荷。浮置栅极308内存在或不存在电荷可能导致用于区分逻辑电平的FGT的阈值电压的偏移。对于储存在浮置栅极308中的每个给定电荷，关于施加到控制栅极306的固定控制栅极电压VCG发生对应的栅极-源极导电电流ID。另外，FGT 300可以具有可编程到其浮置栅极308上的相关联的范围电荷，其限定对应的阈值电压窗口或对应的导电电流窗口。以这种方式，FGT的阈值电压可以指示储存在存储器单元中的数据。
图4是示出作为施加到控制栅极306的控制栅极电压VCG的函数的通过FGT 300汲取的漏极-源极电流ID的四条曲线402、404、406、408的曲线的图。每条曲线402-408对应于浮置栅极308可以在任何给定时间选择性地储存的四个不同电荷或电荷电平Q1、Q2、Q3、Q4中相应的一个。以另一种方式表明，四条曲线402-408表示可以在FGT 300的浮置栅极308上编程的四个可能的电荷电平，分别对应于四种可能的存储器状态。在图4的示例性图中，FGT群体的阈值电压窗口的范围从0.5伏特(V)到3.5V。七种可能的存储器状态“0”、“1”、“2”、“3”、“4”、“5“”和“6”被限定或延伸跨越阈值电压窗口，并且分别表示一个擦除状态和六个编程状态。可以通过将阈值电压窗口划分为0.5V间隔的六个区域来界定为不同的状态。根据储存在其浮置栅极308中的电荷以及其漏极-源极电流ID与参考电流IREF相交的位置，FGT 300可以处于这些状态中的一个。例如，由于其曲线402在由控制栅极电压VCG界定为0.5V-1.0V的阈值电压区域的区域中与参考电流IREF相交，FGT被编程为在存储器状态“1”中储存电荷Q1。编程FGT 300以储存的存储器状态越多，限定阈值电压窗口的区域越细分。在一些示例性配置中，阈值电压窗口可以从-1.5V延伸至5V，提供6.5V的最大宽度。如果FGT 300可以被编程为十六种可能状态中的任何一种，则每种状态可以占据跨越200毫伏(mV)至300毫伏的相应区域。阈值电压窗口的分辨率越高(即，可以编程到FGT 300的状态更多)，编程和读取操作中成功读取和写入数据所需的精度就越高。在以下关于编程、编程验证和读取操作进一步详细地提供存储器状态和阈值电压的进一步描述。
参考图5A，存储器单元142可以组织成从第一个块Block 1延伸到第N个块Block N的N个块。参考图5B，对于一些示例性配置，N个块组织成多个平面。图5B示出了其中块组织成两个平面的示例性配置，包含第一平面Plane 0和第二平面Plane 1。每个平面示出为包含M个块，从第一个块Block 1延伸到第M个块Block M。可以同时地或独立地感测储存在不同平面中的数据。
对于其中存储器单元被组织成二维阵列的配置，存储器单元可以以每个块中的行和列的矩阵状结构配置。在行和列的交叉处是存储器单元。存储器单元的列称为串，并且串中的存储器单元串联地电连接。存储器单元的行称为页。在存储器单元是FGT的情况下，页或行中的FGT的控制栅极可以电连接在一起。
另外，每个块包含连接到存储器单元的字线和位线。存储器单元的每一页耦接到字线。在存储器单元是FGT的情况下，每个字线可以耦接到页中的FGT的控制栅极。另外，每个存储器单元的串耦接到位线。此外，单个串可以跨越多个字线，并且串中的存储器单元的数量可以等于块中的页的数量。
图6是示例性二维NAND型闪速存储器阵列600的电路示意图，其可以表示多个存储单元142中的至少一部分。例如，存储器阵列600可以表示存储器裸芯104上的块的单个平面。存储器阵列600可以包含N个块6020至602N-1。每个块602包含P个FGT 604的串，其中每个串耦接到P个位线BL0到BLP-1中的相应的一个。另外，每个块602包含M个FGT 604的页，其中每个页耦接到M个字线WL0-WLM-1中的相应的一个。给定块602的每个第i个、第j个FGT(i，j)连接到给定块的第i个字线WLi和第j个位线BLj。如图6所示，在块6020-602N-1之间共享的位线BL0至BLP-1可以是块之间共享的块，诸如同一平面内的块。
在每个块602内，每个串在一端连接到相关联的漏极选择栅极晶体管606，并且每个串经由相关联的漏极选择栅极晶体管606耦接到其相关联的位线BL。可以使用漏极选择栅极偏置线SGD来控制漏极选择栅极晶体管6060-606P-1的切换，漏极选择栅极偏置线SGD供应漏极选择栅极偏置电压VSGD以导通和关断漏极选择晶体管6060-606P-1。另外，在每个块602内，每个串在其另一端连接到相关联的源极选择栅极晶体管608，并且每个串经由相关联的源极选择栅极晶体管608耦接到公共源极线SL。可以使用源极选择栅极偏置线SGS来控制源极选择栅极晶体管6080-608P-1的切换，源极选择栅极偏置线SGS提供源极选择栅极偏置电压VSGS以导通和关断源极选择晶体管6080-608P-1。而且，虽然未示出，但是在一些情况下，也可以在与源极选择栅极晶体管6080-608P-1相邻的存储器阵列600中使用不包含用户数据的虚拟字线。虚拟字线可以用于屏蔽边缘字线和FGT以避免某些边缘效应。
常规二维(2-D)NAND阵列的替代布置是三维(3-D)阵列。与沿着半导体晶片的平坦表面形成的2-D NAND阵列相比，3-D阵列从晶片表面向上延伸并且通常包含向上延伸的存储器单元的堆叠体或列。各种3-D布置是可能的。在一种布置中，垂直地形成NAND串，其中一端(例如源极)在晶片表面处，另一端(例如漏极)在顶端上。在另一种布置中，NAND串形成为U形，使得NAND串的两端均可在顶部访问，因而便于这些串之间的连接。
图7示出在垂直于衬底的x-y平面的垂直方向上延伸(即，在z方向上延伸)的NAND串701的第一示例，在垂直位线(局部位线)703穿过字线(例如，WL0、WL1等)的位置形成存储器单元。局部位线与字线之间的电荷俘获层储存电荷，该电荷影响由耦接到其包围的垂直位线(沟道)的字线(栅极)形成的晶体管的阈值电压。这种存储器单元可以通过形成字线的堆叠体然后蚀刻要形成存储器单元的存储器孔来形成。然后用电荷俘获层衬里存储器孔，并且用合适的局部位线/沟道材料(具有用于隔离的合适的电介质层)来填充存储器孔。
如同二维(平面)NAND串，选择栅极705、707位于串的任一端以允许NAND串选择性地连接到外部元件709、711或与外部元件709、711隔离。这种外部元件通常是导电线，诸如用于大量NAND串的公共源极线或位线。垂直NAND串可以以与平面NAND串类似的方式操作，并且单级单元(SLC)和多级单元(MLC)操作都是可能的。而图7示出具有串联连接的32个单元(0-31)的NAND串的示例，NAND串中的单元的数量可以是任何合适的数目。为清晰起见，并非所有单元格都示出。应该理解，在字线3-29(未示出)与局部垂直位线相交处形成附加的单元。
图8示出了在垂直方向(z方向)上延伸的NAND串815的第二示例。在这种情况下，NAND串815形成U形，与位于结构的顶部的外部元件(源极线“SL”和位线“BL”)连接。在NAND串815的底部处是连接NAND串815的两个翼部816A、816B的可控栅极(背栅极“BG”)。总共形成64个单元，其中字线WL0-WL63与垂直局部位线817相交(虽然在其它示例中可以提供其它数量的单元)。选择栅极SGS、SGD位于NAND串815的任一端以控制NAND串815的连接/隔离。
垂直NAND串可以布置为以各种方式形成3-D NAND阵列。图9示出了其中块中的多个U形NAND串连接到位线的示例。在这种情况下，在连接到位线(“BL”)的块中有n个可单独选择的串的集合(串1-串n)。“n”的值可以是任何合适的数字，例如，8、12、16、32或更多。串在定向上交替，奇数编号的串具有它们的源极连接在左边，偶数编号的串具有它们的源极在右边。这种布置很方便，但不是必需的，其它模式也是可能的。
公共源极线“SL”连接到每个NAND串的一端(与连接到位线的端相反)。这可以被认为是NAND串的源极端，其中位线端被认为是NAND串的漏极端。可以连接公共源极线，使得块的所有源极线可以由外围电路一起控制。因而，块的NAND串在一端的位线与另一端的公共源极线之间平行延伸。
图10A示出了沿着位线方向(沿着y方向)的截面中的存储器结构，其中直的垂直NAND串从衬底中或其附近的公共源极连接延伸到在存储器单元的物理级上方延伸的全局位线(GBL0-GBL3)。块中给定物理级的字线由导电材料的片形成。存储器孔结构向下延伸穿过这些导电材料的片以形成存储器单元，该存储器单元通过垂直位线(BL0-BL3)垂直地(沿着z方向)串联连接以形成垂直NAND串。在给定的块内，存在多个NAND串连接到给定的全局位线(例如，GBL0与多个BL0连接)。NAND串分组为共享公共选择线的串的集合。因而，例如，由源极选择线SGS0和漏极选择线SGD0选择的NAND串可以被认为是NAND串的集合，并且可以被指定为串0，而由源极选择线SGS1和漏极选择线SGD1选择的NAND串可以被认为是另一个NAND串的集合，并且可如所示出的被指定为串1。块可以由任何合适的数量的这种可单独选择的串构成。应当理解的是，图10A仅示出了GBL0-GBL3的部分，并且这些位线在y方向上进一步延伸，并且可以与块中和其它块中的附加NAND串连接。此外，附加的位线平行于GBL0-GBL3延伸(例如，在沿着x轴的不同位置处，在图10A的截面的位置之前或之后)。
图10B示出了图10A的可单独选择的NAND串的集合。可以看出，每个全局位线(GBL0-GBL3)连接到在所示出的块的部分中的多个可单独选择的NAND串的结合(例如，GBL0连接到串0中的垂直位线BL0并且还连接到串1中的垂直位线BL0)。在一些情况下，电连接块的所有串的字线，例如，串0中的WL0可以连接到串1、串2等中的WL0。这种字线可以形成为延伸穿过该块的所有串的集合的导电材料的连续片。源极线对于块的所有串也可以是共同的。例如，可以掺杂衬底的部分以在块下层形成连续导体。源极和漏极选择线不会被不同的串共享，因此，例如，SGD0和SGS0可以偏置为选择串0，而无需类似地偏置SGD1和SGS1。因而，串0可以是可单独选择的(连接到全局位线和公共源极线)，而串1(和其它串的集合)保持与全局位线和公共源极隔离。在编程和读取操作期间访问块中的存储器单元通常包含在向块的所有其它选择线(例如SGS1和SGD1)提供未选择电压的时向一对选择线(例如SGS0和SGD0)施加选择电压。然后，将适当的电压施加到块的字线，使得可以访问所选择的串的集合中的特定字线(例如，将读取电压施加到特定字线，而将读取通过电压施加到其它字线)。擦除操作可以应用于整个块(块中的所有串的集合)，而不是块中特定的串的集合。
图10C示出沿着X-Z平面的截面中的图10A-B的可单独选择的NAND串的集合串0。可以看出，每个全局位线(GBL0-GBLm)连接到串0中的一个垂直NAND串(垂直位线BL0-BLm)。可以通过向选择线SGD0和SGS0施加适当的电压来选择串0。串的其他集合类似地连接到在沿着Y方向的不同位置处的全局位线(GBL0-GBLm)，并且与不同的选择线连接，当选择串0时，这些不同的选择线可以接收未选择电压。
返回参考图2B，存储器裸芯104还可以包含读取/写入电路144，其包含多个或p个感测块(也称为感测模块或感测电路)146。如以下进一步详细描述的，感测块146配置为参与并行地读取或编程存储器单元的页。
存储器裸芯104还可以包含行地址解码器148和列地址解码器150。当从存储器单元142读取数据或向存储器单元142写入数据时，行地址解码器148可以解码行地址并选择存储器阵列142中的特定字线。列地址解码器150可以解码列地址以选择存储器阵列142中的位线的特定组以读取/写入电路144。
另外，非易失性存储器裸芯104可以包含外围电路152。外围电路152可以包含控制逻辑电路154，其可以实现为状态机，状态机向控制器102提供存储器操作的片上控制以及状态信息。外围电路152还可以包含片上地址解码器156，其在由控制器102和/或主机使用的地址与由解码器行和列解码器148、150使用的硬件地址之间提供地址接口。另外，外围电路152还可以包含易失性存储器158。易失性存储器158的示例性配置可以包含锁存器，但是其它配置也是可能的。
另外，外围电路152可以包含功率控制电路160，其配置为生成电压并向存储器阵列142提供电压，包含到字线的电压(包含编程电压脉冲)、擦除电压(包含擦除电压脉冲)、到源极选择栅极偏置线SSG的源极选择栅极偏置电压VSSG、到漏极选择栅极偏置线DSG的漏极选择栅极偏置电压VDSG、源极线SL上的单元源极电压Vcelsrc、以及可以供应到存储器阵列142、包含感测块146的读取/写入电路144和/或存储器裸芯104上的其它电路部件的其它电压。以下进一步详细描述由功率控制电路160供应的各种电压。功率控制电路160可以包含各种电路拓扑或配置中的任一种，以供应处于适当的电平的电压以进行诸如驱动器电路、电荷泵、参考电压发生器和脉冲发生电路或其组合的读取、写入和擦除操作。其它类型的生成电压的电路也是可能的。另外，功率控制电路160可以与控制逻辑电路154、读取/写入电路144和/或感测块146通信和/或由其控制，以便供应处于适当的电平和适当的时间的电压以进行存储器操作。
为了编程目标存储器单元，特别是FGT，功率控制电路160将编程电压施加到存储器单元的控制栅极，并且将连接到目标存储器单元的位线接地，其进而导致将来自沟道的电子注入到浮置栅极中。在编程操作期间，连接到目标存储器单元的位线称为所选择的位线。相反，在编程操作期间未连接到目标存储其单元的位线称为未选择的位线。在这个背景下，位线的状态可以指代位线是所选择的或未选择的。以另一种方式表明，位线可以处于两种状态中的一种——所选择的或未选择的。当电子在浮置栅极中累积时，浮置栅极变为负电荷的并且存储器单元的阈值电压VTH升高。功率控制电路160在将编程电压VPGM施加到与目标存储器单元连接的字线上，以便目标存储器单元的控制栅极接收电压VPGM并且以便存储器单元被编程。如前所述，在块中，每个NAND串中的一个存储器单元共享相同的字线。在编程操作期间，连接到目标存储器单元的字线称为所选择的字线。相反，在编程操作期间未连接到目标存储器单元的字线称为未选择的字线。
图11A-11C是对于存储器单元所储存的不同位数的阈值电压分布的曲线图。阈值电压分布曲线绘制为作为存储器单元的数量的函数的阈值电压VTH。图11A示出了被编程以储存两位数据的存储器单元的阈值电压分布曲线，图11B示出了被编程以储存三位数据的存储器单元的阈值电压分布曲线，并且图11C示出了被编程以储存四位数据的存储器单元的阈值电压分布曲线。对于编程为储存除了2、3和4的位数的存储器单元，可以生成类似的阈值电压分布曲线。
在给定时间点，每个存储器单元可以是多个存储器状态中的特定一个(否则称为数据状态)。存储器状态可以包含擦除状态和多个编程状态。相应地，在给定的时间点，每个存储器单元可以处于擦除状态或多个编程状态中的一个。编程状态的数量对应于存储器单元编程储存的位数。参考图11A，对于被编程为储存两位的存储器单元，存储器单元可以处于擦除状态Er或三个编程状态A、B、C中的一个。参考图11B，对于被编程为储存三位的存储器单元，存储器单元可以处于擦除状态Er或七个编程状态A、B、C、D、E、F、G中的一个。参考图11C，对于被编程为储存四位的存储器单元，存储器单元可以处于擦除状态Er或十五个编程状态1、2、3、4、5、6、7、8、9、A、B、C、D、E、F中的一个。如图11A-图11C所示，每个电压分布曲线与擦除状态或编程状态中的一个相关联。
另外，每个阈值电压分布曲线限定和/或与不同的阈值电压范围相关联，该阈值电压范围进而限定多个预定的n位二进制值中的不同的一个、被分配给多个预定的n位二进制值中的不同的一个、或者与多个预定的n位二进制值中的不同的一个相关联。如此，确定存储器单元具有的阈值电压VTH允许确定存储器单元正在储存的数据(即，位的逻辑值)。编程到存储器单元中的数据与存储器单元的阈值电压电平之间的特定关系取决于用于编程存储器单元的数据编码方案。在一个示例中，如图11A和11B中所示，使用格雷码方案将数据值分配给阈值电压分布曲线。在该方案下，对于使用两位数据编程的存储器单元，将数据值“11”分配给与擦除状态Er相关联的阈值电压的范围，将数据值“01”分配给与编程状态A相关联的阈值电压关联的范围，将数据值“00”分配给与编程状态B相关联的阈值电压关联的范围，将数据值“10”分配给与编程状态C相关联的阈值电压关联的范围。对于编程为储存三位、四位或其它位的数据的存储器单元，可以形成数据值和存储器状态之间的类似的关系。
先于进行编程多个或一组目标存储器单元的编程操作，在编程操作中受到和/或被选择被编程的该组的所有存储器单元可以处于擦除状态。在编程操作期间，功率控制电路160可以将编程电压施加到所选择的字线，进而将其作为一系列编程电压脉冲施加到目标存储器单元的控制栅极。被同时编程的目标存储器单元连接到相同的所选择的字线。在许多编程操作中，功率控制电路160将具有每个连续脉冲的编程脉冲的幅值增加预定步长。而且，如以下进一步详细描述的，功率控制电路160可以在编程脉冲之间将一个或多个验证脉冲施加到目标存储器单元的控制栅极，作为编程循环或编程-验证操作的部分。另外，在编程操作期间，功率控制电路160可以将一个或多个升压电压施加到未选择的字线。
连接到所选择的字线的目标存储器单元将同时改变其阈值电压，除非它们已被锁定不(lock out from)编程。当对于目标存储器单元中的一个的编程操作完成时，目标存储器单元被锁定而不进一步编程，而编程操作在后续的编程循环中对于其它目标存储器单元继续。而且，对于一些示例性编程操作，控制逻辑电路154可以维护对编程脉冲进行计数的计数器。
在编程目标存储器单元的组的编程操作期间，根据在编程操作期间要被编程到目标存储器单元中的写入数据，将每个目标存储器单元分配给多个存储器状态中的一个。基于其所分配的存储器状态，给定的目标存储器单元将保持擦除状态或被编程到与擦除状态不同的编程状态。当控制逻辑装置154从控制器102接收到编程命令或以其它方式确定进行编程操作时，写入数据被储存在读取/写入电路144中所包含的锁存器中。在编程操作期间，读取/写入电路144可以读取写入数据以确定要编程到每个目标存储器单元的相应的存储器状态。
如以下进一步详细描述的，并且如图11A-图11C中所示出，每个编程状态与相应的验证电压电平Vv相关联。当其阈值电压VTH在与分配给该目标存储器单元的存储器状态相关联的验证电压Vv之上时，给定的目标存储器单元被编程在其所分配的存储器状态中。只要给定目标存储器单元的阈值电压VTH在相关联的验证电压Vv之下，目标存储器单元的控制栅极可以经受编程脉冲，以将目标存储器单元的阈值电压VTH增加到与分配给给定目标存储器单元的存储器状态相关联的阈值电压内范围。可选地，当给定目标存储器单元的阈值电压VTH增加到相关联的验证电压电平Vv之上时，可以对于给定目标存储器单元完成编程。如以下进一步详细描述的，感测块146可以参与确定对于给定存储器单元的编程是否完成的编程-验证操作。
如前面所提到的，经受编程操作的目标存储器单元也可以经受确定对于每个目标存储器单元的编程何时完成的验证操作。验证操作在编程脉冲之间完成，因此编程操作和验证操作以交替或循环方式进行。编程操作和验证操作的组合称为编程-验证操作。因此，编程-验证操作包含交替进行的多个编程操作和多个验证操作。换言之，编程-验证操作涉及编程操作，该编程操作之后是验证操作，之后是另一编程操作，之后是另一验证操作，等等，直到编程-验证操作没有更多编程或验证操作要进行。另外，编程-验证操作的单个编程操作包含功率控制电路160对于该单个编程操作向所选择的字线供应一个或多个编程脉冲，并且编程-验证操作的单个验证操作包含功率控制电路160对于单个编程操作向所选择的字线供应一个或多个验证脉冲。相应地，编程-验证操作可以包含功率控制电路160向所选择的字线供应脉冲串或一系列电压脉冲，其中脉冲串包含一个或多个编程脉冲，该一个或多个编程脉冲之后是一个或多个验证脉冲，之后是一个或多个编程脉冲，之后是一个或多个验证脉冲，依此类推，直到编程-验证过程没有更多的编程或验证脉冲供功率控制电路160供应给所选择的字线。
当编程-验证操作的验证部分识别出所有存储器单元已被编程到其所指定的阈值电压VTH时，编程-验证操作完成。如所提到的，当验证过程确定给定目标存储器单元的阈值电压已经增加到与目标单元要被编程到的存储器状态相关联的验证电压电平Vv之上时，验证过程验证或确定给定目标存储器单元完成被编程。
对于一些示例性编程-验证操作，经受编程-验证操作的所有目标存储器单元不同时经受单个验证操作。可选地，对于单个验证操作，只有分配给相同存储器状态的那些目标存储器单元才经受验证操作。对于单个验证操作，经受单个验证操作的目标存储器单元称为所选择的存储器单元或所选择的目标存储器单元，并且不经受单个验证操作的目标存储器单元称为未选择的存储器单元或未选择的目标存储器单元。同样地，对于连接到编程-验证操作的目标存储器单元的位线的组，连接到对于单个验证操作的所选择的存储器单元的位线称为所选择的位线，并且连接到对于单个验证操作的未选择的存储器单元的位线称为未选择的位线。在此上下文中，位线的状态可以指代位线是所选择的或未选择的。以另一种方式表明，位线可以处于两种状态中的一种——所选择的或未选择的。
对于每个验证操作，功率控制电路160或功率控制电路160、读取/写入电路144和感测块146的一些组合可以向所选择的和未选择的字线和所选择的和未选择的位线供应处于适当的电平的电压，以便对于经受编程-验证操作的目标存储器单元的所选择的存储器单元进行验证操作。为了清楚，除非以其它方式指定，在给定存储器操作期间，功率控制电路160、读取/写入电路144和感测块146的组合用于在给定存储器操作(例如编程操作、验证操作、编程-验证操作、读取操作或擦除操作)期间将所选择的和未选择的字线和位线偏置为适当的电平，它们在本文中统称为电压供应电路。电压供应电路可以指代功率控制电路160、感测块电路146、读取/写入电路144的其它电路部件或其任何组合。
为了进行块中的验证操作，电压供应电路可以向漏极选择栅极晶体管(例如，图6中的晶体管606)的控制栅极供应在漏极选择栅极偏置线SGD上的漏极选择栅极偏置电压VSGD，以及向源极选择栅极晶体管(例如，图6中的晶体管608)的控制栅极供应在源极选择栅极偏置线SGS上的源极选择栅极偏置电压VSGS，漏极选择栅极偏置电压VSGD和源极选择栅极偏置电压VSGS处于以下电平：该电平响应于电压供应电路在公共源极线SL上供应处于合适的电平的电压和向位线供应合适的电平的电压，导通漏极选择栅极晶体管和源极选择栅极晶体管。
另外，电压供应电路在公共电源线SL上供应处于单元源极电压电平Vcelsrc的源极线电压，单元源极电压电平Vcelsrc以其它方式称为单元源极电压Vcelsrc。此外，电压供应电路使用幅值高于单元源极电压Vcelsrc的高电源电压VHSA来偏置所选择的位线的漏极侧。高电源电压VHSA与单元源极电压电平Vcelsrc之间的差异可能足够大以允许：在所选择的目标存储器单元具有允许其传导电流的阈值电压VTH的情况下，电流从包含所选择的目标存储器单元的串的漏极侧流动到包含所选择的目标存储器单元的串的源极侧。在验证操作期间，取决于所选择的存储器单元的阈值电压VTH，所选择的存储器单元通常可表征为完全导通、边缘导通或不导通。而且，电压供应电路将未选择的位线的漏极侧偏置到单元源极电压Vcelsrc。通过将未选择的位线的漏极侧和源极侧偏置到单元源极电压Vcelsrc，漏极侧与源极侧电压之间的电压差将不允许电流流经连接到未选择的位线的NAND串。此外，电压供应电路偏置未选择的字线，进而将与未选择的字线耦接的FGT的控制栅极偏置到读取电压Vread。读取电压足够高以使得耦接到未选择的字线的FGT传导电流，而不论其阈值电压VTH。另外，电压供应电路使用控制栅极参考电压VCGRV来偏置所选择的字线，该控制栅极参考电压VCGRV可以如前所述为一个或多个验证脉冲的形式。对于不同存储器状态的目标存储器单元的验证，控制栅极参考电压VCGRV可以不同。例如，当验证被编程为状态A的目标存储器单元时，电压供应电路可以提供与当验证被编程为状态B的目标存储器单元时不同的控制栅极参考电压VCGRV(或者处于不同电平的控制栅极参考电压VCGRV)，等等。
一旦电压供应电路向所选择的和未选择的字线和位线供应电压，并且向漏极选择栅极晶体管、源极选择栅极晶体管、漏极选择栅极偏压线SGD和源极选择栅极偏压线SGS供应，感测块可以进行识别所选择的目标存储器单元是否正导通进而被充分编程的感测操作。以下更详细描述验证操作的感测操作部分的更多细节。
如前所述，存储单元的阈值电压VTH可以识别其正在储存的数据的数据值。对于块中的给定读取操作，要从其读取数据的存储器单元称为所选择的存储器单元，并且不要从其读取数据的存储器单元称为未选择的存储器单元。因此，当对于特定的读取操作而从存储器单元的页中读取数据时，该页中的那些存储器单元是所选择的存储器单元，并且不是该页的部分的该块的存储器单元是未选择的存储器单元。另外，连接到所选择的存储器单元的页的字线称为所选择的字线，并且该块的其它字线称为未选择的字线。
在读取储存在页的目标存储器单元中的数据的读取操作期间，感测块146可以配置为进行感测操作，其感测电流是否流经连接到页的目标存储器单元的位线。电压供应电路可以在所选择的字线和未选择的字线上供应处于适当的电平的电压，其基于目标存储器单元的阈值电压VTH而导致电流流动或不流动。对于一些配置，供应给所选择的字线的电压的电平可以取决于存储器单元的状态而变化。
假设所选择的存储器单元的阈值电压VTH允许，电压供应电路还可以偏置位线，使得将高电源电压VHSA施加到位线的漏极侧，并且将单元源极电压Vcelsrc施加到位线的源极侧，以允许电流流动。对于一些示例性读取配置，其中感测块146可以对少于页的所有存储器单元进行感测操作。对于这样的配置，经受和/或被选择用于给定的感测操作的页的目标存储器单元称为所选择的存储器单元或所选择的目标存储器单元。相反，未经受和/或未被选择用于感测操作页的目标存储器单元称为未选择的存储器单元。相应地，连接到所选择的目标存储器单元的位线称为所选择的位线，连接到未选择的目标存储器单元的位线称为未选择的位线。在此上下文中，位线的状态可以指代位线是所选择的或未选择的。以另一种方式表明，位线可以处于两种状态中的一种——所选择的或未选择的。电压供应电路可以按照各种组合和/或以各种顺序和/或通过各种感测操作向所选择的和未选择的字线以及所选择和未选择的位线供应电压，以便确定目标存储器的阈值电压，使得可以确定目标存储单元正在储存的数据的数据值。
图12是感测块1200的示例性配置的框图，其可以表示图2B的感测块146(1)-146(p)中的一个。感测块1200可以包含多个感测电路1202和多个锁存器的集合1204。每个感测电路(也称为感测放大器电路)1202可以与锁存器1204中的相应的一个相关联。换言之，每个感测电路1202可以配置为与锁存器1204的集合通信和/或使用数据和/或将数据储存到其相关联的锁存器1204的集合中来进行感测操作。另外，感测块1200可以包含感测电路控制器1206，感测电路控制器1206配置为控制感测块1200的感测电路1202和锁存器1204的集合的操作。感测电路控制器1206可以与控制逻辑装置154通信和/或可以是控制逻辑装置154的部分。感测电路控制器1206可以以硬件或硬件和软件的组合来实现。例如，感测电路控制器1206可以包含执行储存在存储器中以进行至少一些其的功能的计算机指令的处理器。
图13是示例性感测电路1300的电路示意图，其可以表示图12的感测块1200的感测电路1202中的一个，和/或被包含在图2B的感测块146中的一个中。另外，感测电路1300耦接到相关联的NAND串1302的相关联的第i个位线BL(i)并且配置为感测通过连接到相关联的NAND串1302的相关联的第i个位线BL(i)汲取的电流。第i个位线BL(i)可以是多个位线中的一个，并且NAND串1302可以是包含在存储器裸芯104中的一个的存储器单元结构142中的多个NAND串中的一个。
NAND串1302包含M个存储器单元MC(1)–MC(M)。为了说明的目的，将存储器单元MC(1)–MC(M)中的一个识别为目标存储器单元MC(T)。对于读取操作，目标存储器单元MC(T)是要从中读取数据因而对其进行感测操作的存储器单元。对于验证操作，目标存储器单元MC(T)是在相关联的编程-验证操作中被编程的存储器单元。图13示出了连接到所选择的字线WL(S)的目标存储器单元MC(T)。图13还示出了NAND串1302，其在其漏极侧包含漏极选择栅极晶体管1304，配置为在其控制栅极处接收漏极选择栅极电压VSGD；并且在其源极侧包含源极选择栅极晶体管1306，配置为在其控制栅极处接收源极选择栅极电压VSGS。图13还示出了第i个位线BL(i)和在其漏极侧连接到位线偏置节点VBL的相关联的NAND串1302，其中第i个位线配置为偏置为位线偏置电压VBL。另外，第i个位线BL(i)连接到源极接地节点SRCGND，其连接到相关联的源极线SL。如以下进一步详细描述的，源极接地节点SRCGND可以偏置为单元源极电压Vcelsrc。
另外，感测电路1300连接到相关联的锁存器的集合1308和/或与其通信，相关联的锁存器的集合1308可以表示图12的数据锁存器的集合1204中的一个的至少一些锁存器。如图13所示，该锁存器的集合1308可以包含一个或多个数据锁存器1310和辅助性锁存器1312。锁存器1310可以配置为储存要编程到目标存储器单元MC(T)中的数据或从目标存储器单元MC(T)感测到的数据。辅助性锁存器1312可以配置为在第一输出节点处生成并输出选择电压LAT_S，并且在第二输出节点处输出未选择电压INV_S。选择和未选择电压LAT_S、INV_S可以彼此相逆(inverse)，这意味着当辅助性锁存器1312生成处于相关联的高电压电平的一个时，它生成处于相关联的低电压电平的另一个。如本文中所使用的，用于选择和未选择电压LAT_S、INV_S的高电压电平是导通n沟道金属氧化物半导体场效应晶体管(PMOS晶体管)并关断p沟道金属氧化物半导体场效应晶体管(NMOS晶体管)的电压电平。另外，用于选择和未选择电压LAT_S、INV_S的低电压电平是关断NMOS晶体管并导通PMOS晶体管的电压电平。
感测电路控制器1206可以配置为输出一个或多个辅助性锁存器控制信号，以导致辅助性锁存器1312生成并输出处于其高电压电平的选择电压LAT_S和处于其低电压电平的未选择电压INV_S，或者生成并输出处于其低电压电平的选择电压LAT_S和处于其高电压电平的未选择电压。特别地，对于给定感测操作，如果感测电路控制器1206确定第i个位线BL(i)是所选择的位线，则感测电路控制器1206可以输出一个或多个辅助性锁存器控制信号，以导致辅助性锁存器1312生成并输出处于其高电压电平的选择电压LAT_S和处于其低电压电平的未选择电压INV_S。可选地，如果感测电路控制器1206确定第i个位线BL(i)是未选择的位线，则感测电路控制器1206可以输出一个或多个辅助性锁存器控制信号，以导致使辅助锁存器1312生成并输出处于其低电压电平的选择电压LAT_S和处于其高电压电平的未选择电压INV_S。
另外，感测电路1300、锁存器的集合1308和感测电路控制器1206可以配置为经由多个总线与彼此通信。如以下进一步详细描述的，对于给定的感测操作，感测电路1300可以配置为在感测结果节点SR处生成指示感测操作的结果的感测结果电压VSR。感测结果节点SR可以连接到称为SBUS的第一总线，或者是其的部分。感测电路1300可以配置为经由SBUS将感测电压VSR传送到感测电路控制器1206和/或锁存器1308。另外，锁存器1308可以配置为经由称为LBUS的第二总线与感测电路1300和感测电路控制器1206通信。在图13所示的示例性配置中，SBUS和LBUS短接在一起，但是在其它示例性配置中，在SBUS与LBUS之间可以包含晶体管或其它类似的电路，其电气地连接和断开SBUS和LBUS。另外，感测电路控制器1206可以配置为经由称为DBUS的第三总线与SBUS和LBUS通信。DBUS可以包含或连接到DSW晶体管1314，DSW晶体管1314具有配置为从感测电路控制器1206接收DSW控制信号的栅极端子。感测电路控制器1206可以配置为通过DSW晶体管1314的控制将DBUS(和它自己)从SBUS和LBUS电气地连接和断开。
感测电路1300还可以包含BLS晶体管1316，其具有配置为从感测电路控制器1206接收BLS控制信号的栅极端子，连接到BLI节点的漏极端子，以及连接到第i个位线BL(i)的源极端子。另外，感测放大器1300可以包含BLC晶体管1318，其具有配置为从感测电路控制器1206接收BLC控制信号的栅极端子，在BLI节点处连接到BLS晶体管1316的漏极端子的源极端子，以及连接到配置为生成通信电压VCOM的通信节点COM的漏极端子。当导通时，BLS晶体管1316和BLC控制信号1318将第i个位线BL(i)电耦接到感测电路1300的其余部分。可选地，当BLS晶体管1316或BLC晶体管1318关断时，第i个位线BL(i)与感测电路1300的其余部分电断开。通常，BLS晶体管1316在操作期间保持导通，并且感测电路控制器1206可以向BLC晶体管1318发送BLC控制信号，以将第i个位线BL(i)电连接到感测电路1300的其余部分，或从感测电路1300的其余部分电断开。
感测电路1300还可以包含BLX晶体管1320，其具有配置为从感测电路控制器1206接收BLX控制信号的栅极端子，连接到通信节点COM的源极端子，以及连接到SSRC节点的漏极端子。当导通时，BLX晶体管1320配置为向通信节点COM供应位线偏置电压VBL，假设BLS晶体管1316和BLC晶体管1318导通，进而向偏置第i个位线BL(i)的位线偏置节点VBL供应位线偏置电压VBL。如以下进一步详细描述的，位线偏置电压VBL的量可以取决于第i个位线BL(i)是所选择的位线或未选择的位线。然而，BLX控制信号是全局信号，意味着感测电路控制器1206向BLX晶体管1320输出相同的BLX控制信号，而不论第i个位线BL(i)是所选择的位线或未选择的位线。
取决于和/或对应于第i个位线BL(i)是所选择的位线或未选择的位线，感测电路1300可以生成处于两个预定的电压偏置电平中的一个的位线偏置电压VBL。当第i个位线BL(i)是所选择的位线时，感测电路1300可以生成处于高电源电压电平VHSA的位线偏置电压VBL或对应于高电源电压VHSA的电平，并且当第i个位线BL(i)是未选择的位线时，感测电路1300可以生成处于单元源极电压电平的Vcelsrc或对应于单元源极电压Vcelsrc的电平。
感测电路1300可以包含高偏置电压晶体管1322以生成具有高电源电压VHSA的位线偏置电压VBL，并且可以包含低偏置电压晶体管1324和GRS晶体管1326以生成具有单元源极电压Vcelsrc的位线偏置电压VBL。高偏置电压晶体管1322和低偏置电压晶体管1324中的每一个可以包含配置为接收未选择电压INV_S的相应的栅极端子。高偏置电压晶体管1322是PMOS晶体管，并且低偏置电压晶体管1324是NMOS晶体管。另外，高偏置电压晶体管1322可以具有配置为接收高电源电压VHSA的漏极端子和连接到SSRC节点的源极端子。低偏置电压晶体管1324可以具有配置为接收单元源极电压Vcelsrc的漏极端子和连接到GRS晶体管1326的漏极端子的源极端子。GRS晶体管1326的源极端子可以连接到SSRC节点。
当第i个位线BL(i)是所选择的位线并且未选择的电压INV_S处于其低电压电平时，高偏置电压晶体管1322导通并且低偏置电压晶体管1324关断，使得感测电路1300生成具有高电源电压VHSA的位线偏置电压VBL。特别地，当高偏置电压晶体管1322导通并且低偏置电压晶体管1324关断时，高偏置电压晶体管1322可以向SSRC节点供应高电源电压VHSA，并且BLX晶体管1320可以导通以生成处于高电源电压VHSA的电平的通信电压VCOM。响应于或对应于第i个位线BL(i)是所选择的位线，高电源电压VHSA的电平可以是通信电压VCOM的预定或预感测电压电平。此外，BLC晶体管1318和BLS晶体管1316可以导通以生成处于或对应于高电源电压VHSA的电平的位线偏置电压VBL。
可选地，当第i个位线BL(i)是未选择的位线并且未选择的电压INV_S处于其高电压电平时，高偏置电压晶体管1322关断并且低偏置电压晶体管1324导通，使得感测电路1300使用单元源极电压Vcelsrc来生成位线偏置电压VBL。感测电路控制器1206还可以输出GRS控制信号以导通GRS晶体管1326。相应地，低偏置电压1324和GRS晶体管1326可以向SSRC节点供应单元源极电压Vcelsrc，并且BLX晶体管1320可以导通以生成处于单元源极电压Vcelsrc的电平的通信电压VCOM。响应于或对应于第i个位线BL(i)是未选择的位线，单元源极电压Vcelsrc的电平可以是通信电压VCOM的预定或预感测电平。另外，BLC晶体管1318和BLS晶体管1316可以导通以生成处于或对应于单元源极电压Vcelsrc的电平的位线偏置电压VBL。
感测电路1300还可以包含XXL晶体管1328，其具有配置为从感测电路控制器1206接收XXL控制信号的栅极端子。另外，XXL晶体管1328具有连接到通信节点COM的源极端子和连接到配置为生成感测电压VSEN的感测节点SEN的漏极端子。如以下进一步详细描述的，当感测电路控制器1206输出XXL控制信号以导通XXL晶体管1328时，在感测节点SEN与通信节点COM之间可能形成电荷共享关系，因为在通信节点COM处所累积的电荷和在感测节点SEN处所累积的电荷通过XXL晶体管1328在两个节点COM、SEN之间流动。换言之，当XXL晶体管1328导通时，通信节点COM与感测节点SEN共享其已经累积的电荷，并且感测节点SEN与通信节点COM共享其已经累积的电荷。下面进一步详细描述通信节点COM、感测节点SEN、以及它们的电荷共享关系。
感测电路1300还可以包含电压设定电路，在下文中称为SENP晶体管1330，其配置为当感测电路1300连接到未选择的位线时，先于放电周期，将感测电压VSEN设定为通信电压VCOM的预定或预感测电平。如以下进一步详细描述的，感测电路1300可以称为在放电周期期间发送(send)。在此上下文中，预感测电平是在放电周期中的感测之前设定的电平。SENP晶体管1330具有配置为从感测电路控制器1206接收SENP控制信号的栅极端子。SENP晶体管1330还可以具有连接到SSRC节点的漏极端子和连接到感测节点SEN的源极端子。如以下进一步详细描述的，SENP晶体管1324可以是上拉晶体管，其配置为：当感测电路1300连接到的第i个位线BL(i)是未选择的位线时，通过上拉或增加感测电压VSEN的电压电平到单元源极电压Vcelsrc的电平，先于感测操作的放电周期之前，将感测电压VSEN设定为通信电压VCOM的预定或预感测电平。
另外，感测电路1300可以包含晶体管的第一串联连接分支，其包含STB晶体管1332和感测晶体管1334。感测晶体管1334具有连接到感测节点SEN并配置为接收感测电压VSEN的栅极端子。另外，感测晶体管1334可以具有连接到STB晶体管1332的源极端子的漏极端子和连接到低电源电压VSS的源极端子，低电源电压VSS对于至少一些示例性配置是地参考电压。STB晶体管1332还具有配置为从感测电路控制器1206接收STB控制信号的栅极端子，以及连接到感测结果节点SR和/或SBUS的漏极端子。
感测晶体管1334可以配置为取决于感测电压VSEN的电平导通和关断。当感测电路控制器1206想要知道感测电压VSEN的电平是否处于导通或关断感测晶体管1334的电平时，感测电路控制器1206可以输出STB控制信号以导通STB晶体管1332。在感测电压VSEN的电平足够高以导通感测晶体管1334的情况下，则STB晶体管1332和感测晶体管1334可以操作以将感测结果节点SR处的感测结果电压VSR下拉到相关联的低电平，进而将SBUS的电平下拉到相关联的低电平。可选地，在感测电压VSEN的电平处于低电平以关断感测晶体管1334的情况下，则感测结果节点SR处的感测结果VSR可以保持在高电平。
感测电路1300还可以包含晶体管的第二串联连接分支，其包含LSL晶体管1338和LBUS晶体管1350。LBUS晶体管1338可以具有连接到LBUS的栅极端子，连接到低电源电压VSS的源极端子，以及连接到LSL晶体管1336的源极端子的漏极端子。另外，LSL晶体管1336包含配置为从源极电路控制器1206接收LSL控制信号的栅极端子和连接到感测节点SEN的漏极端子。当LSL晶体管1336和LBUS晶体管1338导通时，它们可以操作以释放累积在感测节点SEN上的电荷和/或下拉感测电压VSEN的电平，以便重置感测电压VSEN的电压电平。
感测电路1300还可以包含BLQ晶体管1340和LPC晶体管1342。BLQ晶体管1340具有配置为从感测电路控制器1206接收BLQ控制信号的栅极端子，连接到感测结果节点SR的漏极端子，以及连接到感测节点SEN的源极端子。LPC晶体管1342具有配置为从感测电路控制器1342接收LPC控制信号的栅极端子，配置为接收第二高电源电压VHLB的漏极端子，以及连接到感测结果节点SR的源极端子。对于一些示例性感测操作，感测电路控制器1206可以导通BLQ晶体管1340和LPC晶体管1342以将感测电压VSEN的电平设定为第二高电源电压VHLB的电平。另外，对于一些示例性感测操作，感测电路控制器1206可以导通LPC晶体管1342，以便将感测结果节点SR的电平设定为第二高电源电压VHLB的电平。例如，先于放电周期，感测电路控制器1206可以导通LPC晶体管1342以将感测结果节点SR的电平设定为第二高电源电压VHLB的电平。在放电周期之后，感测电路控制器1206可以导通STB晶体管1332并且确定感测晶体管1334是否导通，使得STB晶体管1332和感测晶体管1334将感测结果电压VSR的电平下拉至低电源电压电平VSS；或者感测晶体管1334是否关断，使得STB晶体管1332和感测晶体管1334将感测结果电压VSR的电平保持在第二高电源电压VHLB。
感测电路1300还可以包含电荷储存电路1344和用于电荷储存电路1344的输入电路1346。电荷储存电路1344的示例性配置可以是电容器，但是配置为储存电荷并且基于所储存的电荷生成电压的其它电路可能是可能的。电荷储存电路1344可以包含连接到感测节点SEN的第一端或端子和连接到脉冲节点CLK的第二端或端子。
输入电路1346配置为生成输入或预感测脉冲CLKSA，并且向电荷储存电路1344供应输入脉冲CLKSA。特别地，输入电路可以在脉冲节点CLK处生成输入脉冲CLKSA，并且电荷储存电路1344可以通过使其第二端连接到脉冲节点CLK来接收输入脉冲CLKSA。一旦接收到输入脉冲CLKSA，电荷储存电路1344可以配置为在感测节点SEN处生成处于预充电电平的感测电压VSEN，该预充电电平等于或对应于输入脉冲CLKSA的电压电平乘以与电荷储存电路1344相关联的耦合比率CR。相应地，通过将电荷储存电路1344连接到感测节点SEN，感测节点SEN可以配置为响应于输入脉冲CLKSA而生成处于预充电电平的感测电压VSEN。
如之前参考图2B所描述的，用于在给定的存储器操作期间将所选择的和未选择的字线和位线偏置在适当的电平的功率控制电路160、读取/写入电路14、感测块146或其任何组合的电路统称为电压供应电路。电压供应电路还可以配置为生成并向输入电路1346输出一对电压脉冲信号，其包含所选择的脉冲信号CLKSA_S和未选择的脉冲信号CLKSA_US。所选择的脉冲信号CLKSA_S可以包含所选择的脉冲，并且未选择的脉冲信号CLKSA_US可以包含未选择的脉冲。除非以其它方式指定，否则术语“所选择的脉冲信号CLKSA_S”和“所选择的脉冲CLKSA_S”可以互换使用，术语“未选择的脉冲信号CLKSA_US”和“未选择的脉冲CLKSA_US”可以互换使用。如以下进一步详细描述的，电压供应电路可以配置为在不同的时间和不同的电压电平处输出所选择的和未选择的脉冲CLKSA_S、CLKSA_US，其中未选择的脉冲CLKSA_US的电压电平或幅值在所选择的脉冲CLKSA_US的电压电平之下。
输入电路1346可以具有状态相关性，因为其取决于感测电路1300连接到的第i个位线BL(i)的状态——即，取决于第i个位线BL(i)是所选择的位线或未选择的位线，向电荷储存电路1344供应所选择的脉冲CLKSA_S或未选择的脉冲CLKSA_US。特别地，输入电路1346可以配置为响应于第i个位线BL(i)是所选择的位线而向电荷储存电路1344供应所选择的脉冲CLKSA_S，并且可以配置为响应于第i个位线BL(i)是未选择的位线而向电荷储存电路1344供应未选择的脉冲CLKSA_US。在此上下文中，所选择的脉冲CLKSA_S是对应于第i个位线BL(i)是所选择的位线的脉冲，未选择的脉冲CLKSA_US是第i个位线BL(i)是未选择的位线的脉冲。
本文中，术语“向电荷储存电路供应所选择的脉冲CLKSA_S作为输入脉冲CLKSA”和“向电荷储存电路供应所选择的脉冲CLKSA_S”可以互换使用。类似地，术语“向电荷储存电路供应未选择的脉冲CLKSA_US作为输入脉冲CLKSA”和“向电荷储存电路未选择的脉冲CLKSA_US”可以互换使用。
在如图13所示的特定的示例性配置中，输入电路1346可以包含第一传输门(或传递门)1348和第二传输门(或传递门)1350。第一传输门1348可以包含配置为接收所选择的脉冲CLKSA_S的输入和连接到脉冲节点CLK的输出。当被启用时，第一传输门1348配置为向脉冲节点CLK传递或供应所选择的脉冲CLKSA_S。类似地，第二传输门1350可以包含配置为接收未选择的脉冲CLKSA_US的输入和连接到脉冲节点CLK的输出。当被启用时，第二传输门1350配置为向脉冲节点CLK传递或供应未选择的脉冲CLKSA_US。
通常，第一传输门和第二传输门1348、1350中的每一个可以配置为被启用和被禁用。当被启用时，第一传输门1348和第二传输门1350中的每一个配置为生成其各自的输出电压，其各自的输出电压处于与输入电压的电平匹配的电平。以另一种方式表明，当被启用时，第一传输门1348和第二传输门1350中的每一个配置为向其输出电压传递其输入电压。相应地，当第一传输门1348被启用时，响应于接收到所选择的脉冲CLKSA_S，第一传输门1348可以向其输出传递或供应所选择的脉冲CLKSA_S，进而向传递脉冲节点CLK传递或供应。类似地，当第二传输门1350被启用时，响应于接收到未选择的脉冲CLKSA_US，第二传输门1350可以向其输出传递或供应未选择的脉冲CLKSA_US，进而向传递脉冲节点CLK传递或供应。可选地，当被禁用时，第一传输门1348和第二传输门1350的相应输出可以相对于它们的输入是浮动的，同样地被阻止将向其输出电压传递输入电压。相应地，当第一传输门1348被禁用时，响应于接收到所选择的脉冲CLKSA_S，第一传输门1348可以拒绝所选择的脉冲CLKSA_S，或者以其它方式阻止向其输出传递或供应所选择的脉冲CLKSA_S，进而向脉冲节点CLK和电荷储存电路1344传递或供应。类似地，当第二传输门1350被禁用时，响应于接收到未选择的脉冲CLKSA_US，第二传输门1350可以拒绝未选择的脉冲CLKSA_US，或者以其它方式阻止向其输出传递或供应未选择的脉冲CLKSA_US，进而向脉冲节点CLK和电荷储存电路1344传递或供应。当输入电路1346或其传输门1348、1350中的一个拒绝其接收到的脉冲或以其它方式阻止向电荷储存电路1344供应脉冲时，电荷储存电路1344对被拒绝的脉冲无响应。
第一传输门1348和第二传输门1350可以交替启用。也就是说，当第一传输门1348被启用以向脉冲节点CLK供应或输出所选择的脉冲CLKSA_S时，第二传输门1350被禁用以拒绝未选择的脉冲CLKSA_US，或者以其它方式被阻止向脉冲节点CLK传递或供应未选择的脉冲CLKSA_US。可选地，当第二传输门1350被启用以向脉冲节点CLK提供或输出未选择的脉冲CLKSA_US时，第一传输门1348被禁用以拒绝所选择的脉冲CLKSA_S，或者以其它方式被阻止向脉冲节点CLK传递或供应所选择的脉冲CLKSA_S。
另外，当第i个位线BL(i)是所选择的位线时，第一传输门1348配置为被启用且第二传输门1350配置为被禁用，并且当第i个位线BL(i)是未选择的位线时，第一传输门1348配置为被禁用且第二传输门1350配置为被启用。以这种方式，输入电路1346配置为当第i个位线BL(i)是所选择的位线时，向电荷储存电路1344传递或供应所选择的脉冲CLKSA_S作为输入脉冲CLKSA，并且当第i个位线BL(i)是未选择的位线时，向电荷储存电路1344传递或供应未选择的脉冲CLKSA_US作为输入脉冲CLKSA。
在图13所示的示例性配置中，第一传输门和第二传输门1348、1350各自可以包含NMOS晶体管和PMOS晶体管。特别地，第一传输门1348可以包含NMOS晶体管1352和PMOS晶体管1354。NMOS晶体管1352和PMOS晶体管1354的源极端子可以连接在一起并且形成第一传输门148的输入端子，其配置为接收所选择的脉冲CLKSA_S。另外，NMOS晶体管1352和PMOS晶体管1354的漏极端子可以连接在一起并且也连接以形成第一传输门1348的输出。类似地，第二传输门1350可以包含NMOS晶体管1356和PMOS晶体管1358。NMOS晶体管1356和PMOS晶体管1358的源极端子可以连接在一起并且形成第二传输门1350的输入端子，其配置为接收未选择的脉冲CLKSA_US。另外，NMOS晶体管1356和PMOS晶体管1358的漏极端子可以连接在一起以形成第二传输门1350的输出。
辅助性锁存器1312可以配置为向输入电路1346供应所选择的电压LAT_S或未选择的电压INV_S中的至少一个，以控制输入电路1346配置为向电荷储存电路134供应所选择的脉冲CLKSA_S或未选择的脉冲CLKSA_US。在特定的示例性配置中，辅助性锁存器1312可以配置为通过向NMOS和PMOS晶体管1352、1354、1356、1358的栅极端子供应所选择的和未选择的电压LAT_S、INV_S来控制第一和第二传输门1348、1350中的每一个是否被启用和被禁用。所以交替地启用第一和第二传输门1348、1350，第一和第二传输门1348、1350的栅极端子与辅助性锁存器1312的输出节点之间的连接是相逆的(inverse)。在图13所示的示例性配置中，第一传输门1348的NMOS晶体管1352配置为接收所选择的电压LAT_S，并且第二传输门1350的NMOS晶体管1356配置为接收未选择的电压INV_S。另外，第一传输门1348的PMOS晶体管1354配置为接收未选择的电压INV_S，并且第二传输门1350的PMOS晶体管1358配置为接收所选择的电压LAT_S。这样，当第i个位线BL(i)是所选择的位线时，供应给NMOS晶体管1352的栅极端子的所选择的电压LAT_S的高电平和供应给PMOS晶体管1354的栅极端子的未选择的电压INV_S导致第一传输门1348被启用。当被启用时并且一旦接收到所选择的脉冲CLKSA_S，第一传输门1348可以向脉冲节点CLK传递或供应所选择的脉冲CLKSA_S，进而向电荷储存电路1344传递或供应。另外，当第i个位线BL(i)是所选择的位线时，供应给NMOS晶体管1356的栅极端子的未选择的电压INV_S的低电平和供应给PMOS晶体管1358的栅极端子的所选择的电压LAT_S的高电平禁用第二传输门1350。当被禁用时并且一旦在接收到未选择的脉冲CLKSA_US，第二传输门1350可以拒绝未选择的脉冲CLKSA_US，或者以其它方式阻止向脉冲节点CLK传递或供应未选择的脉冲CLKSA_US。可选地，当第i个位线BL(i)是未选择的位线时，供应给NMOS晶体管1352的栅极端子的所选择的电压LAT_S的低电平和供应给PMOS晶体管1354的栅极端子的未选择的电压INV_S的高电平导致第一传输门1348被禁用。当被禁用时并且一旦接收到所选择的脉冲CLKSA_S，第一传输门1348可以拒绝所选择的脉冲CLKSA_S，或者以其它方式阻止向脉冲节点CLK传递或供应所选择的脉冲CLKSA_S。另外，当第i个位线BL(i)是未选择的位线时，供应给NMOS晶体管1356的栅极端子的未选择的电压INV_S的高电平和供应给PMOS晶体管1358的栅极端子的所选择的电压LAT_S的低电平启用第二传输门1350。当被启用时并且一旦接收到未选择的脉冲CLKSA_US，第二传输门1350可以向脉冲节点CLK传递或供应未选择的脉冲CLKSA_US，进而向电荷储存电路1344传递或供应。
图14示出了在感测操作的操作期间在感测电路中生成和/或传送到感测电路的某些电压和信号的时序图。参考图14描述进行感测操作的方法。另外，参考两个感测电路描述该方法，每个感测电路具有相关联的锁存器的集合。两个感测电路是所选择的感测电路和未选择的感测电路。所选择的感测电路称为所选择的，因为其在感测操作的操作期间被连接到所选择的位线。类似地，未选择的感测电路称为未选择的，因为在感测操作的操作期间被连接到未选择的位线。而且，连接到所选择的感测电路的辅助性锁存器(例如，辅助性锁存器1312)称为所选择的辅助性锁存器，并且连接到未选择的感测电路的辅助性锁存器称为未选择的辅助性锁存器。所选择的和未选择的感测电路中的每一个可以具有图13的感测电路1300的配置。
如前所述，可以在连接到相同字线的块的一组目标存储器单元上进行感测操作，作为给定读取操作或给定验证操作的部分(或编程-验证操作的验证部分)。对于给定的读取操作，目标存储器单元是要确定数据的数据值的块中的那些存储器单元。对于给定的验证操作，目标存储器单元是数据正被编程到的块中的那些存储器单元。图2B所示的感测块146中的一个或多个可能涉及作为给定读取操作或给定验证操作的部分的一个或多个感测操作。在用于给定读取操作或给定验证操作的单个感测操作中，一个或多个感测操作中所涉及的图2B所示的一个或多个感测块146的一些感测电路1202(图12)可以连接到所选择的位线，而一个或多个感测块146的其它感测电路1202可以连接到未选择的位线。对于单个感测操作，感测电路控制器1206(图12)和/或控制逻辑装置154(图2B)可能想知道电流或阈值电流量是否通过所选择的位线传导。感测电路控制器1206和/或控制逻辑装置154可能不想知道电流或阈值电流量是否通过未选择的位线传导。
控制逻辑装置154和/或感测块146的一个或多个感测电路控制器1206可以配置为：对于单个感测操作，选择连接到目标存储器单元的位线中的哪些将是所选择的位线并且哪些将是未选择的位线。对于给定的读取操作，控制逻辑装置154和/或一个或多个感测电路控制器1206可以根据预定的读取方案来识别所选择的和未选择的位线，使用预定的读取方案以便识别存储器单元的阈值电压VTH，进而识别目标存储器单元正在储存的数据的数据值。对于给定的验证操作，控制逻辑装置154和/或一个或多个感测电路控制器1206可以根据编程方案来识别所选择和未选择的位线，使用编程方案将目标存储器单元编程到各种不同的编程状态。
根据至少一些示例性编程方案，单个感测操作可以与给定的存储器状态相关联。对于单个感测操作，如果连接到位线的目标存储器单元被分配为被编程到与单个感测操作相关联的给定存储器状态，则控制逻辑装置154和/或一个或多个感测电路控制器1206可以将位线识别为所选择的位线。相反，如果目标存储器单元未被分配为被编程到与单个感测操作相关联的给定存储器状态，则控制逻辑装置154和/或一个或多个感测电路控制器1206可以将位线识别为未选择的位线。
参考图14所描述的感测操作中所涉及的所选择的感测电路可以是连接到对于单个感测操作的所选择的位线的感测电路中的一个，单个感测操作是读取操作或验证操作的部分。另外，参考图14所描述的感测操作中所涉及的未选择的感测电路可以是连接到对于单个感测操作的未选择的位线的感测电路中的一个，单个感测操作是读取操作或验证操作的部分。
另外，参考图14所描述的感测操作在六个连续的周期或阶段上进行。其它示例性感测操作可以包含多于或少于六个周期。作为示例，可以在单个周期下组合六个周期中的两个或多个，六个周期中的一个或多个可以分成单独的周期，或者感测操作可以包含未描述的其它周期，并且所描述的周期可能会在所描述的六个周期之前或之后出现。
在可以称为位线选择周期的第一周期(Period 1)中，控制逻辑装置154和/或感测电路控制器1206可以对于感测操作确定所选择的位线和未选择的位线。对于一些示例性感测操作，至少一些未选择的位线可以是锁定(lock out)的位线。如所提到的，验证操作的单个感测操作可以与多个编程状态中的一个相关联。通常，控制逻辑装置154和/或感测电路控制器1206可以选择那些连接到分配为处于与感测操作相关联的编程状态的目标存储器单元的位线。可能需要若干程序操作将给定的存储器单元成功地编程到给定的编程状态。另外，并非所有分配为相同的编程状态的存储器单元可以被同时成功地编程或者在进行相同的编程操作之后被成功地编程。在被分配到相同编程状态的目标存储器单元中，在验证操作之后，可以通过控制逻辑装置154和/或感测电路控制器1206确定目标存储器单元中的哪些已经被成功地编程和哪些尚未被成功地编程。一旦识别目标存储器单元中的哪些被成功地编程时，控制逻辑装置154和/或感测电路控制器1206可以锁定那些目标存储器单元以免编程-验证操作的未来的编程和验证部分。对于未来的编程和/或验证操作，控制逻辑装置154和/或感测电路控制器1206可以将那些锁定的目标存储器单元识别为未选择的存储器单元的部分，并将它们的相关联的位线识别为未选择的位线。
如所提到的，参考连接到所选择的位线的所选择的感测电路和连接到未选择的位线的未选择的感测电路来描述参考图14所描述的感测操作。所选择的位线可以是在第一周期中所识别的所选择的位线中的一个。类似地，未选择的位线可以是在第一周期中所识别的未选择的位线中的一个。
在第二周期(Period 2)中，可以将所选择的感测电路的位线偏压节点VBL偏置到高电源电压电平VHSA，可以将未选择的感测电路的位线偏置节点VBL偏置到单元源极电压电平Vcelsrc，电压供应电路可以供应未选择的脉冲CLKSA_US，响应于未选择的脉冲CLKSA_US可以将未选择的感测电路中的感测电压VSEN设定为初始的相关联的未选择的预感测电平，可以将所选择的感测电路中的通信电压VCOM设定为相关联的所选择的预感测电平，并且可以将未选择的感测电路设定为相关联的未选择的预感测电平。
更详细地，在第二周期开始时，用于所选择的感测电路的感测电路控制器1206和其相关联的所选择的辅助性锁存器可以向所选择的辅助性锁存器输出一个或多个辅助性锁存器输入控制信号，导致所选择的辅助性锁存器输出处于其相关联的高电压电平的其所选择的电压LAT_S和处于其相关联的低电压电平的其未选择的电压INV_S。感测电路控制器1206还可以输出GRS控制信号以关断GRS晶体管1326，输出BLX控制信号以导通BLX晶体管1320，输出BLC控制信号以导通BLC晶体管1318，并且输出BLS控制信号至导通BLS晶体管1316。如曲线1402所示，作为响应，在所选择的位线的位线偏置节点VBL处的位线偏置电压VBL可以开始从低电源电压电平VSS增加到高电源电压的电平VHSA。
另外，在第二周期期间，由于所选择的感测电路的高偏置电压晶体管1322和BLX晶体管1320导通，对应于感测电路是连接到所选择的位线的所选择的感测电路，在通信节点处生成的通信电压VCOM的电平可以开始从低电源电压VSS的电平增加到与其相关联的所选择的预感测的电平，为高电源电压VHSA。图14中的曲线1404示出在所选择的感测电路中生成通信电压的电平VCOM中的增加。
而且，在第二周期中，用于未选择的感测电路及其相关联的未选择的辅助性锁存器的感测电路控制器1206可以向未选择的辅助性锁存器输出一个或多个辅助性锁存器输入控制信号，导致未选择的辅助性锁存器输出处于其相关联的低电压电平的其所选择的电压LAT_S和处于其相关联的高电压电平的其未选择的电压INV_S。感测电路控制器1206还可以输出GRS控制信号以导通GRS晶体管1326，输出BLX控制信号以导通BLX晶体管1320，输出BLC控制信号以导通BLC晶体管1318，并且输出BLS控制信号至导通BLS晶体管1316。如曲线1406所示，作为响应，在未选择的位线的位线偏置节点VBL处的位线偏置电压VBL可以开始从低电源电压电平VSS增加到单元源极电压的电平Vcelsrc。
另外，在第二周期期间，由于未选择的感测电路的低偏置电压晶体1324、GRS晶体管1326和BLX晶体管1320导通，对应于感测电路是连接到未选择的位线的未选择的感测电路，在通信节点处生成的通信电压的电平VCOM可能开始从低电源电压的电平VSS增加到其相关联的未选择的预感测电平的电压电平。在参考图14描述的示例性感测操作中，相关联的未选择的预感测电平是单元源极电压的电平Vcelsrc。图14中的曲线1408示出在未选择的感测电路中生成通信电压的电平VCOM中的增加。
此外，如图14中的曲线1410所示，在第二周期中，电压供应电路可以开始向所选择的感测电路和未选择的感测电路中的每一个的输入电路(例如，输入电路1346)供应未选择的脉冲CLKSA_US。对于一些示例性感测操作，电压供应电路可以生成并供应未选择的脉冲CLKSA_US，其处于未选择的感测电路中通信节点的未选择的预感测电平VCOM，如前所述，通信节点的未选择的预感测电平VCOM可能是单元源极电压的电平Vcelsrc。通过将未选择的脉冲信号CLKSA_US的电压从低电源电压电平VSS转换到单元源极电压Vcelsrc的电平，电压供应电路可以开始供应未选择的脉冲信号CLKSA_US的未选择的脉冲。而且，如图14所示，未选择的脉冲CLKSA_US的持续时间可以延伸穿过第二、第三、第四和第五周期，并且电压供应电路可以在第六周期(Period 6)开始时停止输出其未选择的脉冲CLKSA_US，诸如通过将未选择的脉冲信号CLKSA_US的电压从单元源极电压Vcelsrc转换到低电源电压VSS。
关于所选择的感测电路，其输入电路1346(诸如使用第二传输门电路1350)可以拒绝未选择的脉冲CLKSA_US，或者以其它方式被阻止向其脉冲节点CLK传递未选择的脉冲CLKSA_US。相反，其输入电路1346(诸如使用其第一传输门1348)可以在第二周期期间将其脉冲节点CLK维持在低电源电压电平VSS。
关于未选择的感测电路，其输入电路(诸如使用第二传输门电路1350)可以向其脉冲节点CLK传递或供应未选择的脉冲CLKSA_US，进而向其电荷储存电路1344传递或供应。响应于接收到未选择的脉冲CLKSA_US，电荷储存电路1344可以将其在感测节点SEN处生成的感测电压VSEN的电平从低电源电压电平VSS增加到其初始的未选择的预感测电平，其初始的未选择的预感测电平可以是单元源极电压Vcelsrc乘以与未选择的源极电路的电荷储存电路1344相关联的耦合比率(CR)。图14中的曲线1412表示在未选择的感测电路中生成的感测电压VSEN的初始的未选择的预感测电平，并且图14中的术语“Vcelsrc*CR”表示单元源极电压Vcelsrc乘以与电荷储存电路1344相关联的耦合比率。通常，耦合比率是在零与一之间的范围中的部分或百分比，因此单元源极电压Vcelsrc乘以耦合比率是小于单元源极电压Vcelsrc的电平的电压电平。电荷储存电路1344的耦合比率可以指示电荷储存电路1344将能量从其一端转移到另一端的能力。另外地或可选地，耦合比率可以指示电荷储存电路1344将在感测节点SEN处生成作为感测电压VSEN的脉冲节点CLK处的电压的部分。
在第三周期(Period 3)中，激活所选择的感测电路和未选择的感测电路两者中的SENP晶体管1330，以将在所选择的感测电路中生成的感测电压VSEN设定为初始的所选择的预感测电平，并且将在未选择的感测电路中生成的感测电压VSEN设定为第二未选择的预感测电平。更详细地，用于所选择的感测电路和未选择的感测电路两者的感测电路控制器1206可以输出SENP控制信号以导通SENP晶体管1330。这由波形1414示出，其中感测电路控制器1206将SENP控制信号从相关联的低电压电平转换到相关联的高电压电平。处于高电压电平的SENP控制信号可以导通SENP晶体管1330。对于所选择的感测电路，响应于SENP晶体管1330，SENP晶体管1330可以将在感测节点SEN处生成的感测电压VSEN的电平从低电源电压VSS的电平上拉到其初始的所选择的预感测电平，其是在SSRC节点处的高电源电压VHSA的电平。曲线1416表示在所选择的感测电路中生成的感测电压VSEN的电压波形。对于未选择的感测电路，响应于SENP晶体管1330导通，SENP晶体管1330可以将在感测节点SEN处生成的感测电压VSEN从其初始的未选择的预感测电平(即，单元源极电压电平乘以耦合比率Vcelsrc*CR)上拉到其未选择的第二未选择的预感测电平(即，单元源极电压Vcelsrc)，其是通信节点的未选择的预感测电平VCOM或与其匹配。换言之，在第二周期中将通信电压VCOM设定为单元源极电压Vcelsrc，并且在第三周期中导通SENP晶体管1330以使感测电压VSEN达到与通信电压VCOM的预感测电平匹配的预感测电平。以下进一步详细描述了SENP晶体管1330将感测电压VSEN上拉到未选择的感测电路中的通信电压VCOM的预感测电平的益处或优点。
在第四周期(Period 4)中，电压供应电路可以开始供应所选择的脉冲CLKSA_S，并且所选择的感测电路可以通过将感测电压VSEN增加到相关联的第二所选择的预感测电平来响应。更详细地，电压供应电路可以开始向所选择的感测电路和未选择的感测电路的输入电路1346供应所选择的脉冲CLKSA_S。这由图14中的曲线1418示出。脉冲的幅值或电压电平可以是所选择的脉冲电平VCLK，并且电压供应电路可以通过将所选择的脉冲信号CLKSA_S的电压从低电源电压电平VSS转换为所选择的脉冲电平VCLK，而开始供应未选择的脉冲信号CLKSA_S的所选择的脉冲。而且，如图14所示，所选择的脉冲CLKSA_S的持续时间可以延伸穿过第四和第五周期，并且电压供应电路可以在第六周期开始时停止其所选择的脉冲CLKSA_S的输出，诸如通过将所选择的脉冲信号CLKSA_S的电压从所选择的脉冲电平VCLK转换到低电源电压VSS。
关于未选择的感测电路，其输入电路1346(诸如使用其第一传输门1348)可以拒绝所选择的脉冲CLKSA_S，或者以其它方式阻止向脉冲节点CLK传递所选择的脉冲CLKSA_S。相反，由于其仍在第四周期中接收未选择的脉冲CLKSA_US，其输入电路1346(诸如使用其第二传输门电路1350)可以将其脉冲节点CLK维持在单元源极电压Vcelsrc的电平。
关于所选择的感测电路，其输入电路(诸如使用其第一传输门1348)可以将向其脉冲节点CLK传递或供应所选择的脉冲CLKSA_S，进而向其电荷储存电路1344传递或供应。响应于接收到所选择的脉冲CLKSA_S，电荷储存电路1344可以将其在感测节点SEN处生成的感测电压VSEN的电平进一步从其初始的所选择的预感测电平(高电源电压电平VHSA的电平)增加到第二所选择的预感测电平，其可以是高电源电压电平VHSA加上所选择的脉冲电平VCLK乘以耦合比率(CR)，耦合比率(CR)与所选择的源极电路的电荷储存电路1344相关联，其中在图14中由术语“VHSA+VCLK*CR”表示。
在也可以称为感测周期或放电周期的第五周期(Period 5)中，所选择的和未选择的感测电路中的XXL晶体管1328导通，并且可以在所选择的感测电路中进行感测。更详细地，用于所选择的感测电路和未选择的感测电路两者的感测电路控制器1206可以向XXL晶体管1328输出控制信号XXL。如图14中的曲线1420所表示的，感测电路控制器1206可以通过将XXL信号的电平从相关联的低电压电平转换到相关联的高电压电平来实现这一点。在所选择的感测电路和未选择的感测电路两者中，导通XXL晶体管1328可以导致通信节点COM与感测节点SEN之间的短路或相对较低的电阻路径。
关于所选择的感测电路，导通XXL晶体管1328将感测节点SEN电连接到所选择的位线，形成从感测节点SEN到位线偏置节点VBL(即，通过XXL晶体管1328、BLC晶体管1318和BLS晶体管1316)的电流路径。如果所选择的位线正在汲取电流，则电荷储存电路1344在感测节点SEN处累积的电荷可以通过流经电流路径进入所选择的位线而放电。响应于所累积的电荷被释放，由电荷储存电路1344生成的感测电压VSEN的电平可以减少。另外，感测电压VSEN的电平减少的速率与累积电荷放电的速率成比例。在该第五放电周期期间，所选择的感测电路可以被认为是感测通过其连接到的所选择的位线汲取的电流。
因为对于给定的感测操作，目标存储器单元可以具有不同的阈值电压VTH，所以在感测操作期间所选择的位线的电流量可以变化。图14示出了曲线1416，其表示在第五周期开始时分支到两个可能路径1416a、1416b中的感测电压VSEN。第一可能路径1416a示出目标存储器单元汲取相对较小的电流量的第一种情况，因此感测电压电平在第五周期内对应地减少相对小的量。第二可能路径1416b示出目标存储器单元比第一种情况汲取更多电流的第二种情况，因此与第一种情况相比，感测电压VSEN的电平在第五周期中对应地减少了更大的量。
参考第六周期开始时，电压供应电路可以通过将所选择的脉冲信号CLKSA_S的电平从所选择的脉冲电压电平VCLK转换到低电源电压VSS来停止供应所选择的脉冲CLKSA_S。在第六周期开始时的该转变可能导致所选择的感测电路中的感测电压VSEN下降到检测量。图14示出了响应于电压供应电路将所选择的脉冲信号CLKSA_S的电平从所选择的脉冲电平VCLK转换到低电源电压电平VSS，所选择的感测电路中的感测电压VSEN的可能电压路径1416a、1416b下降到相应的检测电平。
如图14所示，第六周期中的感测电压VSEN的检测电平可以取决于感测电压VSEN的电平在第五周期结束时减少多少。通常，感测电压VSEN在第五周期结束时降低得越低，检测电平就越低。相应地，图14示出了由于感测电压VSEN在第五周期结束时降低到更低量，第二可能电压路径1416b比第一可能电压路径1416a下降到更低的检测电平。
如图14中的曲线1422所示，在第六周期期间或之后的某个时间，用于所选择的感测电路的感测电路控制器1206可以将检测电平相对于触发电压电平Vtrip进行比较。感测电路控制器1206可以通过识别感测结果节点SR处生成的感测结果电压VSR是否处于可以是或对应于第二高电源电压VHLB的高电压电平或处于可以是低电源电压VSS的电平的低电压电平，来将检测电平与触发电压电平Vtrip进行比较。触发电压电平Vtrip可以对应于感测晶体管1334的阈值电压。相应地，当感测电压VSEN在触发电压电平Vtrip之上时，感测电压VSEN处于能够导通感测晶体管1334的电平。或者，当感测电压VSEN在触发电压电平Vtrip之下时，感测电压VSEN处于能够关断感测晶体管1334的电平。
在第六周期期间或某个时间点之后，在电压供应电路将所选择的脉冲信号CLKSA_S的电平从所选择的脉冲点电平VCLK转换到低电源电压电平VSS之后，所选择的感测电路的感测电路控制器1206可以向STB晶体管1332输出STB控制信号以导通STB晶体管1332。作为响应，如果感测电压VSEN在触发电压电平Vtrip之上，则感测晶体管1334也将导通，并且STB晶体管1332和感测晶体管1334将操作以将感测结果电压VSR从电平第二高电源电压VHLB的电平拉低到低电源电压VSS的电平。可选地，如果感测电压VSEN在触发电压电平Vtrip之下，则感测晶体管1334将关断，这将导致感测结果电压VSR保持在第二高电源电压VHLB的电平。对于一些示例性配置，感测电路控制器1206可以通过导通DSW晶体管1314来检测感测结果电压VSR是否处于其相关联的高电压电平(VHLB)或其相关联的低电压电平(VSS)。
如检测结果电压VSR的电平所指示的，检测电平相对于触发电压电平Vtrip的位置可以传达(convey)关于连接到所选择的位线的目标存储器单元MC(T)的状态或其的表征的信息，诸如它是完全导通、边缘导通或不导通，这进而可以传达(convey)关于目标存储器单元MC(T)的阈值电压VTH的信息。例如，在进行感测操作作为读取操作的部分的情况下，在触发电压电平Vtrip之上的检测电平可以指示目标存储器单元MC(T)具有在读取参考电压电平Vr之上的阈值电压VTH(参见图11A-图11C)，该读取参考电压电平Vr用于施加到所选择的字线WL(S)的相关联的所选择的字线电压。可选地，在触发电压电平Vtrip之下的检测电平可以指示目标存储器单元MC(T)具有在读取参考电压电平Vr之下的阈值电压VTH，该读取参考电压电平Vr用于施加到所选择的字线WL(S)的相关联的所选择的字线电压。作为另一示例，在进行感测操作为编程-验证操作的验证部分的情况下，在触发电压电平Vtrip之上的检测电平可以指示目标存储器单元MC(T)被充分地编程为其所分配的存储器状态。可选地，在触发电压电平Vtrip之下的检测电平可以指示目标存储器单元MC(T)被不充分地编程，因而需要经受另一个编程-验证循环。
明显地，感测电压VSEN下降到精确地反映目标存储器单元MC(T)的存储器状态的相对于触发电压电平Vtrip的检测电平对于成功地进行读取和编程-验证操作是关键的。相反，如果感测电压VSEN没有下降到精确地反映目标存储器单元MC(T)的存储器状态的相对于触发电压电平Vtrip的检测电平，则感测控制器1206和/或控制逻辑装置154可能对于读取操作识别目标存储器单元MC(T)正在储存错误的数据值，或者可能对于编程-验证操作欠编程(under-program)或过度编程(over-program)目标存储器单元MC(T)。
感测电路中的噪声可能导致所选择的感测电路中的感测电压VSEN不下降到精确地反映目标存储器单元MC(T)的存储器状态的检测电平。通常，感测电路中的噪声是感测电路中的节点处的电压电平的不想要的活动(movement)，其干扰感测电路中的一个或多个其它节点上的一个或多个电压电平。
可能在感测电路中生成噪声的一种方式是通过先于当XXL晶体管1328导通时的第五周期的通信节点COM与感测节点SEN之间的电压电平中的差异。也就是说，假设先于第五周期，生成处于两个不同的电压电平的未选择的感测电路中的通信电压VCOM和感测电压VSEN。在第五周期开始时，未选择的位线不汲取电流，因此没有形成从感测节点SEN到未选择的位线的位线偏置节点VBL的电流路径。然而，当XXL晶体管1328导通时，通信节点COM和感测节点SEN有效地短接在一起，或者导通的XXL晶体管1328以其它方式在通信节点COM与感测节点SEN之间提供相对较低的电阻路径。当导通时，XXL晶体管1328配置为在通信节点COM与感测节点SEN之间形成电荷共享关系，因为两个节点将共享它们先于XXL晶体管1328导通分别累积的电荷。通信电压VCOM与感测电压VSEN之间任何电压的差异可能导致电流在两个节点之间流动。
在其它示例性感测电路配置中，感测操作中涉及的各种感测电路的电荷储存电路1344可以接收相同的输入脉冲——即，处于相同的电压电平和相同的时间——不论给定的感测电路是所选择的感测电路或未选择的感测电路。换言之，向电荷储存电路1344输入的输入脉冲是全局脉冲信号，在给定感测操作中所涉及的每个感测电路接收全局脉冲信号。全局输入脉冲的幅值或电压电平可以是所选择的脉冲电平VCLK。可以确定该电平，以便在第四周期中将所选择的感测电路中的感测电压VSEN设定为足够高的预定电平VHSA+VCLK*CR。所选择的脉冲电平VCLK也可以是比单元源极电压Vcelsrc的电平更高的电压电平。这样，先于用于这些其它感测电路的配置的第五周期开始时，感测电压VSEN可以处于比未选择的感测电路中的通信电压VCOM更高的电平。例如，当接收到全局输入脉冲时，未选择的感测电路的电荷储存电路1344可以生成处于所选择的脉冲电平乘以耦合比率(VCLK*CR)的感测电压VSEN，而通信电压VCOM可以处于单元源极电压Vcelsrc的电平。对于这种情况，当XXL晶体管1328导通并且在感测节点SEN与通信节点COM之间形成电荷共享关系时，较高的感测电压VSEN可能导致通信电压VCOM的电平的不期望的增加或提升(bump-up)。如前所述，可以通过向低偏置电压晶体管1324的漏极端子供应单元源极电压Vcelsrc，而将通信电压VCOM设定为单元源极电压Vcelsrc的电平。这可以通过将低偏置电压晶体管1324的漏极端子连接到位线的源极接地节点SRCGND来完成，由于在感测操作期间，电压供应电路经由源极SL将源极接地节点SRCGND偏置为单元源极电压Vcelsrc。然而，未选择的感测电路中的通信节点COM上的期望的提升可能在源极接地节点SRCGND上产生噪声。由于所选择的和未选择的位线的源极接地节点SRCGND连接在一起，由于在未选择的感测电路中的通信电压VCOM中的提升而在源极接地节点SRCGND上产生的噪声可能导致在所选择的检测电路中的通信电压VCOM中的对应的不期望的提升。
所选择的感测电路中的通信电压VCOM的这种提升可以降低或减慢在感测节点SEN处累积的电荷放电的速率，这进而可以阻止感测电压VSEN的电平下降到在触发电压电平Vtrip之下的检测电平。结果，当感测电路控制器1206应该检测到检测电平在触发电压电平Vtrip之下时，感测电路控制器1206可以检测到感测电压VSEN的检测电平在触发电压电平Vtrip之上。该事件(occurrence)可能导致感测电路控制器1206和/或控制逻辑装置154可能将目标存储器单元MC(T)识别为储存错误的数据(对于读取操作)，或者可能不正确地将目标存储器单元MC(T)识别为充分编程(对于编程-验证操作)。
相反，对于图13中的感测电路1300的配置，通过使用输入电路1346和SENP晶体管1330，连同供应所选择的和未选择的脉冲CLKSA_S和CLKSA_US而不是全局脉冲信号，可以减小、最小化或消除通信电压VCOM与在未选择的感测电路中生成的感测电压VSEN之间的预感测电压失配。当具有图13所示的配置的感测电路连接到所选择的位线时，其输入电路1346向其电荷储存电路1344传递所选择的脉冲CLKSA_S，电荷储存电路1344进而对应于所选择的位线生成处于所选择的预感测或预定电压电平的其感测电压VSEN。另外，当具有图13所示的配置的另一个感测电路连接到未选择的位线时，它将其感测电压VSEN的电平设定为在未选择的预感测或预定感测电压电平之下，以及与通信电压VCOM的未选择的预感测电平匹配的电平。连接到未选择的位线的该另一个感测电路进一步拒绝所选择的脉冲CLKSA_S，使得其感测电压VSEN的电平不增加，而是保持与通信电压VCOM的预感测电平匹配。这进而减小、最小化或消除了在第五周期开始时在未选择的感测电路中的通信电压VCOM中的不期望的提升以及由此导致的前述问题。
图14中示出了通信电压VCOM与感测电压VSEN之间的电压失配的减小、最小化或消除。如前所述，如曲线1408所指示的，未选择的感测电路在第二周期中将通信电压VCOM的电平设定为其相关联的未选择的预感测电平。然后，如曲线1412所示，在先前的第三周期中，用于未选择感测电路的感测电路控制器1206导通SENP晶体管1330，其将未选择的感测电路中的感测电压VSEN的电平上拉到通信电压VCOM的预感测电平(即源极电压Vcelsrc)。此时，通信电压VCOM和感测电压VSEN的电平与单元源极电压电平Vcelsrc匹配，并且在第三、第四和第五周期中维持这些所匹配的电平。
另外，电压供应电路以确保生成感测电压VSEN并将其维持处于单元源极电压电平Vcelsrc的方式来供应未选择的脉冲CLKSA_US。特别地，电压供应电路供应处于单元源极电压的电平Vcelsrc的未选择的脉冲CLKSA_US，单元源极电压的电平Vcelsrc在所选择的脉冲电平VCLK之下，使得当供应未选择的脉冲CLKSA_US时感测电压的电平VSEN不增加到通信电压的电平VCOM之上。另外，在第三周期中SENP晶体管1330上拉感测电压的电平VSEN之前，在第二周期中发出未选择的脉冲CLKSA_US，这确保了当SENP晶体管1330将感测电压VSEN上拉到单元源极电压电平Vcelsrc时，该感测电压的电平VSEN维持在该电平。例如，如果电压供应电路在SENP晶体管1330上拉感测电压VSEN的电平之后替代地供应未选择的脉冲CLKSA_US，则供应未选择的脉冲CLKSA_US将感测电压VSEN的电平增加到在单元源极电压电平Vcelsrc之上，诸如单元源极电压电平加上单元源极电压电平乘以耦合比率，或Vcelsrc+Vcelsrc*CR。电压供应电路可以供应未选择的脉冲CLKSA_US，以便在第六周期中使未选择的感测电路中的感测电压VSEN的电平回落到低电源电压电平VSS。也就是说，如果在第六周期中电压供应电路未提供未选择的脉冲CLKSA_US并停止其供应，则在第六周期开始时感测电压VSEN将不期望地保持处于单元源极电压电平Vcelsrc。总之，在SENP晶体管1330将电压上拉到单元源极电压电平Vcelsrc之前，发出处于单元源极电压电平Vcelsrc的未选择的脉冲CLKSA_US，这确保了先于第五周期将感测电压VSEN设定并维持在通信电压VCOM的电平，而在第六周期中提供使将感测电压VSEN回落到低电源电压电平VSS的方式。
意图是前面的详细描述被理解为本发明可以采用的所选择的形式的说明，而不是作为本发明的限定。旨在仅由包含所有等同物的以下权利要求限定所要求保护的发明的范围。最后，应当注意的是，本文中所描述的任何优选实施例的任何方面可以单独使用或与彼此组合使用。

Claims (17)

1.一种电路，包括：
耦接到位线的感测电路，所述感测电路包含：
电荷储存电路，配置为生成感测电压；以及
输入电路，其配置为：
响应于所述位线包括所选择的位线，向所述电荷储存电路供应第一脉冲；并且
响应于所述位线包括未选择的位线，向所述电荷储存电路供应第二脉冲
其中所述输入电路包括：
第一传输门，其配置为：
接收所述第一脉冲；并且
响应于启用所述第一传输门的至少一个电压，向所述电荷储存电路供应所述第一脉冲；以及
第二传输门，其配置为：
接收所述第二脉冲；并且
响应于启用所述第二传输门的至少一个电压，向所述电荷储存电路供应所述第二脉冲。
2.如权利要求1所述的电路，还包括：
辅助性锁存器，其配置为：
生成所述至少一个电压，所述至少一个电压包括所选择的电压和未选择的电压；
向所述输入电路供应所述所选择的电压和所述未选择的电压以交替地启用和禁用所述第一传输门和第二传输门。
3.如权利要求1所述的电路，还包括：
电压供应电路，其配置为向所述输入电路供应所述第一脉冲和所述第二脉冲。
4.如权利要求3所述的电路，其中所述电压供应电路配置为在所述电压供应电路开始向所述输入电路供应所述第一脉冲之前，开始向所述输入电路供应所述第二脉冲。
5.如权利要求3所述的电路，其中所述电压供应电路配置为供应具有比所述第一脉冲更低的幅值的所述第二脉冲。
6.如权利要求1所述的电路，其中所述感测电路还包括：
通信节点，其配置为生成处于与所述位线相对应的预定电平的通信电压，所述位线包括未选择的位线；以及
晶体管，其配置为先于放电周期将所述感测电压上拉到所述预定电平。
7.如权利要求6所述的电路，还包括：
电压供应电路，其配置为在所述晶体管将所述感测电压上拉到所述预定电平之前向所述输入电路输出所述第二脉冲。
8.如权利要求7所述的电路，其中所述电压供应电路配置为输出处于所述预定电平的所述第二脉冲。
9.如权利要求8所述的电路，其中所述电压供应电路配置为在所述晶体管将所述感测电压上拉到所述预定电平之后输出所述第一脉冲。
10.一种电路，包括：
感测放大器电路，其连接到未选择的位线，所述感测放大器电路包括：
感测节点，其配置为响应于脉冲而生成感测电压；
通信节点，其配置为生成处于预感测电平的通信电压；
晶体管，其配置为在所述感测节点与所述通信节点之间形成电荷共享关系；以及
电压设定电路，其配置为先于感测操作的放电周期将所述感测电压设定为所述预感测电平，
其中所述脉冲包括对应于所述未选择的位线的第一脉冲，所述电路还包括：
输入电路，其配置为：
接收所述第一脉冲和对应于所选择的位线的第二脉冲；
向连接到所述感测节点的电荷储存电路供应所述第一脉冲；并且
拒绝对应于所述所选择的位线的所述第二脉冲，
其中所述输入电路包括：
第一传输门，其配置为接收所述第一脉冲并向所述电荷储存电路供应所述第一脉冲；以及
第二传输门，其配置为阻止向所述电荷储存电路供应所述第二脉冲。
11.如权利要求10所述的电路，还包括：
辅助性锁存器，其配置为控制所述输入电路以向所述电荷储存电路供应所述第一脉冲并且拒绝所述第二脉冲。
12.如权利要求10所述的电路，还包括：
电压供应电路，其配置为供应所述脉冲；以及
电容器，其耦接到所述感测节点，所述电容器配置为响应于所述脉冲而生成所述感测电压，所述感测电压处于对应于所述预感测电平乘以所述电容器的耦合比率的电平，并且
其中所述电压设定电路配置为将所述电压从对应于所述预感测电平乘以所述耦合比率的电平上拉到所述预感测电平。
13.如权利要求12所述的电路，其中所述脉冲包括对应于所述未选择的位线的第一脉冲，并且其中所述电压供应电路配置为在所述晶体管将所述感测电压上拉到所述预感测电平之后输出对应于所选择的位线的第二脉冲。
14.一种系统，包括：
电压供应电路，其配置为在感测操作期间输出脉冲；
多个感测电路，其中所述多个感测电路中的每个感测电路连接到存储器块的多个位线中的相应的一个，其中所述多个感测电路包括：
第一感测电路，其在所述感测操作期间连接到所述多个位线中的所选择的位线，所述第一感测电路包括配置为响应于接收到所述脉冲而生成第一感测电压的第一电容器；
第二感测电路，其在所述感测操作期间连接到所述多个位线中的未选择的位线，所述第二感测电路包括：
不响应于所述脉冲的第二电容器；以及
上拉晶体管，其配置为上拉第二感测电压的电平以与通信节点的通信电压电平匹配。
15.如权利要求14所述的系统，其中：
所述脉冲包括对应于所述所选择的位线的第一脉冲；
所述电压供应电路还配置为输出对应于所述未选择的位线的第二脉冲；
所述第一感测电路还包括第一输入电路，所述第一输入电路配置为向所述第一电容器传递所述第一脉冲并拒绝所述第二脉冲；并且
所述第二感测电路还包括第二输入电路，所述第二输入电路配置为向所述第二电容器传递所述第二脉冲并拒绝所述第一脉冲。
16.如权利要求15所述的系统，还包括：
第一辅助性锁存器，其配置为控制所述第一输入电路是传递或是拒绝所述第一脉冲和所述第二脉冲中的每一个；以及
第二辅助性锁存器，其配置为控制所述第二输入电路是传递或是拒绝所述第一脉冲和所述第二脉冲中的每一个。
17.如权利要求15所述的系统，其中所述电压供应电路配置为：
在所述上拉晶体管上拉所述第二感测电压的电平之前，开始输出所述第二脉冲；并且
在所述上拉晶体管上拉所述第二感测电压的电平之后，开始输出所述第一脉冲。
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