JP6199838B2 - 半導体記憶装置 - Google Patents

Description

本実施形態は、半導体記憶装置に関するものである。

半導体記憶装置として、例えばＮＡＮＤ型フラッシュメモリが知られている。

特開２０１１−７０７２５号公報

読み出し動作を高速化できる半導体記憶装置を提供する。

実施形態の半導体記憶装置は、メモリセルを含んだ複数のメモリストリングと、前記複数のメモリストリングのそれぞれの一端に電気的に接続された複数のビット線と、前記複数のメモリストリングに共通して電気的に接続されたソース線と、前記複数のビット線に電気的に接続されたセンスアンプと、を具備し、前記センスアンプは、前記メモリセルから第１データを読み出すとき、第１の読み出しと第２の読み出しとを連続的に行い、前記第１の読み出しにおいて、前記複数のビット線の電圧をプリチャージ電圧に設定し、前記第２の読み出しにおいて、前記第１の読み出しにおいてオンした前記メモリセルに接続された前記ビット線の電圧を前記ソース線に印加する電圧より高く前記プリチャージ電圧より低い正の第１の電圧に設定し、前記第１の読み出しにおいてオフを維持した前記メモリセルに接続された前記ビット線の電圧を前記プリチャージ電圧に設定することを特徴とする。

図１は、第１実施形態の半導体記憶装置のブロック図である。 図２は、第１実施形態におけるメモリセルアレイの回路図である。 図３は、第１実施形態におけるセンスアンプユニットの回路図である。 図４は、第１実施形態におけるメモリセルの閾値レベルを示す図である。 図５は、第１実施形態の半導体記憶装置の読み出し動作を示すタイミングチャートである。 図６は、第１実施形態の半導体記憶装置の読み出し動作を示すタイミングチャートである。 図７は、第１実施形態の変形例の半導体記憶装置の読み出し動作を示すタイミングチャートである。 図８は、第１実施形態における読み出し動作時の各種制御信号及びノードの電位変化を示す図である。 図９は、第１実施形態におけるセンスアンプ内の電圧生成回路の回路図である。 図１０は、第１実施形態と比較例との読み出し動作における読み出し速度と消費電流の違いを示す図である。 図１１は、第２実施形態におけるセンスアンプ内の電流制限回路の回路図である。 図１２は、第２実施形態の半導体記憶装置の読み出し動作を示すタイミングチャートである。 図１３は、第２実施形態の半導体記憶装置の読み出し動作を示すタイミングチャートである。 図１４は、変形例における読み出し動作を示すタイミングチャートである。 図１５は、変形例におけるセンスアンプ内の電圧生成回路の回路図である。 図１６は、変形例における書き込みベリファイ動作を示すタイミングチャートである。

以下、図面を参照して実施形態の半導体記憶装置について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。以下では、半導体記憶装置として、メモリセルが半導体基板上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

［第１実施形態］
第１実施形態の半導体記憶装置について説明する。

１．半導体記憶装置の構成
まず、第１実施形態の半導体記憶装置の構成について述べる。

１．１ 半導体記憶装置の全体構成
第１実施形態の半導体記憶装置の全体構成を図１に示す。図示するように、ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、センスアンプモジュール１１、カラムセレクタ１２、入出力回路１３、及び制御回路１４を備えている。

メモリセルアレイ１０は、不揮発性のメモリセルの集合である複数のブロックＢＬＫ（ＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…，ＢＬＫｎ−１）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１５の集合である複数のメモリグループＧＰ（ＧＰ０，ＧＰ１，ＧＰ２，…，ＧＰｍ−１）を備えている。メモリセルアレイ１０内のブロック数及びブロック内のメモリグループ数は任意である。なお、ｎ，ｍは０以上の自然数である。

センスアンプモジュール１１は、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。また、データの書き込み時には、センスアンプモジュール１１は、書き込みデータをメモリセルに転送する。センスアンプモジュール１１は、複数のセンスアンプユニット、ラッチ回路、及びバス等の組を有している。これらの詳細については後述する。

カラムセレクタ１２は、メモリセルアレイ１０のカラム方向（後述するビット線）を選択する。

入出力回路１３は、ＮＡＮＤ型フラッシュメモリ１の外部のコントローラまたはホスト機器との間のデータの授受を司る。入出力回路１３は、データの読み出し時には、センスアンプモジュール１１でセンス・増幅されたデータを外部へ出力する。また入出力回路１３は、データの書き込み時には外部から書き込みデータを受信し、これをセンスアンプモジュール１１に転送する。

制御回路１４は、ＮＡＮＤ型フラッシュメモリ１内のメモリセルアレイ１０、センスアンプモジュール１１、カラムセレクタ１２、及び入出力回路１３を含む全体の動作を制御する。

１．２ メモリセルアレイ１０内のブロック構成
メモリセルアレイ１０内のブロックの構成について説明する。ブロックＢＬＫ０の回路図を図２に示す。その他のブロックＢＬＫも同様の構成を有している。

ブロックＢＬＫ０は複数のメモリグループＧＰを含む。各々のメモリグループＧＰは、複数（本例ではＬ個）のＮＡＮＤストリング１５を含む。

ＮＡＮＤストリング１５の各々は、例えば８個のメモリセルトランジスタ（以下、メモリセルとも記す）ＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１，ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。

メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に記憶する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個，６４個，１２８個等であってもよく、その数は限定されるものではない。

バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１，ＳＴ２間に、直列接続されるように配置されている。なお、バックゲートトランジスタＢＴは、データを記憶するためのものでは無い。ＮＡＮＤストリング１５は、バックゲートを有しないタイプであってもよい。

この直列接続の一端側のメモリセルトランジスタＭＴ７の一端は選択トランジスタＳＴ１の一端に接続され、他端側のメモリセルトランジスタＭＴ０の一端は選択トランジスタＳＴ２の一端に接続されている。

メモリグループＧＰ０〜ＧＰｍ−１の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳｍ−１に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳｍ−１に共通接続される。これに対して、同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧに共通接続される。ブロックＢＬＫ０〜ＢＬＫｎ−１では、それぞれＢＧ０〜ＢＧｎ−１に共通接続される。

すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のメモリグループＧＰ間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ，ＳＧＳは、同一ブロックＢＬＫ０内であってもメモリグループＧＰ毎に独立している。

また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリング１５のうち、同一列にあるＮＡＮＤストリング１５の選択トランジスタＳＴ１の他端は、いずれかのビット線ＢＬに共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１５を共通に接続する。また、選択トランジスタＳＴ２の他端は、いずれかのソース線ＳＬに接続されている。ソース線ＳＬは、例えば複数のメモリグループＧＰ間で、ＮＡＮＤストリング１５を共通に接続する。

前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。この読み出し及び書き込み単位を「ページ」と呼ぶ。

上記構成のメモリセルアレイ１０において、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１，ＳＴ２、及びバックゲートトランジスタＢＴは、半導体基板上方に三次元的に積層されている。一例としては、半導体基板上に例えばセンスアンプモジュール１１等の周辺回路の一部が形成され、この周辺回路の上方にメモリセルアレイ１０が形成される。

メモリセルアレイ１０の構成は、上記の例に限られない。メモリセルアレイ１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．３ センスアンプモジュール１１の構成
センスアンプモジュール１１は、図３に示すように、センスアンプユニットＳＡＵ及びラッチ回路ＸＤＬを備えている。センスアンプユニットＳＡＵ及びラッチ回路ＸＤＬは、各ビット線ＢＬに設けられている。すなわち、１本のビット線ＢＬに対して１組のセンスアンプユニットＳＡＵ及びラッチ回路ＸＤＬが配置されている。

図３を用いて、センスアンプユニットＳＡＵ及びラッチ回路ＸＤＬの構成を説明する。センスアンプユニットＳＡＵは、対応するビット線ＢＬに読み出されたデータをセンス・増幅し、また対応するビット線ＢＬに書き込みデータを転送する。ラッチ回路ＸＤＬもまたビット線ＢＬ毎に設けられ、対応するビット線ＢＬに関連するデータを一時的に保持する。

センスアンプユニットＳＡＵと入出力回路１３との間のデータ授受は、ラッチ回路ＸＤＬを介して行われる。ラッチ回路ＸＤＬは、ＮＡＮＤ型フラッシュメモリ１のキャッシュ動作に用いられる。センスアンプユニットＳＡＵは、後述する複数のラッチ回路を含む。このため、これらのラッチ回路が使用中であっても、ラッチ回路ＸＤＬが空いていれば、ＮＡＮＤ型フラッシュメモリ１は外部からデータを受け付けることができる。

センスアンプユニットＳＡＵとラッチ回路ＸＤＬとの間は、バスＤＢＵＳによって互いにデータ送受信可能なように接続される。バスＤＢＵＳは、複数（例えば、１６個）のセンスアンプユニットＳＡＵによって共有される。

次に、センスアンプユニットＳＡＵの詳細な構成について、引き続き図３を参照して説明する。センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、３つのラッチ回路ＳＤＬ，ＵＤＬ，ＬＤＬ、プリチャージ回路３０、及びバススイッチ３２を備えている。

センスアンプ部ＳＡは、ビット線ＢＬを直接的に制御するモジュールである。センスアンプ部ＳＡは、ビット線ＢＬに読み出されたデータをセンス・増幅し、また書き込みデータに応じてビット線ＢＬに電圧を印加する。ラッチ回路ＳＤＬ、ＵＤＬ、及びＬＤＬは、データを一時的に保持する。データの書き込み時には、例えばこの３つのラッチ回路のうちのラッチ回路ＳＤＬの保持データに応じて、センスアンプ部ＳＡはビット線ＢＬの電位を制御する。また、センスアンプ部ＳＡでセンス・増幅されたデータは、例えばまずラッチ回路ＳＤＬに格納される。その他のラッチ回路ＵＤＬ及びＬＤＬは、個々のメモリセルが２ビット以上のデータを保持する多値動作、あるいは、いわゆるQuick pass動作を行うために使用される。センスアンプ部ＳＡ、並びに３つのラッチ回路ＳＤＬ，ＵＤＬ，及びＬＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続されている。

センスアンプ部ＳＡは、ビット線制御部ＢＣ、電圧生成回路２０、及びストローブ部ＳＢを有する。ビット線制御部ＢＣは、ビット線ＢＬの電位を制御すると共に、メモリセルに記憶されているデータをセンスする。電圧生成回路２０は、ビット線ＢＬに供給する電位ＳＲＣＧＮＤを生成する。ストローブ部ＳＢは、バスＬＢＵＳを介して読み出しデータをラッチ回路ＳＤＬに転送する。

ビット線制御部ＢＣは、ｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタ）４０〜４３、４５〜４７、４９、５０、及びｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタ）４４、４７、４８を含む。ｎＭＯＳトランジスタ４０は高耐圧のトランジスタであり、その他のトランジスタは低耐圧のトランジスタである。

ｎＭＯＳトランジスタ４０は、ゲートに信号ＢＬＳが印加され、一端が、対応するビット線ＢＬに接続される。ｎＭＯＳトランジスタ４１は、一端がｎＭＯＳトランジスタ４０の他端に接続され、ゲートに信号ＢＬＣが印加される。ｎＭＯＳトランジスタ４１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。

ｎＭＯＳトランジスタ４２は、一端がｎＭＯＳトランジスタ４１の他端に接続され、ゲートに信号ＬＡＴ＿Ｓが入力される。ｎＭＯＳトランジスタ４３は、一端がｎＭＯＳトランジスタ４２の他端に接続され、他端がノードＳＳＲＣに接続され、ゲートに信号ＢＬＸが入力される。ｐＭＯＳトランジスタ４４は、一端がノードＳＳＲＣに接続され、他端に電源電圧ＶDDSAが与えられ、ゲートがノードＩＮＶ＿Ｓに接続される。

ｎＭＯＳトランジスタ４５は、一端がノードＳＳＲＣに接続され、他端がノードＳＥＮに接続され、ゲートに信号ＨＬＬが入力される。ｎＭＯＳトランジスタ４６は、一端がノードＳＥＮに接続され、ゲートに信号ＸＸＬが入力される。ｐＭＯＳトランジスタ４７は、一端がｎＭＯＳトランジスタ４６の他端に接続され、ゲートに信号ＩＮＶ＿Ｓが入力される。

ｎＭＯＳトランジスタ４９は、一端がｎＭＯＳトランジスタ４１の他端に接続され、他端がノードＳＲＣＧＮＤに接続され、ゲートがノードＩＮＶ＿Ｓに接続される。ｎＭＯＳトランジスタ５０は、一端がノードＳＲＣＧＮＤに接続され、他端に電圧ＳＲＣ（例えば０Ｖ）が供給され、ゲートに信号ＳＲＣ＿ＳＷが入力される。ｐＭＯＳトランジスタ４８は、一端がノードＳＲＣＧＮＤに接続され、他端がｎＭＯＳトランジスタ４１の他端に接続され、ゲートに信号ＬＡＴ＿Ｓが入力される。さらに、電圧生成回路２０がノードＳＲＣＧＮＤに接続されている。

ストローブ部ＳＢは、低耐圧のｎＭＯＳトランジスタ５２〜５６を含む。ｎＭＯＳトランジスタ５３は、一端が接地され、ゲートがノードＳＥＮに接続される。ｎＭＯＳトランジスタ５４は、一端がｎＭＯＳトランジスタ５３の他端に接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＢが入力される。

ｎＭＯＳトランジスタ５２は、一端がノードＳＥＮに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＢＬＱが入力される。ｎＭＯＳトランジスタ５６は、一端が接地され、ゲートがバスＬＢＵＳに接続される。ｎＭＯＳトランジスタ５５は、一端がｎＭＯＳトランジスタ５６の他端に接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＬＳＬが入力される。

キャパシタ素子５１は、一方電極がノードＳＥＮに接続され、他方電極にクロックＣＬＫが入力される。

次に、図３を参照してラッチ回路ＳＤＬについて説明する。図示するようにラッチ回路ＳＤＬは、低耐圧のｎＭＯＳトランジスタ６０〜６３及び低耐圧のｐＭＯＳトランジスタ６４〜６７を備えている。

ｎＭＯＳトランジスタ６０は、一端がバスＬＢＵＳに接続され、他端がノードＬＡＴ＿Ｓに接続され、ゲートに制御信号ＳＴＬが入力される。ｎＭＯＳトランジスタ６１は、一端がバスＬＢＵＳに接続され、他端がノードＩＮＶ＿Ｓに接続され、ゲートに制御信号ＳＴＩが入力される。ｎＭＯＳトランジスタ６２は、一端が接地され、他端がノードＬＡＴ＿Ｓに接続され、ゲートがノードＩＮＶ＿Ｓに接続される。ｎＭＯＳトランジスタ６３は、一端が接地され、他端がノードＩＮＶ＿Ｓに接続され、ゲートがノードＬＡＴ＿Ｓに接続される。ｐＭＯＳトランジスタ６４は、一端がノードＬＡＴ＿Ｓに接続され、ゲートがノードＩＮＶ＿Ｓに接続される。ｐＭＯＳトランジスタ６５は、一端がノードＩＮＶ＿Ｓに接続され、ゲートがノードＬＡＴ＿Ｓに接続される。ｐＭＯＳトランジスタ６６は、一端がｐＭＯＳトランジスタ６４の他端に接続され、他端に電源電圧ＶDDSAが印加され、ゲートに制御信号ＳＬＬが入力される。ｐＭＯＳトランジスタ６７は、一端がｐＭＯＳトランジスタ６５の他端に接続され、他端に電源電圧ＶDDSAが印加され、ゲートに制御信号ＳＬＩが入力される。

ラッチ回路ＳＤＬでは、ｎＭＯＳトランジスタ６２とｐＭＯＳトランジスタ６４で第１インバータが構成され、ｎＭＯＳトランジスタ６３とｐＭＯＳトランジスタ６５で第２インバータが構成されている。そして、第１インバータの出力及び第２インバータの入力（ノードＬＡＴ＿Ｓ）が、データ転送用のｎＭＯＳトランジスタ６０を介してバスＬＢＵＳに接続される。第１インバータの入力及び第２インバータの出力（ノードＩＮＶ＿Ｓ）が、データ転送用のｎＭＯＳトランジスタ６１を介してバスＬＢＵＳに接続される。ラッチ回路ＳＤＬは、データをノードＬＡＴ＿Ｓで保持し、その反転データをノードＩＮＶ＿Ｓで保持する。

ラッチ回路ＬＤＬ及びＵＤＬは、ラッチ回路ＳＤＬと同様の構成を有しているので、説明は省略するが、各トランジスタの参照番号及び制御信号名は、図３の通りラッチ回路ＳＤＬのものとは区別する。

プリチャージ回路３０は、バスＬＢＵＳをプリチャージする。プリチャージ回路３０は、例えば低耐圧のｎＭＯＳトランジスタ３１を含み、一端がバスＬＢＵＳに接続され、ゲートには制御信号ＬＰＣが与えられる。

バススイッチ３２は、バスＤＢＵＳとバスＬＢＵＳとを接続することで、センスアンプユニットＳＡＵをラッチ回路ＸＤＬに接続する。すなわち、バススイッチ３２は、例えば低耐圧のｎＭＯＳトランジスタ３３を含み、一端がバスＤＢＵＳに接続され、他端がバスＬＢＵＳに接続され、ゲートには制御信号ＤＳＷが与えられる。

２．データの読み出し動作
次に、第１実施形態におけるデータの読み出し動作について説明する。読み出し動作は、例えば制御回路１４が各種制御信号を制御することによって、センスアンプ部ＳＡが行う。

各メモリセルは、２ビット以上のデータを記憶できる。２ビットのデータのデータを記憶する場合、メモリセルは、図４に示すように４つの閾値電圧（閾値レベルとも称される）のいずれかを有する。４つの閾値レベルは、閾値レベルの低い順からＥレベル、Ａレベル、Ｂレベル、Ｃレベルと称される。４つのレベルのそれぞれに固有の値を割り当てることにより、１つのメモリセルにおいて２ビットのデータを保持することができる。各メモリセルは、下位と上位の各ビットにおいて、“１”（低閾値）データと“０”（高閾値）データを記憶することが可能である。ただし、実際には、メモリセルセル相互間の特性のばらつきに起因して、同じ閾値電圧を有することを意図された複数のメモリセルであっても、閾値電圧はばらつく。この結果、図３に示されるように閾値電圧は分布を有する。

４つの閾値電圧のいずれかを有するメモリセル（以下、４値セル）の読み出しは、下位ビットの読み出しと、続く上位ビットの読み出しとを含む。下位ビットの読み出しでは、メモリセルが、Ｅレベル又はＡレベルを有するか、あるいはＢレベル又はＣレベルを有するかが判別される。そのために、選択ワード線ＷＬに、電圧ＶＢが印加される。電圧ＶＢは、Ａレベルの分布の上端とＢレベルの分布の下端との間に位置する。電圧ＶＢ以下の閾値レベルを有するメモリセルは、Ｅレベル又はＡレベルを有すると判断される。電圧ＶＢより大きい閾値レベルを有するメモリセルは、Ｂレベル又はＣレベルを有すると判断される。

上位ビットの読み出しでは、Ａレベル読み出しとＣレベル読み出しが行われる。Ａレベル読み出しでは、選択ワード線に電圧ＶＡが印加されて、メモリセルがＥレベルを有するか、Ａレベルを有するかが判別される。電圧ＶＡは、Ｅレベルの分布の上端とＡレベルの分布の下端との間に位置する。電圧ＶＡ以下の閾値レベルを有するメモリセルは、Ｅレベルの閾値レベルを有すると判別され、電圧ＶＡより大きい閾値レベルを有するメモリセルは、Ａレベルの閾値レベルを有すると判別される。

Ｃレベル読み出しでは、選択ワード遷移電圧ＶＣが印加されて、メモリセルがＢレベルを有するか、Ｃレベルを有するかが判別される。電圧ＶＣは、Ｂレベルの分布の上端とＣレベルの分布の下端との間に位置する。電圧ＶＣ以下の閾値レベルを有するメモリセルは、Ｂレベルを有すると判断され、電圧ＶＣより大きい閾値レベルを有するメモリセルは、Ｃレベルを有すると判断される。

例えばＡレベル読み出しは、２回の読み出しによって行われる方式（以下、２回読み出し方式）と、１回の読み出しによって行われる方式（以下、１回読み出し方式）を含む。２回読み出し方式では、閾値レベルがＥレベルであるかＡレベルであるかが２回の読み出しにより判別され、１回読み出し方式では１回の読み出しにより判別される。Ｃレベル読み出しも、同様に２回読み出し方式と１回読み出し方式を含む。

電圧Ｖｒｅａｄは、Ｃレベルの分布の上端より大きい値を有する。メモリセルは、電圧Ｖｒｅａｄを受け取ると、閾値レベルの値によらずオンする。

２．１ ２回読み出し方式
４値セルに対する上位ビットの読み出しに２回読み出し方式を適用した場合を、図５を用いて説明する。

御回路１４は、まず２回の読み出しを使用してＡレベル読み出しを行う。具体的には、制御回路１４は、まずＡレベル読み出しのための１回目のデータの読み出しを行う。この読み出しは、下位ビットの読み出し時にオンしたメモリセルの全てのビット線ＢＬに対して一括して行われる。この読み出しで、まず、制御回路１４は、選択ワード線ＷＬに電圧ＶＡを印加し、非選択のワード線ＷＬには電圧Ｖｒｅａｄを印加する。制御回路１４は、また、ビット線ＢＬの電圧をプリチャージ電圧ＢＬＰＲに設定する。センスの開始により、メモリセルは、その閾値レベルに応じて、オンするか、オフを維持する。メモリセルがオンしたビット線ＢＬでは、ビット線ＢＬからソース線ＳＬにセル電流が流れ、ビット線ＢＬの電圧は大きく低下する。他方、メモリセルがオフを維持したビット線ＢＬではセル電流は流れない。センスアンプモジュール１１は、セル電流が流れるか否かによって、メモリセルの閾値レベルがＥレベルであるかＡレベルであるかを判別する。ただし、実際には、電流のリークにより、メモリセルがオフを維持したビット線ＢＬからもセル電流が流れ、ビット線ＢＬの電圧は若干低下し、制御回路１４は、ビット線ＢＬの電圧の低下の度合いに基づいて閾値レベルの判別を行う。

次に、制御回路１４は、Ａレベルのための２回目の読み出しを行う。具体的には、制御回路１４は、１回目の読み出しにおいてメモリセルがオフを維持した（セル電流が流れなかった）ビット線ＢＬの電圧をプリチャージ電圧ＢＬＰＲに再度設定する。また、制御回路１４は、１回目の読み出しのときにメモリセルがオンした（セル電流が流れた）ビット線ＢＬの電圧を電圧ＳＲＣＣＧＮＤに維持する。電圧ＳＲＣＧＮＤは、プリチャージ電圧ＢＬＰＲとソース線ＳＬの電圧ＳＲＣ（例えば、０Ｖ）との間の大きさを有し、例えば電圧ＢＬＰＲと電圧ＳＲＣとの中間の大きさを有し、電圧生成回路２０によって生成される。センスの開始により、メモリセルがオンしたビット線ＢＬでは、ビット線ＢＬからソース線ＳＬにセル電流が流れる。センスアンプモジュール１１は、セル電流が流れるか否かによって、メモリセルの閾値レベルがＥレベルであるかＡレベルであるかを判別する。

次に、制御回路１４は、Ｃレベルのための１回目、２回目の読み出しを行う。Ｃレベル読み出しは、Ａレベル読み出しでの電圧ＶＡに代えて、電圧ＶＣを用いる。Ｃレベル読み出しのその他の点は、Ａレベル読み出しでの対応する点と同じである。Ｃレベルの１回目の読み出しは、下位ビットの読み出し時にオフを維持したメモリセルの全てのビット線ＢＬに対して一括して行われる。この読み出しで、上記のように電圧ＶＣが用いられて、メモリセルがオンしたビット線ＢＬでは、ビット線ＢＬからソース線ＳＬにセル電流が流れ、メモリセルがオフを維持したビット線ＢＬではセル電流は流れない。次に、制御回路１４は、Ｃレベルのための２回目の読み出しにおいても、１回目の読み出しのときにメモリセルがオンした（セル電流が流れた）ビット線ＢＬの電圧を電圧ＳＲＣＣＧＮＤに維持する。続くセンスにより、センスアンプモジュール１１は、セル電流が流れるか否かによって、メモリセルの閾値レベルがＢレベルであるかＣレベルであるかを判別する。

２．２ １回読み出し方式
４値セルに対する上位ビットの読み出しに１回読み出し方式を適用した場合を、図６を用いて説明する。

制御回路１４は、まず１回の読み出しを使用してＡレベル読み出しを行う。この読み出しは、下位ビットの読み出し時にオンしたメモリセルの全てのビット線ＢＬに対して一括して行われる。この読み出しで、まず、制御回路１４は、選択ワード線ＷＬに電圧ＶＡを印加し、非選択のワード線ＷＬには電圧Ｖｒｅａｄを印加する。制御回路１４は、また、ビット線ＢＬの電圧をプリチャージ電圧ＢＬＰＲに設定する。センスの開始により、メモリセルは、その閾値レベルに応じて、オンするかオフを維持する。メモリセルがオンしたビット線ＢＬでは、ビット線ＢＬからソース線ＳＬにセル電流が流れ、ビット線ＢＬの電圧は大きく低下する。他方、メモリセルがオフを維持したビット線ＢＬではセル電流は流れない。センスアンプモジュール１１は、セル電流が流れるか否かによって、メモリセルの閾値レベルがＥレベルであるかＡレベルであるかを判別する。

次に、制御回路１４は、Ｃレベル読み出しを行う。制御回路１４は、まず、Ａレベル読み出しにおいてメモリセルがオンしたビット線ＢＬの電圧をプリチャージ電圧ＢＬＰＲに再度設定する。一方、制御回路１４は、１回目の読み出しでメモリセルがオフを維持したビット線ＢＬを電圧ＳＲＣＧＮＤに維持する。その後、制御回路１４は、選択ワード線ＷＬに電圧ＶＣを印加する。続くセンスにより、センスアンプモジュール１１は、セル電流が流れるか否かによって、メモリセルの閾値レベルがＢレベルであるかＣレベルであるかを判別する。

２．３ 変形例
次に、図５に示した読み出し動作の変形例について、図７を用いて説明する。図５に示した例では、制御回路１４は、Ａレベル読み出しとＣレベル読み出しにおいて、メモリセルがオンしたビット線の電圧を同じ電圧に設定する。一方、変形例では、制御回路１４は、Ａレベル読み出しとＣレベル読み出しにおいて、メモリセルがオンしたビット線ＢＬの電圧を異なる電圧に設定する。

すなわち、図７に示すように、制御回路１４は、Ａレベル読み出しにおいて、１回目の読み出しのときにメモリセルがオンしたビット線ＢＬの電圧を電圧ＳＲＣＣＧＮＤ１に維持する。電圧ＳＲＣＧＮＤ１は、電圧ＳＲＣＧＮＤ１は、プリチャージ電圧ＢＬＰＲとソース線電圧ＳＲＣとの間の大きさを有し、センスアンプ部ＳＡ内の電圧生成回路によって生成される。

また、制御回路１４は、Ｃレベル読み出しにおいて、１回目の読み出しのときにメモリセルがオンしたビット線ＢＬの電圧を電圧ＳＲＣＣＧＮＤ２に維持する。電圧ＳＲＣＧＮＤ２は、電圧ＳＲＣＧＮＤ１と異なる大きさを有し、例えば電圧ＳＲＣと電圧ＳＲＣＧＮＤ１との間の大きさを有し、センスアンプ部ＳＡ内の電圧生成回路によって生成される。

メモリセルがオンしたビット線ＢＬに印加される電圧が、３種類以上あってもよい。例えば、ＮＡＮＤ型フラッシュメモリ１が、１つのメモリセルにおいて４を超える数の値（例えば８値）を保持できる場合、３種類以上の電圧ＳＲＣＧＮＤが利用される。すなわち、４値の場合のＡレベル読み出しおよびＣレベル読み出しのためにそれぞれ電圧ＳＲＣＧＮＤ１、ＳＲＣＧＮＤ２が使用されるのと同様に、さらなるレベルの読み出しのためにさらなる電圧ＳＲＣＧＮＤが使用される。

２．４ センスアンプ部
次に、読み出し動作におけるセンスアンプ部ＳＡの動作について、図８を用いて説明する。なお、図８には１回の読み出し時のタイミングチャートを示す。センスアンプ部ＳＡは、例えば制御回路１４からの各種制御信号によって動作する。

図８中の時刻ｔ２以前に示すように、まず読み出しのためにビット線ＢＬがプリチャージされる。信号ＢＬＳ，ＢＬＣ，ＬＡＴ，ＢＬＸが“Ｈ”レベルとなり、またノードＩＮＶ＿Ｓは初期状態で“Ｌ”レベルとなることにより、ｐＭＯＳトランジスタ４４、ｎＭＯＳトランジスタ４０〜４３を介して、ビット線ＢＬが例えば０．５Ｖにプリチャージされる。

この際、信号ＨＬＬも“Ｈ”レベルとなることで、キャパシタ素子５１が充電され、ノードＳＥＮの電圧は例えば２．５Ｖ程度に上昇する。

次に、時刻ｔ２において、信号ＨＬＬが“Ｌ”レベルとなり、データのセンスが行われる。図８に示すように、信号ＨＬＬが“Ｌ”レベルとなる一方で、信号ＸＸＬが“Ｈ”レベル、信号ＩＮＶ＿Ｓが“Ｌ”レベル、信号ＬＡＴ＿Ｓが“Ｈ”レベルになっているため、キャパシタ素子５１に充電された電荷は、ビット線ＢＬに流れるセル電流に応じて放電される。

その結果、ノードＳＥＮの電圧は、２．５Ｖからある電圧Ｖ１に低下する。メモリセルが保持するデータが“１”データであれば、ビット線ＢＬからソース線ＳＬに十分に大きなセル電流が流れる。そのため、電圧Ｖ１も十分に低くなる。他方、保持するデータが“０”データであれば、ビット線ＢＬからソース線ＳＬに流れる電流は小さい。従って、電圧Ｖ１は、前述の場合よりも高くなる。

図示するように、時刻ｔ３において、信号ＸＸＬが“Ｌ”レベルとなり、トランジスタ４６がオフ状態となる。その結果、センスされたデータがノードＳＥＮに保持される。その後、ノードＳＥＮに保持されたデータは、ラッチＳＤＬに取り込まれる。以上により、データセンスが終了する。

次に、電圧生成回路２０について、図９を用いて説明する。電圧生成回路２０の構成を図９に示す。電圧生成回路２０は、読み出し動作において、ノードＳＲＣＧＮＤにおいて、電圧ＳＲＣＧＮＤを生成する。

図９に示すように、電圧生成回路２０は、レギュレータ２１、ドライバ２２、及びトランジスタ２３を有する。レギュレータ２１は、オペアンプＯＰ１、ＯＰ２、トランジスタ２４、及び定電圧回路２５を含む。

レギュレータ２１は、ノードＶＢＬＬにおいて、ドライバ２２の入力端子と接続されている。ノードＶＢＬＬは、トランジスタ２３を介して接地されており、また、トランジスタ２４を介して電源電圧の供給ノードと接続されている。ドライバ２２は、ノードＶＢＬＬにおいてレギュレータ２１からの電圧を受け取り、ノードＳＲＣＧＮＤにおいて電圧ＳＲＣＧＮＤを出力する。定電圧回路２５はある一定の電圧を出力する。定電圧は、目標の電圧ＳＲＣＧＮＤである。オペアンプＯＰ１は、非反転入力端子（＋）においてノードＶＢＬＬと接続されており、反転入力端子（−）において参照電圧ＶＲＥＦ１を受け取り、出力ノードにおいてトランジスタ２３のゲートと接続されている。オペアンプＯＰ２は、非反転入力においてノードＶＢＬＬと接続されており、反転入力において参照電圧ＶＲＥＦ１を受け取り、出力ノードにおいてトランジスタ２４のゲートと接続されている。

ノードＶＢＬＬの電圧が電圧ＳＲＣＧＮＤより高くなると、オペアンプＯＰ１はトランジスタ２３をオンさせて、ノードＶＢＬＬの電圧を下降させる。一方、ノードＶＢＬＬの電圧が電圧ＳＲＣＧＮＤより低くなると、オペアンプＯＰ２は、トランジスタ２４をオンさせて、ノードＶＢＬＬの電圧を上昇させる。こうして、レギュレータ２１は、固定の電圧ＳＲＣＧＮＤを出力する。

異なる２つ以上の電圧ＳＲＣＧＮＤ（例えばＳＲＣＧＮＤ１、ＳＲＣＧＮＤ２）を生成するには、それぞれの電圧を生成するためのレギュレータ２１が設けられる。各レギュレータ２１は、定電圧回路２５を用いて、対応する電圧ＳＲＣＧＮＤを生成する。

３．第１実施形態の効果
前述した第１実施形態の効果について、比較例の説明と共に以下に説明する。

ＮＡＮＤ型フラッシュメモリにおける電流センス方式のセンスアンプでは、選択されたビット線ＢＬの電圧及びセル電流の変動が収まるまでの待ち時間がある。図５〜図７中の“BL developing”がビット線の電圧及びセル電流の変動が収まるまでの待ち時間を示す。

例えば、上記待ち時間、ソース線の電圧の上昇などを考慮してロックアウトやノーロックアウトと呼ばれるビット線の制御が行われることがある。ロックアウトは、メモリセルがオンしたビット線ＢＬが、ある電圧に固定されることを指す。固定される電圧は、ソース線電圧ＳＲＣである。２回読み出し方式は、Ａレベル読み出しまたはＣレベル読み出しの中でロックアウトを行うためのものである。また、ロックアウトは、Ａレベル読み出し後のＣレベル読み出しの間にも行われ得る。他方、ノーロックアウトは、１回読み出しに相当し、ノーロックアウトでは、Ａレベル読み出しおよびＣレベル読み出しの間でもロックアウトは行われない。

１回目の読み出しでオンしたメモリセルを割り出して、これらと接続されたビット線をロックアウトすることで、メモリセルアレイ内の全電流の総和を低減できるととともに、電流の流れにくいビット線についても高精度にデータを読み出すことができる。また、Ａレベル読み出しにおいて行われたロックアウトをＣレベル読み出しにおいても継続することにより、メモリセルアレイ内での電流の消費を抑制できる。しかし、ロックアウトの際に、メモリセルがオンしたビット線の電圧はプリチャージ電圧からソース線電圧に変動する。このため、非選択のビット線に隣接するビット線は、ロックアウトしない場合よりも大きなカップリングノイズを受ける。このため、このカップリングノイズが収まり、選択ビット線の電流及び電圧が安定するまでの待ち時間が必要である。よって、読み出し時間が長い。

一方、ノーロックアウトを用いた読み出し動作では、Ａレベル読み出しおよびＣレベル読み出しが各々１回の読み出しで完了し、また、Ｃレベル読み出しの開始の際もロックアウトは行われない。よって、メモリセルがオンしたビット線ＢＬの電圧変動はロックアウトの場合より小さい。しかしながら、Ｃレベル読み出しの開始の際に全てのビット線がプリチャージされるため、消費電流は大きい。

このように、ロックアウトまたはノーロックアウトを用いたどちらの読み出し動作も一長一短があり、状況に応じて使い分けられている。

これに対して、第１実施形態では、２回読み出し方式での２回目の読み出しの間、およびＡレベル読み出し後のＣレベル読み出しの間、メモリセルがオンしたビット線ＢＬは電圧ＳＲＣＧＮＤに維持される。このため、ロックアウトと同じく、消費電流の抑制および読み出し精度の向上が可能である。さらに、第１実施形態では、電圧ＳＲＣＧＮＤは、比較例でのソース電圧より高い。このため、ロックアウトの場合よりもメモリセルがオンしたビット線の電圧の変動の振幅は小さく、ビット線の電圧及びセル電流が安定するまでの時間は短い。一方、Ｃレベル読み出しの開始の際、メモリセルがオンしたビット線ＢＬの電圧ＳＲＣＧＮＤとプリチャージ電圧ＢＬＰＲとの差は、ノーロックアウトでのビット線の電圧とプリチャージ電圧との差より小さい。このため、ノーロックアウトの場合よりもプリチャージに要する電流は少ない。このように、第１実施形態によれば、ノーロックアウトでの場合よりも少ない電流で、かつロックアウトの場合よりもさらに高い速度での読み出しを実現できる。

第１実施形態と比較例との読み出し動作における読み出し速度と消費電流の違いを図１０に示す。図１０中では第１実施形態の読み出し動作を高速ロックアウトと表記している。

図示するように、ロックアウトを用いた読み出し動作は読み出し速度が遅いが、消費電流が小さい。また、ノーロックアウトを用いた読み出し動作は読み出し速度が速いが、消費電流が大きい。これらに比べて、第１実施形態の読み出し速度はノーロックアウトの動作とほぼ同等の速度を有する。消費電流は、ロックアウトの動作より大きいが、ノーロックアウトの動作より小さくできる。

［第２実施形態］
次に、第２実施形態の半導体記憶装置について説明する。第１実施形態では、メモリセルがオンしたビット線ＢＬの電位は、電圧ＳＲＣのノードへの接続に代えて、固定の電圧ＳＲＣＧＮＤのノードへの接続によって固定される。一方、第２実施形態では、電流の制限により、メモリセルがオンしたビット線ＢＬの電圧が、電圧ＳＲＣより高い値に設定される。以下に述べる構成及び動作を除き、第２実施形態の半導体記憶装置の構成及び動作は第１実施形態と同様である。

１．センスアンプの電流制御回路
まず、センスアンプ部ＳＡの電流制限回路について説明する。図１１に示すように、センスアンプ部ＳＡは、図９でのレギュレータ２１およびｎＭＯＳトランジスタ２３に代えて、電流制限回路７０を有する。電流制限回路７０は、ドライバ２２を流れる電流を制限し、この制限を通じて、ノードＳＲＣからセンスアンプ部ＳＡおよびビット線ＢＬを介してソース線ＳＬに流れる電流の量を制限する。電流制限回路７０は例えばカレントミラー回路を備える。カレントミラー回路は、ｎＭＯＳトランジスタ５７、５８、及び定電流源５９を有する。定電流源５９およびトランジスタ５７は、電源電圧ＶＤＤＳＡの供給ノードと接地ノードとの間に直列接続されている。定電流源５９は、リファレンス電流Ｉｒｅｆを供給する。トランジスタ５８は、ドライバ２２の入力端と接地ノードとの間に接続されている。トランジスタ５７のゲートは、定電流源５９とトランジスタ５７との間の接続ノード、およびトランジスタ５８のゲートと接続されている。カレントミラー回路によって、トランジスタ５８を介して電流Ｉａが流れる。

リファレンス電流Ｉｒｅｆと、トランジスタ５７、５８のチャネル幅Ｗを適切に設定することにより、所望の電流Ｉａが得られる。電流Ｉａによって、ドライバ２２からノードＳＲＣＧＮＤに流れる電流の量が変動し、センスアンプ部ＳＡおよびビット線ＢＬを介してソース線ＳＬに流れる電流の量が制限される。電圧ＳＲＣＧＮＤは、電流Ｉａと釣り合う大きさに落着する。このようにして得られた電圧ＳＲＣＧＮＤが、電圧ＳＲＣに代えて、メモリセルがオンしたビット線ＢＬに印加される。

２．データ読み出し動作
４値セルに対する上位ビットの読み出しに２回読み出し方式を適用した場合を、図１２及び図１３を用いて説明する。以降に説明する読み出し動作は、例えば制御回路１４が各種制御信号を制御することによって、センスアンプ部ＳＡが行う。

図１２及び図１３に示すように、制御回路１４は、２回目の読み出しの間、およびＡレベル読み出し後のＣレベル読み出しの間、メモリセルがオンしたビット線ＢＬは、ノードＳＲＣＧＮＤに電気的に接続される。図１２および図１３は、それぞれ、ノードＳＲＣＧＮＤの電圧が、それぞれ電圧ＳＲＣＧＮＤ３、ＳＲＣＧＮＤ４の場合を示している。電圧ＳＲＣＧＮＤ３、ＳＲＣＧＮＤ４は、いずれもソース線電圧ＳＲＣとプリチャージ電圧ＢＬＰＲとの間の大きさを有し、ＳＲＣＧＮＤ４は、ＳＲＣＧＮＤ３より低い。

センス開始後のビット線ＢＬの電圧の変動は、選択ワード線のページのデータのパターンに基づいて定まる。例えばあるデータのパターンでは、メモリセルがオフしているビット線ＢＬの電圧によるプリチャージ電圧ＢＬＰＲからの低下は少ない。一方、別のデータのパターンでは、メモリセルがオフをしているビット線ＢＬの電圧の電圧ＢＬＰＲからの低下は大きい。図１２は、ビット線ＢＬの電圧の低下がより小さいケースを示し、図１３は、ビット線ＢＬの電圧の低下がより大きいケースを示している。このようなメモリセルがオンしているビット線ＢＬの電圧の低下の大きさの違いに基づき、図１２のケースでは、ノードＳＲＣＧＮＤの電圧は大きく、例えば電圧ＳＲＣＧＮＤ３であり、図１３のケースでは、ノードＳＲＣＧＮＤの電圧は小さく、例えば電圧ＳＲＣＧＮＤ４である。

その他の点は、読み出しそのものを含め、第１実施形態と同じである。

ビット線ＢＬの電圧の低下がより小さいケースでは、ビット線ＢＬの電圧が安定するまでの時間は短い。メモリセルがオンしたビット線ＢＬの電圧の変動が大きいからである。一方、ビット線ＢＬの電圧の低下がより小さいケースでは、ビット線ＢＬの電圧が安定するまでの時間は短い。すなわち、ビット線ＢＬの電圧の低下の大きさに基づいて、必要な待ち時間が異なる。他方、上記のように、ビット線ＢＬの電圧の低下の大きさに基づいて、ノードＳＲＣＧＮＤの大きさが異なる。すなわち、必要な待ち時間の長さと、ノードＳＲＣＧＮＤの電圧の大きさは、相関関係を有する。これを利用して、制御回路１４は、ノードＳＲＣＧＮＤの電圧の大きさを監視し、ノードＳＲＣＧＮＤの大きさに基づいて、ビット線ＢＬの安定までの待ち時間を変更することができる。待ち時間の変更を通じた最適化により、高速な読み出し動作が可能である。

３．第２実施形態の効果
第２実施形態でも、第１実施形態と同じく、２回目の読み出しの間、およびＡレベル読み出し後のＣレベル読み出しの間、ビット線ＢＬの電圧が電圧ＢＬＰＲと電圧ＳＲＣとの間の大きさに設定される。このため、第１実施形態と同じ効果を得られる。

さらに、第２実施形態によれば、電圧ＳＲＣＧＮＤの大きさがビット線ＢＬの電圧の安定までに必要な時間を反映しており、電圧ＳＲＣＧＤＮの大きさが監視されてビット線ＢＬの電圧の安定までの待ち時間が変更される。これにより、最適な待ち時間を設定することができ、読み出し動作の高速化が可能である。

［その他の変形例等］
前述した第１、第２実施形態の更なる変形例等を以下に説明する。

１．第１変形例
第１、第２実施形態の変形例について説明する。以下では、Ａレベルの読み出しについて述べるが、Ｃレベルの読み出しについても同様である。

図５、図６、図７、図１２、図１３に示した読み出し動作では、メモリセルがオンしたビット線ＢＬの電圧は、プリチャージ電圧ＢＬＰＲから低下し始めた後、電圧ＳＲＣＧＮＤへと低下する。一方、第１変形例では、図１４に示すように、メモリセルがオンしたビット線ＢＬの電圧は、まず、ソース線電圧ＳＲＣまで下げられ、その後電圧ＳＲＣＧＮＤへと上げられる。

まず、第１変形例の電圧生成回路２０について、図１５を参照して説明する。図１５に示すように、電圧生成回路２０は、クランプ部２６、ドライバ２２、及びｎＭＯＳトランジスタ５０を有する。クランプ部２６は、オペアンプＯＰ３及びｎＭＯＳトランジスタ２７を含み、電圧ＶＳＲＣＧＮＤを出力する。電圧ＶＳＲＣＧＮＤは、ドライバ２２に供給される。電圧ＶＳＲＣＧＮＤは、目標のビット線の電圧ＳＲＣＧＮＤに相当する。

ｎＭＯＳトランジスタ２７は、ドライバ２２とノードＶＤＤＳＡとの間に接続されており、閾値電圧Ｖｔｈを有する。オペアンプＯＰ３の非反転入力端子には電圧ＶＲＥＦ２が入力され、オペアンプＯＰ３の出力端子は反転入力端子とｎＭＯＳトランジスタ２７のゲートに接続されている。電圧ＶＲＥＦ２は、電圧ＶＳＲＣＧＮＤと閾値電圧Ｖｔｈとを合わせた値を有する。

このような要素の接続および電圧により、オペアンプＯＰ３は、出力端子での電圧を電圧ＶＲＥＦ２に維持するように働く。これにより、ｎＭＯＳトランジスタ２７のゲートには、電圧ＶＲＥＦ２（＝電圧ＶＳＲＣＧＮＤ＋電圧Ｖｔｈ）が供給され、結果、クランプ部２６は電圧ＶＳＲＣＧＮＤを出力する。

図１４に示すように、１回目の読み出しの後、期間Ｐ１ではｎＭＯＳトランジスタ５０がオンし、ソース線電圧ＳＲＣを、メモリセルがオンしたビット線ＢＬに供給する。期間Ｐ１の後、ｎＭＯＳトランジスタ５０はオフする。よって、期間Ｐ２ではクランプ部２６から出力された電圧ＶＳＲＣＧＮＤが、ドライバ２２を介してビット線ＢＬに供給される。これにより、図１４に示すように、ビット線ＢＬの電圧ＳＲＣＧＮＤを、電圧ＳＲＣまで一旦さげ、その後プリチャージ電圧ＢＬＰＲとソース線の電圧ＳＲＣとの間の中間電圧まで上昇させることができる。

メモリセルがオンしたビット線ＢＬの電圧は、ソース線電圧ＳＲＣから電圧ＳＲＣＧＮＤへと上げられる方がプリチャージ電圧ＢＬＰＲから電圧ＳＲＣＧＮＤへと下げられる場合よりも、早く安定する場合がある。このような場合に第１変形例を使用することにより、メモリセルがオンしたビット線ＢＬの電圧を早く安定させることができる。また、第１変形例によれば、適用された第１または第２実施形態と同じ効果を得ることができる。

２．第２変形例
第１、第２実施形態を書き込みベリファイに適用することが可能である。ベリファイは、正しく書き込みが行われたかを検証するための読み出し動作を指す。

図１６を用いて、Ａレベルの書き込みベリファイの動作を説明する。Ａレベルの書き込みベリファイ時には、Ｅレベルの閾値電圧を有するメモリセルに対してはベリファイが行われる必要はない。よって、Ｅレベルを有するメモリセルに接続されたビット線ＢＬはプリチャージされる必要が無い。そこで、制御回路１４は、そのようなビット線ＢＬの電圧を電圧ＳＲＣＧＮＤに設定する。同様に、Ｂレベルの書き込みのベリファイ時には、Ｅレベル及びＡレベルを有するメモリセルに接続されたビット線ＢＬは、電圧ＳＲＣＧＮＤに設定される。その他のレベルについても同様である。

第２変形例によれば、適用された第１または第２実施形態と同じ効果を得ることができ、また書き込みベリファイでの読み出しにおいても第１または第２実施形態の効果を得ることができる。

実施形態は、２ビットのデータを記憶可能なメモリセルに適用する場合を例に挙げ説明したが、１ビットまたはｎビット（ｎは３以上の自然数）のデータを記憶可能なメモリセルにも適用することができる。

また、本実施形態は、三次元積層型ＮＡＮＤ型フラッシュメモリに限らず、その他のＮＡＮＤ型フラッシュメモリ全般に適用できる。また、各実施形態はそれぞれが単独で実施されても良いが、組み合わせ可能な複数の実施形態が組み合わされて実施されてもよい。

なお、各実施形態及び変形例において、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V, 0.21V〜0.31V, 0.31V〜0.4V, 0.4V〜0.5V, 0.5V〜0.55Vいずれかの間にしてもよい。

Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V, 1.8V〜1.95V, 1.95V〜2.1V, 2.1V〜2.3Vいずれかの間にしてもよい。

Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V, 3.2V〜3.4V, 3.4V〜3.5V, 3.5V〜3.6V, 3.6V〜4.0Vいずれかの間にしてもよい。

読み出し動作の時間（tR）としては、例えば25μs〜38μs, 38μs〜70μs, 70μs〜80μsの間にしてもよい。

（２）書き込み動作は、プログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V, 14.0V〜14.6Vいずれかの間としてもよい。奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。

プログラム動作をISPP方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。

非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としてもよい。

非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。

書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs, 1800μs〜1900μs, 1900μs〜2000μsの間にしてもよい。

（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V, 14.8V〜19.0V, 19.0〜19.8V, 19.8V〜21Vの間であってもよい。

消去動作の時間（tErase）としては、例えば3000μs〜4000μs, 4000μs〜5000μs, 4000μs〜9000μsの間にしてもよい。

（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの仕事関数調整用の材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで仕事関数調整用の材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。

また、メモリセル間にはエアギャップを形成することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…ＮＡＮＤ型フラッシュメモリ、１０…メモリセルアレイ、１１…センスアンプモジュール、１２…カラムセレクタ、１３…入出力回路、１４…制御回路、１５…ＮＡＮＤストリング、２０…電圧生成回路、３０…プリチャージ回路、３２…バススイッチ、ＢＣ…ビット線制御部、ＳＡ…センスアンプ部、ＳＢ…ストローブ部、ＳＤＬ，ＵＤＬ，ＬＤＬ…ラッチ回路。

Claims (8)

1. メモリセルを含んだ複数のメモリストリングと、
   前記複数のメモリストリングのそれぞれの一端に電気的に接続された複数のビット線と、
   前記複数のメモリストリングに共通して電気的に接続されたソース線と、
   前記複数のビット線に電気的に接続されたセンスアンプと、
   を具備し、
   前記センスアンプは、前記メモリセルから第１データを読み出すとき、第１の読み出しと第２の読み出しとを連続的に行い、
   前記第１の読み出しにおいて、前記複数のビット線の電圧をプリチャージ電圧に設定し、
   前記第２の読み出しにおいて、前記第１の読み出しにおいてオンした前記メモリセルに接続された前記ビット線の電圧を前記ソース線に印加する電圧より高く前記プリチャージ電圧より低い正の第１の電圧に設定し、前記第１の読み出しにおいてオフを維持した前記メモリセルに接続された前記ビット線の電圧を前記プリチャージ電圧に設定することを特徴とする半導体記憶装置。
2. 前記センスアンプは、前記第２の読み出しを行った後、第２データを記憶可能な前記メモリセルから前記第２データを読み出すとき、第３の読み出しと第４の読み出しとを連続的に行い、
   前記第３の読み出しにおいて、前記ビット線の電圧を前記プリチャージ電圧に設定し、
   前記第４の読み出しにおいて、前記第３の読み出しにおいてオンした前記メモリセルに接続された前記ビット線の電圧を前記ソース線に印加する電圧より高く前記プリチャージ電圧より低い正の第２の電圧に設定し、前記第３の読み出しにおいてオフを維持した前記メモリセルに接続された前記ビット線の電圧を前記プリチャージ電圧に設定することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２の電圧は、前記第１の電圧と同じであることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記第２の電圧は、前記第１の電圧よりも低いことを特徴とする請求項２に記載の半導体記憶装置。
5. 前記センスアンプは、前記第２の読み出し時に、前記ビット線の電圧を、先に接地電圧に低下させ、その後前記第１の電圧に上昇させることを特徴とする請求項１に記載の半導体記憶装置。
6. 前記センスアンプは電圧生成回路を有し、前記電圧生成回路は前記ビット線に前記第１の電圧を供給することを特徴とする請求項１に記載の半導体記憶装置。
7. 前記センスアンプは電流制限回路を有し、前記電流制限回路は前記ビット線に流れる電流を制限することにより、前記第１の電圧を設定することを特徴とする請求項１に記載の半導体記憶装置。
8. 前記第１，第２の読み出しは、前記第１データを書き込んだ後に、前記メモリセルに前記第１データが書き込まれたか否かを検証するベリファイであることを特徴とする請求項１に記載の半導体記憶装置。