JP5016108B2 - ビット線ロックアウト制御を有する検知向上のための不揮発性メモリおよび方法 - Google Patents
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Description
もうひとつの実施形態において、高伝導セルに対応するビット線の数を累算し、この情報をもとにメモリセルページを流れる合計電流を推定する。
図1〜図9は、本発明の様々な態様を実施できる例示的なメモリシステムを示す。
図10〜図21は、本発明の様々な態様および実施形態を示す。
図1は、本発明を実施できる不揮発性メモリチップの機能ブロックを概略的に示す。メモリチップ100は、二次元のメモリセルアレイ200と、制御回路210と、デコーダ、読み出し/書き込み回路、マルチプレクサ等の周辺回路とを含む。
好適な実施形態において、同じワード線を共有する一連のメモリセル行からページが構成される。メモリセル行を複数のページに分割する別の実施形態において、個々のページに向けて読み出し/書き込み回路270を多重化するためのブロックマルチプレクサ250(250A、250Bに分割)を設ける。例えば、奇数および偶数メモリセル列によってそれぞれ形成される2つのページを読み出し/書き込み回路に向けて多重化する。
メモリアレイ200は通常、行および列に配列されてワード線およびビット線によりアドレス可能な二次元のメモリセルアレイとして編成される。アレイは、NORタイプのアーキテクチャまたはNANDタイプのアーキテクチャに従って形成できる。
今日、商業的に成功を収めた不揮発性ソリッドステートメモリ装置が数多く使われている。これらのメモリ装置には様々なタイプのメモリセルが採用され、各種のメモリセルは1つ以上の電荷蓄積素子を具備する。
図6は、プログラム/ベリファイからなる一連の交互サイクルによりメモリセルページを目標の記憶状態までプログラムする典型的な手法を示す。メモリセルのコントロールゲートには結合ワード線を介してプログラミング電圧VPGMが印加される。VPGMは、初期電圧レベルVPGM0から始まって階段波形の形をとる一連のプログラミング電圧パルスである。プログラミングの対象となるセルはこの一連のプログラミング電圧パルスに晒され、そのつどフローティングゲートには漸増電荷が加えられる。プログラミングパルスの合間にはセルのリードバックまたはベリファイを行い、区切りレベルを基準にソース−ドレイン電流を判定する。このリードバックプロセスは1つ以上の検知操作をともなうことがある。セルが目標状態に達したことがベリファイされると、そのセルのプログラミングは停止する。メモリセルの電荷蓄積単位にプログラムされ蓄積していく電子に対処するため、使用するプログラミングパルストレインの周期または振幅は上げることができる。通常、プログラミング回路は選択されたワード線に一連のプログラミングパルスを印加する。このため、コントロールゲートを通じてワード線に接続する1ページのメモリセルはまとめてプログラムできる。ページのメモリセルが目標状態までプログラムされると、そのメモリセルはプログラム禁止になり、このページの全セルがプログラム/ベリファイ済みとなるまで残りのセルのプログラミングが続く。
図7(1)は、接地状態「Gr」としての消去済み状態と累進的にプログラムされていく記憶状態「A」、「B」、「C」からなる4状態メモリアレイの例のしきい値電圧分布を示す。読み出し中は3つの分界区切り点DA 〜DC によって4つの状態に分界される。
図7(2)は、図7(1)に見られる考えられる4通りの記憶状態を表す好適な2ビットLM符号化を示す。それぞれの記憶状態(「Gr」、「A」、「B」、および「C」)は「上位、下位」からなる1対の符号ビット、すなわち「11」、「01」、「00」、および「10」によって表現される。米国特許第6,657,891号(特許文献15)に開示された「LM」符号には、電荷の大きな変化を要するプログラミング操作を回避することによって近接するフローティングゲート間の電界効果結合を抑えるという利点がある。この符号化では、「下位」および「上位」の2符号ビットのプログラミングと読み出しを別々に行うことができる。下位ビットのプログラミングでは、セルのしきい値レベルが「消去済み」領域にとどまるか、しきい値ウィンドウの「下位中位」領域まで進む。上位ビットのプログラミングでは、2つの領域のいずれか一方にあるセルのしきい値レベルがさらにしきい値ウィンドウの「下位中間」領域内の若干高いレベルまで進む。
図9は、図1に見られる読み出し/書き込み回路270Aおよび270Bを示すもので、p個のセンスモジュールからなるバンクがメモリセルアレイにまたがっている。p個のセンスモジュール480からなるバンク全体の並列動作により、行沿いにp個のセルからなるブロック(またはページ)の読み出しとプログラミングは並行して行うことができる。基本的に、センスモジュール1はセル1の電流I1 を検知し、センスモジュール2はセル2の電流I2 を検知し、・・・センスモジュールpはセルpの電流Ip を検知する。ソース線34から集約ノードCLSRCへ流れ、そこからさらに接地へ流れ込むこのページの合計セル電流iTOT は、p個のセルの全電流を加算したものとなる。従来のメモリアーキテクチャでは、ワード線を共有する1行のメモリセルによって2つ以上のページが形成され、1ページ内のメモリセルの読み出しとプログラミングは並行して行われる。1行2ページの場合には、偶数ビット線によって一方のページにアクセスし、奇数ビット線によって他方のページにアクセスする。偶数ビット線と奇数ビット線のいずれか一方へ1ページ分の検知回路が随時一度に結合する。
VT (i)電圧が安定していれば、信号XXLによりゲート制御されるトランジスタ630を経由して、ビット線36から選択メモリセルの伝導電流もしくはプログラム済みしきい値電圧を検知できる。セル電流判別部650は電流レベルの判別器または比較器として機能する。メモリセルの伝導電流を検知するため、セル電流判別部はセンスノードへ結合される。
前に述べたように、読み出し性能を上げるには1ページのメモリセルを並行して検知し、ページが大きいほど性能は上がる。しかし、図9から分かるように、多数のセルを並行して操作すると大量の電流を消費することにもなる。
大量の電流を扱うことから数々の問題が生じる。一般的に、デバイスの消費電力を抑えることが常に望ましい。特に、高電流を収容するコンポーネントはかさばり、貴重なチップスペースをふさぐ。メモリ装置はしばしばより悪い場合の電流を想定して設計されるが、ほとんどの場合、使用する電流はこれを遥かに下回る。というのは、電流はセルにプログラムされるデータに左右され、プログラムされる度合いが低いセルほど伝導電流は高くなるからである。
本願明細書において参照により援用されている、2005年3月16日に出願されたLiらの「NON-VOLATILE MEMORY AND METHOD WITH POWER-SAVING READ AND PROGRAM-VERIFY OPERATIONS 」という米国特許出願第11/083,514号(特許文献17)には節電手法が開示されている。具体的に、読み出しまたはプログラム/ベリファイ操作には、1つ以上の分界しきい値電圧に応じて1つ以上の検知サイクルがあり、複数の考えられる記憶状態のうちのメモリセルがどの記憶状態にあるかを判断する。
つまり、基準しきい値電圧を基準とする検知のたびに、フェーズ(1)〜(4)とフェーズ(5)〜(9)とにより図に示された少なくとも2回のサブサイクルがあって、それぞれのサブサイクルでは1ページのメモリセルを並行して検知する。検知サブサイクルにあたっては、そのつど事前にワード線とビット線をしかるべき電圧に設定する必要がある。これをプレチャージ操作で果たす。
第1のサブサイクルのプレチャージ操作はフェーズ(1)〜(2)間で行われ、第2のサブサイクルのものはフェーズ(5)〜(6)間で行われる。
米国特許第7,196,931号(特許文献18)によると、検知済みセルや現在の検知に関係のないセルをビット線ロックアウトによってオフにする2工程検知方式は、最大電流を制限するのに役立つほか、ソースの接地ループバイアスエラーの減少により第2の工程でより正確な検知を行える。しかし、多数の検知工程による性能低下とビット線ロックアウト操作によって生じるノイズのため、利点は相殺されてしまう。
まず、ビット線の多くは接地電位にロックされ、それ以外はより高い電位にプレチャージされる間、プルアップされる。ビット線間キャパシタンスのため、一般的に固定され接地されたビット線の中でビット線をプレチャージするには、ページ内のビット線を部分的に接地せずに全てのビット線を一斉にプルアップする場合に比べて概して困難であり、より多くの電力を消費する。
次に、ビット線が印加電圧まで充電されるにつれて当初流れていた交流(「AC」)変位電流は最終的にゼロまで減衰する。この減衰時間はビット線のRC定数の関数であり、Cは実効キャパシタンスである。セルの検知は基本的には直流(「DC」)伝導電流を判定することなので、AC変位電流が低下した後でなければビット線で正確な検知を行うことはできない。
iBL0 =CBL01d/dt(VBL0 −VBL1 )+CBL2 d/dt(VBL0 −VBL2 )
第2、第3以降の近傍のビット線の影響と、注目ビット線の上下に位置する層の電極の影響は無視する。注目ビット線とその線の上下に位置する層の電極とのキャパシタンスに相当する項は無視するため、それらの電圧が注目ビット線のそれと並行して動かない限り、上の式は、全てのビット線が一斉に充電される場合にはゼロになる。
クロスカップリングキャパシタンスの充電について、変位電流はビット線間電圧差の変化率に左右される。電圧差の変化率は、ビット線と近傍のビット線とで異なる充電または放電レートに起因し得る。
本発明の一般的な態様によると、1ページのメモリセルを並行して検知するときには、所定の電流レベルを超過するメモリセルをビット線の接地により遮断するビット線ロックアウトの回数が最小限に抑えられる。これにより、高電流セルを識別し遮断するためのさらなる検知サブサイクルは電流消費のための所与のバジェットが許す限り省略され、特定の検知コントロールゲート電圧による検知ではONセルのビット線が遮断され、他のコントロールゲート電圧による検知ではビット線遮断操作が行われない。この手法を用いれば検知サブサイクル数が減るほか、ビット線を遮断するときにビット線間結合によって発生するノイズが減り、検知操作性能が向上する。この文脈におけるビット線結合とは、近傍のグローバルビット線間に存在する容量結合を意味する。
実施形態によってはビット線ロックアウトがイネーブルになると、高電流セルを判定しロックアウトするための検知サブサイクルがビット線ロックアウトの前に実行される。他方、ビット線ロックアウトが選択的にディスエーブルになる場合には、高電流セルを判定するために先行する検知サブサイクルも省略される。
VT1を基準とする1工程検知で選択されたワード線をVT1に設定するプレチャージは、ビット線プレチャージの前かビット線プレチャージと同時に行われる。具体的に、ビット線プレチャージ期間はフェーズ(1.5)〜(1.6)で実施される。ビット線の電圧が安定し、変位電流がとるに足りない値まで減衰した後には、フェーズ(1.7)で検知を行う。フェーズ(1.8)ではストロービングとラッチが行われ、しきい値電圧がVT1を下回る「高」電流セルの信号INVはHIGHでラッチされ、しきい値電圧がVT1を上回るセルの信号INVはLOWでラッチされる。フェーズ(1.9)では、基本的に信号INVの反対である信号SENの形をとる検知結果がリードアウトバスを通じて送出される。
ページ電流とソースバイアスエラーを制限するには、ビット線ロックアウト方式により次の検知工程に関係ない高電流セルのビット線を接地にロックアウトし、高電流セルをオフにする。つまり、既存の検知手法では全ての記憶状態に対してビット線ロックアウトを含む2工程検知を実施する。
ステップ810:該当するビット線と共通のワード線とによりグループの各メモリセルに対するアクセスを提供する。
ステップ820:複数のしきい値電圧レベルから検知の基準となる分界しきい値電圧レベルを選択する。
ステップ830:選択された分界しきい値電圧レベルまで共通のワード線をプレチャージする。
ステップ832:該当するビット線を所定の電圧レベルまで概ねプレチャージする。
ステップ840:ビット線ロックアウトをイネーブルするか?イネーブルする場合にはステップ842へ進み、そうでなければステップ850へ進む。
ステップ842:選択された分界しきい値電圧を基準としメモリセルのグループを並行して検知する。
ステップ844:選択された分界しきい値電圧レベルを下回るしきい値電圧レベルが検知されたメモリセルを識別する。
ステップ846:識別されたメモリセルに該当するビット線を接地電位に設定しロックアウトする。このロックアウトは、複数のしきい値電圧レベルに含まれる電圧レベルの全適用回数に満たない回数で選択的に実行される。
ステップ850:選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知する。
ステップ860:選択された電圧は複数のしきい値電圧レベルの最後の電圧レベルに等しいか?等しい場合にはステップ870へ進み、そうでなければステップ820まで戻る。
ステップ870:メモリセルのグループの検知を終了する。
ステップ910:該当するビット線と共通のワード線とによりグループの個々のメモリセルに対するアクセスを提供する。
ステップ920:複数のしきい値電圧レベルから検知の基準となる分界しきい値電圧レベルを選択する。
ステップ930:選択された分界しきい値電圧レベルまで共通ワード線をプレチャージする。
ステップ932:該当するビット線を所定の電圧レベルまで概ねプレチャージする。
ステップ940:選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知する。
ステップ950:ビット線ロックアウトをイネーブルするか?イネーブルする場合にはステップ952へ進み、そうでなければステップ960へ進む。
ステップ952:選択された分界しきい値電圧レベルを下回るしきい値電圧レベルが検知されたメモリセルを識別する。
ステップ954:識別されたメモリセルに該当するビット線を接地電位に設定しロックアウトする。このロックアウトは、複数のしきい値電圧レベルに含まれる電圧レベルの全適用回数に満たない回数で選択的に実行される。
ステップ960:選択された電圧は複数のしきい値電圧レベルの最後の電圧レベルに等しい?等しい場合はステップ970へ進み、そうでなければステップ920まで戻る。
ステップ970:メモリセルのグループの検知を終了する。
前に述べたように、検知工程数の削減に役立つ要素が2つあり、2工程検知を不要にすることすらできる。ひとつはビット線電圧の低減であり、もうひとつはデータのランダム化またはスクランブリングである。
これまで本発明の様々な態様を特定の実施形態との関係で説明してきたが、本発明が添付の特許請求の範囲内で保護を受ける権利があることが理解されるはずである。
Claims (40)
- 不揮発性メモリであって、
ビット線とワード線とによりアクセスできるメモリセルアレイと、
該当するビット線と共通のワード線とによりアクセスできる1グループのメモリセルで伝導電流を並行して検知する1グループの検知回路と、
1セットの複数のしきい値電圧レベルから検知の基準として選択される分界しきい値電圧レベルまで共通ワード線をプレチャージするワード線電圧供給部と、
該当するビット線を所定の電圧まで概ねプレチャージするビット線電圧供給部と、
選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知するための検知回路のグループを制御する1セットの制御信号発生手段と、
各検知回路の検知結果と、検知中にビット線ロックアウトをイネーブルする制御信号とに応じて、該当するビット線を接地する、検知回路ごとのビット線接地回路と、
を備え、
前記検知結果は、検知対象メモリセルが基準検知電流を上回る伝導電流を有する場合のものであり、ビット線ロックアウトのイネーブル条件として識別済みメモリセル数が所定の数に達したとき、ビット線を接地し、前記制御信号はアサートされる不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
ビット線ロックアウトのイネーブル条件は、メモリセルのグループの総計電流が所定の電流レベルに達することを含む不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
ビット線電圧供給部は、検知中に所定の最小ビット線電圧を供給する不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
ビット線ロックアウトのイネーブル条件は、選択された分界しきい値電圧レベルが、1セットの複数のしきい値電圧レベルのサブセットに含まれる所定のレベルに一致することを含む不揮発性メモリ。 - 請求項4記載の不揮発性メモリにおいて、
サブセットは、1セットの複数のしきい値電圧レベルの中で概ね均等に間隔をおく分界しきい値電圧レベルを選択することによって形成される不揮発性メモリ。 - 請求項5記載の不揮発性メモリにおいて、
メモリセルのグループは、擬似ランダムパターンで符号化されたデータを蓄積する不揮発性メモリ。 - 請求項4記載の不揮発性メモリにおいて、
サブセットは、順序付けられた1セットの複数のしきい値電圧レベルの中でn個おきの分界しきい値レベルを選択したものであり、nは1より大きい整数である不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
1セットの分界しきい値電圧は、少なくとも3個の電圧レベルを含む不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
1セットの分界しきい値電圧は、少なくとも7個の電圧レベルを含む不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
1セットの分界しきい値電圧は、少なくとも15個の電圧レベルを含む不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
前記検知回路のグループは、前記メモリセルのグループにプログラムされた記憶状態を読み出す読み出し操作中に作動する不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
前記検知回路のグループは、選択された分界しきい値電圧を基準にメモリセルがプログラム済みか否かをベリファイするプログラミング操作の一部で作動する不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
不揮発性メモリセルのグループは、フラッシュEEPROMの一部分である不揮発性メモリ。 - 請求項13記載の不揮発性メモリにおいて、
フラッシュEEPROMは、NANDタイプのものである不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
1グループの不揮発性メモリセルは、少なくとも1つの電荷蓄積素子を各々有する不揮発性メモリ。 - 請求項15記載の不揮発性メモリにおいて、
電荷蓄積素子は、フローティングゲートである不揮発性メモリ。 - 請求項15記載の不揮発性メモリにおいて、
電荷蓄積素子は、誘電体層である不揮発性メモリ。 - 請求項1記載の不揮発性メモリにおいて、
1グループの不揮発性メモリセルは、少なくとも2ビットのデータを蓄積する不揮発性メモリ。 - 不揮発性メモリであって、
ビット線とワード線とによりアクセスできるメモリセルアレイと、
該当するビット線と共通のワード線とによりアクセスできる1グループのメモリセルで伝導電流を並行して検知する1グループの検知回路と、
1セットの複数のしきい値電圧レベルから検知の基準として選択される分界しきい値電圧レベルまで共通ワード線をプレチャージするワード線電圧供給部と、
該当するビット線を所定の電圧まで概ねプレチャージするビット線電圧供給部と、
選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知するための検知回路グループを制御する手段と、
前記各検知回路の検知結果と、検知中にビット線ロックアウトをイネーブルする制御信号とに応じて、該当するビット線を接地する、検知回路ごとのビット線接地回路と、
を備え、
前記検知結果は、検知対象メモリセルが基準検知電流を上回る伝導電流を有する場合のものであり、
ビット線ロックアウトのイネーブル条件として識別済みメモリセル数が所定の数に達したとき、ビット線を接地し、前記制御信号はアサートされる不揮発性メモリ。 - 請求項1〜19のいずれか記載の不揮発性メモリにおいて、
不揮発性メモリセルは、メモリカードに内蔵される不揮発性メモリ。 - 1グループの不揮発性メモリセルを並行して検知する方法であって、
(a)該当するビット線と共通のワード線とにより1グループの各メモリセルに対するアクセスを提供するステップと、
(b)1セットの複数のしきい値電圧レベルから検知の基準となる分界しきい値電圧レベルを選択するステップと、
(c)選択された分界しきい値電圧レベルまで共通ワード線をプレチャージするステップと、
(d)該当するビット線を所定の電圧まで概ねプレチャージするステップと、
(e)選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知するステップと、
(f)ビット線ロックアウトのイネーブル条件として識別済みメモリセルが所定の数に達しビット線の接地によるビット線ロックアウトのイネーブル条件がアサートされる場合には常に、(h)へ進む前に(g1)から(g2)を実行するステップと、そうでなければ(h)までスキップするステップと、
(g1)選択された分界しきい値電圧レベルを下回るしきい値電圧レベルが検知されたメモリセルを識別するステップと、
(g2)識別されたメモリセルに該当するビット線を接地電位に設定することによりロックアウトするステップと、
(h)セットに含まれる全電圧レベルが適用されるまで1セットの複数のしきい値電圧レベルに含まれる次の電圧レベルで(b)から(h)を繰り返すステップと、を含み、
前記ロックアウトは、ビット線ロックアウトのイネーブル条件がアサートされる場合には常に、1セットの複数のしきい値電圧レベルに含まれる電圧レベルの全適用回数に満たない回数で選択的に実行される方法。 - 請求項21記載の方法において、
前記(g1)から(g2)を実行するステップは、(g3)選択された分界しきい値電圧を基準としてメモリセルのグループを並行して検知するステップをさらに含む方法。 - 請求項21記載の方法において、
ビット線ロックアウトのイネーブル条件は、メモリセルのグループの総計電流が所定の電流レベルに達することを含む方法。 - 請求項21記載の方法において、
検知中に所定の最小ビット線電圧でビット線を操作するステップをさらに含む方法。 - 請求項21記載の方法において、
ビット線ロックアウトのイネーブル条件は、選択された分界しきい値電圧レベルが、1セットの複数のしきい値電圧レベルのサブセットに含まれる所定のレベルに一致することを含む方法。 - 請求項25記載の方法において、
サブセットは、1セットの複数のしきい値電圧レベルの中で概ね均等に間隔をおく分界しきい値電圧レベルを選択することによって形成される方法。 - 請求項26記載の方法において、
メモリセルのグループは、擬似ランダムパターンで符号化されたデータを蓄積する方法。 - 請求項25記載の方法において、
サブセットは、順序付けられた1セットの複数のしきい値電圧レベルの中でn個おきの分界しきい値レベルを選択することによって形成され、nは1より大きい整数である方法。 - 請求項21記載の方法において、
1セットの分界しきい値電圧は、少なくとも3個の電圧レベルを含む方法。 - 請求項21記載の方法において、
1セットの分界しきい値電圧は、少なくとも7個の電圧レベルを含む方法。 - 請求項21記載の方法において、
1セットの分界しきい値電圧は、少なくとも15個の電圧レベルを含む方法。 - 請求項21記載の方法において、
前記検知するステップは、前記メモリセルのグループにプログラムされた記憶状態を読み出す読み出し操作の一部である方法。 - 請求項21記載の方法において、
前記検知するステップは、選択された分界しきい値電圧を基準にメモリセルがプログラム済みか否かをベリファイするプログラミング操作の一部である方法。 - 請求項21記載の方法において、
不揮発性メモリセルのグループは、フラッシュEEPROMの一部分である方法。 - 請求項34記載の方法において、
フラッシュEEPROMは、NANDタイプのものである方法。 - 請求項21記載の方法において、
1グループの不揮発性メモリセルは、少なくとも1つの電荷蓄積素子を各々有する方法。 - 請求項36記載の方法において、
電荷蓄積素子は、フローティングゲートである方法。 - 請求項36記載の方法において、
電荷蓄積素子は、誘電体層である方法。 - 請求項21記載の方法において、
1グループの不揮発性メモリセルは、少なくとも2ビットのデータを蓄積する方法。 - 請求項21〜39のいずれか記載の方法において、
不揮発性メモリセルは、メモリカードに内蔵される方法。
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