JP5149148B2 - 電力が節約されている読み出しおよびプログラム−ベリファイ動作による不揮発性メモリおよび方法 - Google Patents

Description

本発明は、全体的に電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭなどの不揮発性半導体メモリに関し、詳細には、読み出しおよびプログラム−ベリファイ動作中に電力が節約される形態を実行するものに関する。

電荷の不揮発的に蓄積可能な固体メモリ、特に小形形状のファクタカードとしてパッケージ化されたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの形態の固体メモリは、最近、様々なモバイル機器および携帯端末、特に情報機器および消費者電子製品における記憶装置の選択肢になっている。やはり固体メモリであるＲＡＭ（ランダムアクセスメモリ）とは異なり、フラッシュメモリは不揮発性であり、電源が停止された後でもその記憶データを保持する。高いコストにも拘わらず、フラッシュメモリは大量記憶用途にますます使用されている。ハードディスクドライブやフロッピーディスクなど、回転磁気媒体に基づく従来の大量記憶は、モバイル環境および携帯環境には不安定である。これはディスクドライブが嵩だかの傾向があり、機械的に故障しやすく、呼び出し時間が長く必要電力が大きいためである。これらの望ましくない特質のため、ディスクドライブ式記憶装置は多くのモバイル用途および携帯用途にとって実用的ではない。他方、フラッシュメモリは、埋め込み形および取り出し可能なカード形の両方とも、その小さなサイズ、低い電力消費、高速、および高い信頼性という特徴によりモバイル環境および携帯環境に理想的に適している。

ＥＥＰＲＯＭおよび電気的にプログラム可能な読み出し専用メモリ（ＥＰＲＯＭ）は、消去することができ、かつそのメモリセルに書き込まれたまたは「プログラムされた」新しいデータを有する不揮発性メモリである。両方とも、電界効果トランジスタ中に、半導体基板のチャネル領域上のソースとドレイン領域間に配置されたフローティング（接続されない）導電性ゲートを用いる。次いで、コントロールゲートがフローティングゲート上に設けられる。トランジスタのしきい値電圧特性はフローティングゲート上に保持される電荷の量によって制御される。すなわち、トランジスタを「起動」する前に、フローティングゲート上の所与のレベルの電荷には、そのソースとドレインとの間を伝導させるためのコントロールゲートに印加すべき対応する電圧（しきい値）がある。

フローティングゲートは所定の範囲の電荷を保持することができ、したがって、しきい値電圧ウィンドウ内で任意のしきい値電圧レベルをプログラムすることができる。しきい値電圧ウィンドウのサイズはデバイスの最小と最大しきい値レベルによって設定され、したがって、これはフローティングゲート上にプログラムすることのできる電荷の範囲に相当する。しきい値ウィンドウは一般にメモリデバイスの特性、動作条件および履歴に依存する。ウィンドウ内の各個別の分解可能なしきい値電圧レベルの範囲は、原理的に、セルの明確な記憶状態を表すのに用いることができる。

典型的にメモリセルとして働くトランジスタは、２つの機構の１つによって「プログラムされた」状態にプログラムされる。「ホットエレクトロン注入」において、ドレインに印加された高い電圧は基板のチャネル領域の電子を加速する。同時に、コントロールゲートに印加された高い電圧はホットエレクトロンを薄いゲート誘電体を通してフローティングゲートに引っ張る。「トンネル注入」において、基板に比較して高い電圧がコントロールゲートに印加される。このようにして、電子は基板から中間のフローティングゲートに引っ張られる。

メモリデバイスはいくつもの機構によって消去することができる。ＥＰＲＯＭについて、メモリは紫外線照射によりフローティングゲートから電荷を除去することによって全体の消去が可能である。ＥＥＰＲＯＭについて、メモリセルは、コントロールゲートに比較して基板に高い電圧を印加してフローティングゲートに電子を誘起し、薄い酸化物を通して基板チャネル領域（すなわち、ファウラー−ノルドハイムトンネル現象 (Fowler-Nordheim tunneling)）へトンネル通過させることによって電気的に消去可能である。典型的にＥＥＰＲＯＭはバイト毎に消去可能である。フラッシュＥＥＰＲＯＭについては、全てを同時に、または１つ以上のブロックを同時に電気的に消去可能であり、ブロックは５１２バイトまたはそれ以上のメモリから構成することができる。

不揮発性メモリセルの例
典型的にメモリデバイスはカード上に搭載することのできる１個以上のメモリチップを含む。各メモリチップは、デコーダおよび消去回路、書き込み回路、および読み出し回路などの周辺の回路によってサポートされたメモリセルのアレイを含む。より複雑なメモリデバイスも情報処理機能をもち、高レベルのメモリ動作とインターフェイスを行うコントローラとを備える。多くの商業的に成功した今日使用されている不揮発性固体メモリデバイスがある。これらのメモリデバイスは異なる種類のメモリセルを用いることができ、各種類は１個以上の電荷蓄積素子を有する。

図１Ａ〜１Ｅは、不揮発性メモリセルの異なる例の概要図を示す。

図１Ａは、コントロールゲート、ソース、ドレイン、および電荷を蓄えるためのフローティングゲートを備えるＥＥＰＲＯＭセル形の不揮発性メモリの概要図を示す。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）は、ＥＰＲＯＭと類似した構造を有するが、ＵＶ放射線への露出の必要なく適切な電圧を印加して、そのフローティングゲートへ電気的に電荷を装填し除去する機構を追加で提供する。それらのセルの例およびその製造方法が、米国特許第５，５９５，９２４号（特許文献１）に挙げられる。

図１Ｂは、選択ゲートとコントロールゲートすなわちステアリングゲートの両方を有するフラッシュＥＥＰＲＯＭセルの概要図を示す。メモリセル１０はソース拡散１４とドレイン拡散１６との間に「分割チャネル」１２を有する。セルは２個の直列トランジスタＴ１とＴ２、およびそれぞれビット線ＢＬ−左とＢＬ−右に結合したその端子で実際に形成される。Ｔ１はフローティングゲート２０とコントロールゲート３０を有するメモリトランジスタとして働く。フローティングゲートは選択可能な量の電荷を蓄えることができる。チャネルのＴ１部分を通ることのできる電流量は、コントロールゲート３０の電圧と中間のフローティングゲート２０に存在する電荷量に依存する。Ｔ２は選択ゲート４０を有する選択トランジスタとして働く。Ｔ２が選択ゲート４０の電圧で起動されるとき、それはチャネルのＴ１部分の電流をソースとドレイン間に通過させる。選択トランジスタはコントロールゲートの電圧とは独立にソース−ドレインチャネルに沿うスイッチを提供する。１つの利点は、そのフローティングゲートの電荷欠乏（正）のためにゼロコントロールゲート電圧でまだ伝導しているセルを停止させるために用いることができることである。他の利点は、ソース側の注入プログラミングをさらに容易に実行できることである。

分割チャネルメモリセルの１つの簡単な実施形態は、選択ゲートとコントロールゲートが図１Ｂに示した点線で概略図が示されているように、同じワード線に接続されるものである。これは、チャネルの一部の上に配置された電荷蓄積素子（フローティングゲート）と、他のチャネル部分の上ならびに電荷蓄積素子の上に配置されたコントロールゲート構造（ワード線の一部である）を有することによって達成される。これは２個の直列トランジスタを形成し、一方（メモリトランジスタ）は電荷蓄積素子の電荷量と、そのチャネルの一部を通過することのできる電流の量を制御するワード線の電圧との組み合わせであり、他方（選択トランジスタ）はそのゲートとして働くワード線だけを有する。それらのセル、そのメモリシステムにおける使用、およびその製造方法の例が、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）に挙げられる。

図１Ｂに示した分割チャネルセルのさらに詳細な実施形態は、選択ゲートおよびコントロールゲートが独立し、その間が点線で接続されないときである。一実施例はワード線に直角の制御（またはステアリング）線に接続された１列のコントロールゲートをセルのアレイ中に有する。この効果は、選択されたセルの読み出しまたはプログラムするとき、ワード線が同時に２つの機能を行わなければならないことから開放することである。これらの２つの機能は、（１）選択トランジスタのゲートとして働き、したがって選択トランジスタを起動または停止させるための適切な電圧を必要とすること、（２）ワード線と電荷蓄積素子との間の電界（容量性）結合を通して電荷蓄積素子の電圧を望ましいレベルに駆動することである。これらの機能の両方を単一の電圧で最適に実施するのはしばしば困難である。コントロールゲートと選択ゲートを分離して制御することによって、追加の制御線が機能（２）を実施するので、ワード線は機能（１）だけを実施すればよい。この能力は、プログラミング電圧を目標データに適応させる高性能のプログラミング設計を可能にする。フラッシュＥＥＰＲＯＭ中の独立のコントロール（またはステアリング）ゲートの使用が、例えば、米国特許第５，３１３，４２１号（特許文献７）、第６，２２２，７６２号（特許文献８）に記載される。

図１Ｃは、二重フローティングゲートと独立した選択ゲートおよびコントロールゲートを有する他のフラッシュＥＥＰＲＯＭセルの概要図を示す。メモリセル１０’は実際に３個の直列トランジスタを有することを除いて、図１Ｂのものと類似している。この種類のセルにおいて、ソース拡散とドレイン拡散との間に選択トランジスタＴ２を備えて、そのチャネル上の２個の記憶素子（すなわち、Ｔ１−左とＴ１−右）が含まれる。メモリトランジスタはそれぞれフローティングゲート２０”と２０’、およびコントロールゲート３０”と３０’を有する。選択トランジスタＴ２は選択ゲート４０’によって制御される。任意の一時に、一対のメモリトランジスタだけが読み出しまたは書き込みのためにアクセスされる。記憶ユニットＴ１−左がアクセスされているとき、Ｔ２とＴ１−右の両方とも起動されてチャネルのＴ１−左部分の電流をソースとドレイン間に流れさせる。同様に、記憶ユニットＴ１−右がアクセスされているとき、Ｔ２とＴ１−左が起動される。消去は、選択ゲートポリシリコンの一部をフローティングゲートに接近させ、フローティングゲート内に蓄積された電子が選択ゲートポリシリコンにトンネル通過できるように、選択ゲートに実質的に正の電圧（例えば、２０Ｖ）を印加することによって行われる。

図１Ｄは、ＮＡＮＤセルに組織されたメモリセルのストリングの概要図を示す。ＮＡＮＤセル５０は、ソースとドレインでデイジーチェーンに連なった直列のメモリトランジスタＭ１、Ｍ２・・・Ｍｎ（ｎ＝４、８、１６またはそれ以上）から構成される。一対の選択トランジスタＳ１、Ｓ２は、ＮＡＮＤセルのソース端子５４とドレイン端子５６を経由してメモリトランジスタチェーンの外部への接続を制御する。メモリアレイにおいて、ソース選択トランジスタＳ１が起動されるとき、ソース端子はソース線に結合される。同様に、ドレイン選択トランジスタＳ２が起動されるとき、ＮＡＮＤセルのドレイン端子はメモリアレイのビット線に結合される。チェーン中の各メモリトランジスタは、意図された記憶状態を表すために所与の量の電荷を蓄積する電荷蓄積素子を有する。各メモリトランジスタのコントロールゲート（コントロールゲート１またはコントロールゲート２・・・またはコントロールゲートｎなど）は、読み出しおよび書き込み動作を制御する。選択トランジスタＳ１、Ｓ２の各々のコントロールゲートは、それぞれそのソース端子５４とドレイン端子５６を経由してＮＡＮＤセルへのアクセスを制御させる。

ＮＡＮＤセル内のアドレスされたメモリトランジスタが読み出されてプログラミング中にベリファイされるとき、そのコントロールゲートには適切な電圧が供給される。同時に、ＮＡＮＤセル５０中のアドレスされない残りのメモリトランジスタはそのコントロールゲートに十分な電圧を印加することによって完全に起動される。このようにして、個別のメモリトランジスタのソースからＮＡＮＤセルのソース端子５４への伝導性通路が有効に形成され、同様に、個別のメモリトランジスタのドレインについてはセルのドレイン端子５６へ伝導性通路が有効に形成される。それらのＮＡＮＤセル構造を備えるメモリデバイスが、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載される。

図１Ｅは、電荷を蓄積するための誘電体層を備える不揮発性メモリの概要図を示す。前に説明した図１Ａなどの導電性フローティングゲート素子の代わりに、誘電体層が用いられる。誘電体記憶素子を用いるそれらのメモリデバイスが、エイタンらの「ＮＲＯＭ：新規な局在化トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイスレター，第２１巻，第１１号，２０００年１１月，５４３〜５４５頁 (Eitan et al., “NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545) （非特許文献１）に記載されている。ＯＮＯ誘電体層は、チャネルを横断してソースとドレイン拡散との間に延在する。１つのデータビット用の電荷はドレインに隣接する誘電体層に局在化し、他のデータビット用の電荷はソースに隣接する誘電体層に局在化される。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）は、２つの二酸化ケイ素層の間に挟まれたトラッピング誘電体を有する不揮発性メモリについて開示している。多状態のデータ記憶は、誘電体内の空間的に分離された電荷蓄積領域の二進（バイナリー）状態を分離して読み出すことによって実行される。

メモリアレイ
メモリデバイスは、典型的に、行と列とに配列され、ワード線とビット線によってアドレス可能なメモリセルの２次元アレイから構成される。アレイはＮＯＲ形またはＮＡＮＤ形構造に従って形成される。

ＮＯＲアレイ
図２は、メモリセルのＮＯＲアレイ１００の例を示す。ＮＯＲ形構造を有するメモリデバイスは、図１Ｂまたは１Ｃに示した形のセルで実施されている。メモリセルの各行はそのソースとドレインによってデイジーチェーン式に接続される。この設計は場合によって仮想接地設計と呼ばれる。各メモリセル１０はソース１４、ドレイン１６、コントロールゲート３０、および選択ゲート４０を有する。行中のセルはワード線４２に接続されたその選択ゲートを有する。列中のセルは選択されたビット線３４および３６にそれぞれ接続されたそのソースとドレインを有する。メモリセルがそのコントロールゲートおよび独立に制御された選択ゲートを有するいくつかの実施形態において、ステアリング線３２も列中のセルのコントロールゲートに接続する。

多くのフラッシュＥＥＰＲＯＭデバイスは各々互いに接続されたそのコントロールゲートと選択ゲートで形成されたメモリセルで実施される。この場合、ステアリング線の必要はなく、ワード線は単純に全てのコントロールゲートと各行に沿うセルの選択ゲートを接続する。これらの設計の例が、米国特許第５，１７２，３３８号（特許文献１４）および第５，４１８，７５２号（特許文献１５）によって開示される。これらの設計において、ワード線は、本質的に、列を選択することと、読み出しまたはプログラミングのためのコントロールゲート電圧を行内の全てのセルに供給することの２つの働きをする。

ＮＡＮＤアレイ
図３は、図１Ｄに示したものなどの、メモリセルのＮＡＮＤアレイの例を示す。各ＮＡＮＤチェーンの列に沿って、ビット線３６が各ＮＡＮＤチェーン５０のドレイン端子５６に結合される。ＮＡＮＤチェーンの各行に沿って、ソース線３４はその全てのソース端子５４に接続することができる。また、行に沿うＮＡＮＤチェーンのコントロールゲートは一連の対応するワード線に接続される。ＮＡＮＤチェーンの行全体は、接続されたワード線を経由してそのコントロールゲート上に適切な電圧を印加して対の選択トランジスタ（図１Ｄ参照）を起動することによりアドレスすることができる。ＮＡＮＤチェーン内のメモリセルを表すメモリトランジスタが読み出されているとき、チェーン中の残りのメモリトランジスタはその付属ワード線を経由して強く起動されるので、チェーン中に流れる電流は本質的に読み出されているセルに蓄積された電荷のレベルに依存する。ＮＡＮＤ構造アレイおよびメモリシステムの部分としてのその動作の例が、米国特許第５，５７０，３１５号（特許文献９）、第５，７７４，３９７号（特許文献１６）、第６，０４６，９３５号（特許文献１１）に見出される。

ブロック消去
電荷蓄積メモリデバイスのプログラミングは、その電荷蓄積素子へさらに多くの電荷が加わることになる。したがって、プログラミング動作の前に、電荷蓄積素子中に存在する電荷を除去（または消去）しなければならない。消去回路（図示せず）はメモリセルの１つ以上のブロックを消去するために提供される。ＥＥＰＲＯＭなどの不揮発性メモリは、セルのアレイ全体またはアレイの大部分のセル群のアレイが電気的に一緒に（すなわち、瞬時に）消去されるとき、「フラッシュ」ＥＥＰＲＯＭと呼ばれる。消去されると、次いでセル群は再プログラムされる。一緒に消去可能なセル群は１つ以上のアドレス可能な消去ユニットから構成することができる。典型的に、消去ユニットまたはブロックは１ページ以上のデータを記憶し、ページがプログラミングと読み出しのユニットではあるが、１ページ以上を単一動作でプログラムまたは読み出すことができる。典型的に、各ページは１セクタ以上のデータを記憶し、セクタのサイズはホストシステムによって画定される。一例は、磁気ディスクドライブで確立された標準に従う５１２バイトのユーザデータのセクタであり、ユーザデータおよび／またはそれが記憶されるブロックについての数バイトのオーバーヘッド情報が加わる。

読み出し／書き込み回路
通常の２状態ＥＥＰＲＯＭセルにおいて、伝導ウィンドウを２つの領域に仕切るために少なくとも１つの電流区切り点のレベルが確立される。セルが所定の固定電圧の印加によって読み出されるとき、そのソース／ドレイン電流は、区切り点レベル（または参照電流Ｉ_REF ）と比較することによって記憶状態に変形される。読み出された電流が区切り点レベルのそれよりも高いならば、セルは１つの論理状態（例えば、「０」状態）であることが決定される。他方、電流が区切り点レベルのそれよりも低いならば、セルは他の論理状態（例えば、「１」状態）であることが決定される。したがって、それらの２状態のセルはデジタル情報の１ビットを記憶する。外部でプログラム可能な参照電流源は、しばしばメモリシステムの部分として提供され、区切り点レベルの電流を発生する。

メモリ容量を増加するために、フラッシュＥＥＰＲＯＭデバイスは、半導体技術の状況が進歩するとともにより高い密度で製造されている。記憶容量を増加する他の方法は、各メモリセルに２つの状態以上を記憶させることである。

多状態またはマルチレベルのＥＥＰＲＯＭメモリセルについて、各セルが１ビット以上のデータを記憶できるように、伝導ウィンドウは１つ以上の区切り点によって２つ以上の領域に仕切られる。所与のＥＥＰＲＯＭアレイが記憶できる情報は、各セルが記憶できる状態数で増加する。多状態またはマルチレベルのメモリセルを有するＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭが、米国特許第５，１７２，３３８号（特許文献１４）に記載されている。

実施上、セルの記憶状態は、通常、参照電圧がコントロールゲートに印加されるとき、セルのソースとドレイン電極を横断する伝導電流を検知することによって読み出される。したがって、セルのフローティングゲート上の所与の各電荷については、固定された参照コントロールゲート電圧に関する対応する伝導電流を検知することができる。同様に、フローティングゲート上にプログラムすることが可能な電荷の範囲は対応するしきい値電圧ウィンドウまたは対応する伝導電流ウィンドウを画定する。

代わりに、仕切られた電流ウィンドウ中の伝導電流を検知する代わりに、コントロールゲートでのテスト下で所与の記憶状態のためのしきい値電圧を設定し、伝導電流がしきい値電流よりも低いかまたは高いかを検知することが可能である。一実施例において、しきい値電流に対する伝導電流の検知は、伝導電流がビット線の容量を通して放電される伝導電流の割合を試験することによって達成される。

図４は、フローティングゲートが任意の一時に選択的に蓄積することのできる４つの異なる電荷Ｑ１〜Ｑ４について、ソース−ドレイン電流Ｉ_D とコントロールゲート電圧Ｖ_CGの間の関係を示す。４つのＩ_D 対Ｖ_CG曲線の実線は、メモリセルのフローティングゲート上にプログラムすることのできる４つの可能な電荷レベルを示し、４つの可能な記憶状態にそれぞれ対応する。一例として、セルの母集団のしきい値電圧ウィンドウは０．５Ｖ〜３．５Ｖの範囲とすることができる。６つの記憶状態（「１」〜「６」）は、しきい値ウィンドウを５つの領域に各々０．５Ｖの間隔で仕切ることによって区分することができる。例えば、図に示されているように２μＡの参照電流Ｉ_REF が用いられるならば、Ｑ１でプログラムされたセルは、その曲線がＩ_REF とＶＣＧ＝０．５Ｖおよび１．０Ｖで区分されるしきい値ウィンドウの領域で交差するので、記憶状態「１」であると考えられる。同様に、Ｑ４は記憶状態「５」である。

前の説明から理解できるように、メモリセルがより多くの状態を記憶できるほど、そのしきい値ウィンドウは細かく分割される。これは、必要な解像度を達成するために、プログラミングおよび読み出し動作により高い精度を必要とする。

米国特許第４，３５７，６８５号（特許文献１７）は、セルが所与の状態にプログラムされるとき、フローティングゲートに増分電荷が加わる度ごとに継続的なプログラミング電圧パルスを受ける２状態のＥＰＲＯＭをプログラムする方法を開示する。パルスの中間で、セルは読み出され、または区切り点レベルに対するそのソース−ドレイン電流がベリファイされる。プログラミングは、電流状態が望ましい状態に達したことがベリファイされると停止する。用いられるプログラミングパルス列は期間を増加し、または増幅することができる。

従来技術のプログラミング回路は単純にしきい値ウィンドウを通してステップに消去または接地状態から目標状態に達するまでプログラミングパルスを加える。実際には、十分な解像度を可能にするために、各仕切られたまたは区分された領域は少なくとも約５ステップにわたるプログラミングを必要とする。動作は２状態メモリセルには許容できる。しかし、多状態セルについて、必要なステップ数は仕切りの数で増加し、したがって、プログラミング精度または解像度が増加しなければならない。例えば、１６状態のセルは、目標状態にプログラムするために平均少なくとも４０プログラミングパルスを必要とする可能性がある。

図５は、読み出し／書き込み回路が、行デコーダ１３０と列デコーダ１６０を経由してアクセス可能なメモリアレイ１００の典型的な配置を備えるメモリデバイスの概要図を示す。図２および３に関して説明したように、メモリアレイ１００中のメモリセルのメモリトランジスタは１組の選択されたワード線およびビット線を経由してアドレス可能である。アドレスＡＤＤＲが供給されるとき、アドレスされたメモリトランジスタのそれぞれのゲートに適切な電圧を印加するために、行デコーダ１３０は１つ以上のワード線を選択し、列デコーダ１６０は１つ以上のビット線を選択する。読み出し／書き込み回路１７０が提供されて、アドレスされたメモリトランジスタの記憶状態を読み出しまたは書き込む（プログラムする）。読み出し／書き込み回路１７０は、アレイ中のメモリ素子にビット線を経由して接続可能な多くの読み出し／書き込みモジュールまたは検知モジュール１８０（例えば、検知モジュール１、検知モジュール２・・・検知モジュールｐ）を含み、読み出し／書き込みデータはデータＩ／Ｏを経由して外部と交換される。

読み出し／書き込み動作および精度に影響を与える要因
読み出しおよびプログラミング動作を改善するために、アレイ中の複数の電荷蓄積素子またはメモリトランジスタが並列に読み出しまたはプログラムされる。したがって、メモリ素子の論理的「ページ」は一緒に読み出しまたはプログラムされる。既存のメモリ構造において、行は典型的にいくつかのインターリーブされたページを含む。ページの全てのメモリ素子は一緒に読み出しまたはプログラムされる。列デコーダは選択的にインターリーブされたページの各々を対応する数の読み出し／書き込みモジュールに接続する。例えば、一実施例において、メモリアレイは５３２バイト（５１２バイト＋２０バイトのオーバーヘッド）のページサイズを有するように設計される。各列がドレインビット線を含み行当り２つのインターリーブされたページが存在するならば、これは８，５１２列になり、各ページには４，２５６列が付属する。全て偶数のビット線または奇数ビット線へ並列に読み出しまたは書き込みを行うために、接続可能な４，２５６の検知モジュールが存在する。このようにして、４，２５６ビット（すなわち、５３２バイト）のデータのページがメモリ素子のページから並列に読み出され、またはメモリ素子のページ中にプログラムされる。読み出し／書き込み回路１７０を形成する読み出し／書き込みモジュールは様々な構造に構成することができる。

前述したように、従来のメモリデバイスは、同時に全ての偶数および奇数ビット線上で大量に並列に動作することによって、読み出し／書き込み動作を改善する。２つのインターリーブされたページからなる行のこの「交互ビット線」構造は、読み出し／書き込み回路のブロック固定の問題を緩和する助けになる。また、ビット線間の容量性結合を制御することも考えられる。ブロックデコーダは、１組の読み出し／書き込みモジュールを偶数ページまたは奇数ページのいずれかへの多重化に用いられる。このようにして、１組のビット線が読み出されまたはプログラムされるときはいつでも、インターリーブされたページは隣との結合を最小にするために接地される。

しかし、インターリーブされたページ構造は少なくとも３つの欠点がある。第１に、追加の多重化回路を必要とする。第２に、動作が遅い。ワード線によってまたは行に接続されたメモリセルの読み出しまたはプログラミングを完了するためには、２つの読み出しまたは２つのプログラミング動作が必要である。第３に、２つの隣接する素子が異なる時間に奇数と偶数ページを分離してプログラムされるとき、隣接する電荷蓄積素子間のフローティングゲートレベルでの電界結合など、他の妨害効果に対処するのに最適ではない。

米国公開特許出願第２００４−００５７３１８号（特許文献１８）はメモリデバイスおよび隣接する複数のメモリセルの並列検知方法を開示する。例えば、同じワード線を共有する行に沿う全てのメモリセルがページとして一緒に読み出しまたはプログラムされる。この「全てのビット線」構造は、隣接する妨害効果による誤りを最小にするので、「交互ビット線」構造の性能を二倍にする。しかし、全てのビット線の検知はその互いのキャパシタンスから誘起される電流のため、隣接するビット線間のクロストークの問題が発生する。これは各隣接するビット線の対の電圧差を、その伝導電流が検知されている間、実質上時間とは独立に保持することによって対処される。この条件が与えられるとき、様々なビット線のキャパシタンスによる全ての転移電流は、それらが全て時間で変化する電圧差に依存するので、降下する。各ビット線に結合された検知回路はビット線上に電圧クランプされるので、接続されたビット線のあらゆる隣接する対上の電位差は時間的に独立している。ビット線電圧がクランプされると、ビット線のキャパシタンスによる放電を検知する従来の方法は適用できない。代わりに、検知回路および方法は、ビット線とは独立に所与のコンデンサを放電または充電する速度に注目することによってメモリセルの伝導電流を決定することができる。これは検知回路をメモリアレイ構造から独立させる（すなわち、ビット線のキャパシタンスからの独立である）。特に、それはビット線のクロストークを防止するために検知の間ビット線電圧をクランプすることができる。

電力消費はメモリデバイス、特に全ビット線構造を有するものにとって重要な考慮点である。大量の並列検知によって、伝導電流が流れるメモリセルの数は多くなる。並列に動作しているメモリセル数が交互ビット線構造のものよりも潜在的に２倍である全ビット線構造では電力消費が激しい。さらに、一定電圧のビット線を有する方式では、ビット線は安定な電圧状態を保つためにセルに接続されている間予備充電される。これは、検知中の予備充電動作中に、ビット線を充電するだけでなく、セル電流の放出に対して働くために電力が消費されることを意味する。

したがって、電力消費が少なく高性能で高容量の不揮発性メモリが一般に必要である。特に、電力効率のよい読み出しとプログラミング性能の高い小形の不揮発性メモリが必要である。
米国特許第５，５９５，９２４号 米国特許第５，０７０，０３２号 米国特許第５，０９５，３４４号 米国特許第５，３１５，５４１号 米国特許第５，３４３，０６３号 米国特許第５，６６１，０５３号 米国特許第５，３１３，４２１号 米国特許第６，２２２，７６２号 米国特許第５，５７０，３１５号 米国特許第５，９０３，４９５号 米国特許第６，０４６，９３５号 米国特許第５，７６８，１９２号 米国特許第６，０１１，７２５号 米国特許第５，１７２，３３８号 米国特許第５，４１８，７５２号 米国特許第５，７７４，３９７号 米国特許第４，３５７，６８５号 米国公開特許出願第２００４−００５７３１８号 米国公開特許出願第２００４−０１０９３５７号 米国特許第６，６５７，８９１号 米国特許出願第１０／８３０，８２４号 米国特許出願第１１／０１５，１９９号 エイタンらの「ＮＲＯＭ：新規な局在化トラッピング、２ビット不揮発性メモリセル」，ＩＥＥＥ電子デバイスレター，第２１巻，第１１号，２０００年１１月，５４３〜５４５頁

本発明の一態様によれば、多状態メモリセルのページを１回以上の実行で検知するとき、実行に関係のないことが知られているページのメモリセルは、電力を節約するために検知中伝導電流が停止される。

本発明の他の態様によれば、複数回の実行でメモリセルのページをプログラムするとき、実行に関係のないことが知られているページのメモリセルは、電力を節約するためにプログラム−ベリファイの間伝導電流が停止される。

本発明の他の態様によれば、検知動作の間、電力消費期間は期間を延長するあらゆる動作を前もって開始することによって最小化される。好ましい実施形態において、メモリアレイの選択されないワード線を予備充電する動作は、電流検知サイクルの前に前もって開始されるので、選択されたビット線の予備充電される期間は長くならない。

本発明のさらに他の態様によれば、選択されないワード線の予備充電は、複数のしきい値電圧に対する複数の実行を含む検知サイクルの開始時のみに行われる。

本発明の様々な態様による電力の節約は、より電力効率のよいメモリデバイスを可能にする。電力消費の節約は、既存の読み出し／書き込み回路に比べて５０％になる。特に、多くの電力を供給しないで、多数の読み出し／書き込みモジュールを並列に用いることができる。

本発明の他の態様によれば、交互プログラミングとベリファイ段階のサイクルを有するプログラミング動作において、プログラミング方法は、プログラミング段階の開始時にプログラムされるべきメモリセルのビット線を充電しないで、所定の電圧までプログラムが禁止されているメモリセルのビット線を充電することと、プログラミング段階の終わりにプログラムが禁止されているメモリセルのビット線を放電しないで、プログラムすべきメモリセルのビット線を放電することとを含む。

一実施形態において、放電されないビット線の少なくとも部分集合は、プログラミングとベリファイ段階の間を交互に循環するときその電圧を保持し、それによって、各プログラミング段階において電力を消費するビット線の充電および放電を省略する。放電されないビット線の部分集合は、電流区分しきい値電圧に関してベリファイされたメモリセルに相当する。

他の実施形態において、全ての放電されないビット線は、プログラミングとベリファイ段階の間を交互に循環するときその電圧を保持し、それによって、各プログラミング段階において電力を消費するビット線の充電および放電を省略する。これは、ロックアウトビット線がその伝導性セルによって放電されるのを防止することによって達成される。各メモリセルまたはＮＡＮＤチェーンとその付属ビット線の間にスイッチが設けられる。ビット線が実質上ゼロボルトであるとき、スイッチはその付属ビット線上の電圧状態に応答してメモリセルまたはＮＡＮＤチェーンをその付属ビット線に接続し、ビット線が実質上供給電圧であるとき、その付属ビット線からメモリセルまたはＮＡＮＤチェーンを分離する。

本発明の追加の特徴および利点は、添付図面と共にその好ましい実施形態の以下の説明から理解できよう。

図６Ａは、読み出し／書き込み回路のバンクを有する小形メモリデバイスの概要図を示し、本発明が実施される構成を提供する。メモリデバイスは、メモリセル３００、制御回路３１０、読み出し／書き込み回路３７０の２次元アレイを含む。メモリアレイ３００は、行デコーダ３３０を経由してワード線によって、および列デコーダ３６０を経由してビット線によって、アドレスＡＤＤＲでアドレス可能である。読み出し／書き込み回路３７０は、検知モジュール４８０のバンク（検知モジュール１、検知モジュール２、・・・検知モジュールｐなど）として実施され、メモリセルブロック（「ページ」とも呼ばれる）の並列読み出しまたはプログラミングを可能にする。好ましい実施形態において、ページはメモリセルの隣接する行から構成される。メモリセルの行が複数のブロックまたはページに仕切られる他の実施形態において、読み出し／書き込み回路３７０を個別ブロックに多重化するブロック（またはページ）マルチプレクサ３５０が任意で提供される。

制御回路３１０は読み出し／書き込み回路３７０と協働してメモリアレイ３００上で記憶動作を行う。制御回路３１０は状態マシン３１２、オンチップアドレスデコーダ３１４、電力制御モジュール３１６を含み、ホストまたはコントローラと通信する。状態マシン３１２は記憶動作のチップレベルの制御を提供する。オンチップアドレスデコーダ３１４は、ホストまたはメモリコントローラによって用いられるものと、デコーダ３３０および３７０によって用いられるハードウェアアドレスとの間のアドレスインターフェイスを提供する。電力制御モジュール３１６は、記憶動作の間、ワード線とビット線に供給される電力と電圧を制御する。

図６Ｂは、図６Ａに示した小形メモリデバイスの好ましい構成を示す。周辺の様々な回路によるメモリアレイ３００へのアクセスは、反対側のアレイ上で対称的に行われるので、各側のアクセス線および回路は半分に低減される。したがって、行デコーダは行デコーダ３３０Ａと３３０Ｂに分割され、列デコーダは列デコーダ３６０Ａと３６０Ｂに分割される。メモリセルの行が複数ブロックに仕切られる実施形態において、ブロックマルチプレクサ３５０はブロックマルチプレクサ３５０Ａと３５０Ｂに分割される。同様に、読み出し／書き込み回路は底部からビット線に接続する読み出し／書き込み回路３７０Ａとメモリアレイ３００の頂部からビット線に接続する読み出し／書き込み回路３７０Ｂに分割される。このようにして、読み出し／書き込みモジュールの密度、したがって検知モジュール４８０のバンクの密度は本質的に半分に低減される。

並列に動作しているｐ検知モジュール４８０のバンク全体は、行に沿うｐセルのブロック（またはページ）の並列読み出しまたはプログラミングを可能にする。メモリアレイの一例はｐ＝５１２バイト（５１２×８ビット）を有することができる。好ましい実施形態において、ブロックは行セル全体の行程である。他の実施形態において、ブロックは行セルの部分集合である。例えば、セルの部分集合は行全体の半分または１／４とすることができる。セルの部分集合は隣接するセル、または１つおきのセル、または所定のセル数おきの行程とすることができる。各検知モジュールはメモリセルの伝導電流を検知するための増幅器を含む。好ましいセンス増幅器が、米国公開特許出願第２００４−０１０９３５７号（特許文献１９）に開示され、その全体が本願明細書において参照により援用されている。

電力が節約されている読み出し動作
本発明の一態様によれば、１回以上の実行で多状態メモリセルのページを検知するとき、実行に関係がないことが知られているページのメモリセルは検知中電力を節約するために伝導電流を停止する。

図４に示した多状態メモリデバイスにおいて、メモリセルはいくつかの領域に仕切られたそのしきい値電圧ウィンドウを有し、各々記憶状態を表す。領域は１組の所定の区分しきい値電圧によって区分される。メモリセルを検知するとき、セルのプログラムされたしきい値電圧がどの領域に存在するかを決定することになる。結局、これはプログラムされたしきい値電圧を区分されたしきい値電圧の各々と比較することによって達成される。実行ごとに、電流区分しきい値電圧よりも低くプログラムされたしきい値電圧を有するセルは識別することができる。区分しきい値電圧が実行中に上昇順序で走査されるならば、低いプログラムされたしきい値電圧を有し、したがってより高い伝導電流を有するメモリセルは最初に識別される。メモリセルが識別されると、それらは後続の実行には無関係であり、より高くプログラムされたしきい値電圧またはより低い伝導電流の識別だけを探求する。したがって、電力が節約されている方式は前に識別された、もはや現在の検知実行に関係のないメモリセルの伝導電流の停止を命令する。このようにして、検知実行のたびに、電力消費はますます少なくなる。

読み出し動作は、セル中にプログラムされたしきい値電圧を検知することによってメモリセルの記憶状態を決定する。電力が節約されている方式は１回以上の検知実行を有する読み出し動作に適用可能である。

図７Ａは、本発明の好ましい実施形態による電力が節約されている読み出し動作のフローチャートである。
ステップ４００：不揮発性メモリセルのアレイを提供し、各メモリセルは、複数の記憶状態の１つに応じて伝導電流のためのしきい値電圧にプログラム可能である。
ステップ４０２：増加してプログラムされたしきい値電圧に相当する記憶状態を区分するために、上昇順序で区分しきい値電圧の系列を提供する。
ステップ４０４：検知を行うことに関して、系列中の区分しきい値電圧を選択する。
ステップ４０６：前記選択された区分しきい値電圧よりも低いプログラムされたしきい値電圧を有することが知られた群中のメモリセルの伝導電流を停止する。最初の検知の前に、読み出し動作はページ中の任意のセルにプログラムされたしきい値電圧について認識できない。したがって、この意味でセルはその伝導電流を停止させない。
ステップ４０８：選択された区分しきい値電圧に関してメモリセル群を検知する。
ステップ４１０：系列の終りに到達したか？ＮＯであれば、ステップ４１２に進む。さもなければステップ４２０に進む。
ステップ４１２：系列中の次の区分しきい値電圧を選択する。ステップ４０６に進む。
ステップ４２０：終了。

前に説明したように、不揮発性メモリセルは、プログラミング動作によって電荷を変更することが可能な電荷蓄積素子を有する。プログラムされた電荷の量とそのドレイン−ソース伝導電流を起動するコントロールゲート上のしきい値電圧との間には一定の関係が存在する。関係は２つの等価の観点で表現することができる。伝導電流の観点において、コントロールゲート上のある電圧で、低い電荷をプログラムされたメモリセルはより高い伝導電流を有し、プログラムされない状態は最も高い伝導電流を有する。しきい値電圧の観点において、参照電流で、低い電荷をプログラムされたメモリセルはより低いしきい値電圧を有し、プログラムされない状態は最も低いしきい値電圧を有する。したがって、２つの異なる記憶状態間の検知は、あるしきい値電圧での２つの伝導電流間を区別すること、またはある参照伝導電流での２つのしきい値電圧間を区別することに等しいと考えることができる。

図７Ｂは、伝導電流比較の観点から見た、図７Ａの電力が節約されている読み出し動作のフローチャートを示す。

ステップ４３０：不揮発性メモリセルのアレイを提供し、各メモリセルは、複数の記憶状態の１つに応じて伝導電流のためのしきい値電圧にプログラム可能である。
ステップ４３２：より低い伝導電流を有する複数記憶状態間を区別するために、減少順序で所定区分電流の系列を提供する。
ステップ４３４：系列から第１の所定の区分電流値を選択する。
ステップ４３６：複数のメモリセルを並列に検知して、選択された区分電流値よりも高い伝導電流を有するメモリセルを識別する。
ステップ４３８：並列に検知している複数のメモリセル中で、より高い電流が識別されたメモリセルの伝導電流を停止する。
ステップ４４０：系列の終りに到達したか？ＮＯであれば、ステップ４４２に進む。さもなければステップ４５０に進む。
ステップ４４２：系列中の次の区分しきい値電圧を選択する。ステップ４３６に進む。
ステップ４５０：終了。

多状態メモリの読み出しおよびプログラミングの考察
図８Ａ〜８Ｅ、９Ａ〜９Ｅ、１０Ａ〜１０Ｅは、それぞれ４状態メモリの複数ビットのコード化の３つの例を示す。４状態メモリセルにおいて、４つの状態は２つのビットで表すことができる。既存技術の１つは２実行プログラミングを用いてそれらのメモリをプログラムすることである。第１のビット（下部ページビット）は第１の実行によってプログラムされる。続いて、同じセルが第２の実行によって、所望の第２のビット（上部ページビット）を表すためにプログラムされる。第２の実行中に第１のビットの値を変化させないために、第２のビットの記憶状態の表示は第１のビットの値に応じて行われる。

図８Ａ〜８Ｅは、従来の２ビットグレイコードでコード化された４状態メモリのプログラミングおよび読み出しを示す。メモリセルのプログラム可能なしきい値電圧（しきい値ウィンドウ）の範囲は、４つの領域に仕切られ、プログラムされない「Ｕ」状態と、３つの他の上昇してプログラムされた状態「Ａ」、「Ｂ」、「Ｃ」を表す。４つの領域はそれぞれ区分しきい値電圧Ｄ_A 、Ｄ_B 、Ｄ_C によって区分される。

図８Ａは、各メモリセルが従来のグレイコードを用いて２ビットのデータを記憶するときの、４状態メモリアレイのしきい値電圧分布を示す。４つの分布は４つの記憶状態「Ｕ」、「Ａ」、「Ｂ」、「Ｃ」の母集団（セルの番号）を表す。メモリセルがプログラムされる前に、その「Ｕ」状態または「プログラムされない」状態に最初に消去される。メモリセルが上昇してプログラムされると、記憶状態「Ａ」、「Ｂ」、「Ｃ」に段階的に到達する。グレイコードは（上部ビット、下部ビット）を用いて、「Ｕ」は（１，１）、「Ａ」は（１，０）、「Ｂ」は（０，０）、「Ｃ」は（０，１）で表す。

図８Ｂは、グレイコードを用いる既存の２実行プログラミング方式における下部ページのプログラミングを示す。並列にプログラムすべきセルのページについて、上部および下部ビットは、下部ビットからなる論理下部ページと上部ビットからなる論理上部ページの２つの論理ページを与える。第１のプログラミング実行は論理下部ページビットだけプログラミングを行う。適切なコード化によって、同じセルのページ上の後続の第２のプログラミング実行は論理下部ページビットをリセットすることなく論理上部ページビットのプログラミングを行う。グレイコードは、隣の状態に移るとき１ビットだけが変化する通常用いられるコードである。したがって、このコードは、１つのビットだけが関与するので、少ないデマンドでエラー修正を行う利点がある。

グレイコードを用いる一般的な方式は、「１」が「プログラムされない」条件を表す。したがって、消去された記憶状態「Ｕ」は（上部ページビット，下部ページビット）＝（１，１）で表される。したがって、論理下部ページのプログラミングを行う第１の実行において、ビット「０」を記憶する任意のセルは、（ｘ，１）から（ｘ，０）へその論理状態遷移を行い、「ｘ」は上部ビットの「関係ない」値を表す。しかし、上部ビットはまだプログラムされていないので、整合性のために「ｘ」は「１」の標識をつけることができる。（１，０）論理状態はセルに記憶状態「Ａ」をプログラムすることによって表される。すなわち、第２のプログラミングの実行前に、「０」の下部ビット値は記憶状態「Ａ」で表される。

図８Ｃは、グレイコードを用いる既存の２実行プログラミング方式における上部ページのプログラミングを示す。第２の実行プログラミングは論理上部ページのビットを記憶するために行われる。「０」の上部ページビット値が必要なセルだけがプログラムされる。第１の実行の後、ページ中のセルは論理状態（１，１）または（１，０）のいずれかである。第２の実行中に下部ページの値を保存するために、「０」または「１」の下部ビット値を識別しなければならない。（１，０）から（０，０）へ遷移するために、問題のメモリセルは記憶状態「Ｂ」にプログラムされる。（１，１）から（０，０）へ遷移するために、問題のメモリセルは記憶状態「Ｃ」にプログラムされる。このようにして、読み出しの間、セルにプロブラムされた記憶状態を決定することによって、下部ページビットと上部ページビットの両方とも解読することができる。

プログラミングは交互にプログラミングパルスをメモリセルのページに並列に印加し、続いて各セルの上で検知またはプログラム−ベリファイを行い、そのいずれかがその目標状態にプログラムされたかどうかを決定することによって達成される。セルがプログラム−ベリファイされたときはいつでも、群中の他のセルのプログラミングを完成させるためにプログラミングパルスが継続して印加されるときさえ、さらに他のプログラミングからロックアウトまたはプログラムが禁止される。図８Ｂおよび８Ｃから見ることができ、下部ページプログラミングの間、状態「Ａ」（「ベリファイＡ」と表示される）に関して区分しきい値電圧Ｄ_A でプログラム−ベリファイを行う必要がある。しかし、上部ページプログラミングについて、プログラム−ベリファイは状態「Ｂ」および「Ｃ」に関して行う必要がある。したがって、上部ページベリファイはそれぞれ区分しきい値電圧Ｄ_B およびＤ_C に関して「ベリファイＢ」と「ベリファイＣ」の２実行ベリファイを必要とする。

図８Ｄは、グレイコードで符号化された４状態メモリの下部ビットを識別するために必要な読み出し動作を示す。（１，０）でコード化された記憶状態「Ａ」および（０，０）でコード化された「Ｂ」は両方ともその下部ビットとして「０」を有し、メモリセルが「Ａ」または「Ｂ」のいずれの状態にプログラムされても、下部ビット「０」は検知される。逆に、メモリセルが状態「Ｕ」にプログラムされないとき、または状態「Ｃ」にプログラムされるときならいつでも下部ビット「１」は検知される。したがって、下部ページ読み出しは、それぞれ区分しきい値電圧Ｄ_A とＤ_C に関して読み出しＡと読み出しＣの２実行読み出しを必要とする。

図８Ｅは、グレイコードでコード化された４状態メモリの上部ビットを識別するために必要な読み出し動作を示す。区分しきい値電圧Ｄ_B に関して読み出しＢの１読み出し実行を必要とする。このようにして、Ｄ_B 未満のプログラムされたしきい値電圧を有するあらゆるセルは記憶状態「１」として検知され、またはその逆もあり得る。

グレイコードの２実行プログラミング方式は第２の実行プログラミングにエラーがあるとき問題になる。例えば、下部ビットは「１」であるが、上部ページを「０」にプログラムすると（１，１）から（０，１）へ遷移する。これはメモリセルを段階的に「Ｕ」から「Ａ」、「Ｂ」、「Ｃ」にプログラムすることが必要になる。プログラミングの完了前に電力が欠乏すると、メモリセルは遷移記憶状態の１つ、例えば「Ａ」で終わる。メモリセルが読み出されるとき、「Ａ」は論理状態（１，０）として解読される。それは（０，１）でなければならなかったので、上部および下部ビットの両方ともに不正な結果を与える。同様に、プログラミングが「Ｂ」に達したときに中断されると、（０，０）に相当する。現在、上部ビットは正しいが、下部ビットはやはり誤りである。さらに、プログラムされない「Ｕ」状態から最もプログラムされた状態「Ｃ」に遷移する可能性があるため、このコード方式は異なる時間にプログラムされた隣接するセルの電荷レベル間の電位差を悪化させる効果がある。したがって、隣接するフローティングゲート間の電界効果結合（「ユーピン効果」）も悪化させる。

図９Ａ〜９Ｅは、他の論理コード（「ＬＭ」コード）でコード化された４状態メモリのプログラミングおよび読み出しを示す。このコードはより大きな誤り許容を与え、ユーピン効果による隣接するセルの結合を緩和する。図９Ａは、各メモリセルがＬＭコードを用いて２つのビットのデータを記憶するときの、４状態メモリアレイのしきい値電圧分布を示す。ＬＭコード化は図８Ａに示した従来のグレイコードとは異なり、上部および下部ビットが状態「Ａ」と「Ｃ」で逆転する。「ＬＭ」コードについては米国特許第６，６５７，８９１号（特許文献２０）に開示され、電荷の大きな変化を必要とするプログラミング動作を回避することによって、隣接するフローティングゲート間の電界効果の低減が利点である。

図９Ｂは、ＬＭコードを用いる既存の２実行プログラミング方式における下部ページプログラミングを示す。誤り許容性のあるＬＭコードは、本質的にあらゆる上部ページプログラミングのあらゆる中間状態を通る遷移を回避する。したがって、第１の実行下部ページプロブラミングは、論理状態（１，１）をいくつかの中間状態（ｘ，０）へ遷移させ、これは「プログラムされない」記憶状態「Ｕ」を、Ｄ_A よりも大きいがＤ_C 未満である広い分布のプログラムされたしきい値電圧で、（ｘ，０）で表される「中間」状態にプログラムすることを意味する。図９Ｃは、ＬＭコードを用いる既存の２実行プログラミングにおける上部ページプログラミングを示す。上部ページビットを「０」へプログラムする第２の実行において、下部ページビットが「１」であるならば、論理状態（１，１）は（０，１）に遷移し、「プログラムされない」記憶状態「Ｕ」を「Ａ」へプログラムすることを意味する。下部ページビットが「０」であるならば、「中間」状態から「Ｂ」へプログラムすることによって論理状態（０，０）が得られる。同様に、下部ページビットが「０」にプログラムされても上部ページビットが「１」に留まるべきであるならば、それは「中間」状態から（１，０）への遷移を必要とし、「中間」状態を「Ｃ」にプログラムすることを意味する。上部ページプログラミングは次の隣接する記憶状態へのプログラミングだけが関与するので、１実行から他の実行へ大量の電荷の変化はない。さらに、プログラミングの中断は下部ページビットを変化させず、したがってより誤り許容性が高い。

図９Ｄは、ＬＭコードでコード化された４状態メモリの下部ビットを識別するために必要な読み出し動作を示す。解読は上部ページがプログラムされたかどうかに依存する。上部ページがプログラムされたならば、下部ページの読み出しは区分しきい値電圧Ｄ_B に関して読み出しＢの１読み出し実行を必要とする。他方、上部ページがまだプログラムされていなければ、下部ページは「中間」状態（図９Ｂ）にプログラムされ、読み出しＢは誤りを招く。むしろ、下部ページの読み出しは区分しきい値電圧Ｄ_A に関して読み出しＡの１読み出し実行を必要とする。２つの場合を区別するために、上部ページがプログラムされているとき、フラッグ（「ＬＭ」フラッグ）が上部ページに書き込まれる。読み出しの間、最初に上部ページがプログラムされたと仮定して、したがって読み出しＢ動作が行われる。ＬＭフラッグが読み出されるならば、仮定は正しく、読み出し動作が行われる。他方、最初の読み出しでフラッグが現れなければ、上部ページがプログラムされなかったことを示唆し、したがって下部ページは読み出しＡ動作で読み出されるべきである。

図９Ｅは、ＬＭコードでコード化された４状態メモリの上部ビットを識別するために必要な読み出し動作を示す。図から明らかなように、上部ページ読み出しはそれぞれ区分しきい値電圧Ｄ_A およびＤ_C に関して読み出しＡおよび読み出しＣの２実行読み出しを必要とする。同様に、上部ページがまだプログラムされていないならば、上部ページの解読も「中間」状態によって混乱することがある。再び、ＬＭフラッグは上部ページがプログラムされたかどうかを示唆する。上部ページがプログラムされていなければ、読み出しデータは「１」にリセットされ、上部ページデータがプログラムされていないことを示す。

ＬＭコードもまた、部分的なページプログラミングをサポートするメモリに問題を引き起こすことがある。メモリセルのページが並列にプログラムされまたは読み出される間に、部分的なページプログラミングはページの一部を１実行でプログラムし、プログラムされない残りの部分を後続の実行でプログラムすることを可能にする。ＬＭコードは上部ページが部分的にのみデータで充填されるプログラミング動作において問題を発生する。部分的に充填されていないページを完成させるための後続の上部ページプログラミングにおいて、データは誤った状態でプログラムされ得る。慣例的に「１」ビットは「プログラムされない」条件を表し、したがって、下部および上部ビットの両方とも最初にプログラムされなかった「Ｕ」状態の既定値「１」になる。上部ページビットは充填されない部分のセルを表す「１」でなければならない。充填されない部分のセルの下部ページビットが「１」であれば、得られる論理状態（１，１）はセルを「Ｕ」に留まらせる。しかし、下部ページビットが「０」であれば、論理状態（１，０）になり、これはセルを最もプログラムされた（最も高いしきい値電圧）「Ｃ」状態にプログラムする。充填されない部分を完成させる後続のプログラミング実行は、「Ｃ」からより少なくプログラムされた状態に戻る可能性がないので、もはや（０，０）または「Ｂ」状態になる可能性を考慮することができない。

図１０Ａ〜１０Ｅは、好ましい論理コード（「ＬＭ新」コード）でコード化された４状態メモリのプログラミングおよび読み出しを示す。ＬＭ新コードは、ＬＭコードに類似しているが、前述した欠点がない。図１０Ａは、各メモリセルがＬＭ新コードを用いてデータの２つのビットを記憶するときの、４状態メモリアレイのしきい値電圧分布を示す。ＬＭ新コードはリらによって「不揮発性メモリおよび改善された部分的ページプログラミング機能を備えた制御処理」という２００４年４月２４日に出願された米国特許出願第１０／８３０，８２４号（特許文献２１）に開示されている。コードは、状態「Ｂ」と「Ｃ」の論理コード化が交換されている点で図９Ａに示したＬＭコードと異なる。したがって、「Ｕ」の（上部ビット，下部ビット）は（１，１）であり、「Ａ」は（０，１）であり、「Ｂ」は（１，０）であり、「Ｃ」は（０，０）である。このコード化は、下部ビットが「０」であるとき、部分的に充填されていない上部ページが、今は「Ｂ」状態にプログラムされるので、前述したＬＭコードにおける部分的なページプログラミングの問題を回避する。後続の部分的に充填されない部分のプログラミングは、（１，０）から（０，０）論理状態へのプログラミングを可能にし、これは「Ｂ」から「Ｃ」状態へのプログラミングに相当する。

図１０Ｂは、ＬＭ新コードを用いる既存の２実行プログラミング方式における下部ページプログラミングを示す。誤り許容性のあるＬＭコードは、本質的にあらゆる上部ページプログラミングのあらゆる中間状態を通る遷移を回避する。したがって、第１の実行下部ページプロブラミングは、論理状態（１，１）をいくつかの中間状態（ｘ，０）へ遷移させ、これは「プログラムされない」記憶状態「Ｕ」を、Ｄ_A よりも大きいがＤ_C 未満である広い分布のプログラムされたしきい値電圧で、（ｘ，０）で表される「中間」状態にプログラムすることを意味する。図１０Ｃは、ＬＭ新コードを用いる既存の２実行プログラミング方式における上部ページプログラミングを示す。上部ページビットを「０」へプログラムする第２の実行において、下部ページビットが「１」であるならば、論理状態（１，１）は（０，１）に遷移し、「プログラムされない」記憶状態「Ｕ」を「Ａ」へプログラムすることを意味する。下部ページビットが「０」であるならば、「中間」状態から「Ｃ」へプログラムすることによって論理状態（０，０）が得られる。同様に、下部ページビットが「０」にプログラムされても上部ページビットが「１」に留まるべきであるならば、「中間」状態から（１，０）への遷移を必要とし、「中間」状態を「Ｂ」にプログラムすることを意味する。

図１０Ｄは、ＬＭ新コードでコード化された４状態メモリの下部ビットを識別するために必要な読み出し動作を示す。ここで、ＬＭコードの場合と同じ考え方が当てはまる。読み出しＢ動作が最初に行われて、ＬＭフラッグを読み出すことができるかどうかを決定する。そうであるならば、上部ページはプログラムされ、読み出しＢ動作は下部ページデータを正しく生成する。他方、上部ページがまだプログラムされていなければ、下部ページデータは読み出しＡ動作によって読み出される。

図１０Ｅは、ＬＭ新コードでコード化された４状態メモリの上部ビットを識別するために必要な読み出し動作を示す。図から明らかなように、上部ページ読み出しは、それぞれ区分しきい値電圧Ｄ_A 、Ｄ_B 、Ｄ_C に関して、読み出しＡ、読み出しＢ、読み出しＣの３実行読み出しを必要とする。上部ページの解読は上のＬＭコードのためのＬＭフラッグに関して説明した同じ考え方が当てはまる。

例示的な４状態メモリについての前述した様々なコードの議論は、読み出し動作が、「読み出しＢ」のように区分しきい値電圧Ｄ_B に関するプログラムされたしきい値電圧を比較する単一の検知実行を含むことができることを示す。読み出しＢ動作は従来のグレイコード下の上部ページ、またはＬＭコード下の下部ページ、またはＬＭ新コード下の下部ページの読み出しに適用可能である。これらの単一実行読み出しの場合、読み出し動作はページ中の任意のセルの記憶状態に関して完全に知ることができず、したがって、読み出し動作に関係のないセルを予め識別して電力を節約するために停止させることはできない。

また、読み出し動作は、従来のグレイコード下の下部ページ、またはＬＭコード下の上部ページの読み出しにおける読み出しＡおよび読み出しＣのように２実行読み出しを含むことができる。この場合、第１の実行の後、区分しきい値電圧Ｄ_A 未満のプログラムされたしきい値電圧を有するメモリセルが検知される。読み出しＣの第２の実行において、読み出しＡ下で前に検知されたメモリセルは、それらが不必要に電力を放出しないように、そのビット線を接地することによってその伝導電流を停止させる。

また、読み出し動作はＬＭ新コード下で上部ページの読み出しに読み出しＡ、読み出しＢ、読み出しＣのように３実行読み出しを含むことができる。この場合、第１の実行の後、区分しきい値電圧Ｄ_A 未満のプログラムされたしきい値電圧を有するメモリセルが検知される。読み出しＢの第２の実行において、読み出しＡ下で検知されたメモリセルは、それらが不必要に電力を放出しないように、そのビット線を接地することによってその伝導電流を停止させる。第２の実行の後、区分しきい値電圧Ｄ_B 未満のプログラムされたしきい値電圧を有するメモリセルが検知される。読み出しＣの第３の実行において、読み出しＢ下で検知されたメモリセルは、そのビット線を接地することによってその伝導電流を停止させ、それによってあらゆる不必要な電力の放出を低減する。

図１１は、図６Ａに示した、本発明の実施に適した好ましい検知モジュールのさらに詳細な概要図を示す。検知モジュール４８０はＮＡＮＤチェーン５０中のメモリセルの伝導電流を結合したビット線３６を経由して検知する。ビット線、センス増幅器６００、または読み出しバス４９９に選択的に結合することのできる検知ノード４８１を有する。最初に、隔離トランジスタ４８２は信号ＢＬＳで使用可能にされるとき、ビット線電圧クランプ６１０（信号ＢＬＣによって制御される）を経由して、ビット線３６を検知ノード４８１に接続する。センス増幅器６００は検知ノード４８１で信号ＳＥＮ２を検知する。センス増幅器は予備充電／クランプ回路６４０、セル電流弁別器６５０、およびラッチ６６０を含む。この例において、ＮＡＮＤチェーン５０は直列の３２個のメモリセルを有し、そのコントロールゲートはワード線ＷＬ ₀ 〜ＷＬ ₃₁ にそれぞれ接続される。ＮＡＮＤチェーン５０は信号ＳＧＳによって制御される選択トランジスタを経由して接地に結合され、信号ＳＧＤによって制御される選択トランジスタを経由してビット線３６に結合される。

検知モジュール４８０はＮＡＮＤチェーン中の選択されたメモリセルの伝導電流を検知可能にする。検知の前に、選択されたメモリセルのゲートへの電圧は適切なワード線とビット線を経由して設定しなければならない。後でさらに詳細に説明するように、予備充電動作は選択されないワード線を電圧Ｖ読み出しに充電することから開始し、続いて、選択されたワード線を考えている所与の記憶状態のための所定のしきい値電圧Ｖ_T （ｉ）に充電する。次いで、予備充電回路６４０はビット線電圧を検知に適した所定のドレイン電圧にする。これはＮＡＮＤチェーン５０中の選択されたメモリセルにソース−ドレイン伝導電流を誘起し、結合したビット線３６を経由してＮＡＮＤチェーンのチャネルから検知される。伝導電流は、メモリセルのソースとドレインとの間に公称電圧差が存在するとき、メモリセル中にプログラムされた電荷と印加されたＶ_T （ｉ）の関数である。

Ｖ_T （ｉ）電圧が安定しているとき、選択されたメモリセルの伝導電流またはプログラムされたしきい値電圧は、結合されたビット線３６を経由して検知することができる。次いで、センス増幅器６００は検知ノードに結合されて、メモリセル中の伝導電流を検知する。セル電流弁別器６５０は電流レベルの弁別器または比較器として働く。伝導電流が所与の区分電流値Ｉ₀ （ｊ）よりも高いかまたは低いかを効率的に決定する。伝導電流が所与の区分電流値Ｉ₀ （ｊ）よりも高ければ、ラッチ６６０は信号ＩＮＶ＝１で所定状態に設定される。

プルダウン回路４８６は、ラッチ６６０が信号ＩＮＶをＨＩＧＨに設定するのに応答して起動される。これは検知ノード４８１を引き下げ、したがって、接続されたビット線３６を接地電圧に引き下げる。そのソースとドレインとの間に電圧差がないので、コントロールゲート電圧にかかわらず、伝導電流がメモリセル１０中を流れるのを阻止する。

一般に、相当する数の複数実行検知モジュール４８０によって動作されているメモリセルのページが存在する。ページコントローラ４９８は、検知モジュールの各々へ制御およびタイミング信号を供給する。ページコントローラ４９８は複数検知モジュール４８０の各々を所定数の実行（ｊ＝１〜Ｎ）によって循環させ、実行ごとに所定区分電流値Ｉ₀ （ｊ）を供給する。当該技術分野で周知のように、区分電流値は区分しきい値電圧または検知時間として行うこともできる。最後の実行後、ページコントローラ４９８は信号ＮＣＯで伝送ゲート４８８を使用可能にし、検知ノード４８１の状態を、読み出しバス４９９への検知データとして読み出させる。全体として、検知データのページは全ての複数の実行モジュール４８０から読み出される。同様の検知モジュールは、セルニアらによる「改善された低電圧動作のメモリ検知回路および方法」という２００４年１２月１６日出願の米国特許出願第１１／０１５，１９９号（特許文献２２）に開示されている。この特許出願は、その全体が本願明細書において参照により援用されている。

段階的停止による逐次的なしきい値読み出し
図７に示した電力が節約されている読み出しの実施例は、区分しきい値電圧Ｄ_A 、Ｄ_B 、Ｄ_C に関して逐次的に３実行検知で読み出し動作を行うことである。３実行読み出しは、ＬＭ新コード下の上部ページの読み出しに関して説明したように、逐次的に読み出しＡ、読み出しＢ、読み出しＣを有する（図１０Ｅ）。

図１２（Ａ）〜１２（Ｉ）は、並列のメモリページの部分であるＮＡＮＤメモリセルに適用される３実行読み出し中の、図１１に示した検知モジュール４８０の動作を制御するタイミング図である。図１２（Ａ）は、それぞれ、ワード線予備充電サブオペレーションに分類される段階（１）と（２）、続いて読み出し（Ａ）の段階（３）と（４）、読み出しＢの段階（５）と（６）、および読み出しＣサブオペレーションの段階（７）の７段階に分割される読み出し動作を示す。図１２（Ｂ）は、読み出し動作が、開始と終りにそれぞれ上昇し降下するＦＳＭ＿ＲＥＡＤ信号によって調時されることを示す。

ワード線予備充電サブオペレーションはＮＡＮＤチェーンの選択されないワード線で段階（１）から始まり、図１２（Ｃ）に示すように、Ｕｎｓｅｌ ＷＬ信号の上昇で予備充電する。これはＶ読み出し（例えば、５．５Ｖ）の電圧をＮＡＮＤチェーンの選択されないセルのコントロールゲートに供給してそれらを全て起動する。段階（２）で、ＮＡＮＤチェーンの選択されたワード線は、図１２（Ｄ）に示すように、選択されたＷＬ信号の上昇で予備充電を開始する。これは電圧Ｖ_A （例えば、０〜０．６Ｖ）をＮＡＮＤチェーン中の選択されたセルのコントロールゲートに供給し、後続の読み出しＡサブオペレーションに先立って区分しきい値電圧Ｄ_A の設定を行う。

読み出しＡサブオペレーションは、センス増幅器の出力信号ＩＮＶを０にリセットする信号ＲＳＴで段階（３）から始まる（図１２（Ｇ））。同時に、ＮＡＮＤチェーンは信号ＳＧＳとＳＧＤによってビット線への接続が可能にされ、ＮＡＮＤチェーンの一対の選択トランジスタを起動する。次いで、ビット線は許可信号ＢＬＳによって検知モジュールに結合される（図１２（Ｈ））。その時、検知モジュールの予備充電／クランプ回路６４０はビット線をメモリセルの放出伝導電流Ｉ_DSに対して所定電圧（例えば、０．５Ｖ）に充電する（図１２（Ｈ）に「Ｉ _DS ＯＮ」として示される）。ビット線の電圧が安定すると直ちに、ストロボ信号ＳＴＢがセル電流弁別器６５０の結果をラッチ６６０にラッチする（図１２（Ｉ）中の「ラッチＡ」として示されている）。メモリセルのプログラムされたしきい値電圧が区分しきい値Ｄ_A 未満であるならば（または、同様にセルの伝導電流が区分電流よりも高ければ）、ノードＳＥＮまたはＳＥＮ２は伝導電流によって放出されてＬＯＷに降下する。これはＩＮＶ信号がＨＩＧＨのラッチ結果になる。逆に、メモリセルのプログラムされたしきい値電圧がＤ_A よりも高ければ、ＳＥＮ２はＨＩＧＨと検知され、ＩＮＶはＬＯＷにラッチされる。センス増幅器からのデータがラッチされると直ちに、信号ＢＬＳはＬＯＷになり、それによってメモリセルを検知モジュールから分離する。

検知の結果、信号ＩＮＶがＨＩＧＨでラッチされる高電流のメモリセルでは、プルダウン回路４８６がそのビット線を接地に引き下げる。これはこれらのメモリセルの伝導電流および電力放出を停止させる。好ましい実施形態において、追加の早期読み出し（図１２（Ｉ）の段階（３）の第１のストロボＳＴＢを参照）が制限されたビット線プルアップでセンス増幅器によって行われる。これはさらに高い伝導電流状態を有するメモリセルを識別し、直ちにそのビット線を接地にラッチさせてその伝導電流を停止するようになる。

段階（４）において、伝送ゲート４８８が信号ＮＣＯによって使用可能にされるとき、ＳＥＮ２中のデータは読み出しバス４９９を経由して伝送される。これは図１２の「データＸｆｅｒ」で示される。

サブオペレーション読み出しＢおよび読み出しＣは各々サブオペレーション読み出しＡに類似し、それぞれ選択されたＷＬ電圧をＶ_B およびＶ_C に移動することに相当する。

連続的な検知について、より低いしきい値電圧から（状態「Ａ」などから）段階的に検知するのが好ましい。これは、早期廃棄のためにより高い電流のセルが最初に識別されることを意味する。セルがＤ_A 未満のプログラムされたしきい値電圧を有するならば、それは伝導性セルとみなされる。伝導性セルは「Ａ」で検知の後接地に放電される。これはセル中の伝導電流を停止する。セルがＤ_A よりも高いプログラムされたしきい値電圧を有するならば、それは「Ａ」で非伝導性セルとみなされ、ビット線は一定の値に保たれ、放電されない。「Ｂ」レベルでの検知の第２のサブオペレーションについて、「Ａ」での非伝導性セルのビット線だけが選択的に充電する必要がある。これは、ページの検知モジュールラッチがＩＮＶを０に戻すためにリセットされない（すなわち、ＩＮＶ＝１でビット線の引き下げを解除するためにリセットされない）ことを意味する。このようにして、Ｄ_A未満のプログラムされたしきい値電圧を有するセルは充電されず、それによって電力を節約する。各連続的な検知で、ページ中のより多くのメモリセルが後続の検知に関係ないために停止されることが見て分かる。このようにして、ページ中のメモリセルによって放出される電力は最小化される。

説明した例は３つの区分しきい値電圧を含む読み出し動作を参照したが、説明した方法および原理は一般に１実行以上の読み出し動作に適用可能であり、後続の実行は、早期実行中に得られた情報を用いて現在の実行に関係のないセルを選択的に停止することができる。また、従来の実施例において、各記憶状態に関する検知は互いに独立であることに注目すべきである。すなわち、各検知は正確に同じ数のステップ、すなわち、読み出しＡ、読み出しＢ、読み出しＣについて段階（１）から段階（４）を進む。この検知において、第１の読み出し実行、読み出しＡだけがページの全センス増幅器のラッチをＩＮＶ＝０にリセットし、ページ中の全てのビット線を予備充電する。後続の検知はＩＮＶ＝０のビット線だけを充電し、前の検知中に反転ＩＮＶを有するビット線を充電しない。

選択的停止による電力が節約されているプログラム−ベリファイ
本発明の他の態様によれば、複数の実行によってメモリセルのページをプログラムするとき、実行に関係のないことが知られているページのメモリセルは、電力を節約するためにプログラム−ベリファイの間その伝導電流を停止する。

図１３は、プログラミング段階とプログラム−ベリファイ段階との間を交互に循環するプログラミング動作を示す。プログラミング段階は、ページ中のメモリセルの全てのコントロールゲートにプログラミング電圧のパルスを印加する前に、ワード線とビット線に適切な電圧を設定することを含む。次いで、ページのメモリセルが検知される。任意のセルがその目標状態に達したことがベリファイされると、それはさらに他の動作からロックアウトされ、セルはさらに他のプログラミングを禁止される。プログラミング動作はページ中の全セルがプログラム−ベリファイされるまで「プログラミング」段階と「ベリファイ」段階を通して循環し続ける（「初期循環」、「第２の循環」、・・・「最終循環」など）。

プログラミング動作のベリファイ段階は、最後のプログラミングパルスの後にセル中にプログラムされたしきい値電圧を検知することによって、メモリセルの記憶状態を決定する。

図１４（Ａ）〜１４（Ｆ）は、図１３のプログラミング動作のプログラミング段階のためのタイミング図である。プログラミング動作（図１４（Ａ））は信号ＦＳＭ＿ＰＧＭ上昇によって開始される（図１４（Ｂ））。同時に、ビット線はその電圧を設定する。プログラムすべき（「プログラムＢＬ」）メモリセルのビット線は０Ｖに設定されるが（図１４（Ｆ））、プログラムを禁止される（「禁止ＢＬ」）メモリセルのビット線はＶｄｄに設定される（図１４（Ｅ））。ＮＡＮＤチェーンの場合、選択されないワード線（「ｕｎｓｅｌ ＷＬ」）上の電圧はＶｐａｓｓに設定される（図１４（Ｃ））。これに続いて選択されたワード線にＶｐｇｍのパルスが印加される（図１４（Ｄ））。

検知がプログラミング動作中のプログラム−ベリファイに関するとき、システムはプログラムすべき目標状態、したがってベリファイすべき状態を認識している。この場合、検知の第１の実行中に関係のないセルの停止を適用することもできる。現在ベリファイしている記憶状態を有するセルのプール（群）だけがそのビット線を検知のために充電させる必要がある。さらに、記憶状態に関する各プログラム−ベリファイ動作の間、ベリファイすべきセルのプールは、より多くのセルがプログラム−ベリファイされるほど逐次的に少なくなる。他の実施形態において、ベリファイされたセルはさらに他のベリファイ動作から除外し、そのビット線を後続の予備充電から除外することもできる。

一実施形態において、電力の節約はプログラミングからロックアウトされたメモリページ中のビットを単純に無視することによって得られる。したがって、ベリファイ段階中に、プログラムを禁止すべきであると知られたメモリセルに付属するビット線は検知のために予備充電されない。

図１５は、本発明の好ましい実施形態による、プログラム禁止ビットを無視することによって電力が節約されているベリファイを組み込むプログラミング動作のフローチャートである。
ステップ５１０：不揮発性メモリセルのアレイを提供し、各メモリセルは、複数の既往状態の１つに応じて電流を伝導するためのしきい値電圧にプログラム可能である。
ステップ５２０：プログラミングパルスでメモリセル群を並列にプログラムする。
ステップ５３０：プログラムが禁止された群中のメモリセルの伝導電流を停止する。
ステップ５４０：メモリセル群を並列に検知して、メモリセルの各々がその目標記憶状態にプログラムされたかどうかをベリファイする。
ステップ５４２：群の全てのメモリセルがベリファイされたか？さもなければステップ５２０に進む。
ステップ５４０：終了。

図１６（Ａ）〜１６（Ｊ）は、図１５のプログラミング動作のベリファイ段階中、図１１に示した検知モジュールの動作のタイミング図である。例は、それぞれ、記憶状態「Ａ」、「Ｂ」、「Ｃ」に関するベリファイＡ、ベリファイＢ、ベリファイＣの３実行検知を示す。タイミング信号および動作は図１２（Ａ）〜１２（Ｉ）のタイミング図に示した３実行読み出し動作と類似している。ベリファイの場合の主な違いは、各ベリファイサブオペレーションの開始時に、プログラムを禁止されないまたはロックアウトされないメモリセルは、予備充電のために選択されたビット線（ＩＮＶ＝０で）（信号ＢＬＳｅｌがロックアウトされないビットを選択する図１６（Ｉ）参照）を有するが、残りはそのビット線を接地に引き下げる（ＩＮＶ＝１で）ことである。

さらに他の実施形態において、プログラムが禁止されたセルの伝導電流を停止するステップは各ベリファイ段階で行われず、最初のベリファイ中に１度だけ行われる。動作は電力の節約が少なくなることと引き換えに簡略化される。

図１７は、本発明の好ましい実施形態による、関係のある記憶状態のビットだけを選択することによる電力が節約されているベリファイを組み込むプログラミング動作のフローチャートである。
ステップ５５０：不揮発性メモリセルのアレイにおいて、各メモリセルは、複数の記憶状態の１つに応じて伝導電流のためのしきい値電圧にプログラム可能である。
ステップ５６０：プログラミングパルスでメモリセル群を並列にプログラムする。
ステップ５７０：現在プログラム−ベリファイしている目標記憶状態以外にプログラムされた記憶状態を有する群中のメモリセルの伝導電流を停止する。
ステップ５８０：メモリセル群を並列に検知して、メモリセルの各々が目標記憶状態にプログラムされたかどうかをベリファイする。
ステップ５８２：群の全てのメモリセルがベリファイされたか？さもなければステップ５６０に進む。
ステップ５９０：終了。

図１８（Ａ）〜１８（Ｊ）は、図１７のプログラミング動作のベリファイ段階中、図１１に示した検知モジュール４８０の動作のタイミング図である。再び、例は、それぞれ、記憶状態「Ａ」、「Ｂ」、「Ｃ」に関するベリファイＡ、ベリファイＢ、ベリファイＣの３実行検知について、図１２および図１６と類似のタイミング信号を示す。タイミングおよび動作は図１７（Ａ）〜１７（Ｊ）のタイミング図に示した３実行ベリファイ動作と類似している。記憶状態に特定したベリファイの場合における主な違いは、各ベリファイサブオペレーションの開始時に、現在ベリファイが行われている記憶状態を有することが知られているメモリセルが、予備充電のために選択されたビット線（ＩＮＶ＝０で）（図１８（Ｉ）参照）を有するが、残りはそのビット線を接地に引き下げる（ＩＮＶ＝１で）ことである。したがって、サブオペレーションのベリファイＡの間、状態「Ａ」を予定されているメモリセルだけが選択されて、そのビット線を予備充電し検知させる。同様に、ベリファイＢとベリファイＣについて、それぞれ状態「Ｂ」と「Ｃ」を予定されたメモリセルだけが予備充電され検知される。さらに、異なる記憶状態を有するページ内の異なるメモリセルは各ベリファイのサブオペレーション中に選択されるので、ページ内の全てのビット線は各選択の前にそのＩＮＶが０にリセットされる（図１８（Ｇ））。

検知中の予備充電期間を短縮することによる電力の節約
本発明の他の態様によれば、検知動作中に、期間を延長するあらゆる動作を先制して開始することによって電力消費期間が最小化される。好ましい実施形態において、メモリアレイの選択されないワード線を予備充電するための動作は前の検知サイクル中に先制して開始されるので、それは選択されたビット線が予備充電を受ける現在の期間を延長しない。

読み出し動作中、セルの伝導電流の起動は、特に電流が予備充電動作に抵抗するとき、電力を放出する。セルは、ビット線の予備充電から始まって伝導電流が測定されるまでの期間起動される。図１２（Ｈ）から見て分かるように、この期間は信号ＢＬＳ ＨＩＧＨで示される。

電力は、特に電力を消費するビット線の予備充電動作の間、ページのメモリセルが起動される期間を最小にすることによって節約される。予備充電期間に影響を与える１つの要因は、ビット線とワード線の両方で全ての電圧の安定が必要なことである。メモリアレイがより高密度に集積されると、ワード線のキャパシタンスは増加し、ビット線よりも予備充電にかなり長い時間かかるようになる可能性がある。従来の検知動作においてビット線とワード線の両方の予備充電は検知サイクルの始めに開始されるので、電力を消費するビット線予備充電は単純により遅いワード線の予備充電に合わせるために延長する必要がある。本発明は頭から開始し、不必要にビット線の予備充電を延長しないように、電流検知サイクル前にワード線予備充電を開始することを主張する。これは早期の隣のサイクル中にワード線予備充電の飛び越し開始によって達成される。好ましい実施形態において、ワード線予備充電は、検知モジュールが外部とデータを交換する期間中、より早期の隣の検知サイクルで開始される。

図１９は、ビット線とワード線の予備充電の従来のタイミングを示す。便宜上、検知は読み出しＡと読み出しＢだけを含み、従来の２つの独立の検知サイクルとして処理される。各サイクル中に、ビット線（「ＢＬ予備充電」）またはワード線（「ＷＬ予備充電」）の全体の予備充電期間（「設定」）が安定化され、２つの中のより遅い方で決定されることが判る。電圧が安定化された後にのみデータを正しくラッチすることができる。予備充電はデータラッチ（「ラッチデータ」）段階の間停止され、データ伝送（「Ｘｆｅｒデータ」）段階には必要ない。便宜上、従来のワード線の予備充電はビット線の予備充電と同時に開始される。ワード線の予備充電の設定に長い時間がかかるならば、ビット線の予備充電期間は不必要に延長され、より多く電力を消費することがある（すなわち、Ｉ _DS ＯＮの期間の延長）。さらに、ワード線の予備充電は各独立の検知サイクルで繰り返され、例の中では読み出しＡおよび読み出しＢサイクルの両方に存在する。

図２０は、検知動作中のワード線予備充電の飛び越し開始の好ましい方式を示す。参照番号は図１９と同様である。２つの検知サイクル、検知サイクル（ｎ−１）と検知サイクルｎが示され、各々読み出しＡと読み出しＢのサブサイクルを含む。本質的に、ワード線の予備充電（ＷＬ予備充電）期間がビット線の予備充電（ＢＬ予備充電）期間よりも長いとき、ワード線は早期検知サイクルで先制して予備充電（ＷＬ予備充電）される。予備充電動作において、選択されたビット線は典型的に約０．５Ｖ上昇し、選択されないワード線は約５．５Ｖ上昇し、選択されたワード線は約１Ｖ上昇する。選択されないワード線は５．５Ｖ上昇しなければならないので、それらがそこに到達する時間は、ページサイズの増加とともにワード線のキャパシタンスが増加するのでより長くなる。結合効果に起因して、選択されないワード線上の適度に安定した電圧に基づく選択されたワード線上のＶＴ（ｉ）は、検知結果のラッチが可能になる前に安定しなければならない。便宜上、選択されないワード線の予備充電の飛び越し開始は、前の検知サイクルのデータ伝送段階中に行うことができる。このようにして、長いワード線の予備充電期間に起因する少なくともいくらかの遅れは、完全になくならなくても低減することができ、したがって、全体の予備充電期間はビット線予備充電が安定する時間によって決定される（「ＢＬ設定」として示される）。

本発明のさらに他の態様によれば、選択されないワード線予備充電は、複数のしきい値電圧に関して複数の検知サイクル実行を含む検知動作の始めだけ行われる。

複数の検知動作実行を行うこの方式は、選択されないワード線だけが動作の始めに予備充電される必要があり、読み出しＡなどの各実行サイクルまたはサブオペレーションの後で繰り返されない。このようにして、ビット線の予備充電期間は最小に保たれて電力を節約する。

プログラムが禁止されたビット線の予備充電を最小化することによるプログラミングサイクル中の電力の節約
ＮＡＮＤメモリをプログラムする場合、プログラミング電圧パルスは選択されたメモリセルのページに接続するワード線に印加される。ページ内のプログラムされるメモリセルはそのビット線を０Ｖに設定（図１４（Ｅ））し、プログラムされない他のメモリセルは、プログラミングを阻止するために、ビット線の電圧をＶｄｄにする（図１４（Ｆ））。ビット線をＶｄｄに設定することはＮＡＮＤチェーンのドレイン側の選択トランジスタを停止させ、結果として浮遊されたチャネルになる。プログラミング中、浮遊されたチャネルの電圧は高いワード線電圧によって高められる。これはチャネルと電荷蓄積ユニットとの間の電位差を事実上低減し、それによって、チャネルから電荷蓄積ユニットへ電子が引っ張られてプログラムされるのを防止する。

図１４（Ｅ）は、そのメモリセルがプログラムを禁止されているビット線の充電と放電のタイミングを示す。従来、禁止されたセルを有するビット線はプログラミングサイクルの始めにＶｄｄに充電され、降下する端部５０２で示すように、プログラミングパルスの終りに０Ｖまで放電される。ビット線は放電されるので、プログラム−ベリファイサイクルのベリファイ段階の準備ができる。プログラムが禁止されたビット線の交互の充電と放電は電力を節約する。

本発明の他の態様によれば、プログラムとベリファイ段階の交互サイクルを有するプログラミング動作において、（電力が節約されている形態で）プログラムする方法は、所定の電圧にプログラムが禁止されているメモリセルのビット線を充電するが、プログラムすべきメモリセルのビット線をプログラミング段階の始めに充電しないこと、およびプログラムすべきメモリセルのビット線を放電するが、プログラムが禁止されたメモリセルのビット線をプログラミング段階の終りに放電しないことを含む（図１４（Ｅ）の端部５０４「電力節約方式」参照）。

図２１は、電力が節約されているプログラム禁止技術を組み込んだ、メモリセル群を並列にプログラムするフローチャートである。
ステップ６００：プログラムとベリファイ段階の交互のサイクルを行うことに関して、区分しきい値電圧を選択する。
プログラミング段階
ステップ６１０：プログラムが禁止されたメモリセルのビット線を所定の電圧に充電するが、プログラミング段階の始めにプログラムすべきメモリセルのビット線は充電しない。
ステップ６１２：プログラミングパルスでメモリセル群を並列にプログラムする。
ステップ６１４：プログラムすべきメモリセルのビット線を放電するが、プログラムが禁止されたメモリセルのビット線はプログラミング段階の終りに放電しない。
ベリファイ段階
ステップ６２０：メモリセル群を並列に検知して、各メモリセルが区分しきい値電圧を越えてプログラムされたかどうかをベリファイする。
ステップ６２２：電流区分しきい値電圧に関して群の全てのメモリセルがベリファイされたか？さもなければステップ６１０に進む。
ステップ６３０：全ての区分しきい値電圧が選択されたか？さもなければステップ６００に進む。
ステップ６４０：終了。

一実施形態において、放電されないビット線の少なくとも部分集合は実行のときそれを交互のプログラミングとベリファイ段階の間の電圧に保ち、それによって各プログラミング段階中のこれらのビット線の電力を消費する充電と放電を省く。放電されないビット線の部分集合は、電流区分しきい値電圧に関してベリファイされたメモリセルに相当する。

例えば、メモリセルのページのプログラミングにおいて、データはいくつかのセルを区分しきい値電圧Ｄ_A よりも高いしきい値電圧にプログラムすることが必要である（「プログラム（「プログラム（ＰＲＯＧＲＡＭ）群」のセル）が、Ｄ_A 未満のしきい値電圧を有する他のセルはプログラムされない（「ロックアウト（ＬＯＣＫＯＵＴ）群」のセル）。最初に、ロックアウト群はデータによってプログラムされないように命令されたセルから構成される。第１のプログラミング段階において、プログラム群のセルは０Ｖのビット線を有するが、そのロックアウト群のセルはそのビット線をプログラムを禁止させるためにＶｄｄまで充電する。次のベリファイＡ段階において、ロックアウト群のセルの状態は知られ、検知する必要がない。プログラム群のセルは検知のため少なくとも０．５Ｖに充電されたビット線を有する。検知結果は２つのサブグループをプログラム群から識別する。１つのサブグループ（「ベリファイされない（ＮＯＴＶＥＲＩＦＩＥＤ）サブグループ」）はまだＤ_A を超えてプログラムされていないセルについてであるが、他のサブグループ（「ベリファイされた（ＶＥＲＩＦＩＥＤ）サブグループ」）はＤ_A を超えて既にプログラムされたセルについてである。プログラミング段階の次の実行において、ベリファイされないサブグループはプログラム群になるが、ベリファイされたサブグループはロックアウト群に加えられる。

ロックアウト群のための連続的なプログラミングとベリファイ段階の間、繰り返し充電と放電を行わなければならないことによって、ビット線が電力を消費しないようにビット線電圧を高く（例えば、Ｖｄｄ）保つのが望ましい。しかし、ベリファイ段階において、区分しきい値電圧未満のしきい値を有するベリファイされないセルは必然的に伝導性であり、そのビット線を放電する。これは、前の区分しきい値電圧に対してベリファイするとき（例えば、最初のベリファイではプログラムされないセルである）、それらは前のより低い区分しきい値電圧に関して「ベリファイ」されたので、ロックアウトされたセルにも適用され、したがって、現在のより高い区分しきい値電圧に関して伝導性である。

プログラミング段階の次の実行で、プログラム群のためのビット線電圧は再び０に設定されるが、ロックアウト群はＶｄｄに設定される。前に説明したように、ロックアウト群中のより伝導性の高いセルの多くは前のベリファイ段階中に伝導性セルによって放電されている。したがって、これらのセルは再びＶｄｄに充電されなければならない。電流区分しきい値電圧に関してベリファイされたばかりのセルはそのビット線電圧が低いプログラム群から出発した。これらのセルはロックアウト群のクラスに加わり、そのビット線はＶｄｄに充電される。

同じ区分しきい値電圧に関する次のベリファイ段階において、前にベリファイされたセルはＶｄｄで放電されない段階に入り、それらは定義上電流区分しきい値電圧に関して非伝導性であるので、そのまま維持される。これらのベリファイされたセルは次のプログラミング段階に既にＶｄｄで入り、それによってそれらを充電する電力を節約する。

したがって、電流区分しきい値電圧に関して前にベリファイされたセルは、各プログラミング段階の始めに電力を消費する充電を必要としないロックアウト群の中に、電力を節約するサブグループを形成する。当初プログラム群中のセルが多くベリファイされると、それらは電力が節約されているサブグループに再移動し、当初プログラム群中のセルの全てが所与の区分しきい値電圧に関して適切にプログラムされるまでより大きな電力の節約が達成される。

同様に、プログラミングとベリファイ動作が１つ以上の区分しきい値電圧に関するものであれば、節約は前の区分しきい値電圧に関してベリファイされたロックアウトセルからは得られないという考え方が同様に適用されるが、複数のサイクルが関与するとき、電流区分しきい値電圧に関してベリファイされたものからの電力の節約がある。例えば、本発明は、３サイクルのプログラム−ベリファイＡ、６サイクルのプログラム−ベリファイＡ／Ｂ、４サイクルのプログラム−ベリファイＡ／Ｂ／Ｃ、６サイクルのプログラム−ベリファイＢ／Ｃ、３サイクルのプログラム−ベリファイＣを含むことのできるプログラム−ベリファイ動作で利益を得る。

プログラム−ベリファイＡサイクルにおいて、プログラムが禁止されたセルはプログラミング段階でＶｄｄまで充電され、段階の終りに放電されないビット線を有する。ベリファイＡ段階の間、プログラムされないセルのビット線は伝導性セルによって放電される。しかし、ベリファイ群に付属するビット線は放電されない。これらはＶｄｄに留まり、プログラミング段階の次の実行で再充電される必要はない。プログラム−ベリファイＡ／Ｂサイクルにおいて、同様にベリファイＡ／Ｂ段階の間、プログラムされずに「Ａ」ベリファイされたセルのビット線は伝導性セルによって放電するが、Ｂベリファイされたセルはプログラミング段階の次の実行で再充電されず、その必要がない。同様に、プログラム−ベリファイＡ／Ｂ／Ｃサイクルにおいて、電力の節約は「Ｃ」ベリファイセルによるものである。プログラム−ベリファイＢ／Ｃサイクルにおいて、電力の節約は「Ｃ」ベリファイセルによるものである。プログラム−ベリファイＣサイクルにおいて、電力の節約は「Ｃ」ベリファイセルによるものである。無作為データパターンについて、電力の節約は約２５％であることが予測された。

電力の節約が前の区分しきい値電圧に関してベリファイされたロックアウトセルから得られることもさらに望ましい。

他の実施形態において、全ての放電されないビット線は、交互にプログラミング段階とベリファイ段階との間を循環するとき、その電圧を維持し、それによって電力を消費する各プログラミング段階中のこれらのビット線の充電と放電が省かれる。

一般に、ベリファイ段階において、電流区分しきい値電圧未満のしきい値電圧を有するメモリセル（すなわち、前の低い区分しきい値電圧に基づいて、さらにプログラムすることからロックアウトされたもの）は伝導性である。これは、ロックアウトされたビット線はセル電流によって放電され、次のプログラミング段階の始めに再充電してプログラムを禁止することが必要である。

本発明は、ロックアウトされたビット線がその伝導性セルによって放電されるのを防止することによって達成される。各メモリセルまたはＮＡＮＤチェーンとその付属ビット線の間にスイッチが設けられる。スイッチはその付属ビット線の電圧条件に応答して、ビット線が実質上ゼロ電圧であるときにメモリセルまたはＮＡＮＤチェーンをその付属ビット線に接続し、ビット線が実質上供給電圧であるときにメモリセルまたはＮＡＮＤチェーンをその付属ビット線から分離する。

図２２は、メモリとビット線の間のスイッチの一実施形態を示す。スイッチ６５０はＮＡＮＤチェーン５０とその付属ビット線３６の間に設けられる。ＮＡＮＤチェーン５０は類似し、図１１に示した同じ参照番号の特徴を有する。スイッチ６５０は、それぞれＮＡＮＤチェーン５０とビット線３６の間に直列に接続されたソースとドレインを有するｎチャネルトランジスタ６５２を含む。ｎチャネルトランジスタ６５２は、そのコントロールゲートの信号によって起動または停止される。信号は、ｎチャネルトランジスタ６５２のコントロールゲートと供給電圧の間に直列に接続されたソースとドレインを有するｐ−チャネルトランジスタ６５４を経由して供給電圧に提供される。ｐ−チャネルトランジスタ６５４はビット線の電圧を検知するために接続されたコントロールゲートを有する。

動作において、ビット線電圧がＬＯＷのとき、ｐチャネルトランジスタ６５４は起動する。その結果、そのコントロールゲートに現れるＶｄｄのためｎチャネルトランジスタ６５２は起動される。したがって、スイッチ６５０はＮＡＮＤチェーン５０をビット線３６に接続することになる。逆に、ビット線電圧がＨＩＧＨ（例えば、Ｖｄｄ）であるとき、ｐチャネルトランジスタ６５４、したがってｎチャネルトランジスタ６５２は停止される。したがって、スイッチはＮＡＮＤチェーン５０をビット線３６から分離する。

したがって、メモリとビット線間にスイッチを備える動作のとき、本発明はプログラムが禁止されたビット線をＶｄｄまで充電し、プログラミング段階の終りに放電されなくすることを可能にする。同時に、スイッチはあらゆる伝導性メモリセルがこれらのビット線に放電するのを防止する。このようにして、プログラムが禁止されたビット線はプログラム−ベリファイサイクル中、充電と放電の繰り返しを避けることができる。

本発明の様々な態様をいくつかの実施形態によって説明してきたが、本発明は添付の特許請求の範囲の全範囲内においてその権利が保護されるべきであることが理解できよう。

不揮発性メモリセルの例を示す概要図である。 不揮発性メモリセルの異なる例を示す概要図である。 不揮発性メモリセルの異なる例を示す概要図である。 不揮発性メモリセルの異なる例を示す概要図である。 不揮発性メモリセルの異なる例を示す概要図である。 メモリセルのＮＯＲアレイの例を示す。 図１Ｄに示したものなど、メモリセルのＮＡＭＤアレイの例を示す。 フローティングゲートが任意の一時に蓄積することのできる４つの異なる電荷Ｑ１〜Ｑ４について、ソース−ドレイン電流とコントロールゲート電圧との関係を示す。 行および列デコーダを経由して読み出し／書き込み回路によってアクセス可能なメモリアレイの典型的な構成を示す概要図である。 読み出し／書き込み回路のバンクを有し、本発明が実施される構成を提供する小形メモリデバイスを示す概要図である。 図６Ａに示した小形メモリデバイスの好ましい構成を示す。 本発明の好ましい実施形態による電力が節約されている読み出し動作のフローチャートである。 伝導電流比較の観点から見た図７Ａの電力が節約されている読み出し動作のフローチャートである。 各メモリセルが従来のグレイコードを用いて２ビットのデータを記憶するとき、４状態メモリアレイのしきい値電圧分布を示す。 グレイコードを用いる既存の２実行プログラミング方式における下部ページプログラミングを示す。 グレイコードを用いる既存の２実行プログラミング方式における上部ページプログラミングを示す。 グレイコードでコード化された４状態メモリの下部ビットを認識するために必要な読み出し動作を示す。 グレイコードでコード化された４状態メモリの上部ビットを認識するために必要な読み出し動作を示す。 各メモリセルがＬＭコードを用いて２ビットのデータを記憶するとき、４状態メモリアレイのしきい値電圧分布を示す。 ＬＭコードを用いる既存の２実行プログラミング方式における下部ページプログラミングを示す。 ＬＭコードを用いる既存の２実行プログラミング方式における上部ページプログラミングを示す。 ＬＭコードでコード化された４状態メモリの下部ビットを認識するために必要な読み出し動作を示す。 ＬＭコードでコード化された４状態メモリの上部ビットを認識するために必要な読み出し動作を示す。 各メモリセルがＬＭ新コードを用いて２ビットのデータを記憶するとき、４状態メモリアレイのしきい値電圧分布を示す。 ＬＭ新コードを用いる既存の２実行プログラミング方式における下部ページプログラミングを示す。 ＬＭ新コードを用いる既存の２実行プログラミング方式における上部ページプログラミングを示す。 ＬＭ新コードでコード化された４状態メモリの下部ビットを認識するために必要な読み出し動作を示す。 ＬＭ新コードでコード化された４状態メモリの上部ビットを認識するために必要な読み出し動作を示す。 本発明の実施に適したセンス増幅器を備える好ましい検知モジュールを示す概要図である。 並列のメモリページの部分であるＮＡＮＤメモリセルに適用された、図１１に示した検知モジュールの３実行読み出し間の動作を制御するタイミング図である。 プログラミング段階とプログラム−ベリファイ段階の間を交互に循環するプログラミング動作を示す。 図１３のプログラミング動作のプログラミング段階のタイミング図である。 本発明の好ましい実施形態による、プログラムが禁止されたビットを無視することによる電力が節約されたベリファイを組み込むプログラミング動作のフローチャートである。 図１５のプログラミング動作のベリファイ段階中の、図１１に示した検知モジュールの動作のタイミング図である。 本発明の好ましい実施形態による、関連する記憶状態を有するビットのみを選択することによって電力が節約されているベリファイを組み込むプログラミング動作のフローチャートである。 図１７のプログラミング動作のベリファイ段階中の、図１１に示した検知モジュールの動作のタイミング図である。 ビット線とワード線を予備充電する従来のタイミングを示す。 検知動作においてワード線予備充電を飛び越し開始するための好ましい方式図である。 電力が節約されているプログラム禁止技術を組み込む、メモリセル群を並列にプログラムするためのフローチャートである。 メモリ−ビット線スイッチの一実施形態を示す。

Claims (7)

1. 各メモリセルが複数の記憶状態の１つに相当する電流伝導しきい値電圧にプログラム可能である不揮発性メモリセルのアレイにおいて、メモリセル群を関連するビット線を経由して並列に検知する方法であって、
   （ａ）記憶状態間を区分するための区分しきい値電圧の系列を上昇順序で供給するステップと、
   （ｂ）プログラミングとベリファイ段階の交互のサイクルを行うことに関して、系列中の前に選択されていない区分しきい値電圧を選択するステップと、
   （ｃ）プログラムが禁止されたメモリセルのビット線を第１の所定の電圧に設定することによってメモリセル群中のプログラムが禁止されたメモリセルを設定しながら、プログラミング段階の始めにプログラムすべきメモリセルのビット線を第２の所定の電圧に設定することによってメモリセル群中のプログラムすべきメモリセルを設定するステップと、
   （ｄ）プログラミングパルスでメモリセル群を並列にプログラムするステップと、
   （ｅ）プログラミング段階の終わりにプログラムが禁止されているメモリセルのビット線を放電しないで、プログラムすべきメモリセルのビット線を放電するステップであって、前記プログラムが禁止されているメモリセルのビット線はそれぞれのメモリセルから分離されているステップと、
   （ｆ）メモリセルの各々がプログラム−ベリファイされているかどうかを決定するために、メモリセル群を並列に検知するステップと、
   （ｇ）選択された区分しきい値電圧を越えて全てのメモリセルがプログラムされるまで（ｃ）から（ｆ）を繰り返すステップと、
   （ｈ）系列中の全ての区分しきい値電圧が選択されるまで（ｂ）から（ｇ）を繰り返すステップと、
   を含む方法。
2. 請求項１記載の方法において、
   各メモリセルとその関連するビット線との間にスイッチを設けるステップをさらに含み、前記スイッチは、関連するビット線が第１の所定の電圧にあるときにはいつでも前記各メモリセルを関連するビット線から分離し、関連するビット線が第２の所定の電圧にあるときにはいつでも前記各メモリセルを関連するビット線に接続する方法。
3. 請求項２記載の方法において、
   ビット線が群の各メモリセルに結合され、これらのメモリセルは、そのビット線が第１の所定の電圧にあるときにそのビット線から分離することによってその伝導電流を停止する方法。
4. 請求項１記載の方法において、
   前記検知するステップが、選択された区分しきい値電圧を超えて任意のメモリセルがプログラムされたかどうかをベリファイするプログラミング動作の一部である方法。
5. 請求項１〜４のいずれか記載の方法において、
   前記系列が、少なくとも１つの区分しきい値電圧を含む方法。
6. 請求項１〜４のいずれか記載の方法において、
   前記系列が、少なくとも２つの区分しきい値電圧を含む方法。
7. 請求項１〜４のいずれか記載の方法において、
   前記検知するステップが、プログラム−ベリファイ動作の一部である方法。

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