JP2008533644A - 電力が節約されている読み出しおよびプログラム−ベリファイ動作による不揮発性メモリおよび方法 - Google Patents
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Abstract
Description
典型的にメモリデバイスはカード上に搭載することのできる1個以上のメモリチップを含む。各メモリチップは、デコーダおよび消去回路、書き込み回路、および読み出し回路などの周辺の回路によってサポートされたメモリセルのアレイを含む。より複雑なメモリデバイスも情報処理機能をもち、高レベルのメモリ動作とインターフェイスを行うコントローラとを備える。多くの商業的に成功した今日使用されている不揮発性固体メモリデバイスがある。これらのメモリデバイスは異なる種類のメモリセルを用いることができ、各種類は1個以上の電荷蓄積素子を有する。
メモリデバイスは、典型的に、行と列とに配列され、ワード線とビット線によってアドレス可能なメモリセルの2次元アレイから構成される。アレイはNOR形またはNAND形構造に従って形成される。
図2は、メモリセルのNORアレイの例を示す。NOR形構造を有するメモリデバイスは、図1Bまたは1Cに示した形のセルで実施されている。メモリセルの各行はそのソースとドレインによってデイジーチェーン式に接続される。この設計は場合によって仮想接地設計と呼ばれる。各メモリセル10はソース14、ドレイン16、コントロールゲート30、および選択ゲート40を有する。行中のセルはワード線42に接続されたその選択ゲートを有する。列中のセルは選択されたビット線34および36にそれぞれ接続されたそのソースとドレインを有する。メモリセルがそのコントロールゲートおよび独立に制御された選択ゲートを有するいくつかの実施形態において、ステアリング線36も列中のセルのコントロールゲートに接続する。
図3は、図1Dに示したものなどの、メモリセルのNANDアレイの例を示す。各NANDチェーンの列に沿って、ビット線が各NANDチェーンのドレイン端子56に結合される。NANDチェーンの各行に沿って、ソース線はその全てのソース端子54に接続することができる。また、行に沿うNANDチェーンのコントロールゲートは一連の対応するワード線に接続される。NANDチェーンの行全体は、接続されたワード線を経由してそのコントロールゲート上に適切な電圧を印加して対の選択トランジスタ(図1D参照)を起動することによりアドレスすることができる。NANDチェーン内のメモリセルを表すメモリトランジスタが読み出されているとき、チェーン中の残りのメモリトランジスタはその付属ワード線を経由して強く起動されるので、チェーン中に流れる電流は本質的に読み出されているセルに蓄積された電荷のレベルに依存する。NAND構造アレイおよびメモリシステムの部分としてのその動作の例が、米国特許第5,570,315号(特許文献9)、第5,774,397号(特許文献16)、第6,046,935号(特許文献11)に見出される。
電荷蓄積メモリデバイスのプログラミングは、その電荷蓄積素子へさらに多くの電荷が加わることになる。したがって、プログラミング動作の前に、電荷蓄積素子中に存在する電荷を除去(または消去)しなければならない。消去回路(図示せず)はメモリセルの1つ以上のブロックを消去するために提供される。EEPROMなどの不揮発性メモリは、セルのアレイ全体またはアレイの大部分のセル群のアレイが電気的に一緒に(すなわち、瞬時に)消去されるとき、「フラッシュ」EEPROMと呼ばれる。消去されると、次いでセル群は再プログラムされる。一緒に消去可能なセル群は1つ以上のアドレス可能な消去ユニットから構成することができる。典型的に、消去ユニットまたはブロックは1ページ以上のデータを記憶し、ページがプログラミングと読み出しのユニットではあるが、1ページ以上を単一動作でプログラムまたは読み出すことができる。典型的に、各ページは1セクタ以上のデータを記憶し、セクタのサイズはホストシステムによって画定される。一例は、磁気ディスクドライブで確立された標準に従う512バイトのユーザデータのセクタであり、ユーザデータおよび/またはそれが記憶されるブロックについての数バイトのオーバーヘッド情報が加わる。
通常の2状態EEPROMセルにおいて、伝導ウィンドウを2つの領域に仕切るために少なくとも1つの電流区切り点のレベルが確立される。セルが所定の固定電圧の印加によって読み出されるとき、そのソース/ドレイン電流は、区切り点レベル(または参照電流IREF )と比較することによって記憶状態に変形される。読み出された電流が区切り点レベルのそれよりも高いならば、セルは1つの論理状態(例えば、「0」状態)であることが決定される。他方、電流が区切り点レベルのそれよりも低いならば、セルは他の論理状態(例えば、「1」状態)であることが決定される。したがって、それらの2状態のセルはデジタル情報の1ビットを記憶する。外部でプログラム可能な参照電流源は、しばしばメモリシステムの部分として提供され、区切り点レベルの電流を発生する。
読み出しおよびプログラミング動作を改善するために、アレイ中の複数の電荷蓄積素子またはメモリトランジスタが並列に読み出しまたはプログラムされる。したがって、メモリ素子の論理的「ページ」は一緒に読み出しまたはプログラムされる。既存のメモリ構造において、行は典型的にいくつかのインターリーブされたページを含む。ページの全てのメモリ素子は一緒に読み出しまたはプログラムされる。列デコーダは選択的にインターリーブされたページの各々を対応する数の読み出し/書き込みモジュールに接続する。例えば、一実施例において、メモリアレイは532バイト(512バイト+20バイトのオーバーヘッド)のページサイズを有するように設計される。各列がドレインビット線を含み行当り2つのインターリーブされたページが存在するならば、これは8,512列になり、各ページには4,256列が付属する。全て偶数のビット線または奇数ビット線へ並列に読み出しまたは書き込みを行うために、接続可能な4,256の検知モジュールが存在する。このようにして、4,256ビット(すなわち、532バイト)のデータのページがメモリ素子のページから並列に読み出され、またはメモリ素子のページ中にプログラムされる。読み出し/書き込み回路170を形成する読み出し/書き込みモジュールは様々な構造に構成することができる。
本発明の一態様によれば、1回以上の実行で多状態メモリセルのページを検知するとき、実行に関係がないことが知られているページのメモリセルは検知中電力を節約するために伝導電流を停止する。
ステップ400:不揮発性メモリセルのアレイを提供し、各メモリセルは、複数の記憶状態の1つに応じて伝導電流のためのしきい値電圧にプログラム可能である。
ステップ402:増加してプログラムされたしきい値電圧に相当する記憶状態を区分するために、上昇順序で区分しきい値電圧の系列を提供する。
ステップ404:系列中の区分しきい値電圧を選択し、それに関して検知を行う。
ステップ406:前記選択された区分しきい値電圧よりも低いプログラムされたしきい値電圧を有することが知られた群中のメモリセルの伝導電流を停止する。最初の検知の前に、読み出し動作はページ中の任意のセルにプログラムされたしきい値電圧について認識できない。したがって、この意味でセルはその伝導電流を停止させない。
ステップ408:選択された区分しきい値電圧に関してメモリセル群を検知する。
ステップ410:系列の終りに到達したか?NOであれば、ステップ412に進む。さもなければステップ420に進む。
ステップ412:系列中の次の区分しきい値電圧を選択する。ステップ406に進む。
ステップ420:終了。
ステップ432:より低い伝導電流を有する複数記憶状態間を区別するために、減少順序で所定区分電流の系列を提供する。
ステップ434:系列から第1の所定の区分電流値を選択する。
ステップ436:複数のメモリセルを並列に検知して、選択された区分電流値よりも高い伝導電流を有するメモリセルを識別する。
ステップ438:並列に検知している複数のメモリセル中で、より高い電流が識別されたメモリセルの伝導電流を停止する。
ステップ440:系列の終りに到達したか?NOであれば、ステップ442に進む。さもなければステップ450に進む。
ステップ442:系列中の次の区分しきい値電圧を選択する。ステップ436に進む。
ステップ450:終了。
図8A〜8E、9A〜9E、10A〜10Eは、それぞれ4状態メモリの複数ビットのコード化の3つの例を示す。4状態メモリセルにおいて、4つの状態は2つのビットで表すことができる。既存技術の1つは2実行プログラミングを用いてそれらのメモリをプログラムすることである。第1のビット(下部ページビット)は第1の実行によってプログラムされる。続いて、同じセルが第2の実行によって、所望の第2のビット(上部ページビット)を表すためにプログラムされる。第2の実行中に第1のビットの値を変化させないために、第2のビットの記憶状態の表示は第1のビットの値に応じて行われる。
図7に示した電力が節約されている読み出しの実施例は、区分しきい値電圧DA 、DB 、DC に関して逐次的に3実行検知で読み出し動作を行うことである。3実行読み出しは、LM新コード下の上部ページの読み出しに関して説明したように、逐次的に読み出しA、読み出しB、読み出しCを有する(図10E)。
本発明の他の態様によれば、複数の実行によってメモリセルのページをプログラムするとき、実行に関係のないことが知られているページのメモリセルは、電力を節約するためにプログラム−ベリファイの間その伝導電流を停止する。
ステップ510:不揮発性メモリセルのアレイを提供し、各メモリセルは、複数の既往状態の1つに応じて電流を伝導するためのしきい値電圧にプログラム可能である。
ステップ520:プログラミングパルスでメモリセル群を並列にプログラムする。
ステップ530:プログラムが禁止された群中のメモリセルの伝導電流を停止する。
ステップ540:メモリセル群を並列に検知して、メモリセルの各々がその目標記憶状態にプログラムされたかどうかをベリファイする。
ステップ542:群の全てのメモリセルがベリファイされたか?さもなければステップ520に進む。
ステップ540:終了。
ステップ550:不揮発性メモリセルのアレイにおいて、各メモリセルは、複数の記憶状態の1つに応じて伝導電流のためのしきい値電圧にプログラム可能である。
ステップ560:プログラミングパルスでメモリセル群を並列にプログラムする。
ステップ570:現在プログラム−ベリファイしている目標記憶状態以外にプログラムされた記憶状態を有する群中のメモリセルの伝導電流を停止する。
ステップ580:メモリセル群を並列に検知して、メモリセルの各々が目標記憶状態にプログラムされたかどうかをベリファイする。
ステップ582:群の全てのメモリセルがベリファイされたか?さもなければステップ560に進む。
ステップ590:終了。
本発明の他の態様によれば、検知動作中に、期間を延長するあらゆる動作を先制して開始することによって電力消費期間が最小化される。好ましい実施形態において、メモリアレイの選択されないワード線を予備充電するための動作は前の検知サイクル中に先制して開始されるので、それは選択されたビット線が予備充電を受ける現在の期間を延長しない。
NANDメモリをプログラムする場合、プログラミング電圧パルスは選択されたメモリセルのページに接続するワード線に印加される。ページ内のプログラムされるメモリセルはそのビット線を0Vに設定(図14(E))し、プログラムされない他のメモリセルは、プログラミングを阻止するために、ビット線の電圧をVddにする(図14(F))。ビット線をVddに設定することはNANDチェーンのドレイン側の選択トランジスタを停止させ、結果として浮遊されたチャネルになる。プログラミング中、浮遊されたチャネルの電圧は高いワード線電圧によって高められる。これはチャネルと電荷蓄積ユニットとの間の電位差を事実上低減し、それによって、チャネルから電荷蓄積ユニットへ電子が引っ張られてプログラムされるのを防止する。
ステップ600:区分しきい値電圧を選択して、それに関してプログラムとベリファイ段階の交互のサイクルが行われる。
プログラミング段階
ステップ610:プログラムが禁止されたメモリセルのビット線を所定の電圧に充電するが、プログラミング段階の始めにプログラムすべきメモリセルのビット線は充電しない。
ステップ612:プログラミングパルスでメモリセル群を並列にプログラムする。
ステップ614:プログラムすべきメモリセルのビット線を放電するが、プログラムが禁止されたメモリセルのビット線はプログラミング段階の終りに放電しない。
ベリファイ段階
ステップ620:メモリセル群を並列に検知して、各メモリセルが区分しきい値電圧を越えてプログラムされたかどうかをベリファイする。
ステップ622:電流区分しきい値電圧に関して群の全てのメモリセルがベリファイされたか?さもなければステップ610に進む。
ステップ630:全ての区分しきい値電圧が選択されたか?さもなければステップ600に進む。
ステップ640:終了。
Claims (19)
- 各メモリセルが複数の記憶状態の1つに相当する電流伝導しきい値電圧にプログラム可能である不揮発性メモリセルのアレイにおいて、メモリセル群を並列に検知する方法であって、
(a)記憶状態間を区分するための区分しきい値電圧の系列を上昇順序で供給するステップと、
(b)系列中の区分しきい値電圧を選択して、それに関して検知が行われるステップと、
(c)前記選択された区分しきい値電圧よりも低いしきい値電圧を有することが知られた群中のメモリセルの伝導電流を停止するステップと、
(d)選択された区分しきい値電圧に関してメモリセル群を検知するステップと、
(e)系列中の次の区分しきい値電圧を選択して系列の終りに達するまで(b)から(d)を繰り返すステップと、
を含む方法。 - 請求項1記載の方法において、
群中のいずれのメモリセルのしきい値電圧も知られなければ、(c)が行われない方法。 - 請求項1記載の方法において、
ビット線が群の各メモリセルに結合され、これらのセルがそのビット線を接地することによってその伝導電流を停止する方法。 - 請求項1記載の方法において、
前記検知するステップが、前記メモリセル群にプログラムされた記憶状態を読み出す読み出し動作の一部である方法。 - 請求項1記載の方法において、
前記検知するステップが、選択された区分電圧を超えて任意のメモリセルがプログラムされたかどうかをベリファイするプログラミング動作の一部である方法。 - 請求項1〜5のいずれか記載の方法において、
前記系列が、少なくとも1つの区分しきい値電圧を含む方法。 - 請求項1〜5のいずれか記載の方法において、
前記系列が、少なくとも2つの区分しきい値電圧を含む方法。 - プログラミング動作後にメモリセル群を並列にベリファイする方法であって、
(a)記憶状態間を区分するために区分しきい値電圧の系列を供給するステップと、
(b)系列中の区分しきい値電圧を選択して、それに関して検知が行われるステップと、
(c)選択された区分しきい値電圧を超えてしきい値電圧にプログラムすべきではない群中のメモリセルを識別するステップと、
(d)識別されたメモリセルの伝導電流を停止するステップと、
(e)群のメモリセルを検知して、任意のメモリセルが区分しきい値電圧を超えてプログラムされたかどうかをベリファイするステップと、
(f)系列中の次の区分しきい値電圧を選択して系列の終りに達するまで(b)から(e)を繰り返すステップと、
を含む方法。 - プログラミング動作後にメモリセル群を並列にベリファイする方法であって、
(a)プログラムすべきではない群中のメモリセルを識別するステップと、
(b)識別されたメモリセルの伝導電流を停止するステップと、
(c)記憶状態間を区分するために区分しきい値電圧の系列を供給するステップと、
(d)系列中の区分しきい値電圧を選択して、それに関して検知が行われるステップと、
(e)群中のメモリセルを検知して、識別された任意のメモリセルが区分しきい値電圧を超えてプログラムされたかどうかをベリファイするステップと、
(f)系列中の次の区分しきい値電圧を選択して系列の終りに達するまで(d)から(e)を繰り返すステップと、
を含む方法。 - 請求項8〜9のいずれか記載の方法において、
前記系列が、少なくとも1つの区分しきい値電圧を含む方法。 - 請求項8〜9のいずれか記載の方法において、
前記系列が、少なくとも2つの区分しきい値電圧を含む方法。 - 各メモリセルが1組のワード線とビット線によってアクセス可能であり、複数の記憶状態の1つに相当する電流伝導しきい値電圧にプログラム可能である不揮発性メモリセルのアレイにおいて、メモリセル群を並列に検知する方法であって、
前記群のメモリセルのための1組のワード線を1組の所定のワード線電圧に予備充電するステップと、
各記憶状態に応じてメモリセルの各々に伝導電流を流れさせるために、前記各群のメモリセルのためのビット線を所定のビット線電圧に予備充電し、前記予備充電するビット線が、少なくとも所定のワード線電圧と各所定のビット線電圧が安定化された後に、一定期間維持されるステップと、
メモリセルを並列に検知して、各メモリセルの状態を決定するステップと、を含み
前記期間を最小化するために、前記1組のワード線の予備充電が各ビット線の前記予備充電に先立って行われる方法。 - 各メモリセルがビット線によってアクセス可能であり、複数の記憶状態の1つに相当する電流伝導しきい値電圧にプログラム可能である不揮発性メモリセルのアレイにおいて、プログラミングとベリファイ段階の交互サイクルを有するプログラムする方法であって、
プログラムが禁止されたメモリセルのビット線を所定の電圧に充電するが、プログラミング段階の始めにプログラムすべきメモリセルのビット線を充電しないステップと、
プログラムすべきメモリセルのビット線を放電するが、プログラムが禁止されたメモリセルのビット線をプログラミング段階の終りに放電しないステップと、
を含む方法。 - 請求項12〜13のいずれか記載の方法において、
前記メモリセルの各々が、1ビットのデータを記憶する方法。 - 請求項12〜13のいずれか記載の方法において、
前記メモリセルの各々が、1ビット以上のデータを記憶する方法。 - 不揮発性メモリであって、
NANDチェーンのアレイとして組織化され、各NANDチェーンがビット線を経由してアクセス可能であるメモリセルと、
前記各NANDチェーンとビット線との間に結合されたスイッチであって、前記スイッチはビット線上の電圧条件に応答して、ビット線が実質上ゼロ電圧であるとき前記各NANDチェーンをビット線に接続し、ビット線が実質上供給電圧であるとき前記各NANDチェーンをビット線から分離する、スイッチと、
を備える不揮発性メモリ。 - 請求項16記載の不揮発性メモリにおいて、
前記スイッチが、
前記各NANDチェーンとビット線との間に直列に接続された、コントロールゲートを有するnチャネルトランジスタと、
供給電圧とnチャネルトランジスタのコントロールゲートとの間に直列に接続された、コントロールゲートを有するpチャネルトランジスタであって、前記pチャネルトランジスタのコントロールゲートがビット線に接続されている、コントロールゲートを有するpチャネルトランジスタと、
を備える不揮発性メモリ。 - 請求項16〜17のいずれか記載の不揮発性メモリにおいて、
前記メモリセルの各々が、1ビットデータを記憶する不揮発性メモリ。 - 請求項16〜17のいずれか記載の不揮発性メモリにおいて、
前記メモリセルの各々が、1ビット以上のデータを記憶する不揮発性メモリ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
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