JP2014186777A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作安定性が高い半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、３水準以上の値を保持可能なメモリセルトランジスタを含み、一端がビット線に、他端がソース線に接続されるＮＡＮＤストリングと、前記メモリセルトランジスタに保持された値を読み出すことが可能なセンスアンプと、を備える。前記メモリセルトランジスタに保持された値が、閾値分布が最も低い値かそれ以外の値かを識別するときは、前記ソース線の電位を第１の電位とする。前記メモリセルトランジスタに保持された値が、閾値分布が最も高い値かそれ以外の値かを識別するときは、前記ソース線の電位を前記第１の電位よりも低い第２の電位とし、前記値が前記最も高い値以外の値であると識別されたときは、前記ビット線の電位を前記第２の電位とする。
【選択図】図２

Description

実施形態は、半導体記憶装置に関する。

近年のＮＡＮＤフラッシュメモリは、例えば、１つのメモリセルに４水準の値を書き込み、２ビットのデータを記憶する。

特開２０１１−１４１９４４号公報

本実施形態は、動作安定性が高い半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、３水準以上の値を保持可能なメモリセルトランジスタを含み、一端がビット線に、他端がソース線に接続されるＮＡＮＤストリングと、前記メモリセルトランジスタに保持された値を読み出すことが可能なセンスアンプと、を備える。前記メモリセルトランジスタに保持された値が、閾値分布が最も低い値かそれ以外の値かを識別するときは、前記ソース線の電位を第１の電位とする。前記メモリセルトランジスタに保持された値が、閾値分布が最も高い値かそれ以外の値かを識別するときは、前記ソース線の電位を前記第１の電位よりも低い第２の電位とし、前記値が前記最も高い値以外の値であると識別されたときは、前記ビット線の電位を前記第２の電位とする。

実施形態に係る半導体記憶装置を例示する回路図である。 横軸に閾値電圧をとり、縦軸に頻度をとって、実施形態における各メモリセルトランジスタの閾値分布を例示するグラフ図である。 （ａ）〜（ｃ）は、メモリセルトランジスタに印加される電圧を例示する回路図であり、（ａ）はＲｅａｄ−Ａを示し、（ｂ）はＲｅａｄ−Ｂを示し、（ｃ）はＲｅａｄ−Ｃを示す。 横軸に時間をとり、縦軸に各電位をとって、実施形態に係る半導体記憶装置の読出動作を例示するタイミングチャート図である。 （ａ）及び（ｂ）は、ｎ形トランジスタＮＴ３に印加される電圧を例示する回路図であり、（ａ）はセルソース電位が電位Ｖ２である場合を示し、（ｂ）はセルソース電位が電位Ｖ１である場合を示す。 横軸に閾値電圧をとり、縦軸に頻度をとって、第１の比較例における各メモリセルトランジスタの閾値分布を例示するグラフ図である。 横軸に閾値電圧をとり、縦軸に頻度をとって、第２の比較例における各メモリセルトランジスタの閾値分布を例示するグラフ図である。 横軸に閾値電圧をとり、縦軸に頻度をとって、第３の比較例における各メモリセルトランジスタの閾値分布を例示するグラフ図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。
本実施形態に係る半導体記憶装置は、ＮＡＮＤフラッシュメモリである。
図１に示すように、本実施形態に係る半導体記憶装置１においては、それぞれ複数のＮＡＮＤストリング１０及びセンスアンプ２０が設けられている。なお、図１においては、ＮＡＮＤストリング１０及びセンスアンプ２０は各１つのみ示している。センスアンプ２０からはビット線ＢＬが引き出されている。

先ず、ＮＡＮＤストリング１０の構成について説明する。
ＮＡＮＤストリング１０においては、複数個のメモリセルトランジスタ１１が相互に直列に接続されており、その両端には、選択トランジスタ１２がそれぞれ接続されている。メモリセルトランジスタ１１は電荷蓄積層を備えたトランジスタであり、例えば、ｎ形の浮遊ゲートトランジスタ又はＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）構造のトランジスタである。選択トランジスタ１２はｎ形のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）である。ＮＡＮＤストリング１０の一方の端部はビット線ＢＬに接続されており、他方の端部にはセルソース電位ＣＥＬＳＲＣが印加される。メモリセルトランジスタ１１のゲートにはワード線ＷＬが接続されており、ビット線ＢＬ側の選択トランジスタ１２のゲートには電位ＳＧＤが印加され、セルソース側の選択トランジスタ１２のゲートには電位ＳＧＳが印加される。なお、本明細書において「接続」とは、対象物との間で電流が流れうる関係にあることを意味し、対象物に直接接触している場合と、対象物に導電体又は半導体を介して間接的に連結されている場合の双方を含む。

次に、センスアンプ２０の構成について説明する。
センスアンプ２０においては、電源電位ＶＤＤからセルソース電位ＣＥＬＳＲＣに向かって、ｐ形トランジスタＰＴ１、ｎ形トランジスタＮＴ１、ｎ形トランジスタＮＴ２、ｎ形トランジスタＮＴ３がこの順に直列に接続されている。これらのトランジスタは全てＭＯＳＦＥＴである。後述する他のトランジスタも同様である。また、セルソース電位ＣＥＬＳＲＣは接地電位ＧＮＤ以上の電位であり、電源電位ＶＤＤはセルソース電位ＣＥＬＳＲＣよりも高い。そして、ｎ形トランジスタＮＴ２とｎ形トランジスタＮＴ３との接続点Ｎ１にはｎ形トランジスタＮＴ４の一端が接続されており、ｎ形トランジスタＮＴ４の他端にはビット線ＢＬが接続されている。

ｐ形トランジスタＰＴ１のゲートには電位ＩＮＶが印加される。後述するように、電位ＩＮＶはデータラッチＡに保持される電位である。ｎ形トランジスタＮＴ１のゲートには電位ＨＬＬが印加され、ｎ形トランジスタＮＴ２には電位ＸＸＬが印加され、ｎ形トランジスタＮＴ３のゲートには電位ＩＮＶが印加される。また、ｎ形トランジスタＮＴ４のゲートには電位ＢＬＣが印加される。

また、センスアンプ２０には、キャパシタＣＰが設けられている。キャパシタＣＰの一端は、ｎ形トランジスタＮＴ１とｎ形トランジスタＮＴ２との接続点Ｎ２に接続され、キャパシタＣＰの他端には接地電位ＧＮＤが印加される。

更に、センスアンプ２０においては、電源電位ＶＤＤから接続点Ｎ３に向かって、ｐ形トランジスタＰＴ２及びｐ形トランジスタＰＴ３がこの順に直列に接続されている。ｐ形トランジスタＰＴ２のゲートには電位ＳＴＢｎが印加され、ｐ形トランジスタＰＴ３のゲートには接続点Ｎ２の電位ＳＥＮが印加される。

接続点Ｎ３から接地電位ＧＮＤに向かって、ｐ形トランジスタＰＴ４及びｎ形トランジスタＮＴ５がこの順に直列に接続されており、ｐ形トランジスタＰＴ４とｎ形トランジスタＮＴ５との接続点Ｎ４は、データラッチＡの一部となっている。データラッチＡは、２つのインバータＩＶ１及びＩＶ２がループ状に接続されて構成されている。すなわち、接続点Ｎ４にはインバータＩＶ１の入力端子が接続されており、インバータＩＶ１の出力端子はインバータＩＮ２の入力端子に接続されており、インバータＩＶ２の出力端子は接続点Ｎ４に接続されている。また、ｐ形トランジスタＰＴ４のゲートには電位ＳＷＡが印加され、ｎ形トランジスタＮＴ５のゲートには電位ＲＳＴが印加される。そして、接続点Ｎ４の電位が上述の電位ＩＮＶとなる。

同様に、接続点Ｎ３から接地電位ＧＮＤに向かって、ｐ形トランジスタＰＴ５及びｎ形トランジスタＮＴ６がこの順に直列に接続されており、ｐ形トランジスタＰＴ５とｎ形トランジスタＮＴ６との接続点Ｎ５は、データラッチＢの一部となっている。データラッチＢは、２つのインバータＩＶ３及びＩＶ４がループ状に接続されて構成されている。すなわち、接続点Ｎ５にはインバータＩＶ３の入力端子が接続されており、インバータＩＶ３の出力端子はインバータＩＮ４の入力端子に接続されており、インバータＩＶ４の出力端子は接続点Ｎ５に接続されている。また、ｐ形トランジスタＰＴ５のゲートには電位ＳＷＢが印加され、ｎ形トランジスタＮＴ６のゲートには電位ＲＳＴが印加される。なお、接続点Ｎ５の電位は、電位ＩＮＶとはならない。データラッチＢは、例えば、センス結果を一時的に退避させたり、データラッチＡに保持されたデータと演算したりするために設けられている予備のラッチ回路であってもよい。

このように、接続点Ｎ３と接地電位ＧＮＤとの間には、データラッチＡ及びデータラッチＢが相互に並列に接続されており、接続点Ｎ３とデータラッチＡとの接続はｐ形トランジスタＰＴ４によって制御され、接続点Ｎ３とデータラッチＢとの接続はｐ形トランジスタＰＴ５によって制御される。また、接続点Ｎ３の電位はｐ形トランジスタＰＴ３によって制御され、ｐ形トランジスタＰＴ３の導通は接続点Ｎ２の電位ＳＥＮによって決定される。

次に、本実施形態に係る半導体記憶装置の動作について説明する。
図２に示すように、メモリセルトランジスタ１１においては、閾値電圧はメモリセルトランジスタ１１に記憶させる４水準の値に対応して、４つの閾値分布を持つ。すなわち、各メモリセルトランジスタの閾値電圧の分布（以下、「閾値分布」という）は、消去状態の閾値分布Ｅの他に、閾値電圧が低い方から、Ａ、Ｂ、Ｃの３つの閾値分布を持っている。そして、メモリセルトランジスタ１１に書き込まれた値を読み出す際には、ソース・ゲート間電圧が隣り合う２つの閾値分布間の谷間の値となるような読出電位をメモリセルトランジスタ１１のソース・ゲート間に印加し、そのメモリセルトランジスタ１１が導通すれば、閾値は読出電位よりも低いと判断し、導通しなければ、閾値は読出電位よりも高いと判断する。

より具体的には、あるメモリセルトランジスタ１１に書き込まれた値が、閾値分布Ｅに対応する値であるか、閾値分布Ａ、Ｂ又はＣに対応する値であるかを識別するときは、メモリセルトランジスタ１１のゲートに、ソース・ゲート間電圧が閾値分布Ｅと閾値分布Ａとの間の電圧となるような読出電位ＡＲを印加する。そして、このメモリセルトランジスタ１１が導通すれば、閾値は閾値分布Ｅに属し、導通しなければ、閾値は閾値分布Ａ、Ｂ又はＣに属すると判断する。以後、この動作を「Ｒｅａｄ−Ａ」という。

また、あるメモリセルトランジスタ１１に書き込まれた値が、閾値分布Ｅ又はＡに対応する値であるか、閾値分布Ｂ又はＣに対応する値であるかを識別するときは、メモリセルトランジスタ１１のゲートに、ソース・ゲート間電圧が閾値分布Ａと閾値分布Ｂとの間の電圧となるような読出電位ＢＲを印加する。そして、このメモリセルトランジスタ１１が導通すれば、閾値は閾値分布Ｅ又はＡに属し、導通しなければ、閾値は閾値分布Ｂ又はＣに属すると判断する。以後、この動作を「Ｒｅａｄ−Ｂ」という。

更に、あるメモリセルトランジスタ１１に書き込まれた値が、閾値分布Ｅ、Ａ又はＢに対応する値であるか、閾値分布Ｃに対応する値であるかを識別するときは、メモリセルトランジスタ１１のゲートに、ソース・ゲート間電圧が閾値分布Ｂと閾値分布Ｃとの間の電圧となるような読出電位ＣＲを印加する。そして、このメモリセルトランジスタ１１が導通すれば、閾値は閾値分布Ｅ、Ａ又はＢに属し、導通しなければ、閾値は閾値分布Ｃに属すると判断する。以後、この動作を「Ｒｅａｄ−Ｃ」という。

本実施形態においては、Ｒｅａｄ−Ａにおけるメモリセルトランジスタ１１のソース・ゲート間電圧（以下、「読出電圧ＶＲＡ」という）は負電圧であり、Ｒｅａｄ−Ｂにおけるメモリセルトランジスタ１１のソース・ゲート間電圧（以下、「読出電圧ＶＲＢ」という）、及び、Ｒｅａｄ−Ｃにおけるメモリセルトランジスタ１１のソース・ゲート間電圧（以下、「読出電圧ＶＲＣ」という）は正電圧である。一例では、読出電圧ＶＲＡは−１．２Ｖ（ボルト）であり、読出電圧ＶＲＢは＋０．８Ｖであり、読出電圧ＶＲＣは＋２．８Ｖである。そして、読出電圧ＶＲＡを印加するときは、セルソース電位ＣＥＬＳＲＣ及びバックゲート電位ＣＰＷＥＬＬを正の電位Ｖ１（第１の電位）とし、読出電圧ＶＲＢ及びＶＲＣを印加するときは、セルソース電位ＣＥＬＳＲＣ及びバックゲート電位ＣＰＷＥＬＬを接地電位（０Ｖ）以上であって電位Ｖ１よりも低い電位Ｖ２（第２の電位）とする。

具体的には、図２及び図３（ａ）に示すように、メモリセルトランジスタ１１に読出電圧ＶＲＡを印加するときは、セルソース電位ＣＥＬＳＲＣを電位Ｖ１、例えば＋１．２Ｖとし、バックゲート電位ＣＰＷＥＬＬを＋１．２Ｖとし、ビット線ＢＬの電位を（ＶＢＬ＋１．２Ｖ）とし、ワード線ＷＬに印加する読出電位ＡＲを０Ｖとする。これにより、メモリセルトランジスタ１１のゲート電位がソース電位に対して相対的に低くなり、読出電位ＡＲを負電位とすることなく、読出電圧ＶＲＡを−１．２Ｖとすることができる。また、ビット線ＢＬとセルソース間の電圧をＶＢＬとすることができる。

これに対して、図２及び図３（ｂ）に示すように、メモリセルトランジスタ１１に読出電圧ＶＲＢを印加するときは、セルソース電位ＣＥＬＳＲＣを電位Ｖ２、例えば０Ｖとし、バックゲート電位ＣＰＷＥＬＬを０Ｖとし、ビット線ＢＬの電位を電位ＶＢＬとし、ワード線ＷＬに印加する読出電位ＡＲを０．８Ｖとする。これにより、セルソース電位ＣＥＬＳＲＣ及びバックゲート電位ＣＰＷＥＬＬを接地電位としつつ、読出電圧ＶＲＢを＋０．８Ｖとすることができる。また、ビット線ＢＬとセルソース間の電圧をＶＢＬとすることができる。

同様に、図２及び図３（ｃ）に示すように、メモリセルトランジスタ１１に読出電圧ＶＲＣを印加するときは、セルソース電位ＣＥＬＳＲＣを電位Ｖ２、例えば０Ｖとし、バックゲート電位ＣＰＷＥＬＬを０Ｖとし、ビット線ＢＬの電位を電位ＶＢＬとし、ワード線ＷＬに印加する読出電位ＣＲを２．８Ｖとする。これにより、セルソース電位ＣＥＬＳＲＣ及びバックゲート電位ＣＰＷＥＬＬを接地電位としつつ、読出電圧ＶＲＣを＋２．８Ｖとすることができる。また、ビット線ＢＬとセルソース間の電圧をＶＢＬとすることができる。

次に、半導体記憶装置１の読出動作を時系列的に説明する。
本実施形態の制御方式を、”Ａ” ｏｎｌｙ Ｄｅｅｐ Ｎｅｇａｔｉｖｅ方式（ＡＯＤＮ方式）という。
以下、主として図１及び図４を参照して説明する。

先ず、Ｒｅａｄ−Ａの動作を実施する。
先ず、時刻ｔ_０において、データを読み出す対象となるメモリセルトランジスタ１１（以下、「選択セル」ともいう）のゲートに接続されたワード線ＷＬの電位を読出電位ＡＲとし、それ以外のメモリセルトランジスタ１１（以下、「非選択セル」ともいう）のゲートに接続されたワード線ＷＬの電位を非選択電位ＶＲＥＡＤとする。非選択電位ＶＲＥＡＤは、非選択セルに書き込まれた値に拘わらず、この非選択セルをオン状態（導通状態）とするような高い電位である。また、電位ＳＧＤ及びＳＧＳをハイレベル（Ｈ）とし、選択トランジスタ１２をいずれもオン状態とする。

また、このとき、電位ＲＳＴをハイレベル（Ｈ）とし、ｎチャネルトランジスタＮＴ５及びＮＴ６をオン状態として、データラッチＡ及びデータラッチＢに保持された電位を接地電位ＧＮＤとする。これにより、電位ＩＮＶがロウレベル（Ｌ）となり、ｐ形トランジスタＰＴ１はオン状態となり、ｎ形トランジスタＮＴ３はオフ状態（非導通状態）となる。その後、電位ＲＳＴをロウレベル（Ｌ）に戻し、ｎチャネルトランジスタＮＴ５及びＮＴ６をオフ状態に戻す。

更に、この時点では、電位ＢＬＣ、電位ＨＬＬ、電位ＸＸＬはいずれもロウレベルとする。これにより、ｎ形トランジスタＮＴ４、ｎ形トランジスタＮＴ１、ｎ形トランジスタＮＴ２はオフ状態となる。また、電位ＳＴＢｎをハイレベルとし、ｐ形トランジスタＰＴ２をオフ状態とする。更に、電位ＳＷＡをハイレベルとしてｐ形トランジスタＰＴ４をオフ状態とし、電位ＳＷＢをロウレベルとしてｐ形トランジスタＰＴ５をオン状態とする。これにより、接続点Ｎ１〜Ｎ５はいずれもフローティング状態となる。

次に、時刻ｔ_１において、セルソース電位ＣＥＬＳＲＣを電位Ｖ１、例えば＋１．２Ｖとする。また、電位ＢＬＣ、電位ＨＬＬ、電位ＸＸＬをハイレベルとする。これにより、ｎ形トランジスタＮＴ４、ｎ形トランジスタＮＴ１、ｎ形トランジスタＮＴ２がいずれもオン状態となり、ＮＡＮＤストリング１０の一端が電源電位ＶＤＤに接続され、他端がセルソース電位ＣＥＬＳＲＣに接続される。この結果、ビット線ＢＬからセルソースに向かって、ＮＡＮＤストリング１０にセル電流が流れる。一方、接続点Ｎ２の電位ＳＥＮが電源電位ＶＤＤとなり、ｐ形トランジスタＰＴ３はオフ状態となるため、キャパシタＣＰが充電される。

このとき、図３（ａ）に示すように、選択セルのソース・ゲート間に、例えば−１．２Ｖの読出電圧ＶＲＡが印加される。この結果、選択セルの値が閾値分布Ｅに対応する値であれば、選択セルがオン状態となり、メモリストリング１０全体の電気抵抗値が相対的に低くなる。一方、選択セルの値が閾値分布Ａ、Ｂ又はＣに対応する値であれば、選択セルがオフ状態となり、メモリストリング１０全体の電気抵抗値が相対的に高くなる。

次に、時刻ｔ_２において、ビット線ＢＬの電位が平衡状態に達したら、電位ＨＬＬをロウレベルにする。これにより、ｎ形トランジスタＮＴ１がオフ状態となり、接続点Ｎ２が電源電位ＶＤＤから切り離される。このため、以後は、キャパシタＣＰに蓄積された電荷がビット線ＢＬ及びＮＡＮＤストリング１０を介してセルソースに流れる。このとき、選択セルの値が閾値分布Ｅに相当する値であると、ＮＡＮＤストリング１０の電気抵抗値が相対的に低く、キャパシタＣＰの電荷が相対的に早く放電されるため、電位ＳＥＮが相対的に早く低下する。一方、選択セルの値が閾値分布Ａ、Ｂ又はＣに相当する値であると、ＮＡＮＤストリング１０の電気抵抗値が相対的に高く、キャパシタＣＰの電荷が相対的に遅く放電されるため、電位ＳＥＮが相対的に遅く低下する。

従って、時刻ｔ_２から一定のセンス時間経過後の時刻ｔ_３において、電位ＸＸＬをロウレベルとしてｎ形トランジスタＮＴ２をオフ状態としたときの電位ＳＥＮは、選択セルの値が閾値分布Ｅに属している場合は相対的に低く、閾値分布Ａ、Ｂ又はＣに属している場合は相対的に高くなる。このため、時刻ｔ_２と時刻ｔ_３との時間間隔及びｐ形トランジスタＰＴ３の閾値を適切に設定しておけば、選択セルの値が閾値分布Ｅに属していればｐ形トランジスタＰＴ３がオン状態となり、閾値分布Ａ、Ｂ又はＣに属していればｐ形トランジスタＰＴ３がオフ状態となる。

この結果、電位ＳＴＢｎをロウレベルとしてｐ形トランジスタＰＴ２をオン状態とすると、ｐ形トランジスタＰＴ４はオフ状態にあり、ｐ形トランジスタＰＴ５はオン状態にあるため、選択セルの値が閾値分布Ｅに属していればデータラッチＢに電源電位ＶＤＤが書き込まれ、閾値分布Ａ、Ｂ又はＣに属していればデータラッチＢの電位は接地電位ＧＮＤを維持する。このようにして、データラッチＢに選択セルの判定結果が書き込まれる。

すなわち、この時点では、データラッチＢに保持された電位が電源電位であれば、選択セルの値は閾値分布Ｅに相当する値であり、データラッチＢに保持された電位が接地電位であれば、選択セルの値は閾値分布Ａ、Ｂ又はＣに相当する値である。従って、選択セルの値が閾値分布Ｅに相当する値であれば、この時点で値が確定する。その後、電位ＳＴＢｎをハイレベルに戻して、ｐ形トランジスタＰＴ２をオフ状態に戻す。なお、データラッチＢに書き込まれた電位は、電位ＩＮＶとは連動しないため、選択セルの値がどのような値であっても、セル電流を停止することはない。

次に、Ｒｅａｄ−Ｂの動作を実施する。
時刻ｔ_４において、選択セルのゲートに接続されたワード線ＷＬの電位を読出電位ＢＲ、例えば＋０．８Ｖとし、セルソース電位ＣＥＬＳＲＣを電位Ｖ２、例えば０Ｖとする。これにより、図３（ｂ）に示すように、選択セルのソース・ゲート間に、例えば＋０．８Ｖの読出電圧ＶＲＢが印加される。この結果、選択セルの値が閾値分布Ｅ又はＡに対応する値であれば、選択セルがオン状態となり、メモリストリング１０全体の電気抵抗値が相対的に低くなる。一方、選択セルの値が閾値分布Ｂ又はＣに対応する値であれば、選択セルがオフ状態となり、メモリストリング１０全体の電気抵抗値が相対的に高くなる。

また、電位ＳＷＡ及び電位ＳＷＢを逆転させる。すなわち、電位ＳＷＡをロウレベルとしてｐ形トランジスタＰＴ４をオン状態とし、電位ＳＷＢをハイレベルとしてｐ形トランジスタＰＴ５をオフ状態とする。そして、時刻ｔ_１と同様に、電位ＨＬＬ、電位ＸＸＬをハイレベルとする。これにより、ｎ形トランジスタＮＴ１、ｎ形トランジスタＮＴ２がオン状態となり、ＮＡＮＤストリング１０にセル電流が流れると共に、キャパシタＣＰが充電される。

次に、時刻ｔ_５において、時刻ｔ_２と同様に、電位ＨＬＬをロウレベルとし、ビット線ＢＬを電源電位ＶＤＤから切り離すと共に、キャパシタＣＰに蓄積された電荷をＮＡＮＤストリング１０を介してセルソースに流す。これにより、キャパシタＣＰの放電に伴って電位ＳＥＮが低下するが、その低下の早さは選択セルの値に依存し、閾値分布Ｅ又はＡに相当する値であれば相対的に早く低下し、閾値分布Ｂ又はＣに相当する値であれば相対的に遅く低下する。

次に、時刻ｔ_５から一定のセンス時間経過後の時刻ｔ_６において、時刻ｔ_３と同様に、電位ＸＸＬをロウレベルとしてｎ形トランジスタＮＴ２をオフ状態とし、接続点Ｎ２をフローティング状態とする。これにより、選択セルの値が閾値分布Ｅ又はＡに相当する値であればｐ形トランジスタＰＴ３がオン状態となり、閾値分布Ｂ又はＣに相当する値であればｐ形トランジスタＰＴ３がオフ状態となる。

そして、電位ＳＴＢｎをロウレベルとしてｐ形トランジスタＰＴ２をオン状態とすると、ｐ形トランジスタＰＴ４はオン状態にあり、ｐ形トランジスタＰＴ５はオフ状態にあるため、選択セルの値が閾値分布Ｅ又はＡに属していればデータラッチＡに電源電位ＶＤＤが書き込まれ、閾値分布Ｂ又はＣに属していればデータラッチＡの電位は接地電位ＧＮＤを維持する。このようにして、データラッチＡに選択セルの判定結果が書き込まれる。

すなわち、この時点では、時刻ｔ_３において選択セルの値が閾値分布Ｅに相当する値であることが判定された場合を除き、データラッチＡに保持された電位が電源電位ＶＤＤであれば選択セルの値は閾値分布Ａに相当する値であり、データラッチＡに保持された電位が接地電位ＧＮＤであれば選択セルの値は閾値分布Ｂ又はＣに相当する値である。従って、選択セルの値が閾値分布Ｅ又はＡに相当する値であれば、この時点までに値が確定する。

そして、データラッチＡに書き込まれた電位は、電位ＩＮＶとなるため、選択セルの値が閾値分布Ｅ又はＡに属している場合は、電位ＩＮＶがハイレベルとなり、ｐ形トランジスタＰＴ１がオフ状態となると共に、ｎ形トランジスタＮＴ３がオン状態となる。これにより、ビット線ＢＬの電位がセルソース電位ＣＥＬＳＲＣ、すなわち、電位Ｖ２となり、このＮＡＮＤストリング１０にはセル電流が流れなくなる。このように、選択セルの値が確定したＮＡＮＤストリング１０については、セル電流を停止し、以後の動作を実施しない。この結果、選択セルの値が確定したＮＡＮＤストリング１０に無駄なセル電流が流れなくなり、消費電流を抑制できる。この動作を「ロックアウト」という。

次に、Ｒｅａｄ−Ｃの動作を実施する。
時刻ｔ_７において、選択セルのゲートに接続されたワード線ＷＬの電位を読出電位ＣＲ、例えば＋２．８Ｖとする。セルソース電位ＣＥＬＳＲＣは電位Ｖ２、例えば０Ｖを維持する。これにより、図３（ｃ）に示すように、選択セルのソース・ゲート間に、例えば＋２．８Ｖの読出電圧ＶＲＣが印加される。この結果、選択セルの値が閾値分布Ｅ、Ａ又はＢに対応する値であれば、選択セルがオン状態となり、メモリストリング１０全体の電気抵抗値が相対的に低くなる。一方、選択セルの値が閾値分布Ｃに対応する値であれば、選択セルがオフ状態となり、メモリストリング１０全体の電気抵抗値が相対的に高くなる。

また、電位ＳＷＡはロウレベルを維持し、電位ＳＷＢはハイレベルを維持する。そして、時刻ｔ_４と同様に、電位ＨＬＬ、電位ＸＸＬをハイレベルとすることにより、ｎ形トランジスタＮＴ１、ｎ形トランジスタＮＴ２をオン状態とし、ＮＡＮＤストリング１０にセル電流が流すと共に、キャパシタＣＰを充電する。

次に、時刻ｔ_８において、時刻ｔ_５と同様に、電位ＨＬＬをロウレベルとし、ビット線ＢＬを電源電位ＶＤＤから切り離すと共に、キャパシタＣＰに蓄積された電荷をＮＡＮＤストリング１０を介してセルソースに流す。このとき、電位ＳＥＮの低下の早さは選択セルの値に依存し、閾値分布Ｅ、Ａ又はＢに相当する値であれば相対的に早く低下し、閾値分布Ｃに相当する値であれば相対的に遅く低下する。

次に、時刻ｔ_８から一定のセンス時間経過後の時刻ｔ_９において、時刻ｔ_６と同様に、電位ＸＸＬをロウレベルとしてｎ形トランジスタＮＴ２をオフ状態として、接続点Ｎ２をフローティング状態とする。これにより、選択セルの値が閾値分布Ｅ、Ａ又はＢに相当する値であればｐ形トランジスタＰＴ３がオン状態となり、閾値分布Ｃに相当する値であればｐ形トランジスタＰＴ３がオフ状態となる。

そして、電位ＳＴＢｎをロウレベルとしてｐ形トランジスタＰＴ２をオン状態とする。これにより、選択セルの値が閾値分布Ｅ、Ａ又はＢに相当する値であればデータラッチＡに電源電位ＶＤＤが書き込まれ、閾値分布Ｃに相当する値であればデータラッチＡの電位は接地電位ＧＮＤを維持する。このようにして、データラッチＡに選択セルの判定結果が書き込まれる。すなわち、この時点では、既にその値が閾値分布Ｅ又はＡに相当する値であると判定された選択セルを除き、データラッチＡに保持された電位が電源電位ＶＤＤであれば、選択セルの値は閾値分布Ｂに相当する値であり、接地電位ＧＮＤであれば、閾値分布Ｃに相当する値であることがわかる。従って、選択セルの値がどのような値であっても、この時点までに値が確定する。

そして、選択セルの値が閾値分布Ｅ、Ａ又はＢに属している場合は、電位ＩＮＶがハイレベルとなり、ｐ形トランジスタＰＴ１がオフ状態となると共に、ｎ形トランジスタＮＴ３がオン状態となる。これにより、ビット線ＢＬの電位がセルソース電位ＣＥＬＳＲＣ、すなわち、電位Ｖ２となり、ＮＡＮＤストリング１０のセル電流が停止し、ロックアウトされる。この結果、消費電流を抑制できる。なお、選択セルの値が閾値分布Ｃに属している場合は、電位ＩＮＶがロウレベルのままであり、セル電流が流れ続けるが、この場合は、ＮＡＮＤストリング１０の電気抵抗値が相対的に高いため、消費電流はそれほど大きくならない。
次に、時刻ｔ_１０において、電位ＨＬＬ、電位ＸＸＬをハイレベルとする。

そして、上述の時刻ｔ_０から時刻ｔ_１０までの動作を、複数のＮＡＮＤストリング１０とセンスアンプ２０において同時に実施する。また、各ＮＡＮＤストリング１０内において、メモリセルトランジスタ１１を１つずつ選択セルとして、上述の時刻ｔ_０から時刻ｔ_１０までの動作を繰り返す。このようにして、全てのメモリセルトランジスタ１１から値を読み出すことができる。

次に、本実施形態の効果について説明する。
本実施形態においては、図２に示すように、Ｒｅａｄ−Ａにおける読出電圧ＶＲＡを負電圧とすることにより、読出電圧ＶＲＡを０Ｖ又は正電圧とする場合と比較して、Ｃ−Ｒｅａｄにおける読出電圧ＶＲＣを低く設定することができる。この結果、メモリセルトランジスタ１１を微細化しても、メモリセルトランジスタ１１に注入した電荷が漏洩して、閾値分布Ｃが低電圧側にシフトすることを抑制できる。これにより、半導体記憶装置１を高集積化しても、高い信頼性を確保することができる。

また、本実施形態においては、図２及び図３（ａ）に示すように、Ｒｅａｄ−Ａの際には、セルソース電位ＣＥＬＳＲＣを正の電位Ｖ１としている。これにより、読出電位ＡＲを負電位とすることなく、負の読出電圧ＶＲＡを実現することができる。この結果、半導体記憶装置１において、正の読出電位ＢＲ及びＣＲを生成するための正の昇圧回路の他に、負の読出電位ＡＲを生成するための負の昇圧回路を設ける必要がなく、また、負電位が印加されるｐ形ウェルを接地電位が印加されるｐ形ウェルから分離するための構造を設ける必要がない。このため、半導体記憶装置１のサイズ及びコストの増大を防止できる。

更に、本実施形態においては、図２並びに図３（ｂ）及び（ｃ）に示すように、Ｒｅａｄ−Ｂ及びＲｅａｄ−Ｃの際には、セルソース電位ＣＥＬＳＲＣを電位Ｖ１よりも低い電位Ｖ２としている。また、データラッチＡに書き込まれた電位ＩＮＶをｐ形トランジスタＰＴ１のゲート及びｎ形トランジスタＮＴ３のゲートに印加している。これにより、データラッチＡに電源電位ＶＤＤが書き込まれたときは、ｐ形トランジスタＰＴ１をオフ状態とすると共に、図５（ａ）に示すように、ｎ形トランジスタＮＴ３のソース・ゲート間に十分な高さの正電圧を印加して、ｎ形トランジスタＮＴ３をオン状態とすることができる。この結果、選択セルの値に応じてＮＡＮＤストリング１０をロックアウトして、消費電流を抑えることができる。このときロックアウトするＮＡＮＤストリング１０は、電気抵抗値が低いＮＡＮＤストリング１０であるから、消費電流を低減する効果は特に大きい。

また、セルソース電位ＣＥＬＳＲＣを相対的に低い電位Ｖ２とすることにより、セルソース電位ＣＥＬＳＲＣを相対的に高い電位Ｖ１とした場合と比較して、読出電位ＣＲを低く設定しても、高い読出電圧ＶＲＣを実現することができる。これにより、半導体記憶装置１の小型化を図ることができる。

一方、図５（ｂ）に示すように、仮に、Ｒｅａｄ−Ａの際にも選択セルの識別結果をデータラッチＡに書き込むようにすると、セルソース電位ＣＥＬＳＲＣを相対的に高い電位Ｖ１としているため、電位ＩＮＶが電源電位ＶＤＤとなったときでも、ｎ形トランジスタＮＴ３において、十分なソース・ゲート間電圧を確保できない。例えば、電位Ｖ１が１．２Ｖであり、電源電位ＶＤＤが２．２Ｖであると、ｎ形トランジスタＮＴ３のソース・ゲート間電圧は＋１Ｖとなる。この場合、ｎ形トランジスタＮＴ３の閾値のばらつきを考慮すると、ｎ形トランジスタＮＴ３を確実にオン状態とするにはソース・ゲート間電圧が不足する可能性がある。この場合は、ｎ形トランジスタＮＴ３の導通が不十分となり、ロックアウトする予定のＮＡＮＤストリング１０をロックアウトできず、ビット線ＢＬがフローティング状態となってしまう。そして、あるビット線ＢＬがフローティング状態となると、その電位が不安定になり、隣のビット線ＢＬに干渉し、この隣のビット線ＢＬについて読出動作を行うときに、誤動作を生じる場合がある。

そこで、本実施形態においては、Ｒｅａｄ−Ａのときには読み出し結果をデータラッチＡではなくデータラッチＢに書き込んでいる。データラッチＢは電位ＩＮＶとは連動していないため、Ｒｅａｄ−Ａにおいては、選択セルの値が閾値分布Ｅに相当する値であっても、ＮＡＮＤストリング１０はロックアウトされない。従って、時刻ｔ_４において、電位ＨＬＬ及びＸＸＬをハイレベルとしてｎ形トランジスタＮＴ１及びＮＴ２をオン状態とすると、ｐ形トランジスタＰＴ１はオン状態でありｎ形トランジスタＮＴ３はオフ状態であるため、電源電位ＶＤＤからＮＡＮＤストリング１０を介してセルソースにセル電流が流れる。この結果、ロックアウトを試みる場合と比較して消費電流は若干増加するものの、ビット線ＢＬに定常電流が流れるため、その電位が安定する。これにより、隣のビット線についてＲｅａｄ−Ｂを実施するときに、誤読出が生じることを防止できる。この結果、半導体記憶装置１の動作信頼性を向上させることができる。

次に、本実施形態の比較例について説明する。
先ず、第１の比較例について説明する。
図６に示すように、本比較例においては、読出電位ＡＲを０Ｖとしている。この方式を「ポジティブセンス方式」といい、全ての読出電位を正の値で設定することができる。しかしながら、この場合は、閾値分布Ｃをかなり高い電圧範囲に設定する必要があるため、メモリセルトランジスタが微細化されるにつれて、メモリセルトランジスタに蓄積された電荷が漏洩しやすくなるという問題がある。電荷が漏洩すると、図６に破線で示すように、閾値分布Ｃが低電圧側にシフトしてしまい、閾値分布Ｂと重なってしまう。こうなると、読出電位ＣＲをどのような値に設定しても、閾値分布Ｂと閾値分布Ｃとを識別できなくなってしまい、読出動作が不可能になる。

次に、第２の比較例について説明する。
図７に示すように、本比較例においては、読出電位ＡＲを負電位としている。この方式を「ネガティブセンス方式」という。これにより、第１の比較例と比較して、閾値分布Ｃの電圧範囲を低減し、メモリセルトランジスタに蓄積された電荷の漏洩を抑制することができる。しかしながら、本比較例においては、負の読出電位ＡＲを生成するために、正の読出電位ＢＲ及びＣＲを生成するための正の昇圧回路の他に、負の昇圧回路が必要となる。また、負電位が印加されるｐ形ウェルを、接地電位が印加されるｐ形ウェルから分離するための構造が必要となる。この結果、半導体記憶装置１の小型化が阻害される。また、製造プロセスの変更が必要となるため、製造コストも増加してしまう。

次に、第３の比較例について説明する。
図８に示すように、本比較例においては、セルソース電位を接地電位ではなく正の電位、例えば＋１．２Ｖとしている。この方式を「ポジティブＣＥＬＳＲＣ方式」という。これにより、読出電位ＡＲを０Ｖとしても、選択セルのソース電位（＋１．２Ｖ）に対してゲート電位（０Ｖ）を相対的に負電位とすることができるため、負電位を生成することなく、負の読出電圧を実現することができる。この結果、第２の比較例において説明した負電位の生成に伴う問題点を回避することができる。なお、図４の破線は、本比較例の動作を示す。

しかしながら、本比較例においては、選択セルの値が確定されたＮＡＮＤストリングをロックアウトしようとしても、前述の図５（ｂ）において説明したように、セルソース電位が高い分だけｎ形トランジスタＮＴ３のソース・ゲート間電圧が低くなり、確実にロックアウトできないという問題がある。ロックアウトする予定のＮＡＮＤストリングをロックアウトできないと、ビット線がフローティング状態となってしまい、他のビット線に干渉してしまう。この結果、以後の読出動作が不安定となり、半導体記憶装置の動作信頼性が低下する。この問題を回避するためには、ロックアウトを行わなければよいが、そうすると、消費電流が増大してしまう。また、確実にロックアウトを行うために、電源電位ＶＤＤを高くすることも考えられるが、そうすると、半導体記憶装置の微細化及び省電力化が困難になる。

これに対して、本実施形態においては、セルソース電位ＣＥＬＳＲＣを高める必要があるＲｅａｄ−Ａにおいてのみ、セルソース電位ＣＥＬＳＲＣを相対的に高い電位Ｖ１としている。また、このとき、選択セルの読出結果をデータラッチＢに書き込み、電位ＩＮＶとは連動させない。これにより、Ｒｅａｄ−Ａにおいてはロックアウトを行わず、高い動作信頼性を実現することができる。また、Ｒｅａｄ−Ｂ及びＲｅａｄ−Ｃにおいては、セルソース電位ＣＥＬＳＲＣを相対的に低い電位Ｖ２としている。また、選択セルの読出結果をデータラッチＡに書き込み、電位ＩＮＶと連動させている。これにより、Ｒｅａｄ−Ｂ及びＲｅａｄ−Ｃにおいては、選択セルの値に応じて確実にロックアウトを行うことができる。この結果、高い動作信頼性を実現しつつ、消費電流を低減することができる。

なお、本実施形態においては、電位Ｖ２を接地電位（０Ｖ）とする例を示したが、これには限定されず、電位Ｖ２は０Ｖ以上であって電位Ｖ１よりも低ければよい。また、本実施形態においては、メモリセルトランジスタ１１に４水準の値を記憶させる例を示したが、これには限定されず、メモリセルトランジスタ１１に記憶させる値は、３水準又は５水準以上であってもよい。この場合は、最も低い閾値分布と２番目に低い閾値分布を識別する読出動作においてはセルソース電位ＣＥＬＳＲＣを電位Ｖ１としてロックアウトを行わず、それ以外の読出動作においてはセルソース電位ＣＥＬＳＲＣを電位Ｖ２としてロックアウトを行ってもよい。

以上説明した実施形態によれば、動作安定性が高い半導体記憶装置を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

１：半導体記憶装置、１０：ＮＡＮＤストリング、１１：メモリセルトランジスタ、１２：選択トランジスタ、２０：センスアンプ、Ａ、Ｂ：データラッチ、ＢＬ：ビット線、ＣＰ：キャパシタ、ＩＶ１〜ＩＶ４：インバータ、Ｎ１〜Ｎ５：接続点、ＮＴ１〜ＮＴ６：ｎ形トランジスタ、ＰＴ１〜ＰＴ５：ｐ形トランジスタ

Claims (5)

1. ４水準の値が書き込まれるメモリセルトランジスタを含み、一端がビット線に接続され、他端がソース線に接続されるＮＡＮＤストリングと、
   前記メモリセルトランジスタに保持された値を読み出すことが可能なセンスアンプと、
   を備え、
   前記センスアンプは、
   一端が前記ビット線に接続され、他端が前記ソース線に接続されるトランジスタと、
   保持された電位が前記トランジスタのゲートに印加される第１のデータラッチと、
   保持された電位が前記トランジスタのゲートに印加されない第２のデータラッチと、
   を有し、
   前記メモリセルトランジスタに保持された値が、閾値分布が最も低い値かそれ以外の値かを識別するときは、前記セルソース電位を第１の電位とし、前記メモリセルトランジスタから読み出された値に基づいて前記第２のデータラッチに保持させる電位を決定し、前記値がいずれの値であっても前記トランジスタは非導通のままとし、
   前記メモリセルトランジスタに保持された値が、閾値分布が最も低い値又は２番目に低い値であるか、閾値分布が最も高い値又は２番目に高い値であるかを識別するときは、前記ソース線の電位を前記第１の電位よりも低く接地電位以上である第２の電位とし、前記メモリセルトランジスタから読み出された値に基づいて前記第１のデータラッチに保持させる電位を決定し、前記値が前記最も高い値又は２番目に高い値であると識別されたときは、前記トランジスタを非導通のままとし、前記値が前記最も低い値又は２番目に低い値であると識別されたときは、前記トランジスタを導通させることにより、前記ビット線の電位を前記第２の電位とし、
   前記メモリセルトランジスタに保持された値が、閾値分布が最も高い値かそれ以外の値かを識別するときは、前記セルソース電位を前記第２の電位とし、前記メモリセルトランジスタから読み出された値に基づいて前記第１のデータラッチに保持させる電位を決定し、前記値が前記最も高い値であると識別されたときは、前記トランジスタを非導通のままとし、前記値が前記最も高い値以外の値であると識別されたときは、前記トランジスタを導通させることにより、前記ビット線の電位を前記第２の電位とする半導体記憶装置。
2. ３水準以上の値を保持可能なメモリセルトランジスタを含み、一端がビット線に、他端がソース線に接続されるＮＡＮＤストリングと、
   前記メモリセルトランジスタに保持された値を読み出すことが可能なセンスアンプと、
   を備え、
   前記メモリセルトランジスタに保持された値が、閾値分布が最も低い値かそれ以外の値かを識別するときは、前記ソース線の電位を第１の電位とし、
   前記メモリセルトランジスタに保持された値が、閾値分布が最も高い値かそれ以外の値かを識別するときは、前記ソース線の電位を前記第１の電位よりも低い第２の電位とし、前記値が前記最も高い値以外の値であると識別されたときは、前記ビット線の電位を前記第２の電位とする半導体記憶装置。
3. 前記メモリセルトランジスタには４水準の値が書き込まれ、
   前記メモリセルトランジスタに保持された値が、閾値分布が最も低い値又は２番目に低い値であるか、閾値分布が最も高い値又は２番目に高い値であるかを識別するときは、前記セルソース電位を前記第２の電位とし、前記値が前記最も低い値又は２番目に低い値であると識別されたときは、前記ビット線の電位を前記第２の電位とする請求項２記載の半導体記憶装置。
4. 前記第２の電位は、接地電位以上である請求項２または３に記載の半導体記憶装置。
5. 前記センスアンプは、
   一端が前記ビット線に接続され、他端が前記ソース線に接続されるトランジスタと、
   第１のデータラッチと、
   第２のデータラッチと、
   を有し、
   前記メモリセルトランジスタに保持された値が、閾値分布が最も低い値かそれ以外の値かを識別するときは、前記メモリセルトランジスタから読み出された値に基づいて前記第２のデータラッチに保持させる電位を決定し、
   前記メモリセルトランジスタに保持された値が、閾値分布が最も高い値かそれ以外の値かを識別するときは、前記メモリセルトランジスタから読み出された値に基づいて前記第１のデータラッチに保持させる電位を決定し、
   前記第１のデータラッチに保持された電位は前記トランジスタのゲートに印加され、
   前記第２のデータラッチに保持された電位は前記トランジスタのゲートに印加されない請求項２〜４のいずれか１つに記載の半導体記憶装置。

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