CN104064215A - 半导体存储装置 - Google Patents

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CN104064215A CN201310399688.0A CN201310399688A CN104064215A CN 104064215 A CN104064215 A CN 104064215A CN 201310399688 A CN201310399688 A CN 201310399688A CN 104064215 A CN104064215 A CN 104064215A
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Abstract

根据一个实施方式，半导体存储装置设有NAND串和读出放大器。NAND串包含保存3级别以上的值的存储单元晶体管，且NAND串一端连接于位线，在另一端被施加单元源电压。读出放大器读出保存到了存储单元晶体管的值。半导体存储装置在识别保存到了存储单元晶体管的值为阈值电压分布最低的值还是其以外的值的情况下，将所述单元源电压设为第1电压；在识别保存到了存储单元晶体管的值为阈值电压分布最高的值还是其以外的值的情况下，将单元源电压设为比第1电压低的第2电压，在识别为所保存的值为最高的值以外的值的情况下，将位线的电压设为第2电压。

Description

半导体存储装置
（相关文献的引用）
本申请以基于在2013年3月22日申请的在先日本专利申请2013-061125号的优先权的利益为基础，并且，为了寻求该利益，其整体内容通过引用包含于此。
技术领域
这里说明的实施方式涉及半导体存储装置。
背景技术
近年，作为半导体存储装置的NAND闪存（NAND flash memory），例如，对1个存储单元写入4级别的值，存储2位的数据。
发明内容
本发明的实施方式的目的在于提供工作稳定性高的半导体存储装置。
根据一实施方式，半导体存储装置设有NAND串和读出放大器。NAND串包含保存3级别以上的值的存储单元晶体管，且NAND串一端连接于位线，在另一端被施加单元源电压。读出放大器读出保存到了存储单元晶体管的值。半导体存储装置在识别保存到了存储单元晶体管的值为阈值电压分布最低的值还是其以外的值的情况下，将所述单元源电压设为第1电压；在识别保存到了存储单元晶体管的值为阈值电压分布最高的值还是其以外的值的情况下，将单元源电压设为比第1电压低的第2电压，在识别为所保存的值为最高的值以外的值的情况下，将位线的电压设为第2电压。
本发明能够提供工作稳定性高的半导体存储装置。
附图说明
图1是表示本实施方式所涉及的半导体存储装置的电路图。
图2是表示本实施方式所涉及的各存储单元晶体管的阈值电压分布的图。
图3（a）至图3（c）是表示施加于存储单元晶体管的电压的电路图，图3（a）表示“Read-A”，图3（b）表示“Read-B”，图3（c）表示“Read-C”。
图4是例示本实施方式所涉及的半导体存储装置的读出工作的时序图。
图5（a）以及图5（b）是表示施加于Nch晶体管NT3的电压的电路图，图5（a）表示单元源电压为电压V2的情况，图5（b）表示单元源电压为电压V1的情况。
图6是表示本实施方式所涉及的第1比较例中的各存储单元晶体管的阈值电压分布的图。
图7是表示本实施方式所涉及的第2比较例中的各存储单元晶体管的阈值电压分布的图。
图8是表示本实施方式所涉及的第3比较例中的各存储单元晶体管的阈值电压分布的图。
具体实施方式
以下，边参照附图边对更多实施例进行说明。在附图中，同一符号表示同一或者类似部分。
参照附图对本实施方式所涉及的半导体存储装置进行说明。图1是表示半导体存储装置的电路图。本实施方式所涉及的半导体存储装置为NAND闪存。
如图1所示，半导体存储装置1设有多个NAND串10以及读出放大器20。另外，在图1中，为了使说明简略化，仅各表示1个NAND串10以及读出放大器20。从读出放大器20引出有位线BL。
对NAND串10的构成进行说明。
NAND串10包括串联连接的多个存储单元晶体管11和分别连接于多个存储单元晶体管11的两端的选择晶体管12。存储单元晶体管11是具备电荷蓄积层的晶体管，例如，为Nch浮栅晶体管或者MONOS（metal-oxide-nitride-oxide-silicon，金属氧化氮氧化硅）构造的Nch晶体管。选择晶体管12为NchMOSFET（Metal-Oxide-SemiconductorField-Effect Transistor，金属氧化物半导体场效应晶体管）。NAND串10其一端连接于位线BL，在另一端被施加源线的电压即单元源电压CELSRC。存储单元晶体管11其栅连接字线WL。位线BL侧的选择晶体管12其栅被施加电压SGD。单元源侧的选择晶体管12其栅被施加电压SGS。另外，本说明书中所谓“连接”，意味着处于在其与对象物之间流动电流的关系，包含与对象物直接接触的情况和经由导电体或者半导体间接连结于对象物的情况双方。
对读出放大器20的构成进行说明。
读出放大器20设有Pch晶体管PT1至5、Nch晶体管NT1至6、电容器CP、数据锁存器A以及数据锁存器B。在电源电压VDD与单元源电压CELSRC之间，Pch晶体管PT1（第2晶体管）、Nch晶体管NT1（第3晶体管）、Nch晶体管NT2（第4晶体管）以及Nch晶体管NT3（第1晶体管）串联连接。Pch晶体管PT1至5、Nch晶体管NT1至6都是MOSFET。后述的其他晶体管也同样。单元源电压CELSRC为接地电压GND以上的电压。电源电压VDD比单元源电压CELSRC高。Nch晶体管NT2与Nch晶体管NT3之间的节点N1连接Nch晶体管NT4的一端。Nch晶体管NT4其另一端连接于位线BL。
Pch晶体管PT1在栅被施加电压INV。电压INV如后所述为保持于数据锁存器A的第1保持电压。Nch晶体管NT1在栅被施加电压HLL（第3电压）。Nch晶体管NT2在栅被施加电压XXL（第4电压）。Nch晶体管NT3在栅被施加电压INV。Nch晶体管NT4在栅被施加电压BLC。
电容器CP其一端连接于Nch晶体管NT1与Nch晶体管NT2之间的节点N2，在另一端被施加接地电压GND。
在电源电压VDD与节点N3之间，设有串联连接的Pch晶体管PT2以及Pch晶体管PT3。Pch晶体管PT2在栅被施加电压STBn。Pch晶体管PT3在栅被施加节点N2的电压SEN。
在节点N3与接地电压GND之间，Pch晶体管PT4、数据锁存器A以及Nch晶体管NT5串联连接。Pch晶体管PT4与Nch晶体管NT5之间的节点N4成为数据锁存器A的一部分。数据锁存器A其反相器IV1以及反相器IV2连接成环状。数据锁存器A生成第1保持电压（节点N4的电压）。节点N4连接反相器IV1的输入侧。反相器IV1的输出侧连接于反相器IN2的输入侧。反相器IV2的输出侧连接于节点N4。Pch晶体管PT4在栅被施加电压SWA。Nch晶体管NT5在栅被施加电压RST。节点N4的电压成为上述的电压INV。
同样，在节点N3与接地电压GND之间，Pch晶体管PT5、数据锁存器B以及Nch晶体管NT6串联连接。Pch晶体管PT5与Nch晶体管NT6之间的节点N5成为数据锁存器B的一部分。数据锁存器B其反相器IV3以及反相器IV4连接成环状。数据锁存器B生成第2保持电压（节点N5的电压）。节点N5连接于反相器IV3的输入侧。反相器IV3其输出侧连接于反相器IV4的输入侧。反相器IV4其输出侧连接于节点N5。Pch晶体管PT5在栅被施加电压SWB。Nch晶体管NT6在栅被施加电压RST。节点N5的电压与电压INV不同。数据锁存器B也可以是例如为了使读出结果暂时退避或者与数据锁存器A所保持的数据进行运算而设置的预备的锁存器电路。
在节点N3与接地电压GND之间，数据锁存器A以及数据锁存器B相互并联地连接。节点N3与数据锁存器A的连接通过Pch晶体管PT4控制。节点N3与数据锁存器B的连接通过Pch晶体管PT5控制。节点N3的电压通过Pch晶体管PT3控制。Pch晶体管PT3的导通通过节点N2的电压SEN确定。
接下来，对本实施方式所涉及的半导体存储装置的工作进行说明。图2是表示各存储单元晶体管的阈值电压分布的图。在图2中，将横轴设为阈值电压，将纵轴设为频度（位数）。图3（a）至（c）是表示施加于存储单元晶体管的电压的电路图，图3（a）表示“Read-A”，图3（b）表示“Read-B”，图3（c）表示“Read-C”。
如图2所示，存储单元晶体管11其阈值电压对应于使存储单元晶体管11存储的4级别的值，具有4个阈值电压分布。各存储单元晶体管的阈值电压分布，除了擦除状态的阈值电压分布E之外，从阈值电压较低一方起，具有阈值电压分布A、阈值电压分布B以及阈值电压分布C这3个阈值电压分布。在读出写入到了存储单元晶体管11的值的情况下，向存储单元晶体管11的栅-源间施加使得栅-源间电压成为相邻的2个阈值电压分布间的波谷的值的读出电压。如果存储单元晶体管11导通，则判断为阈值电压比读出电压低，如果不导通，则判断为阈值电压比读出电压高。
具体地，在识别写入到了某存储单元晶体管11的值为与阈值电压分布E相对应的值还是与阈值电压分布A、阈值电压分布B或者阈值电压分布C相对应的值的情况下，向存储单元晶体管11的栅施加读出电压AR，使得栅-源间电压成为阈值电压分布E与阈值电压分布A之间的电压。如果存储单元晶体管11导通，则判断为阈值电压属于阈值电压分布E，如果不导通，则判断为阈值电压属于阈值电压分布A、阈值电压分布B或者阈值电压分布C。以后，将该工作称为“Read-A”。
在识别写入到了某存储单元晶体管11的值为与阈值电压分布E或者阈值电压分布A相对应的值还是与阈值电压分布B或者阈值电压分布C相对应的值的情况下，向存储单元晶体管11的栅施加使得栅-源间电压成为阈值电压分布A与阈值电压分布B之间的电压那样的读出电压BR。如果存储单元晶体管11导通，则判断为阈值电压属于阈值电压分布E或者阈值电压分布A，如果不导通，则判断为阈值电压属于阈值电压分布B或者阈值电压分布C。以后，将该工作称为“Read-B”。
在识别写入到了某存储单元晶体管11的值为与阈值电压分布E、阈值电压分布A或者阈值电压分布B相对应的值还是与阈值电压分布C相对应的值的情况下，向存储单元晶体管11的栅施加使得栅-源间电压成为阈值电压分布B与阈值电压分布C之间的电压那样的读出电压CR。如果存储单元晶体管11导通，则判断为阈值电压属于阈值电压分布E、阈值电压分布A或者阈值电压分布B，如果不导通，则判断为阈值电压属于阈值电压分布C。以后，将该工作称为“Read-C”。
在本实施方式中，“Read-A”中的存储单元晶体管11的栅-源间电压（以下，称为“读出电压VRA”）为负电压。“Read-B”中的存储单元晶体管11的栅-源间电压（以下，称为“读出电压VRB”）以及“Read-C”中的存储单元晶体管11的栅-源间电压（以下，称为“读出电压VRC”）为正电压。例如，读出电压VRA为－1.2V。读出电压VRB为+0.8V。读出电压VRC为+2.8V。在施加读出电压VRA的情况下，将单元源电压CELSRC以及背栅电压CPWELL设为正的电压V1（第1电压）。在施加读出电压VRB以及读出电压VRC的情况下，将单元源电压CELSRC以及背栅电压CPWELL设为接地电压（0V）以上且比电压V1低的电压V2（第2电压）。
具体地，如图2以及图3（a）所示，在向存储单元晶体管11施加读出电压VRA的情况下，将单元源电压CELSRC设为电压V1（例如，+1.2V），将背栅电压CPWELL设为+1.2V，将位线BL的电压设为（VBL+1.2V），将向字线WL施加的读出电压AR设为0V。结果，存储单元晶体管11的栅电压相对于源电压相对降低，能够不将读出电压AR设为负电压地将读出电压VRA设为－1.2V。另外，能够将位线BL与单元源间的电压设为VBL。
与此相对，如图2以及图3（b）所示，在向存储单元晶体管11施加读出电压VRB的情况下，将单元源电压CELSRC设为电压V2（例如，0V），将背栅电压CPWELL设为0V，将位线BL的电压设为电压VBL，将向字线WL施加的读出电压AR设为0.8V。结果，能够将单元源电压CELSRC以及背栅电压CPWELL设为接地电压，且将读出电压VRB设为+0.8V。能够将位线BL与单元源间的电压设为VBL。
同样，如图2以及图3（c）所示，在向存储单元晶体管11施加读出电压VRC的情况下，将单元源电压CELSRC设为电压V2（例如，0V），将背栅电压CPWELL设为0V，将位线BL的电压设为电压VBL，将向字线WL施加的读出电压CR设为2.8V。结果，能够将单元源电压CELSRC以及背栅电压CPWELL设为接地电压，且将读出电压VRC设为+2.8V。能够将位线BL与单元源间的电压设为VBL。
按时间序列对半导体存储装置1的读出工作进行说明。
将本实施方式的控制方式称为仅“A”深度负（“A”only DeepNegative）方式（AODN方式）。
以下，主要参照图1以及图4进行说明。图4是例示半导体存储装置的读出工作的时序图。
首先，执行“Read-A”的工作。
图4所示，在时刻t0，将连接于作为读出数据的对象的存储单元晶体管11（以下，也称为“选择单元”）的栅的字线WL的电压设为读出电压AR，将连接于其以外的存储单元晶体管11（以下，也称为“非选择单元”）的栅的字线WL的电压设为非选择电压VREAD。非选择电压VREAD与写入到了非选择单元的值无关，为将非选择单元设为接通状态（导通状态）的比较高的电压。另外，将电压SGD以及电压SGS设为高电平（H），将选择晶体管12都设为导通状态。
此时，将电压RST设为高电平（H），将n沟道晶体管NT5以及n沟道晶体管NT6设为导通状态，将保持于数据锁存器A以及数据锁存器B的保持电压设为接地电压GND。结果，电压INV成为低电平（L），Pch晶体管PT1成为导通状态，Nch晶体管NT3成为截止状态（非导通状态）。然后，使电压RST恢复到低电平（L），使n沟道晶体管NT5以及N沟道晶体管NT6恢复到截止状态。
在该时刻，电压BLC、电压HLL、电压XXL都设为低电平。结果，Nch晶体管NT4、Nch晶体管NT1、Nch晶体管NT2成为截止状态。将电压STBn设为高电平，将Pch晶体管PT2设为截止状态。将电压SWA设为高电平而将Pch晶体管PT4设为截止状态，将电压SWB设为低电平而将Pch晶体管PT5设为导通状态。结果，节点N1到节点N5都成为浮游状态。
在时刻t1，将单元源电压CELSRC设为电压V1（例如，+1.2V）。将电压BLC、电压HLL、电压XXL设为高电平。结果，Nch晶体管NT4、Nch晶体管NT1、Nch晶体管NT2都成为导通状态。NAND串10的一端连接于电源电压VDD，另一端连接于单元源电压CELSRC。因此，从位线BL朝向单元源，在NAND串10中流动单元电流。另一方面，节点N2的电压SEN成为电源电压VDD，Pch晶体管PT3成为截止状态，所以电容器CP被充电。
此时，如图3（a）所示，向选择单元的栅-源间，施加例如－1.2V的读出电压VRA。结果，如果选择单元的值为与阈值电压分布E对应的值，则选择单元成为接通状态，NAND串10整体的电阻值相对降低。另一方面，如果选择单元的值为与阈值电压分布A、阈值电压分布B或者阈值电压分布C对应的值，则选择单元成为切断状态，NAND串10整体的电阻值相对升高。
在时刻t2，在位线BL的电压达到平衡状态后，将电压HLL设为低电平。结果，Nch晶体管NT1成为截止状态，节点N2从电源电压VDD被切断。以后，蓄积于电容器CP的电荷经由位线BL以及NAND串10向单元源流动。此时，如果选择单元的值为与阈值电压分布E相当的值，则NAND串10的电阻值相对低，电容器CP的电荷相对较快被放电，所以电压SEN相对较快下降。另一方面，如果选择单元的值为与阈值电压分布A、阈值电压分布B或者阈值电压分布C相当的值，则NAND串10的电阻值相对高，电容器CP的电荷相对较慢被放电，所以电压SEN相对较慢下降。
因此，在从时刻t2起经过一定的读出时间后的时刻t3，将电压XXL设为低电平以将Nch晶体管NT2设为截止状态时的电压SEN，在选择单元的值属于阈值电压分布E的情况下相对较低，在属于阈值电压分布A、阈值电压分布B或者阈值电压分布C的情况下相对升高。因此，如果预先适当地设定时刻t2与时刻t3的时间间隔以及Pch晶体管PT3的阈值，则如果选择单元的值属于阈值电压分布E则Pch晶体管PT3成为导通状态，如果属于阈值电压分布A、阈值电压分布B或者阈值电压分布C则Pch晶体管PT3成为截止状态。
结果，如果将电压STBn设为低电平以将Pch晶体管PT2设为导通状态，则Pch晶体管PT4处于截止状态，Pch晶体管PT5处于导通状态，所以如果选择单元的值属于阈值电压分布E则向数据锁存器B写入电源电压VDD，如果属于阈值电压分布A、阈值电压分布B或者阈值电压分布C则数据锁存器B的第2保持电压维持接地电压GND。这样，向数据锁存器B写入选择单元的判定结果。
在该时刻，如果保持于数据锁存器B的第2保持电压为电源电压，则选择单元的值为与阈值电压分布E相当的值，如果保持于数据锁存器B的第2保持电压为接地电压，则选择单元的值为与阈值电压分布A、阈值电压分布B或者阈值电压分布C相当的值。因此，如果选择单元的值为与阈值电压分布E相当的值，则在该时刻，值确定。然后，使电压STBn恢复到高电平，使Pch晶体管PT2恢复到截止状态。另外，写入到了数据锁存器B的第2保持电压不与电压INV联动，所以无论选择单元的值为怎样的值，都不会将单元电流停止。
接下来，执行“Read-B”的工作。在时刻t4，将连接于选择单元的栅的字线WL的电压设为读出电压BR（例如，+0.8V），将单元源电压CELSRC设为电压V2（例如，0V）。结果，如图3（b）所示，向选择单元的栅-源间，施加例如+0.8V的读出电压VRB。因此，如果选择单元的值为与阈值电压分布E或者阈值电压分布A对应的值，则选择单元成为接通状态，NAND串10整体的电阻值相对降低。另一方面，如果选择单元的值为与阈值电压分布B或者阈值电压分布C对应的值，则选择单元成为切断状态，NAND串10整体的电阻值相对升高。
使电压SWA以及电压SWB反相。即，将电压SWA设为低电平以将Pch晶体管PT4设为导通状态，将电压SWB设为高电平以将Pch晶体管PT5设为截止状态。与时刻t1同样，将电压HLL以及电压XXL设为高电平。结果，Nch晶体管NT1以及Nch晶体管NT2成为导通状态，在NAND串10中流动单元电流，并且电容器CP被充电。
在时刻t5，与时刻t2同样，将电压HLL设为低电平，将位线BL从电源电压VDD切断，并且使蓄积于电容器CP的电荷经由NAND串10向单元源流动。结果，伴随着电容器CP的放电，电压SEN下降，但其下降的快慢依赖于选择单元的值。如果是与阈值电压分布E或者阈值电压分布A相当的值则相对较快下降，如果是与阈值电压分布B或者阈值电压分布C相当的值则相对较慢下降。
在从时刻t5起经过一定的读出时间后的时刻t6，与时刻t3同样，将电压XXL设为低电平以将Nch晶体管NT2设为截止状态，将节点N2设为浮游状态。结果，如果选择单元的值为与阈值电压分布E或者阈值电压分布A相当的值则Pch晶体管PT3成为导通状态，如果为与阈值电压分布B或者阈值电压分布C相当的值则Pch晶体管PT3成为截止状态。
在将电压STBn设为低电平以将Pch晶体管PT2设为导通状态时，Pch晶体管PT4处于导通状态，Pch晶体管PT5处于截止状态，所以如果选择单元的值属于阈值电压分布E或者阈值电压分布A则向数据锁存器A写入电源电压VDD，如果属于阈值电压分布B或者阈值电压分布C则数据锁存器A的第1保持电压维持接地电压GND。因此，向数据锁存器A写入选择单元的判定结果。
在该时刻，除了在时刻t3判定出了选择单元的值为与阈值电压分布E相当的值的情况之外，如果保持于数据锁存器A的第1保持电压为电源电压VDD则选择单元的值为与阈值电压分布A相当的值，如果保持于数据锁存器A的第1保持电压为接地电压GND则选择单元的值为与阈值电压分布B或者C相当的值。因此，如果选择单元的值为与阈值电压分布E或者阈值电压分布A相当的值，则至该时刻为止，值确定。
写入到了数据锁存器A的第1保持电压，成为电压INV，所以在选择单元的值属于阈值电压分布E或者A的情况下，电压INV成为高电平，Pch晶体管PT1成为截止状态，并且Nch晶体管NT3成为导通状态。结果，位线BL的电压成为单元源电压CELSRC、即电压V2，在NAND串10中不流动单元电流。选择单元的值确定了的NAND串10，停止单元电流，不执行以后的工作。结果，在选择单元的值确定了的NAND串10中不流动无用的单元电流，能够抑制消耗电流。将该工作称为“锁定”。
接下来，执行“Read-C”的工作。
在时刻t7，将连接于选择单元的栅的字线WL的电压设为读出电压CR（例如，+2.8V）。单元源电压CELSRC维持电压V2（例如，0V）。如图3（c）所示，在选择单元的栅-源间，施加例如+2.8V的读出电压VRC。结果，如果选择单元的值为与阈值电压分布E、阈值电压分布A或者阈值电压分布B相对应的值，则选择单元成为接通状态，NAND串10整体的电阻值相对降低。另一方面，如果选择单元的值为与阈值电压分布C相对应的值，则选择单元成为切断状态，NAND串10整体的电阻值相对升高。
电压SWA维持低电平，电压SWB维持高电平。与时刻t4同样，通过将电压HLL以及电压XXL设为高电平，将Nch晶体管NT1以及Nch晶体管NT2设为导通状态，在NAND串10中流动单元电流，并且对电容器CP充电。
在时刻t8，与时刻t5同样，将电压HLL设为低电平，将位线BL从电源电压VDD切断，并且使蓄积于电容器CP的电荷经由NAND串10向单元源流动。此时，电压SEN的下降的快慢依赖于选择单元的值。如果是与阈值电压分布E、阈值电压分布A或者阈值电压分布B相当的值则相对较快下降，如果是与阈值电压分布C相当的值则相对较慢下降。
在从时刻t8起经过一定的读出时间后的时刻t9，与时刻t6同样，将电压XXL设为低电平以将Nch晶体管NT2设为截止状态，将节点N2设为浮游状态。结果，如果选择单元的值为与阈值电压分布E、阈值电压分布A或者阈值电压分布B相当的值则Pch晶体管PT3成为导通状态，如果为与阈值电压分布C相当的值则Pch晶体管PT3成为截止状态。
将电压STBn设为低电平以将Pch晶体管PT2设为导通状态。如果选择单元的值为与阈值电压分布E、阈值电压分布A或者阈值电压分布B相当的值，则在数据锁存器A中写入电源电压VDD，如果是与阈值电压分布C相当的值，则数据锁存器A的第1保持电压维持接地电压GND。因此，在数据锁存器A中写入选择单元的判定结果。可知，在该时刻，除了已经判定为了其值为与阈值电压分布E或者阈值电压分布A相当的值的选择单元之外，如果保持于数据锁存器A的第1保持电压为电源电压VDD，则选择单元的值为与阈值电压分布B相当的值，如果为接地电压GND，则为与阈值电压分布C相当的值。因此，无论选择单元的值为怎样的值，至该时刻为止，值确定。
在选择单元的值属于阈值电压分布E、阈值电压分布A或者阈值电压分布B的情况下，电压INV成为高电平，Pch晶体管PT1成为截止状态，并且Nch晶体管NT3成为导通状态。位线BL的电压成为单元源电压CELSRC、即电压V2，NAND串10的单元电流停止，被锁定。结果，能够抑制消耗电流。在选择单元的值属于阈值电压分布C的情况下，电压INV保持低电平，单元电流继续流动，但在该情况下，NAND串10的电阻值相对高，所以消耗电流不会那么大。
在时刻t10，将电压HLL以及电压XXL设为高电平。
在多个NAND串10和读出放大器20中同时执行上述时刻t0到时刻t10的工作。在各NAND串10中，将存储单元晶体管11逐个设为选择单元，反复进行上述时刻t0到时刻t10的工作。这样，能够从所有的存储单元晶体管11读出值。
对本实施方式的效果进行说明。图5（a）以及图5（b）是表示对Nch晶体管NT3施加的电压的电路图，图5（a）表示单元源电压为电压V2的情况，图5（b）表示单元源电压为电压V1的情况。
在本实施方式中，如图2所示，通过将“Read-A”中的读出电压VRA设为负电压，与将读出电压VRA设为0V或者正电压的情况相比较，能够将“Read-C”中的读出电压VRC设定得较低。结果，即使将存储单元晶体管11微细化，也能够抑制注入到了存储单元晶体管11的电荷泄漏从而阈值电压分布C向低电压侧移位的情况。因此，即使将半导体存储装置1高集成化，也能够确保高的可靠性。
在本实施方式中，如图2以及图3（a）所示，在“Read-A”时，将单元源电压CELSRC设为正的电压V1。因此，能够不将读出电压AR设为负电压地实现负的读出电压VRA。结果，在半导体存储装置1中，除了用于生成正的读出电压BR以及读出电压CR的正的升压电路之外，不需要设置用于生成负的读出电压AR的负的升压电路，另外不需要设置用于将被施加负电压的Pch井与被施加接地电压的Pch井分离的构造。因此，能够防止半导体存储装置1的尺寸以及成本的增大。
在本实施方式中，如图2以及图3（b）以及（c）所示，在“Read-B”以及“Read-C”的情况下，将单元源电压CELSRC设为比电压V1低的电压V2。将写入到了数据锁存器A的电压INV施加于Pch晶体管PT1的栅以及Nch晶体管NT3的栅。结果，在对数据锁存器A写入了电源电压VDD时，能够将Pch晶体管PT1设为截止状态，并且如图5（a）所示，向Nch晶体管NT3的栅-源间施加充分的高度的正电压，将Nch晶体管NT3设为导通状态。因此，能够根据选择单元的值锁定NAND串10，抑制消耗电流。由于锁定的NAND串10的电阻值低，所以降低NAND串10的消耗电流的效果特别大。
通过将单元源电压CELSRC设为相对低的电压V2，与将单元源电压CELSRC设为相对高的电压V1的情况相比较，即使将读出电压CR设定得较低，也能够实现高的读出电压VRC。由此，能够实现半导体存储装置1的小型化。
另一方面，如图5（b）所示，如果在“Read-A”的情况下也将选择单元的识别结果写入于数据锁存器A，则由于将单元源电压CELSRC设为相对高的电压V1，所以在电压INV成为电源电压VDD的情况下，在Nch晶体管NT3，不能确保充分的栅-源间电压。例如，在电压V1为1.2V、电源电压VDD为2.2V的情况下，Nch晶体管NT3的栅-源间电压成为+1V。如果考虑Nch晶体管NT3的阈值的偏差，则对于将Nch晶体管NT3切实地设为导通状态而言，栅-源间电压有可能不足。在该情况下，Nch晶体管NT3的导通变得不充分，不能将要锁定的预定的NAND串10锁定，位线BL成为浮游状态。如果位线BL成为浮游状态，则电压变得不稳定，与相邻的位线BL干涉，在对相邻的位线BL进行读出工作的情况下，有时会发生误工作。
在本实施方式中，在“Read-A”时，将读出结果不是写入于数据锁存器A而是写入于数据锁存器B。由于数据锁存器B不与电压INV联动，所以在“Read-A”中，即使选择单元的值为与阈值电压分布E相当的值，NAND串10也不会被锁定。因此，在时刻t4，在将电压HLL以及电压XXL设为高电平以将Nch晶体管NT1以及Nch晶体管NT2设为导通状态时，Pch晶体管PT1为导通状态、Nch晶体管NT3为截止状态，所以从电源电压VDD经由NAND串10向单元源流动单元电流。结果，与尝试锁定的情况相比较，虽然消耗电流稍稍增加，但在位线BL中流动稳定电流，所以电压稳定。因此，在对相邻的位线执行“Read-B”时，能够防止发生误读出。结果，能够提高半导体存储装置1的工作可靠性。
对本实施方式的比较例进行说明。
对第1比较例进行说明。图6是表示第1比较例中的各存储单元晶体管的阈值电压分布的图。
如图6所示，在第1比较例中，将读出电压AR设为0V。将该方式称为“正读出方式”，能够以正的值设定所有的读出电压。然而，在该情况下，由于需要将阈值电压分布C设定为相当高的电压范围，所以具有随着将存储单元晶体管微细化、蓄积于存储单元晶体管的电荷变得容易泄漏的问题。在电荷泄漏时，如图6中通过虚线表示，阈值电压分布C向低电压侧移位，与阈值电压分布B重叠。因此，无论将读出电压CR设定为怎样的值，都不能识别阈值电压分布B与阈值电压分布C，不能进行读出工作。
对第2比较例进行说明。图7是表示第2比较例中的各存储单元晶体管的阈值电压分布的图。
如图7所示，在第2比较例中，将读出电压AR设为负电压。将该方式称为“负读出方式”。由此，与第1比较例相比较，能够降低阈值电压分布C的电压范围，抑制蓄积于存储单元晶体管的电荷的泄漏。然而，在第2比较例中，为了生成负的读出电压AR，除了用于生成正的读出电压BR以及CR的正的升压电路之外，还需要负的升压电路。另外，需要用于将被施加负电压的Pch井与被施加接地电压的Pch井分离的构造。结果，阻碍半导体存储装置1的小型化。另外，由于需要制造工艺的改变，所以制造成本也会增加。
对第3比较例进行说明。图8是表示第3比较例中的各存储单元晶体管的阈值电压分布的图。
如图8所示，在第3比较例中，将单元源电压不设为接地电压，而设为正的电压、例如+1.2V。将该方式称为“正CELSRC方式”。由此，即使将读出电压AR设为0V，也能够相对于选择单元的源电压（+1.2V）将栅电压（0V）相对设为负电压，所以能够不生成负电压地实现负的读出电压。结果，能够避免在第2比较例中说明的伴随着负电压的生成的问题点。另外，图4所示的虚线为第3比较例的工作。
然而，在第3比较例中，即使要将选择单元的值确定了的NAND串锁定，如在前述的图5（b）中说明那样，具有Nch晶体管NT3的栅-源间电压按单元源电压升高的量降低、不能切实地锁定的问题。如果不能将要锁定的预定的NAND串锁定，则位线成为浮游状态，会与其他的位线干涉。结果，以后的读出工作变得不稳定，半导体存储装置的工作可靠性下降。为了避免该问题，不进行锁定即可，但如果这样，则消耗电流会增大。另外，为了切实地进行锁定，也可以考虑升高电源电压VDD，但如果这样，则半导体存储装置的微细化以及省电力化变得困难。
与此相对，在本实施方式中，仅在需要提高单元源电压CELSRC的“Read-A”中，将单元源电压CELSRC设为相对高的电压V1。此时，将选择单元的读出结果写入于数据锁存器B，不使其与电压INV联动。结果，在“Read-A”中不进行锁定，能够实现高的工作可靠性。另外，在“Read-B”以及“Read-C”中，将单元源电压CELSRC设为相对低的电压V2。将选择单元的读出结果写入于数据锁存器A，使其与电压INV联动。因此，在“Read-B”以及“Read-C”中，能够根据选择单元的值切实地进行锁定。结果，能够实现高的工作可靠性，并且降低消耗电流。
另外，在本实施方式中，表示了将电压V2设为接地电压（0V）的例子，但并不限定于此，只要电压V2为0V以上且比电压V1低即可。另外，在本实施方式中，表示了使存储单元晶体管11存储4级别的值的例子，但并不限定于此，使存储单元晶体管11存储的值也可以为3级别或者5级别以上。在该情况下，也可以在识别最低的阈值电压分布与第2低的阈值电压分布的读出工作中不将单元源电压CELSRC锁定为电压V1，在其以外的读出工作中将单元源电压CELSRC锁定为电压V2。
根据以上说明的实施方式，能够实现工作稳定性高的半导体存储装置。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提出的，其并非要限定发明的范围。这些新的实施方式能够以其他的各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式和/或其变形包含于发明的范围和/或主旨，并且包含于权利要求所记载的发明及其均等的范围内。

Claims (17)

1.一种半导体存储装置，其特征在于，具备：
NAND串，其包含保存3级别以上的值的存储单元晶体管，且该NAND串一端连接于位线，在另一端被施加单元源电压；以及
读出放大器，其读出保存到了所述存储单元晶体管的值；
其中，在识别保存到了所述存储单元晶体管的值为阈值电压分布最低的值还是其以外的值的情况下，将所述单元源电压设为第1电压；
在识别保存到了所述存储单元晶体管的值为阈值电压分布最高的值还是其以外的值的情况下，将所述单元源电压设为比所述第1电压低的第2电压，在识别为所述保存的值为所述最高的值以外的值的情况下，将所述位线的电压设为所述第2电压。
2.权利要求1所述的半导体存储装置，其特征在于，
在所述存储单元晶体管中写入4级别的值；
在识别保存到了所述存储单元晶体管的值为阈值电压分布最低的值或者第2低的值还是阈值电压分布最高的值或者第2高的值的情况下，将所述单元源电压设为所述第2电压，在识别为所述保存的值为所述最低的值或者第2低的值的情况下，将所述位线的电压设为所述第2电压。
3.权利要求1所述的半导体存储装置，其特征在于，
所述读出放大器具有：
第1晶体管，其一端连接于所述位线，在另一端被施加所述单元源电压；
第1数据锁存器；以及
第2数据锁存器；
在识别保存到了所述存储单元晶体管的值为阈值电压分布最低的值还是其以外的值的情况下，基于从所述存储单元晶体管读出的值确定使所述第2数据锁存器保持的第2保持电压；
在识别保存到了所述存储单元晶体管的值为阈值电压分布最高的值还是其以外的值的情况下，基于从所述存储单元晶体管读出的值确定使所述第1数据锁存器保持的第1保持电压；
所述第2保持电压为与所述第1保持电压不同的电压；
保持于所述第1数据锁存器的第1保持电压被施加于所述第1晶体管的栅；
保持于所述第2数据锁存器的第2保持电压不被施加于所述第1晶体管的栅。
4.权利要求3所述的半导体存储装置，其特征在于，
所述第1晶体管为Nch MOSFET。
5.权利要求3所述的半导体存储装置，其特征在于，
所述第1数据锁存器包括连接为环状的第1反相器和第2反相器；
所述第2数据锁存器包括连接为环状的第3反相器和第4反相器。
6.权利要求3所述的半导体存储装置，其特征在于，
所述读出放大器具有串联连接的第2至第4晶体管；
所述第2晶体管在一端被施加电源电压，在栅被施加所述第1保持电压；
所述第3晶体管一端连接于所述第2晶体管的另一端，在栅被施加第3电压；
所述第4晶体管一端连接于所述第3晶体管的另一端，在栅被施加第4电压，另一端连接于所述第1晶体管的一端以及所述位线。
7.权利要求6所述的半导体存储装置，其特征在于，
所述第2晶体管为Pch MOSFET；
所述第3晶体管和所述第4晶体管为Nch MOSFET。
8.权利要求1所述的半导体存储装置，其特征在于，
所述NAND串串联连接有第1选择晶体管、串联连接的多个存储单元晶体管、以及第2选择晶体管；
所述第1选择晶体管一端连接于所述位线，另一端连接于所述多个存储单元晶体管的一端；
所述第2选择晶体管一端连接于所述多个存储单元晶体管的另一端，在另一端被施加所述单元源电压。
9.权利要求8所述的半导体存储装置，其特征在于，
所述第1选择晶体管和所述第2选择晶体管为Nch MOSFET。
10.权利要求1所述的半导体存储装置，其特征在于，
所述第2电压为接地电压以上的电压。
11.权利要求1所述的半导体存储装置，其特征在于，
所述存储单元晶体管为Nch浮栅晶体管或者具有MONOS构造的Nch晶体管。
12.权利要求1所述的半导体存储装置，其特征在于，
所述半导体存储装置为NAND闪存。
13.一种半导体存储装置，其特征在于，具备：
NAND串，其包含保存4级别的值的存储单元晶体管，且该NAND串一端连接于位线，在另一端被施加单元源电压；以及
读出放大器，其读出保存到了所述存储单元晶体管的值；
所述读出放大器具有：
第1晶体管，其一端连接于所述位线，在另一端被施加所述单元源电压；
第1数据锁存器，其生成第1保持电压，所述第1保持电压被施加于所述第1晶体管的栅；
第2数据锁存器，其生成电压与所述第1保持电压不同的第2保持电压，所述第2保持电压不被施加于所述第1晶体管的栅；
在识别保存到了所述存储单元晶体管的值为阈值电压分布最低的值还是其以外的值的情况下，将所述单元源电压设为第1电压，基于从所述存储单元晶体管读出的值确定使所述第2数据锁存器保持的所述第2保持电压，无论所述保存的值为任何值，所述第1晶体管都保持非导通；
在识别保存到了所述存储单元晶体管的值为阈值电压分布最低的值或者第2低的值还是阈值电压分布最高的值或者第2高的值的情况下，将所述单元源电压设为比所述第1电压低并且为接地电压以上的第2电压，基于从所述存储单元晶体管读出的值确定使所述第1数据锁存器保持的所述第1保持电压，在识别为所述保存的值为所述最高的值或者第2高的值的情况下，使所述第1晶体管保持非导通，在识别为所述保存的值为所述最低的值或者第2低的值的情况下，通过使所述第1晶体管导通，将所述位线的电压设为所述第2电压；
在识别保存到了所述存储单元晶体管的值为阈值电压分布最高的值还是其以外的值的情况下，将所述单元源电压设为所述第2电压，基于从所述存储单元晶体管读出的值确定使所述第1数据锁存器保持的所述第1保持电压，在识别为所述保存的值为所述最高的值的情况下，使所述第1晶体管保持非导通，在识别为所述保存的值为所述最高的值以外的值的情况下，通过使所述第1晶体管导通，将所述位线的电压设为所述第2电压。
14.权利要求13所述的半导体存储装置，其特征在于，
所述第2电压为接地电压以上的电压。
15.权利要求13所述的半导体存储装置，其特征在于，
所述NAND串串联连接有第1选择晶体管、串联连接的多个存储单元晶体管、以及第2选择晶体管；
所述第1选择晶体管一端连接于所述位线，另一端连接于所述多个存储单元晶体管的一端；
所述第2选择晶体管一端连接于所述多个存储单元晶体管的另一端，在另一端被施加所述单元源电压。
16.权利要求13所述的半导体存储装置，其特征在于，
所述存储单元晶体管为Nch浮栅晶体管或者具有MONOS构造的Nch晶体管。
17.权利要求13所述的半导体存储装置，其特征在于，
所述半导体存储装置为NAND闪存。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI671753B (zh) * 2017-06-28 2019-09-11 日商東芝記憶體股份有限公司 半導體裝置
CN111081300A (zh) * 2015-03-12 2020-04-28 东芝存储器株式会社 半导体存储装置以及控制半导体存储装置的方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG11201606647PA (en) * 2014-03-14 2016-09-29 Semiconductor Energy Lab Co Ltd Circuit system
US9704540B2 (en) * 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
JP2017054562A (ja) * 2015-09-08 2017-03-16 株式会社東芝 半導体記憶装置
JP6659478B2 (ja) 2016-06-17 2020-03-04 キオクシア株式会社 半導体記憶装置
US10121522B1 (en) * 2017-06-22 2018-11-06 Sandisk Technologies Llc Sense circuit with two sense nodes for cascade sensing
US11187658B2 (en) 2019-06-20 2021-11-30 Cilag Gmbh International Fluorescence imaging with fixed pattern noise cancellation
US11237270B2 (en) 2019-06-20 2022-02-01 Cilag Gmbh International Hyperspectral, fluorescence, and laser mapping imaging with fixed pattern noise cancellation
US11265491B2 (en) 2019-06-20 2022-03-01 Cilag Gmbh International Fluorescence imaging with fixed pattern noise cancellation
US11233960B2 (en) 2019-06-20 2022-01-25 Cilag Gmbh International Fluorescence imaging with fixed pattern noise cancellation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US20090067236A1 (en) * 2007-09-06 2009-03-12 Katsuaki Isobe Nonvolatile semiconductor memory device
US20090323421A1 (en) * 2008-06-27 2009-12-31 Seungpil Lee Memory device with power noise minimization during sensing
CN102113057A (zh) * 2008-05-28 2011-06-29 桑迪士克公司 高速感测放大器阵列以及用于非易失性存储器的方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7251160B2 (en) * 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
JP2011141944A (ja) * 2011-02-02 2011-07-21 Toshiba Corp 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US20090067236A1 (en) * 2007-09-06 2009-03-12 Katsuaki Isobe Nonvolatile semiconductor memory device
CN102113057A (zh) * 2008-05-28 2011-06-29 桑迪士克公司 高速感测放大器阵列以及用于非易失性存储器的方法
US20090323421A1 (en) * 2008-06-27 2009-12-31 Seungpil Lee Memory device with power noise minimization during sensing

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111081300A (zh) * 2015-03-12 2020-04-28 东芝存储器株式会社 半导体存储装置以及控制半导体存储装置的方法
CN111081300B (zh) * 2015-03-12 2023-12-15 铠侠股份有限公司 半导体存储装置以及控制半导体存储装置的方法
TWI671753B (zh) * 2017-06-28 2019-09-11 日商東芝記憶體股份有限公司 半導體裝置

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