JP2017054562A - 半導体記憶装置 - Google Patents

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Abstract

【課題】動作速度を向上することが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、データを保持可能なメモリセルと、メモリセルのゲートに電気的に接続されたワード線ＷＬと、メモリセルの一端に電気的に接続されたソース線ＣＥＬＳＲＣと、を備え、メモリセルの読み出し動作において、ソース線ＣＥＬＳＲＣには、第１閾値の判定時に第１電圧が印加され、第２閾値の判定時に前記第１電圧と異なる第２電圧が印加される。
【選択図】図７

Description

実施形態は半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特開２０１１−２７１３９３号公報
動作速度を向上することが可能な半導体記憶装置を提供する。
実施形態の半導体記憶装置は、データを保持可能なメモリセルと、前記メモリセルのゲートに電気的に接続されたワード線と、前記メモリセルの一端に電気的に接続されたソース線と、を備え、前記メモリセルの読み出し動作において、前記ソース線には、第１閾値の判定時に第１電圧が印加され、第２閾値の判定時に前記第１電圧と異なる第２電圧が印加されることを特徴とする。
第１実施形態に係る半導体記憶装置のブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプモジュールの回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルにおける閾値電圧の分布を示す図。 第１実施形態に係る半導体記憶装置におけるＡＢＬ方式の読み出し動作を示すタイミングチャート。 第１実施形態に係る半導体記憶装置におけるＡＢＬ方式の読み出し動作を示すタイミングチャート。 第１実施形態に係る半導体記憶装置におけるＡＢＬ方式の読み出し動作を示すタイミングチャート。 第２実施形態に係る半導体記憶装置におけるビット線シールド方式の読み出し動作を示すタイミングチャート。 第２実施形態に係る半導体記憶装置におけるビット線シールド方式の読み出し動作を示すタイミングチャート。 第２実施形態に係る半導体記憶装置におけるビット線シールド方式の読み出し動作を示すタイミングチャート。 第３実施形態に係る半導体記憶装置のコマンドシーケンスを示す図。 第３実施形態に係る半導体記憶装置の読み出し動作に用いるコマンドの組み合わせをを示す図。 第４実施形態に係る半導体記憶装置の備えるメモリセルにおける閾値電圧のシフトを示す図。 第４実施形態に係る半導体記憶装置における第２読み出し動作を示すタイミングチャート。 第５実施形態に係る半導体記憶装置におけるＱＰＷ方式の書き込み動作に用いられる複数のベリファイ電圧を示す図。 第５実施形態に係る半導体記憶装置におけるＱＰＷ方式の書き込み動作を示すタイミングチャート。 第６実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第６実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。
以下、実施形態について、図面を参照して説明する。尚、以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付す。
［１］第１実施形態
第１実施形態に係る半導体記憶装置１は、複数のメモリセルを含む。各メモリセルには、例えば多値のデータを記憶できる。本実施形態の半導体記憶装置は、あるページ（詳細は後述する）に対する読み出し動作で、ワード線の電圧を落とすことなく、ある電圧に保持したまま、ソース線の電圧を変化させる。
［１−１］構成
［１−１−１］全体構成
図１を用いて、半導体記憶装置１の全体構成について説明する。半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ１１、センスアンプモジュール１２、入出力回路１３、データ入出力バッファ１４、アドレスデコーダ１５、カラムセレクタ１６、制御回路（シーケンサ）１７、電圧生成回路１８、及びステータスレジスタ１９を備えている。
メモリセルアレイ１０は、マトリクス状に配置された複数のメモリセルを含む。メモリセルアレイ１０には、メモリセルに印加する電圧を制御するために、複数のビット線、複数のワード線、及び複数のソース線が設けられている。
ロウデコーダ１１は、複数のワード線に接続されている。ロウデコーダ１１は、アドレスデコーダ１５から送られたロウアドレスをデコードして、ワード線を選択する。また、ロウデコーダ１１は、選択したワード線及び非選択のワード線に適切な電圧を印加する。
センスアンプモジュール１２は、複数のビット線に接続されている。センスアンプモジュール１２は、データの読み出し時には、メモリセルからビット線に読み出されたデータをセンスし、データの書き込み時には、書き込みデータをビット線に転送する。また、センスアンプモジュール１２は、読み出し動作において、ＡＢＬ（All bit line）方式又はビット線シールド方式を使用することができる。尚、ＡＢＬ方式のセンスアンプモジュール１２については、例えば“電荷蓄積層と制御ゲートを有するメモリセルを含む半導体記憶装置”という２００９年１１月５日に出願された米国特許出願２００９／２７３，９７６号に記載されている。また、ビット線シールド方式のセンスアンプモジュール１２については、例えば“半導体記憶装置とその動作方法”という２０１０年８月２５日に出願された米国特許出願２０１０／８６８，１９６号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
入出力回路１３は、外部のコントローラ又はホスト機器（図示せず）と接続され、外部とデータＤＴの授受を行う。外部から入力された書き込みデータは、入出力回路１３からデータ入出力バッファ１４を介してセンスアンプモジュール１２に送られる。センスアンプモジュール１２により読み出された読み出しデータは、データ入出力バッファ１４を介して入出力回路１３に送られ、入出力回路１３から外部に出力される。また、入出力回路１３は、外部から各種コマンドＣＭＤ及びアドレス信号ＡＤＤを受け、データ入出力バッファ１４に送る。
アドレスデコーダ１５は、入出力回路１３からデータ入出力バッファ１４を介して送られたアドレス信号ＡＤＤを受ける。アドレスデコーダ１５は、アドレス信号ＡＤＤをデコードし、ロウアドレスをセンスアンプモジュール１２に送り、カラムアドレスをカラムセレクタ１６に送る。
カラムセレクタ１６は、アドレスデコーダ１５から受けたカラムアドレスに応じて、ビット線を選択するためのカラム選択信号を生成する。カラムセレクタ１６は、生成したカラム選択信号を、センスアンプモジュール１２に送る。
シーケンサ１７は、外部のコントローラ又はホスト機器（図示せず）と接続され、外部制御信号を受ける。外部制御信号は、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、及びコマンドラッチイネーブル信号ＣＬＥ等を含む。また、シーケンサ１７は、入出力回路１３からデータ入出力バッファ１４を介して送られたコマンドＣＭＤを受ける。シーケンサ１７は、外部制御信号及びコマンドＣＭＤに基づいて、読み出し動作、書き込み動作、及び消去動作を制御する制御信号を生成する。この制御信号は、ロウデコーダ１１、センスアンプモジュール１２、及び電圧生成回路１８等に送られる。シーケンサ１７は、この制御信号を用いて、半導体記憶装置１の各種動作を統括的に制御する。
電圧生成回路１８は、シーケンサ１７から送られた制御信号に応じて、データの書き込み、読み出し、及び消去に必要な電圧を生成し、メモリセルアレイ１０、ロウデコーダ１１、及びセンスアンプモジュール１２に供給する。これにより、ビット線、ワード線、及びソース線にはそれぞれ、各種動作に必要な電圧が印加される。
ステータスレジスタ１９は、入出力回路１３、及びシーケンサ１７に接続されている。ステータスレジスタ１９は、例えばデータの書き込みや消去動作のステータスを保持し、これによって外部のコントローラ（図示せず）に動作が正常に完了したか否かを通知する。ステータスレジスタ１９は、外部のコントローラから受信したコマンドやアドレス等を保持し、また種々のテーブルを保持することも可能である。
［１−１−２］メモリセルアレイ１０
図２を用いて、メモリセルアレイ１０の回路構成について説明する。
まず、メモリセルアレイ１０の備えるブロックＢＬＫの構成について説明する。メモリセルアレイ１０は、ｊ個（ｊは１以上の自然数）のブロックＢＬＫを備えている。図２では、ブロックＢＬＫ０のみ詳細を図示し、他のブロックＢＬＫもブロックＢＬＫ０と同様の構成を有している。
ブロックＢＬＫは、例えばデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。各ブロックＢＬＫは、ｍ個（ｍは１以上の自然数）のＮＡＮＤストリングＮＳを備えている。ＮＡＮＤストリングＮＳは、ｎ個（ｎは１以上の自然数）のメモリセルトランジスタＭＴ、選択トランジスタＳＴ１、及び選択トランジスタＳＴ２を備えている。
メモリセルトランジスタＭＴは、データを不揮発に保持し、制御ゲート及び電荷蓄積層を含む。メモリセルトランジスタＭＴは、２値（１ビット）又は多値（２ビット以上）を記憶することができる。ｎ個のメモリセルトランジスタＭＴは、各ＮＡＮＤストリングにおいて、選択トランジスタＳＴ１、ＳＴ２間に直列に接続されている。
選択トランジスタＳＴ１、ＳＴ２は、データの読み出し及び書き込みを行うＮＡＮＤストリングＮＳの選択に使用される。選択トランジスタＳＴ１、ＳＴ２の一端はそれぞれ、直列に接続されたｎ個のメモリセルトランジスタＭＴの一端及び他端に接続されている。
次に、メモリセルアレイ１０に設けられている配線について説明する。半導体記憶装置１は、ビット線ＢＬ、ワード線ＷＬ、ソース線ＣＥＬＳＲＣ、セレクトゲート線ＳＧＤ、及びセレクトゲート線ＳＧＳを備えている。
ビット線ＢＬは、Ｙ方向に沿って設けられ、ｍ本のビット線ＢＬが並列に配置されている。各ビット線ＢＬは、ｊ個のブロックＢＬＫ間で、同一のカラムに対応したＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端に共通に接続されている。
ワード線ＷＬは、Ｘ方向に沿って設けられ、ブロックＢＬＫ毎にｎ本のワード線ＷＬが並列に配列されている。ｎ本のワード線ＷＬは、並列に配置されている。各ワード線ＷＬは、各ブロックＢＬＫにおけるｍ個のＮＡＮＤストリングＮＳ間で、同一のロウに対応したメモリセルトランジスタＭＴの制御ゲートに共通に接続されている。データの書き込み及び読み出しは、同一のワード線ＷＬに接続されたｍ個のメモリセルトランジスタＭＴに対して一括して行われる。この単位は、ページとして取り扱われる。
ソース線ＣＥＬＳＲＣは、例えば複数のブロックＢＬＫ間で共通に設けられている。ソース線ＣＥＬＳＲＣは、各ブロックＢＬＫにおいて、ｍ個のＮＡＮＤストリングＮＳに含まれた選択トランジスタＳＴ２の他端に共通に接続されている。
セレクトゲート線ＳＧＤ、ＳＧＳは、ブロックＢＬＫ毎に設けられている。各セレクトゲート線ＳＧＤ、ＳＧＳはそれぞれ、各ブロックＢＬＫにおいて、ｍ個のＮＡＮＤストリングＮＳに含まれた選択トランジスタＳＴ１、ＳＴ２のゲートに共通に接続されている。
［１−１−３］センスアンプモジュール１２
図２を用いて、センスアンプモジュール１２の構成について説明する。センスアンプモジュール１２は、複数のセンスアンプ部ＳＡ及びデータラッチＤＬを備えている。１つのセンスアンプ部ＳＡ及び１つのデータラッチＤＬは、１ビットのデータに対応している。
センスアンプ部ＳＡは、データの読み出し時、内部ノード（詳細は後述する）の電位変動を検知及び増幅し、メモリセルトランジスタＭＴが記憶しているデータを判別する。また、センスアンプ部ＳＡは、データの書き込み時、データラッチＤＬの保持するデータに応じてビット線ＢＬを充電又は放電する。
データラッチＤＬは、データの読み出し時、センスアンプ部ＳＡが判別したデータを一時的に保持する。また、データラッチＤＬは、データの書き込み時、入出力回路１３から転送された書き込みデータを一時的に保持する。尚、メモリセルトランジスタＭＴが２ビット以上のデータを保持する場合、データラッチＤＬは、１つのセンスアンプ部ＳＡに対して２つ以上設けられる。
図３を用いて、センスアンプ部ＳＡの回路構成について説明する。センスアンプ部ＳＡは、高耐圧ｎチャネルＭＯＳトランジスタ４０、低耐圧ｎチャネルＭＯＳトランジスタ４１〜４６、低耐圧ｐチャネルＭＯＳトランジスタ４７〜４９、及びキャパシタ５０を備えている。
トランジスタ４０の一端は、対応するビット線ＢＬに接続され、トランジスタ４０のゲートには、制御信号ＢＬＳが供給される。トランジスタ４１の一端は、トランジスタ４０の他端に接続され、トランジスタ４１の他端は、ノードＳＣＯＭに接続され、トランジスタ４１のゲートには、制御信号ＢＬＣが供給される。トランジスタ４２の一端は、ノードＳＣＯＭに接続され、トランジスタ４２の他端は、ノードＳＳＲＣに接続され、トランジスタ４２のゲートには、制御信号ＢＬＸが供給される。トランジスタ４３の一端は、ノードＳＣＯＭに接続され、トランジスタ４３の他端は、ノードＳＥＮに接続され、トランジスタ４３のゲートには、制御信号ＸＸＬが供給される。トランジスタ４４の一端は、ノードＳＳＲＣに接続され、トランジスタ４４の他端は、ノードＳＥＮに接続され、トランジスタ４４のゲートには、制御信号ＨＬＬが供給される。トランジスタ４５の一端は、ノードＳＣＯＭに接続され、トランジスタ４５の他端は、ノードＳＲＣＧＮＤに接続され、トランジスタ４５のゲートは、ノードＩＮＶ＿Ｓに接続されている。トランジスタ４６の一端は、ノードＳＥＮに接続され、トランジスタ４６の他端は、電源端子に接続され、トランジスタ４６のゲートには、制御信号ＢＬＱが供給される。トランジスタ４７の一端は、バスＬＢＵＳに接続され、トランジスタ４７のゲートは、ノードＳＥＮに接続されている。トランジスタ４８の一端は、トランジスタ４７の他端に接続され、トランジスタ４８の他端は、電源端子に接続され、トランジスタ４８のゲートには、制御信号ＳＴＢが供給される。トランジスタ４９の一端は、ノードＳＳＲＣに接続され、トランジスタ４９の他端は、電源端子に接続され、トランジスタ４９のゲートは、ノードＩＮＶ＿Ｓに接続されている。キャパシタ５０の一端は、ノードＳＥＮに接続され、キャパシタ５０の他端には、クロックＣＬＫが供給される。
センスアンプ部ＳＡは、バスＬＢＵＳを介してデータラッチＤＬに接続されている。データラッチＤＬは、２個のインバータ回路を含みされ、ノードＩＮＶ＿Ｓに接続されている。
尚、トランジスタ、４６、４８、４９の他端に接続されている電源端子に印加される電圧は、ＶＤＤＳＡである。ＶＤＤＳＡは、例えば２．５Ｖである。ノードＳＲＣＧＮＤに印加される電圧は、例えばＶＳＳである。ＶＳＳは、例えば０Ｖである。ＶＤＤＳＡ及びＶＳＳの電圧値は、これに限定されず、種々変更が可能である。
また、センスアンプモジュール１２の構成については、その他の構成であってもよい。センスアンプモジュール１２の構成については、例えばトランジスタ４７をｎチャネルＭＯＳトランジスタにしてもよい。この場合、データラッチＤＬは、トランジスタ４８の一端に接続される。
［１−１−４］メモリセルトランジスタＭＴの閾値分布
図４を用いて、メモリセルトランジスタＭＴの閾値電圧分布について説明する。図４の縦軸はメモリセルトランジスタＭＴの数を示し、横軸は閾値電圧Ｖｔｈを示している。
図４（ａ）は、２値（１ビット）を記憶可能なメモリセルトランジスタＭＴの閾値電圧分布を説明する図である。１ビットデータを記憶するメモリセルトランジスタＭＴは、２つの閾値のいずれかを取り得る。図４（ａ）に示す、低い方の閾値電圧分布は、消去状態であり、例えばデータ“１”が割り当てられる。一方、高い方の閾値電圧分布は、書き込み状態であり、例えばデータ“０”が割り当てられる。
図４（ｂ）は、多値（２ビット以上）を記憶可能なメモリセルトランジスタＭＴの閾値電圧分布を説明する図である。以下の実施形態では、２ビットを記憶可能なメモリセルトランジスタＭＴを例に説明する。尚、以下の実施形態は、３ビット以上を記憶可能なメモリセルトランジスタＭＴにも適用することができる。
図示するように、２ビットデータを記憶するメモリセルトランジスタＭＴは、４つの閾値のいずれかを取り得る。図４（ｂ）に示す閾値電圧分布を低い方から順に、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃとすると、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃはそれぞれ、例えば２ビットのデータ“１１”、“０１”、“００”、“１０”が割り当てられる。各閾値電圧分布に割り当てられるデータは、これに限定されず、種々変更が可能である。
また、図４（ｂ）に示した読み出し電圧ＶＡは、閾値電圧分布Ｅ、Ａ間に、読み出し電圧ＶＢは、閾値電圧分布Ａ、Ｂ間に、閾値電圧ＶＣは、閾値電圧分布Ｂ、Ｃ間にそれぞれ設定される。読み出し電圧が印加されたメモリセルトランジスタＭＴは、記憶しているデータに応じてオン又はオフし、その閾値電圧が印加した読み出し電圧に対して高いか低いかを判定することができる。読み出しパス電圧ＶＲＥＡＤは、最も高い閾値電圧分布の上限よりも高い電圧であり、ＶＲＥＡＤが印加されたメモリセルトランジスタＭＴは、記憶しているデータに関わらずオンする。
［１−２］動作
［１−２−１］ＡＢＬ方式のセンス方法
図５を用いて、ＡＢＬ方式のセンス方法について説明する。ＡＢＬ方式のセンス方法は、全てのビット線ＢＬを用いて読み出し動作を行う。
時刻ｔ０において、シーケンサ１７は、制御信号ＢＬＳ、ＢＬＣ、ＨＬＬを“Ｈ”レベルとし、トランジスタ４０、４１、４４をオン状態にする。また、シーケンサ１７は、制御信号ＢＬＸの電圧を例えば０．７＋Ｖｔｈにする。これにより、トランジスタ４２は、ノードＳＳＲＣ及びノードＳＣＯＭ間の電位差を所定の電圧にクランプする。ノードＩＮＶ＿Ｓは“Ｌ”レベルであり、トランジスタ４９がオン状態、且つトランジスタ４５がオフ状態になっている。これにより、ビット線ＢＬは、トランジスタ４９、４２、４１、４０を介して充電され、ビット線ＢＬの電圧は、ＶＢＬになる。ＶＢＬは、例えば０．５Ｖである。また、キャパシタ５０は、トランジスタ４９、４４を介して充電される。これにより、ノードＳＥＮの電圧が上昇し、“Ｈ”レベルになる。尚、制御信号ＢＬＸの電圧値、及びビット線ＢＬが充電される電圧値は、これに限定されず、種々変更が可能である。
時刻ｔ１において、シーケンサ１７は、制御信号ＨＬＬを“Ｌ”レベルとし、トランジスタ４４をオフ状態にする。
時刻ｔ２において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルとし、トランジスタ４３をオン状態にする。選択メモリセルがオン状態の場合、キャパシタ５０は、トランジスタ４３、４１、４０を介してビット線ＢＬに放電される。これにより、ノードＳＥＮの電圧が“Ｌ”レベルまで下降し、トランジスタ４７がオン状態になる。選択メモリセルがオフ状態の場合、キャパシタ５０は放電されず、ノードＳＥＮの電圧は“Ｈ”レベルに維持される。ノードＳＥＮの電圧が“Ｈ”レベルを維持しているとき、トランジスタ４７はオフ状態である。
時刻ｔ３において、シーケンサ１７は、制御信号ＳＴＢを“Ｌ”レベルとし、トランジスタ４８をオン状態にする。選択メモリセルがオン状態の場合、トランジスタ４７がオン状態になっているため、ノードＩＮＶ＿Ｓの電圧は、トランジスタ４８、４７を介して充電され、“Ｈ”レベルとなる。選択メモリセルがオフ状態の場合、トランジスタ４７がオフ状態になっているため、ノードＩＮＶ＿Ｓの電圧は、“Ｌ”レベルを維持する。続けて、シーケンサ１７は、制御信号ＳＴＢを“Ｈ”レベルとし、トランジスタ４８をオフ状態にする。これにより、データラッチＤＬのノードＩＮＶ＿Ｓは、読み出し結果を保持することができる。
時刻ｔ４において、シーケンサ１７は、制御信号ＢＬＳ、ＢＬＣ、ＢＬＸ、ＸＸＬを“Ｌ”レベルとし、トランジスタ４０、４１、４２、４３をオフ状態にする。すると、ビット線ＢＬは放電され、その電圧はＶＳＳになり、シーケンサ１７は、読み出し動作を終了する。
［１−２−２］多値データの読み出し方法
第１実施形態に係る半導体記憶装置１は、多値データが記憶されたメモリセルのデータを読み出す場合、複数の読み出し電圧を用いて連続で読み出し動作を行う場合がある。半導体記憶装置１は、メモリセルに複数の読み出し電圧を印加するために、ワード線ＷＬに印加する電圧を変化させる方法（方法１）と、ソース線ＣＥＬＳＲＣに印加する電圧を変化させる方法（方法２）を用いることができる。以下に、読み出し電圧ＶＡを用いたデータの判定（ＡＲ動作）、読み出し電圧ＶＣを用いたデータの判定（ＣＲ動作）を連続して行う場合を例に説明する。
図６を用いて、方法１の読み出し動作について説明する。図６において、図示の便宜上、選択ワード線をＷＬ＿ｓｅｌ、非選択ワード線をＷＬ＿ｕｓｅｌ、非選択セレクトゲート線をＵＳＧＤ、非選択セレクトゲート線をＵＳＧＳと表示する。また、読み出し電圧ＶＣ及び読み出し電圧ＶＡの差をΔＡＣとする。
まず、ＡＲ動作が行われる。
時刻ｔ０において、ロウデコーダ１１は、選択ワード線ＷＬ＿ｓｅｌの電圧をＶＡに、非選択ワード線ＷＬ＿ｕｓｅｌ及び選択ゲート線ＳＧＤ、ＳＧＳの電圧をＶＲＥＡＤに、ソース線ＣＥＬＳＲＣ及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧をＶＳＲＣにする。ＶＳＲＣは、読み出し動作時にソース線ＣＥＬＳＲＣに印加される電圧であり、読み出し方法、及び判定する閾値電圧に応じて種々変更が可能である。センスアンプモジュール１２は、ビット線ＢＬの充電を行い、ビット線ＢＬの電圧は、ＶＢＬになる。
時刻ｔ１において、シーケンサ１７は、制御信号ＳＴＢを“Ｌ”レベルとし、センスアンプモジュール１２は、選択メモリセルの閾値電圧が読み出し電圧ＶＡ以下かどうかを判定する。続けて、シーケンサ１７は、制御信号ＳＴＢを“Ｈ”レベルとし、読み出し結果をデータラッチＤＬに保持し、ＡＲ動作を終了する。
続けて、ＣＲ動作が行われる。
時刻ｔ２において、ロウデコーダ１１は、選択ワード線ＷＬ＿ｓｅｌの電圧をＶＣにする。このとき、選択ワード線ＷＬ＿ｓｅｌの電圧は、ＶＡからＶＣに、ΔＡＣだけステップアップしている。
時刻ｔ３において、シーケンサ１７は、制御信号ＳＴＢを“Ｌ”レベルとし、読み出し結果を判定する。続けて、シーケンサ１７は、制御信号ＳＴＢを“Ｈ”レベルとし、読み出し結果をデータラッチＤＬに保持し、ＣＲ動作を終了する。
時刻ｔ４において、ロウデコーダ１１は、選択ワード線ＷＬ＿ｓｅｌ、非選択ワード線ＷＬ＿ｕｓｅｌ、ソース線ＣＥＬＳＲＣ、選択ゲート線ＳＧＤ、ＳＧＳ、及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧をＶＳＳにして、読み出し動作を終了する。
次に、図７を用いて、方法２の読み出し動作について説明する。
読み出し動作時の開始時には、選択ワード線ＷＬ＿ｓｅｌ、非選択ワード線ＷＬ＿ｕｓｅｌ、ビット線ＢＬ、ソース線ＣＥＬＳＲＣ、及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧はそれぞれ、ＶＳＳである。制御信号ＳＴＢは、“Ｈ”レベルに設定されている。
まず、ＡＲ動作が行われる。
時刻ｔ０において、ロウデコーダ１１は、選択ワード線ＷＬ＿ｓｅｌの電圧をＶＡに、非選択ワード線ＷＬ＿ｕｓｅｌ及び選択ゲート線ＳＧＤ、ＳＧＳの電圧をＶＲＥＡＤに、ソース線ＣＥＬＳＲＣ及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧をＶＳＲＣにする。センスアンプモジュール１２は、ビット線ＢＬの充電を行い、ビット線ＢＬの電圧は、ＶＢＬになる。
時刻ｔ１において、シーケンサ１７は、制御信号ＳＴＢを“Ｌ”レベルとし、読み出し結果を判定する。続けて、シーケンサ１７は、制御信号ＳＴＢを“Ｈ”レベルとし、読み出し結果をデータラッチＤＬに保持し、ＡＲ動作を終了する。
続けて、ＣＲ動作が行われる。
時刻ｔ２において、ロウデコーダ１１は、ソース線ＣＥＬＳＲＣ、及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧をΔＶＣだけステップダウンする。このとき、ＶＡ−（ＶＳＲＣ−ΔＡＣ）は、ＶＣ−ＶＳＲＣと等しい。これにより、選択メモリセルの制御ゲート及びチャネルの間の電圧差は、図６で説明したＣＲ動作と同じ状態になっている。非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳに印加する電圧は、ソース線ＣＥＬＳＲＣに合わせることで、動作速度を向上させている。
時刻ｔ３において、シーケンサ１７は、制御信号ＳＴＢを“Ｌ”レベルとし、読み出し結果を判定する。続けて、シーケンサ１７は、制御信号ＳＴＢを“Ｈ”レベルとし、読み出し結果をデータラッチＤＬに保持し、ＣＲ動作を終了する。
時刻ｔ４において、ロウデコーダ１１は、選択ワード線ＷＬ＿ｓｅｌ、非選択ワード線ＷＬ＿ｕｓｅｌ、ソース線ＣＥＬＳＲＣ、選択ゲート線ＳＧＤ、ＳＧＳ、及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧をＶＳＳにして、読み出し動作を終了する。
尚、読み出し動作時において、ソース線ＣＥＬＳＲＣの電圧が変化すると、それに伴って、非選択ワード線が接続されているメモリセルトランジスタＭＴに流れる電流量が微小だが増加する。この増加分は、センスアンプモジュール１２がセンス時間を短くすることによって補正される。また、この増加分は、制御信号ＢＬＣの電圧を変化させ、ビット線ＢＬに供給する電流を制限することによって補正されてもよい。
［１−３］第１実施形態の効果
半導体記憶装置において、多値が記憶されたメモリセルのデータを連続で読み出す場合、図６に示すように、選択ワード線ＷＬに印加する電圧をステップアップさせることによって読み出しデータを判定する。しかし、微細化に伴うワード線の配線抵抗の増加によって、ワード線による遅延が大きくなり、動作が遅くなってしまう場合がある。
そこで、第１実施形態に係る半導体記憶装置１は、データを連続で読み出す場合に、ソース線ＣＥＬＳＲＣの電圧をステップダウンさせることによって、選択メモリセルに印加する電圧を変化させる。具体的には、ワード線ＷＬに印加する電圧を固定し、ソース線ＣＥＬＳＲＣの電圧レベルを変えることによって、メモリセルトランジスタＭＴの制御ゲート及びチャネル間に所望の電圧差を加える。ソース線ＣＥＬＳＲＣは、多くのシャント配線が設けられているため、ワード線ＷＬよりも配線抵抗が低く、遅延が小さい。
これにより、第１実施形態に係る半導体記憶装置１は、配線による遅延を小さくすることができ、連続した読み出し動作の速度を高速化することができる。
尚、高い閾値電圧の判定から低い閾値電圧の判定を行う場合、例えばＡＲ動作とＣＲ動作の順番を逆にした場合、ワード線ＷＬ又はソース線ＣＥＬＳＲＣの電圧をステップアップさせることによって同様の効果を得ることができる。
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、ビット線シールド方式で読み出し動作を行う。第１実施形態とは、読み出し動作の方式が異なる。以下に、第１実施形態と異なる点のみ説明する。
［２−１］動作
［２−１−１］ビット線シールド方式のセンス方法
図８を用いて、ビット線シールド方式のセンス方法について説明する。ビット線シールド方式のセンス方法は、例えば半分のビット線ＢＬを選択して読み出し動作を行う。
ビット線シールド方式の読み出し動作において、選択ビット線をＢＬ＿ｓｅｌ、非選択ビット線をＢＬ＿ｕｓｅｌとする。例えば、選択ビット線ＢＬ＿ｓｅｌは、偶数番目に配列しているビット線ＢＬであり、非選択ビット線ＢＬ＿ｕｓｅｌは、奇数番目に配列しているビット線ＢＬである。この組み合わせは、種々変更が可能であり、例えば配列しているビット線ＢＬについて、４個毎に選択ビット線ＢＬ＿ｓｅｌに設定してもよい。
時刻ｔ０において、シーケンサ１７は、制御信号ＢＬＳ、ＢＬＣ、ＢＬＸ、ＨＬＬを“Ｈ”レベルとし、トランジスタ４０、４１、４２、４４をオン状態にする。
選択ビット線ＢＬ＿ｓｅｌが接続されているセンスアンプモジュール１２のノードＩＮＶ＿Ｓは“Ｌ”レベルであり、トランジスタ４９がオン状態、且つトランジスタ４５がオフ状態になっている。これにより、選択ビット線ＢＬ＿ｓｅｌは、トランジスタ４９、４２、４１、４０を介して充電され、選択ビット線ＢＬ＿ｓｅｌの電圧は、ＶＢＬになる。また、キャパシタ５０は、トランジスタ４９、４４を介して充電される。これにより、ノードＳＥＮの電圧が上昇し、“Ｈ”レベルになる。信号ＢＬＣは、ビット線ＢＬの充電時、例えば０．５Ｖ＋Ｖｔｈに設定される。尚、制御信号ＢＬＣの電圧値は、これに限定されず、種々変更が可能である。
非選択ビット線ＢＬ＿ｕｓｅｌが接続されているセンスアンプモジュール１２のノードＩＮＶ＿Ｓは“Ｈ”レベルであり、トランジスタ４９がオフ状態、且つトランジスタ４５がオン状態になっている。これにより、非選択ビット線ＢＬ＿ｕｓｅｌは、トランジスタ４５、４１、４０を介してノードＳＲＣＧＮＤに接続され、キャパシタ５０は、トランジスタ４３、４５を介してノードＳＲＣＧＮＤに接続される。これにより、非選択ビット線ＢＬ＿ｕｓｅｌ及びキャパシタ５０は充電されず、非選択ビット線ＢＬ＿ｕｓｅｌは、読み出し動作時のノイズを低減するシールド線として機能する。尚、このときの非選択ビット線ＢＬ＿ｕｓｅｌの電圧は、ソース線ＣＥＬＳＲＣに印加されている電圧であるＶＳＲＣになる。
時刻ｔ１において、シーケンサ１７は、制御信号ＢＬＣ、ＢＬＸ、ＨＬＬを“Ｌ”レベルとし、トランジスタ４１、４２、４４をオフ状態にする。トランジスタ４１がオフ状態になると、選択メモリセルに記憶されたデータに応じて、ビット線ＢＬの電圧が変化する。
選択メモリセルがデータ“０”を記憶している場合、選択メモリセルはオフ状態になっている。このとき、選択ビット線ＢＬ＿ｓｅｌの電圧は、ＶＢＬに維持される。
選択メモリセルがデータ“１”を記憶している場合、選択メモリセルはオン状態になっている。このとき、選択ビット線ＢＬ＿ｓｅｌに充電された電荷は、ソース線ＣＥＬＳＲＣに放電される。これにより、選択ビット線ＢＬ＿ｓｅｌの電圧は、ＶＳＳになる。
時刻ｔ２において、シーケンサ１７は、制御信号ＸＸＬを“Ｈ”レベルとし、トランジスタ４３をオン状態にする。また、シーケンサ１７は、制御信号ＢＬＣの電圧を０．４＋Ｖｔｈとする。これにより、トランジスタ４１は、ノードＳＣＯＭ及びビット線ＢＬ間の電位差を所定の電圧にクランプする。尚、制御信号ＢＬＣの電圧値は、これに限定されず、種々変更が可能である。
選択メモリセルがオン状態の場合、キャパシタ５０は、トランジスタ４３、４１、４０を介してビット線ＢＬに放電する。これにより、ノードＳＥＮの電圧が“Ｌ”レベルまで下降し、トランジスタ４７がオン状態になる。
選択メモリセルがオフ状態の場合、キャパシタ５０は放電されず、ノードＳＥＮの電圧は“Ｈ”レベルに維持される。これにより、ノードＳＥＮの電圧が“Ｈ”レベルを維持し、トランジスタ４７はオフ状態になる。
時刻ｔ３において、シーケンサ１７は、制御信号ＳＴＢを“Ｌ”レベルとし、トランジスタ４８をオン状態にする。選択メモリセルがオン状態の場合、トランジスタ４７がオン状態になっているため、ノードＩＮＶ＿Ｓの電圧は、トランジスタ４８、４７を介して充電され、“Ｈ”レベルとなる。選択メモリセルがオフ状態の場合、トランジスタ４７がオフ状態になっているため、ノードＩＮＶ＿Ｓの電圧は、“Ｌ”レベルを維持する。続けて、シーケンサ１７は、制御信号ＳＴＢを“Ｈ”レベルとし、トランジスタ４８をオフ状態にする。これにより、データラッチＤＬのノードＩＮＶ＿Ｓは、読み出し結果を保持することができる。
時刻ｔ４において、シーケンサ１７は、制御信号ＢＬＳ、ＢＬＣ、ＸＸＬを“Ｌ”レベルとし、トランジスタ４０、４１、４３をオフ状態にする。すると、ビット線ＢＬは放電され、その電圧はＶＳＳになり、シーケンサ１７は、読み出し動作を終了する。
［２−１−２］多値の読み出し方法
第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、方法１及び方法２の読み出し方法を用いることができる。以下に、ＡＲ動作及びＣＲ動作を連続して行う場合を例に説明する。
図９を用いて、ＢＬシールド方式を使用した方法１の読み出し方法について説明する。
時刻ｔ０において、センスアンプモジュール１２は、選択ビット線ＢＬ＿ｓｅｌを充電し、選択ビット線ＢＬの電圧は、ＶＢＬになる。非選択ビット線ＢＬ＿ｕｓｅｌは、ソース線ＣＥＬＳＲＣから充電され、非選択ビット線ＢＬ＿ｕｓｅｌの電圧は、ＶＳＲＣになる。その他の動作は、図６と同様である。尚、図９は、図６で説明した動作に対して、図示していないデータのセンス方法が異なっている。
次に、図１０を用いて、ＢＬシールド方式を使用した方法２の読み出し方法について説明する。
時刻ｔ０において、センスアンプモジュール１２は、ビット線ＢＬの充電を行い、ビット線ＢＬの電圧は、ＶＢＬになる。非選択ビット線ＢＬ＿ｕｓｅｌは、ソース線ＣＥＬＳＲＣから充電され、非選択ビット線ＢＬ＿ｕｓｅｌの電圧は、ＶＳＲＣになる。
時刻ｔ２において、ソース線ＣＥＬＳＲＣの電圧のステップダウンに伴い、選択ビット線ＢＬの電圧は、ＶＢＬ−ΔＡＣになり、非選択ビット線ＢＬ＿ｕｓｅｌの電圧は、ＶＡ−（ＶＳＲＣ−ΔＡＣ）になる。その他の動作は、図７と同様である。尚、図１０は、図７で説明した動作に対して、図示していないデータのセンス方法が異なっている。
尚、第１実施形態と同様に、読み出し動作時において、ソース線ＣＥＬＳＲＣの電圧が変化すると、それに伴って、非選択ワード線が接続されているメモリセルトランジスタＭＴに流れる電流量が微小だが増加する。この増加分は、第１実施形態と同様の方法によって補正される。
［２−２］第２実施形態の効果
第２実施形態に係る半導体記憶装置１によれば、ソース線ＣＥＬＳＲＣの電圧をステップダウンさせることによって、第１実施形態と同様の効果を得ることができる。
また、第２実施形態に係る半導体記憶装置１は、ビット線シールド方式のセンス方法を使用しているため、第１実施形態よりも読み出しデータのアウトプットが高速であり、且つ消費電力を低くすることができる。
［３］第３実施形態
第３実施形態に係る半導体記憶装置１は、複数の読み出しコマンドによって、第１実施形態に係る読み出し動作、及び第２実施形態に係る読み出し動作を使い分ける。
図１１を用いて、半導体記憶装置１の読み出し動作に用いるコマンドＣＭＤについて説明する。半導体記憶装置１は、例えば２種類の読み出し動作を行うことができる。ここで、コマンドＣＭＤＡに対応する読み出し動作をリードＡ、コマンドＣＭＤＢに対応する読み出し動作をリードＢとする。リードＡは、例えばＡＢＬ方式を用いた方法１の読み出し動作であり、リードＢは、例えばＡＢＬ方式を用いた方法２の読み出し動作である。このコマンドの割り当てをケース１とする。
シーケンサ１７は、コマンドＣＭＤＡを受け、続けてアドレス信号ＡＤＤを受けると、リードＡを実行する。読み出し時間ＴＲＡは、例えば６０μｓである。一方、シーケンサ１７は、コマンドＣＭＤＢを受け、続けてアドレス信号ＡＤＤを受けると、リードＢを実行する。読み出し時間ＴＲＢは、例えば４５μｓである。このように、リードＢは、リードＡよりも高速な読み出し動作である。このように、読み出し時間は、使用する読み出し動作によってそれぞれ異なっている。
図１２に示すように、第１実施形態に係る読み出し動作、及び第２実施形態に係る読み出し動作は、異なるコマンドＣＭＤに割り当てることができる。前述したケース１の組み合わせ以外にも、例えばケース２のように、コマンドＣＭＤＡにＡＢＬ方式を用いた方法１の読み出し動作を対応させ、コマンドＣＭＤＢにＢＬシールド方式を用いた方法２の読み出し動作を対応させてもよいし、ケース３のように、コマンドＡにＢＬシールド方式を用いた方法１の読み出し動作を対応させ、コマンドＣＭＤＢにＡＢＬ方式を用いた方法２の読み出し動作を対応させてもよい。その他にも、図１２に示すような組み合わせがある。
このように、第３実施形態に係る半導体記憶装置１は、ＡＢＬ方式又はビット線シールド方式、さらに、方法１の読み出し方法、及び方法２の読み出し方法を、それぞれ組み合わせて使用することができる。これにより、第３実施形態に係る半導体記憶装置１は、顧客の要求に応じて、コマンドＣＭＤに適用する読み出し動作の種類を変更することができ、用途に合わせた読み出し動作を選択することができる。
尚、読み出し動作及び対応するコマンドの個数は、これに限定されず、３種類以上あってもよい。この場合も同様に、それぞれのコマンドＣＭＤに対して異なる読み出し動作を割り当てることによって、用途に合わせた読み出し動作を選択することができる。
［４］第４実施形態
第４実施形態に係る半導体記憶装置１は、データを記憶したメモリセルの閾値電圧がシフトした場合に、読み出し電圧の最適値を探索する第２読み出し動作に対して、第２実施形態の読み出し動作を適用する。以下に、第１〜第３実施形態と異なる点のみ説明する。
［４−１］閾値電圧のシフトについて
図１３を用いて、メモリセルトランジスタＭＴの閾値電圧のシフトについて説明する。メモリセルトランジスタＭＴは、例えば書き込み後のプログラムディスターブ、及び読み出し後のリードディスターブの影響を受ける。この影響を受けると、メモリセルトランジスタＭＴの閾値電圧は、例えば図１３に示すように負側にシフトする場合がある。
このとき、予め設定された読み出し電圧では、メモリセルトランジスタＭＴから正確にデータを読み出すことができなくなり、ビットエラー率が増加する場合がある。ここでビットエラー率は、読み出されたデータに含まれたエラービットの割合を示している。
そこで、ビットエラー率が増加したページには、読み出し電圧を最適化したシフトリードが実行される。これにより、メモリセルトランジスタＭＴから読み出すデータのエラービットの数を減らすことができる。シフトリードとは、予め設定された読み出し電圧値からシフトさせた電圧値を用いて行う読み出し動作であり、シフトリードで用いる読み出し電圧の最適値は、第２読み出し動作によって決定される。
［４−２］第２読み出し動作
次に、第２読み出し動作について説明する。
第２読み出し動作は、例えばビットエラー率が任意の値を超えたときに実行され、
メモリセルトランジスタＭＴの閾値電圧分布を探索する読み出し動作である。第２読み出し動作には、シールド読み出し方式が用いられる。第２読み出し動作では、読み出し電圧を一定量ずつ変化させ、各読み出し電圧を用いてデータを読み出す。シーケンサ１７は、各閾値電圧分布に対応した読み出し電圧を中心にした探索領域を設け、各読み出し電圧毎に第２読み出し動作を実行することが多い。そして、この探索領域内において、エラービット数の最も少ない電圧に基づき、読み出し電圧の最適値が決定され、この最適値を用いてシフトリードが実行される。
図１４用いて、ビット線ＢＬｅに接続されたメモリセルトランジスタＭＴに対して、読み出し電圧ＶＡの最適値を見つける第２読み出し動作、及び読み出し電圧を最適化したシフトリードを行う場合を例に説明する。
まず、第２読み出し動作が行われる。
時刻ｔ０において、ロウデコーダ１１は、選択ワード線ＷＬ＿ｓｅｌの電圧をＡＲ＿ｓｅａｒｃｈにする。ＡＲ＿ｓｅａｒｃｈは、ＶＡよりも高く、例えば閾値電圧分布Ａ内の値に設定される。
また、ロウデコーダ１１は、非選択ワード線ＷＬ＿ｕｓｅｌ、セレクトゲート線ＳＧＤ、及びセレクトゲート線ＳＧＳの電圧をＶＲＥＡＤに、ソース線ＣＥＬＳＲＣ及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧をＶＳＲＣにする。ＶＳＲＣは、ＡＲ＿ｓｅａｒｃｈ−ＶＳＲＣの値が、例えば閾値電圧分布Ｅ内の値に設定される。
センスアンプモジュール１２は、選択ビット線ＢＬｅ＿ｓｅｌを充電し、選択ビット線ＢＬｅ＿ｓｅｌの電圧は、ＶＢＬになる。一方、非選択ビット線ＢＬｏ＿ｕｓｅｌの電圧は、ソース線ＣＥＬＳＲＣから充電され、ＶＳＲＣになる。また、センスアンプモジュール１２は、時刻ｔ１までに、選択メモリセルの読み出し結果をセンスする。
時刻ｔ１において、ロウデコーダ１１は、ソース線ＣＥＬＳＲＣ及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧をΔｓｅａｒｃｈだけステップダウンさせる。Δｓｅａｒｃｈは、任意の値に設定することができる。選択ビット線ＢＬｅ＿ｓｅｌ及び非選択ビット線ＢＬｏ＿ｕｓｅｌの電圧は、ソース線ＣＥＬＳＲＣの電圧低下に伴い、Δｓｅａｒｃｈだけ低下する。センスアンプモジュール１２は、時刻ｔ２までに、選択メモリセルの読み出し結果をセンスする。
時刻ｔ２において、ロウデコーダ１１は、ソース線ＣＥＬＳＲＣ及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧をΔｓｅａｒｃｈだけステップダウンさせる。選択ビット線ＢＬｅ＿ｓｅｌ及び非選択ビット線ＢＬｏ＿ｕｓｅｌの電圧は、ソース線ＣＥＬＳＲＣの電圧低下に伴い、Δｓｅａｒｃｈだけ低下する。センスアンプモジュール１２は、時刻ｔ３までに、選択メモリセルの読み出し結果をセンスする。
時刻ｔ３から時刻ｔ４にかけて、ソース線ＣＥＬＳＲＣ及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧のステップダウン、及び読み出し結果のセンスが繰り返される。これらの動作を繰り返す回数は、任意の回数に設定することができる。ステップダウンを繰り返した後における、選択ワード線ＷＬ＿ｓｅｌの電圧と選択ビット線ＢＬｅ＿ｓｅｌの電圧差は、例えば閾値電圧分布Ａ内の値に設定される。
以上の動作によって、隣接する閾値電圧分布Ｅ及び閾値電圧分布Ａの谷部分を含む閾値電圧分布が検出される。検出された閾値電圧分布から、最小値に対応する閾値電圧が計算され、これが読み出し電圧の最適値ＶＳＲＣＦとなる。ここで、ＶＳＲＣＦは、ソース線ＣＥＬＳＲＣに印加する電圧を変化させる読み出し動作において、ソース線ＣＥＬＳＲＣに印加する電圧の最適値である。読み出し電圧の最適値を求める方法の一例は、例えば“半導体記憶装置”という２０１１年１２月１２日に出願された日本特許出願２０１１／２７１３９３号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。
次に、シフトリードが行われる。
時刻ｔ４において、ロウデコーダ１１は、ソース線ＣＥＬＳＲＣ及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧をＶＳＲＣＦにする。このとき、選択ワード線ＷＬ＿ｓｅｌの電圧は、ＡＲ＿ｓｅａｒｃｈを維持し、ビット線ＢＬｅ＿ｓｅｌの電圧は、ＶＢＬＦになる。ＶＢＬＦの電圧値は、ＶＢＬ−（ＶＳＲＣ−ＶＳＲＣＦ）である。また、センスアンプモジュール１２は、時刻ｔ５までに、選択メモリセルの読み出し結果をセンスする。
時刻ｔ５において、ロウデコーダ１１は、選択ワード線ＷＬ＿ｓｅｌ、非選択ワード線ＷＬ＿ｕｓｅｌ、セレクトゲート線ＳＧＤ、ＳＧＳ、ソース線ＣＥＬＳＲＣ、及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧をＶＳＳにして、第２読み出し動作及びシフトリードを終了する。
［４−３］第４実施形態の効果
第４実施形態に係る半導体記憶装置１は、読み出し電圧の最適値を探索する第２読み出し動作に対して、第２実施形態に係る読み出し動作を適用する。これにより、第４実施形態に係る半導体記憶装置１は、第２読み出し動作の速度を高速化することができる。
尚、第２読み出し動作は、ソース線ＣＥＬＳＲＣの電圧をステップアップさせることにより行ってもよい。この場合、ＶＡの最適値を見つける第２読み出し動作を例に挙げると、ＶＳＲＣは、ＡＲ＿ｓｅａｒｃｈ−ＶＳＲＣの値が、例えば閾値電圧分布Ａ内の値に設定される。また、ステップアップを繰り返した後における、ＡＲ＿ｓｅａｒｃｈとソース線ＣＥＬＳＲＣの電圧の差は、例えば閾値電圧分布Ｅ内の値に設定される。
また、ワード線ＷＬに印加する電圧を変化させる読み出し動作に第２読み出し動作の結果を適用する場合は、例えばＡＲ＿ｓｅａｒｃｈ−ＶＳＲＣＦ＝ＶＦ−ＶＳＲＣが成り立つように設定されたＶＦが、読み出し電圧の最適値となる。
また、読み出し電圧ＶＢ及びＶＣに対する第２読み出し動作においても、選択ワード線ＷＬ＿ｓｅｌ及びソース線ＣＥＬＳＲＣに印加する電圧の初期値を変更することにより、同様の方法を用いて最適値を見つけることができる。メモリセルトランジスタＭＴが３ビット以上のデータを記憶している場合においても同様に、本実施形態を適用することができる。
［５］第５実施形態
第５実施形態に係る半導体記憶装置１は、ＱＰＷ方式を用いた書き込み動作において、選択メモリセルのベリファイに第１実施形態及び第２実施形態に係る読み出し動作を適用する。以下に、第１〜第４実施形態と異なる点のみ説明する。
［５−１］ＱＰＷ方式について
図１５を用いて、半導体記憶装置１においてＱＰＷ方式について説明する。書き込み動作においてＱＰＷ（Quick pass write）方式を用いると、書き込みを行ったメモリセルの閾値電圧分布の幅を狭めることができる。
選択メモリセルへのデータの書き込み動作では、プログラム動作及びベリファイ動作が行われる。プログラム動作は、選択メモリセルにプログラムパルス電圧ＶＰＧＭを印加して、閾値電圧をシフトさせる動作である。ベリファイ動作は、ベリファイ電圧を用いた読み出し動作によって、選択メモリセルの閾値電圧を確認する動作である。
図１５には、プログラム動作によって選択メモリセルの閾値電圧がシフトする様子を示している。ＱＰＷ方式には、２種類のベリファイ電圧ＶＨ、ＶＬが用いられる。ベリファイ電圧ＶＨは、書き込み動作によってシフトされる選択メモリセルの最終的な目標となる閾値電圧である。これに対してベリファイ電圧ＶＬは、ベリファイ電圧ＶＨよりΔＶＲだけ低く設定される。ΔＶＲは、任意の値に設定することができる。
プログラム動作時にビット線ＢＬに印加される電圧は、ベリファイ動作によって確認された選択メモリセルの閾値電圧により異なる。選択メモリセルの閾値電圧がベリファイ電圧ＶＬ未満の場合、ビット線ＢＬには接地電圧ＶＳＳが印加される。選択メモリセルの閾値電圧がベリファイ電圧ＶＬ以上ベリファイ電圧ＶＨ未満の場合、ビット線ＢＬには電圧ＶＱＰＷが印加される。ＶＱＰＷは、ＶＳＳ及びＶＢＬの間に設定される。選択メモリセルの閾値電圧がベリファイ電圧ＶＨ以上の場合、ビット線ＢＬには電圧ＶＢＬが印加される。
プログラム動作による選択メモリセルの閾値電圧のシフト量は、ビット線ＢＬにＶＳＳが印加されている場合より、ビット線ＢＬにＶＱＰＷが印加されている場合の方が小さい。ビット線ＢＬにＶＢＬが印加されている場合、プログラム動作によって選択メモリセルの閾値電圧はシフトしない。
選択メモリセルの閾値電圧は、プログラム動作が複数回行われることによって、ベリファイ電圧ＶＬ以上に分布する。選択メモリセルの閾値電圧がベリファイ電圧ＶＨ以上になった場合、選択メモリセルへの書き込み動作が終了する。
以上のように、ＱＰＷ方式を用いた書き込み動作は、閾値電圧がベリファイ電圧ＶＨに近づいた選択メモリセルに対して、ビット線ＢＬにＶＱＰＷを印加したプログラム動作を行うことによって、選択メモリセルの閾値電圧分布の幅を狭くすることができる。
尚、ＱＰＷ方式の詳細は、“不揮発性半導体記憶装置”という２０１４年４月２８日に出願された米国特許出願１４／２６３，９４８号に記載されている。また、“不揮発性半導体記憶装置”という２００９年９月２１日に出願された米国特許出願１２／５６３，２９６号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
［５−２］書き込み動作
図１６を用いて、半導体記憶装置１においてＱＰＷ方式を用いた書き込み動作の詳細について説明する。図１６には、１回のベリファイ動作及びプログラム動作を示している。
まず、ベリファイ動作について説明する。
時刻ｔ０において、ロウデコーダ１１は、選択ワード線ＷＬ＿ｓｅｌの電圧をベリファイ読み出し電圧ＶＲにする。ＶＲは、ＶＨより高く設定される。
また、ロウデコーダ１１は、非選択ワード線ＷＬ＿ｕｓｅｌ、セレクトゲート線ＳＧＤ、及びセレクトゲート線ＳＧＳの電圧をＶＲＥＡＤに、ソース線ＣＥＬＳＲＣ及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧をＶＳＲＣにする。ＶＲ−ＶＳＲＣは、ベリファイ電圧ＶＬに対応している。このとき、非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳに印加する電圧は、動作速度を向上させるため、ソース線ＣＥＬＳＲＣに合わせている。
センスアンプモジュール１２は、ビット線ＢＬに電圧を印加し、ビット線ＢＬの電圧は、ＶＢＬになる。
センスアンプモジュール１２は、時刻ｔ１までに、選択メモリセルの読み出し結果をセンスする。センスするタイミングは、選択ワード線ＷＬ＿ｓｅｌの電圧とビット線ＢＬの電圧が、ＶＲ−ＶＳＲＣになった以降で適宜調整される。ＶＲ−（ＶＳＲＣ＋ΔＶＬ）は、ベリファイ電圧ＶＨに対応している。
時刻ｔ１において、ロウデコーダ１１は、ソース線ＣＥＬＳＲＣ及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧をΔＶＬだけステップダウンさせる。
センスアンプモジュール１２は、時刻ｔ２までに、選択メモリセルの読み出し結果をセンスする。センスするタイミングは、選択ワード線ＷＬ＿ｓｅｌの電圧とビット線ＢＬの電圧が、ΔＶＬだけステップダウンした以降で適宜調整される。
時刻ｔ２において、ロウデコーダ１１は、選択ワード線ＷＬ＿ｓｅｌ、非選択ワード線ＷＬ＿ｕｓｅｌ、セレクトゲート線ＳＧＤ、ＳＧＳ、ソース線ＣＥＬＳＲＣ、及び非選択セレクトゲート線ＵＳＧＤ、ＵＳＧＳの電圧をＶＳＳにする。
以上のベリファイ動作によって、センスアンプモジュール１２のデータラッチＤＬは、選択メモリセルの閾値電圧を確認した結果を保持する。
次に、プログラム動作について説明する。
時刻ｔ３において、センスアンプモジュール１２は、データラッチＤＬに保持された選択メモリセルの閾値電圧を確認した結果に応じて、ビット線ＢＬに電圧を印加する。ロウデコーダ１１は、選択ワード線ＷＬ＿ｓｅｌの電圧をＶＰＧＭにする。これにより、選択メモリセルには、接続されたビット線ＢＬの電圧に応じて、書き込みが行われる。また、ロウデコーダ１１は、非選択ワード線ＷＬ＿ｕｓｅｌの電圧をプログラムパス電圧ＶＰＡＳＳにする。ＶＰＡＳＳは、ＶＰＧＭより小さく、ＶＰＡＳＳが制御ゲート電極に印加されたメモリセルトランジスタＭＴはオン状態になる。これにより、非選択ワード線ＷＬ＿ｕｓｅｌに接続されたメモリセルトランジスタＭＴを書き込み禁止とすることができる。また、ロウデコーダ１１は、ソース線ＣＥＬＳＲＣの電圧をＶＤＤにする。
時刻ｔ４において、センスアンプモジュール１２は、ビット線ＢＬの電圧をＶＳＳにする。ロウデコーダ１１は、選択ワード線ＷＬ＿ｓｅｌ、非選択ワード線ＷＬ＿ｕｓｅｌ、セレクトゲート線ＳＧＤ、ＳＧＳ、及びソース線ＣＥＬＳＲＣの電圧をＶＳＳにして、プログラム動作を終了する。
［５−３］第５実施形態の効果
第５実施形態に係る半導体記憶装置１は、ＱＰＷ方式を用いた書き込み動作において、
選択メモリセルのベリファイ動作を、ソース線ＣＥＬＳＲＣをステップダウンさせることにより行う。これにより、第１及び第２実施形態と同様に、ベリファイ動作の時間を短縮することができ、半導体記憶装置１の書き込み速度を向上することができる。
［６］第６実施形態
第６実施形態は、メモリセルが積層された構造を有する半導体記憶装置１に対して第１〜第５実施形態を適用する。以下に、第１〜第５実施形態と異なる点のみ説明する。
［６−１］メモリセルアレイ１０の構成
図１７を用いて、メモリセルアレイ１０の回路構成について説明する。図１７には、一つのブロックＢＬＫを示している。
ブロックＢＬＫは、例えば４個のストリングユニットＳＵを備えている。ストリングユニットＳＵの各々は、Ｌ個（Ｌは１以上の自然数）のＮＡＮＤストリングＮＳを備えている。ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、例えば８個である。
ビット線ＢＬは、Ｙ方向に沿って設けられ、Ｌ個のビット線ＢＬが並列に配置されている。各ビット線ＢＬは、複数のブロックＢＬＫ間で、同一のカラムに対応したＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端に共通に接続されている。
ワード線ＷＬは、Ｘ方向及びＹ方向に拡がった平面状に設けられ、ブロックＢＬＫ毎に例えば８個ずつ設けられている。８個のワード線ＷＬは、それぞれ絶縁膜を介して積層されている。各ワード線ＷＬは、各ブロックＢＬＫにおいて、同一の層に対応したメモリセルトランジスタＭＴの制御ゲートに共通に接続されている。同一のストリングユニットＳＵにおいて、同一のワード線ＷＬに接続されたＬ個のメモリセルトランジスタＭＴが、ページとして取り扱われる。
セレクトゲート線ＳＧＤは、ブロックＢＬＫ毎に例えば４個ずつ設けられている。各セレクトゲート線ＳＧＤは、各ブロックＢＬＫにおいて、対応するストリングユニットＳＵの各ＮＡＮＤストリングＮＳに含まれた選択トランジスタＳＴ１のゲートに共通に接続されている。
セレクトゲート線ＳＧＳは、ブロックＢＬＫ毎に例えば１個ずつ設けられている。各セレクトゲート線ＳＧＳは、各ブロックＢＬＫにおいて、各ＮＡＮＤストリングＮＳに含まれた選択トランジスタＳＴ２のゲートに共通に接続されている。
ソース線ＣＥＬＳＲＣは、例えば複数のブロックＢＬＫ間で共通に設けられている。ソース線ＣＥＬＳＲＣは、各ブロックＢＬＫにおいて、ＮＡＮＤストリングＮＳに含まれた選択トランジスタＳＴ２の他端に共通に接続されている。
尚、ブロックＢＬＫは、三次元半導体記憶装置において例えばデータの消去単位となるが、これに限定されない。他の消去動作は、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
次に、図１８を用いて、メモリセルアレイ１０の断面構造について説明する。
まず、ｐ型ウェル領域２０上に形成されたメモリホールＭＨの構成について説明する。
メモリホールＭＨは、複数個形成され、ｐ型ウェル領域２０上からＺ方向に沿って設けられている。メモリホールＭＨはそれぞれ、１つのＮＡＮＤストリングＮＳに対応している。図１８には、説明の便宜上、３つのＮＡＮＤストリングＮＳを含む断面を一例として示している。また、図１８に示す３つのＮＡＮＤストリングＮＳは、同一のブロックＢＬＫ、且つ異なるストリングユニットＳＵに対応している。
メモリホールＭＨの側面には、ブロック絶縁膜２３、絶縁膜２４、及びトンネル酸化膜２５が順に設けられている。絶縁膜２４は、電荷蓄積層として機能する。メモリホールＭＨにおいて、トンネル酸化膜２５より内側には、半導体ピラー２６が設けられている。半導体ピラー２６は、導電性の材料を含み、例えばノンドープのポリシリコンである。半導体ピラー２６は、ＮＡＮＤストリングＮＳの電流経路となる。
次に、ｐ型ウェル領域２０上に設けられている配線層の構成について説明する。半導体記憶装置１は、ｐ型ウェル領域２０上に、配線層３０〜３５を備えている。
配線層３０は、例えば４層設けられ、セレクトゲート線ＳＧＳ、及び選択トランジスタＳＴ２のゲート電極として機能する。最下層の配線層３０及びトンネル酸化膜２５は、ｐ型ウェル領域２０の表面内に形成されたｎ＋型不純物拡散領域２１の近傍まで設けられている。これにより、選択トランジスタＳＴ２がオン状態になると、ＮＡＮＤストリングＮＳ及びｎ＋型不純物拡散領域２１間に、電流経路が形成される。
配線層３１は、例えば８層設けられ、配線層３０の上方に設けられている。配線層３１はそれぞれ、対応するワード線ＷＬ及びメモリセルトランジスタＭＴの制御ゲート電極として機能する。
配線層３２は、例えば４層設けられ、配線層３１の上方に設けられている。配線層３２は、セレクトゲート線ＳＧＤ、及び選択トランジスタＳＴ１のゲート電極として機能する。
配線層３３は、１層設けられ、配線層３２の上方に配置されている。配線層３３は、対応するメモリホールＭＨの半導体ピラー２６に接続され、ビット線ＢＬとして機能する。
配線層３４は、１層設けられ、配線層３２及び配線層３３の間に配置されている。配線層３４は、ソース線ＣＥＬＳＲＣとして機能する。配線層３４は、導電性の材料を含んだコンタクトプラグ２７を介して、ｎ＋型不純物拡散領域２１に接続されている。
配線層３５は、１層設けられ、配線層３２及び配線層３３の間に配置されている。配線層３５は、ウェル線ＣＰＷＥＬＬとして機能する。配線層３５は、導電性の材料を含んだコンタクトプラグ２８を介して、ｐ型ウェル領域２０の表面内に形成されたｐ＋型不純物拡散領域２２に接続されている。電圧生成回路１８は、ウェル線ＣＰＷＥＬＬに電圧を印加することで、ｐ型ウェル領域２０の電位を変化させることができる。
尚、配線層３０〜３２、及びコンタクトプラグ２７、２８は、Ｘ方向に平面状に設けられている。
以上の構成は、Ｘ方向に複数配列され、１つのストリングユニットＳＵは、Ｘ方向に配列する複数のＮＡＮＤストリングＮＳの集合によって構成される。
尚、メモリセルアレイ１０の構成については、その他の構成であってもよい。メモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
［６−２］第６実施形態の効果
第６実施形態は、メモリセルが積層された構造を有する半導体記憶装置１に対して、第１〜第５実施形態の動作を適用する。第６実施形態の半導体記憶装置１においては、ソース線ＣＥＬＳＲＣのＣＲ時定数が、ワード線ＷＬのＣＲ時定数より１／４〜１／１０程度小さく、メモリセルが平面に設けられた半導体記憶装置よりもソース線ＣＥＬＳＲＣ及びワード線ＷＬ間のＣＲ時定数の差が大きい。その結果、第６実施形態に係る半導体記憶装置１は、動作を高速化することができ、その効果は、メモリセルが平面に設けられた半導体記憶装置に第１〜第５実施形態を適用する場合よりも大きくなる。
［７］その他
上記実施形態に係る半導体記憶装置は、閾値に応じて第１データ≪閾値電圧分布Ｅ、図４≫と第２データ≪閾値電圧分布Ａ、図４≫とを保持可能なメモリセルトランジスタ≪ＭＴ≫と、メモリセルトランジスタのゲートに接続されたワード線≪ＷＬ≫と、メモリセルトランジスタの一端に電気的に接続されたソース線≪ＣＥＬＳＲＣ≫とを備える。そして、前記メモリセルの読み出し動作において、ソース線には、第１閾値の判定時に第１電圧≪ＶＳＲＣ、図１４≫が印加され、第２閾値の判定時に第１電圧と異なる第２電圧≪ＶＳＲＣ−Δｓｅａｒｃｈ、図１４≫が印加される。
さらに、前記ワード線には、前記第１閾値及び前記第２閾値の判定時に第３電圧≪ＡＲｓｅａｒｃｈ、図１４≫が印加されることを特徴とする。
これにより、半導体記憶装置の動作速度を向上出来る。
尚、実施形態は、上記第１乃至第５実施形態に限らず、種々の変形が可能である。例えば、上述したＡＢＬ方式及びビット線シールド方式のセンス方法は一例であり、センスアンプモジュール１２の回路構成に応じて種々変更が可能である。また、読み出し及び書き込み動作において、各時刻にシーケンサ１７が制御信号を生成するタイミングは、ずれていてもよい。
また、上記各実施形態において、
（１）読み出し動作では、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、２．１Ｖ〜２．３Ｖいずれかの間にしてもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、３．６Ｖ〜４．０Ｖのいずれかの間にしてもよい。
読み出し動作の時間（ｔＲ）としては、例えば２５μs〜３８μs、３８μs〜７０μs、７０μs〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、１４．０Ｖ〜１４．６Ｖのいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、６．０Ｖ以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μs〜１８００μs、１８００μs〜１９００μs、１９００μs〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．６Ｖの間である。この場合に限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、１９．０Ｖ〜１９．８Ｖ、１９．８Ｖ〜２１Ｖの間であってもよい。
消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μs〜４０００μs、４０００μs〜５０００μs、４０００μs〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮ等の絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで材料はＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極にはＷ等を用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
尚、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプモジュール、１３…入出力回路、１４…データ入出力バッファ、１５…アドレスデコーダ、１６…カラムセレクタ、１７…制御回路、１８…電圧生成回路、１９…ステータスレジスタ、２０…ｐ型ウェル領域、２１…ｎ＋型不純物拡散領域、２２…ｐ＋型不純物拡散領域、２３…ブロック絶縁膜、２４…絶縁膜、２５…トンネル酸化膜、２６…半導体ピラー、２７、２８…コンタクトプラグ、３０〜３５…配線層

Claims (9)

  1. データを保持可能なメモリセルと、
    前記メモリセルのゲートに電気的に接続されたワード線と、
    前記メモリセルの一端に電気的に接続されたソース線と、
    を備え、
    前記メモリセルの読み出し動作において、前記ソース線には、第１閾値の判定時に第１電圧が印加され、第２閾値の判定時に前記第１電圧と異なる第２電圧が印加される
    ことを特徴とする半導体記憶装置。
  2. 前記ワード線には、前記第１閾値及び前記第２閾値の判定時に第３電圧が印加されることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記判定結果においてエラービットが少ない方の電圧に基づいて再度前記読み出し動作を実行すること特徴とする請求項１に記載の半導体記憶装置。
  4. 前記メモリセルの他端に電気的に接続されたビット線をさらに備え、
    書き込み動作において、前記ビット線には、前記第１閾値及び前記第２閾値の判定結果がフェイルの場合、第３電圧が印加され、前記第１閾値及び前記第２閾値の一方の判定結果がパス、他方の判定結果がフェイルの場合、前記第３電圧より高い第４電圧が印加され、前記第１閾値及び前記第２閾値の判定結果がパスの場合、前記第４電圧より高い第５電圧が印加されることを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記読み出し動作は、第１読み出し動作と第２読み出し動作を含み、
    前記第１読み出し動作において、前記判定時の前記ソース線に前記第１または第２電圧が印加され、
    前記第２読み出し動作では、前記第１閾値の判定時に前記ワード線に第３電圧が印加され、前記第２閾値の判定時に前記ワード線に前記第３電圧と異なる第４電圧が印加され、前記ソース線には、前記第１閾値及び前記第２閾値の判定時に前記第１電圧が印加されることを特徴とする請求項１に記載の半導体記憶装置。
  6. コマンドに応じて読み出し動作を実行する制御回路を備え、
    前記制御回路は、第１コマンドを受けた場合に前記第１読み出し動作を実行し、第２コマンドを受けた場合に前記第２読み出し動作を実行することを特徴とする請求項５に記載の半導体記憶装置。
  7. 前記第１読み出し動作は、前記第２読み出し動作よりも処理時間が短いことを特徴とする請求項５に記載の半導体記憶装置。
  8. 前記第１閾値より前記第２閾値が高い場合、前記第１電圧より前記第２電圧の方が低く、前記第１閾値より前記第２閾値が低い、前記第１電圧より前記第２電圧の方が高いことを特徴とする請求項１に記載の半導体記憶装置。
  9. 前記メモリセルの一端に接続された第１選択トランジスタと、
    前記ソース線及び前記メモリセル間に接続された第２選択トランジスタと、
    前記第１選択トランジスタのゲートに接続された第１選択線と、
    前記第２選択トランジスタのゲートに接続された第２選択線と、
    をさらに備え、
    前記読み出し動作において、非選択の第１選択線及び第２選択線には、前記ソース線と略同じ電圧が印加されることを特徴とする請求項１に記載の半導体記憶装置。
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