CN110364209A - 多层单元nand闪存的一种操作方法 - Google Patents

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CN110364209A CN201910756167.3A CN201910756167A CN110364209A CN 110364209 A CN110364209 A CN 110364209A CN 201910756167 A CN201910756167 A CN 201910756167A CN 110364209 A CN110364209 A CN 110364209A
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Abstract

本发明提供了多层单元NAND闪存的一种操作方法。在一次感测操作中，通过调整NAND串的源极电压以改变待测单元的栅极电压与源极电压的电压差，并检查NAND串的导通情况，可以判断待测单元阈值电压与该电压差的大小关系。在读取数据操作中，根据多次上述感测操作的比较结果，可以确定待测单元中存储的待读数据比特。与不同位线相连的NAND串连接至可独立调整的源极信号，因而可以实现与待测单元状态有关的感测，包括基于调整源极电压的二分串行感测。在编程操作的校验步骤中，可根据目标值调整每个位线对应的源极信号电压，只需一次感测操作，即可完成校验。

Description

多层单元NAND闪存的一种操作方法
技术领域
本发明涉及集成电路设计领域，尤其涉及NAND闪存设计领域。
背景技术
NAND闪存是一种广泛使用的非易失性半导体存储器。关于NAND闪存的基本原理和感测电路，在书籍Rino Micheloni，Luca Crippa，Alessia Marelli(2010)“Inside NANDFlash Memories”New York：Springer Science+Business Media，的第2章、第8章、第10章和第16章中有详细的论述。该书籍的这些章节通过引入的方式并入本文本中。
SLC NAND闪存中每个单元可存储1个比特。而多层单元NAND闪存的一个单元可以存储多个比特，其中MLC NAND闪存中每个单元可存储2个比特，TLC NAND闪存中每个单元可存储3个比特，QLC NAND闪存中每个单元可存储4个比特。
页(page)是NAND闪存读写操作的基本单位。在目前主流的NAND闪存中，每个存储单元的多个比特一般是映射到不同的页中，方便起见，我们称这种模式为“分页读取模式”。每个存储单元的所有数据比特也可以全部映射到同一个页中，我们称这种模式为“同页读取模式”。每个存储单元的多个比特可以映射到不同的页中，既支持在一次读操作中读取一个存储单元中的一个比特，同时也可以支持在一次操作中读出一组存储单元中的全部比特，我们称这种模式为“混合读取模式”。
图1示例了闪存的一个单元(cell)。记源极103电压为VS，漏极102电压为VD，栅极101电压为VG。通常，VD>VS，VG>VS。记VGS＝VG-VS。单元的阈值电压VTH由存储层100中的电荷量决定。当VGS>VTH时，单元导通。对浮栅型闪存(Floating Gate Flash)，存储层100对应为浮栅(Floating Gate)；对电荷捕获型闪存(Charge Trap Flash)，存储层100对应为电荷捕获层(Charge Trap Layer)。
NAND闪存单元的数据读写操作的原理如下。对于一个存储了n个比特的NAND闪存单元，其可能的阈值电压的范围，(Vmin,Vmax)，由2n-1个参考阈值电压，VR，分割为2n个阈值电压区间，D；图2、图3、图4和图5分别示意了SLC NAND闪存、MLC NAND闪存、TLC NAND闪存和QLC NAND闪存中的各阈值电压区间以及各参考阈值电压。每个阈值电压区间对应该单元可存储的一个数据。在将数据写入到单元中时，可根据该数据调整存储层100上的电荷量，使单元的阈值电压处于与该数据对应的阈值电压区间中。通过设定VGS等于某一参考阈值电压，并测量单元的导通性，可以比较单元的阈值电压与该参考阈值电压的大小。在读取单元中的数据时，可将阈值电压与多个参考阈值电压进行多次比较，确定单元的阈值电压所在的阈值电压区间，进而确定单元中保存的待读数据。
图6是NAND闪存的一个块620(block)的相关电路的简化示意图。一个块620一般包括多个NAND串610(NAND string)，每个NAND串610包含多个闪存单元612。同一字线611(word line)中的所有单元的栅极都连接到同一栅极电压选择器601的输出电压。为方便叙述，称此输出电压为字线的栅极电压。图7为感测电路603的一个示例，及其与一个NAND串610和一个锁存器模块602的连接。
在一次感测操作中，比较一个NAND串中一待测单元的阈值电压VTH与某参考电压VREAD的大小关系的具体过程如下：
·断开开关S2703，闭合开关S1702，对电容CSO 701充电；
·断开开关S1702，闭合开关S2703，对待测字线中的各单元的栅极加VREAD，对其他字线中各单元的栅极加VPASS，VPASS大于所有可能的阈值电压；
·一段时间(通常在10微秒左右)后，断开开关S2703，测量电容CSO 701的电压并将其与参考电压VTHSA进行比较，若CSO 701的电压小于VTHSA，则VREAD大于待测单元的阈值电压VTH，若CSO 701的电压大于VTHSA，则VREAD小于待测单元的阈值电压VTH。
在SLC NAND闪存的一个NAND串中，对一个单元的感测过程如下：比较VREAD与待测单元的阈值电压VTH的大小，其中VREAD等于VR1，VPASS略大于Vmax；根据比较结果确定待测单元的阈值电压进而确定待测单元所存储的数据。
对多层单元NAND闪存，通过对待测单元的栅极加不同的VREAD，并观察待测单元是否导通可以判断待测单元所存储的数据。
多层单元NAND闪存通常采用顺序串行感测方法(Sequencial Serial Sensing)。在采用同页读取模式时，对多层单元NAND闪存的一个NAND串中的一个单元的顺序串行感测过程如下。通过多次感测操作，将待测单元的VTH依次与多个VREAD分别进行比较，综合各次比较结果，可以确定待测单元的阈值电压进而确定待测单元所存储的待读数据。其中，每个感测操作中的VREAD依次等于相同序号的参考阈值电压VR，VPASS略大于Vmax。
采用分页读取模式可以有效地降低读操作的延迟。图4示例了TLC NAND闪存的阈值电压区间分布，及其采用的一种按位取反的二进制反射格雷码的编码方案。其中每单元存储的3个比特，分别记作比特0，比特1，比特2。对采用该编码方案和分页读取模式的TLCNAND闪存，在读取比特2时，仅需比较VREAD4与VTH的大小；在读取比特1时，仅需比较VREAD2和VREAD6与VTH的大小；在读取比特0时，仅需比较VREAD1、VREAD3、VREAD5和VREAD7与VTH的大小。
假定每个数据比特被等概率读取。我们将读取操作中平均读取一个比特所需的感测操作次数称为感测成本，一次读取操作所需感测操作次数的平均值称为平均感测操作次数。显然，从单元阵列中读取数据的吞吐率、平均延迟和能耗由感测成本和平均感测操作次数决定，其中吞吐率与感测成本成反比，能耗与感测成本成正比，平均延迟与平均感测操作次数成正比。
现有最先进的多层单元NAND闪存一般采用分页读取模式和顺序串行感测方法。当每单元中存储的比特数为n时，其感测成本为如图8和图9所示，感测成本和平均感测操作次数随着n呈指数级增长。因此随着n的增大，读取操作的吞吐率迅速降低，而平均延迟和能耗迅速增加。
NAND闪存的写入操作包括编程和数据验证两部分。在编程过程中增加存储层上的电荷量，通过数据验证过程确定待写字线的各个单元的阈值电压是否已经达到目标阈值电压，进而确定各个单元是否需要继续进行编程。现有的技术方案中，由于待写字线的各个单元的目标值不一定相同，在不考虑其他的优化方法的情况下，当每单元中存储的比特数为n时，一次数据验证所需要的感测操作数等于2n-1。因此随着n的增大，单次数据验证所需的感测次数迅速增加。
在论文M.Bauer，“A Multilevel-Cell 32Mb Flash Memory”，IEEEInternational Sym-posium on Multiple-valued Logic，1995，第5673221号美国专利“Circuit and method for reading a memory cell that can store multiple bits ofdata”和第5701265号美国专利“Serial dichotomic method for sensing multiple-level non-volatile memory cells,and sensing circuit implementing such method”中曾提出过适用于NOR闪存(NOR Flash)的电流模式的二分串行感测方法(DichotomicSerial Sens-ing)，但该方法不适用于NAND闪存。
发明内容
针对现有技术中存在的问题，本发明一实施例为多层单元NAND闪存提供了一种基于改变源极电压的读取数据的方法，具体如下。向待测块中的非待测单元的栅极加较高的电压，确保非待测单元始终导通。调整待测块中各个NAND串的源极电压，以改变待测单元栅极与源极间的电压差。当该电压差大于待测单元的阈值电压时，待测单元导通，因而对应的NAND串导通；当该电压差小于待测单元的阈值电压时，待测单元不导通，因而对应的NAND串不导通。不断调整待测块中的各个NAND串的源极电压，并观察各NAND串是否导通，直至确定各待测单元中的待读数据。
在本发明的一些实施例中，待测单元的栅极电压在多次感测过程中保持不变。
在本发明的一些实施例中，与不同位线相连的各个NAND串的源极电压可以独立调整，而不是将所有NAND串的源极连接到同一个共享的源极电压。
在本发明的一些实施例中，多层单元NAND闪存支持同页读取模式，所述的待测单元中的待读数据为存储在待测单元中的全部比特。
在本发明的一些实施例中，多层单元NAND闪存支持分页读取模式，所述的待测单元中的待读数据为存储在待测单元中的某一比特。
在本发明的一些实施例中，多层单元NAND闪存支持混合读取模式，所述的待测单元中的待读数据为存储在待测单元中的一个或多个比特。
本发明又一实施例提供了基于调整源极电压的、与单元状态有关的一种读取数据的方法。在多次感测操作中，每个NAND串的源极电压的调整由之前的感测结果决定。在一给定的源极电压下，若NAND串导通，则在后续感测操作中只选择比之更高的源极电压；若NAND串不导通，则在后续感测操作中只选择比之更低的源极电压。
本发明又一实施例提供了一种适用于多层单元NAND闪存的、基于二分串行感测的读取数据的方法。在多次感测过程中，每个NAND串的源极电压的选择基于二分连续逼近法(Dichotomic Successive Approximation)，从而可以快速地确定待测单元的阈值电压范围和待读数据。所述二分串行感测方法，具体如下：给定的待测单元栅极电压与阈值电压范围中所有可能的参考电压的差构成源极电压的选择集；设定待测单元所在NAND串的源极电压为该选择集合的中间值；进行一次感测操作，检查每个待测单元所在NAND串是否导通；如果一个待测单元所在NAND串导通，则该单元的阈值电压小于当前的VGS，因而可以缩小可能的阈值电压范围为小于VGS的部分，相应地源极电压的选择集也缩小为比当前中间值较大的一半，如果一个待测单元所在NAND串不导通，则该单元的阈值电压大于当前的VGS，因而可以缩小可能的阈值电压范围为大于VGS的部分，相应地源极电压的选择集也缩小为比当前中间值较小的一半；重复以上所述的感测操作，直至确定待测单元中的待读数据。
本发明又一实施例提供了一种基于栅极电压与源极电压组合调整的读取数据的方法，具体如下。将单元的阈值电压范围由一个或多个参考阈值电压分割为多个区间；固定待测NAND串的源极电压，进行多次感测操作，每次感测操作中待测字线的栅极电压不同；观察待测NAND串在这些感测操作中的导通情况，确定待测单元的阈值电压所在区间；如这些感测结果不足以确定待读数据，则对位于每个区间中的待测单元，分别采用上述的基于调整源极电压的感测方法，确定该区间待测单元中的待读数据；对某一区间中的待测单元进行基于调整源极电压的感测时，可屏蔽其它的NAND串。
本发明又一实施例提供了一种基于调整源极电压的、与编程目标值有关的一种数据验证方法。在一次数据验证操作中，与每个待写单元对应的NAND串的源极电压由待写单元的编程目标值独立决定。若NAND串不导通，则其中待写单元已达到目标阈值电压，在接下来的编程操作和数据验证操作中屏蔽该NAND串；若NAND串导通，则其中待写单元尚未达到目标阈值电压，在接下来的编程操作和数据验证操作中不屏蔽该NAND串。
本发明的有益效果是，本发明提供了一种基于改变源极电压的多层单元NAND闪存的感测方法，进而提供了一种适用于多层单元NAND闪存、基于二分串行感测的数据读取方法，解决了现有技术方法中感测成本随着每单元比特数呈指数级增长的问题，从而提高了多层单元NAND闪存的读吞吐率，降低了读取操作的平均延迟和能耗；本发明又提供了一种基于改变源极电压的，与编程目标值有关的，多层单元NAND闪存的数据验证的方法，解决了现有技术方法中数据验证所需的感测操作数随着每单元比特数呈指数级增长的问题，从而提高了多层单元NAND闪存的写性能。
附图说明
图1为一个NAND闪存单元的示例图。
图2为SLC NAND闪存中阈值电压分布和参考阈值电压的示例图。
图3为MLC NAND闪存中阈值电压分布和参考阈值电压的示例图。
图4为TLC NAND闪存中阈值电压分布和参考阈值电压的示例图。
图5为QLC NAND闪存中阈值电压分布和参考阈值电压的示例图。
图6为现有技术方案中一个块的相关电路的简化示例图。
图7为现有技术方案中一个NAND串的相关电路的简化示例图。
图8示例了现有技术方案中感测成本随每单元存储的比特数的变化趋势。
图9示例了现有技术方案中平均感测操作次数随每单元存储的比特数的变化趋势。
图10为基于改变源极电压的感测方法中一个块的相关电路的简化示例图。
图11为基于改变源极电压的感测方法中一个NAND串相关电路的简化示例图。
图12为单页模式下二分串行感测的流程图。
图13为分页模式下二分串行感测的流程图。
图14示例了二分串行感测方法中感测成本随每单元存储的比特数的变化趋势。
图15示例了二分串行感测方法中平均感测操作次数随每单元存储的比特数的变化趋势。
具体实施方式
针对现有技术中存在的问题，本发明一实施例提供了一种基于改变源极电压的读取数据的方法，具体如下。
图10为一个块1020的相关电路的简化示例图。一个NAND串1010中的单元通过两个选择栅分别连接至感测电路1003、锁存器模块1002，以及源极电压选择器1005。一个块1020中的每个字线1011的所有单元的栅极都连接到同一个栅极电压选择器1001的输出。通过栅极电压选择器1001可以调整待测单元的栅极电压；通过源极电压选择器1005可以调整待测NAND串的源极电压。
在一次感测操作中，比较一个NAND串中待测单元的阈值电压VTH与待测单元栅极电压与NAND串的源极电压的差，VGS＝VREAD-VS，的大小关系的方法如下：
·断开开关S21103，闭合开关S11102，对电容CSO 1101充电；
·断开开关S11102，闭合开关S21103，对待测单元的栅极加VREAD，对其他单元的栅极加VPASS，对NAND串的源极加VS；
·一段时间后(通常在10微秒左右)，断开开关S21103，测量电容CSO 1101的电压并将其与参考电压VTHSA进行比较，若CSO 1101的电压小于VTHSA，则NAND串导通，即VREAD-VS大于VTH，若CSO 1101的电压大于VTHSA，则NAND串不导通，即VREAD-VS小于VTH。
从多层单元存储器中的待测字线的一个单元中读取数据的过程如下。待测块中的非待测字线的栅极电压VPASS略大于Vmax与最大的VS之和，使非待测单元导通；在给定待测字线的栅极电压VREAD和待测NAND串的源极电压VS的一次感测操作中，观察待测NAND串是否导通，从而确定VTH与VREAD-VS的大小关系；不断调整VREAD和VS进行多次感测操作，直至可根据待测单元的阈值电压所在的区间确定待测单元所存储的待读数据。
在本发明的一些实施例中，待测字线的栅极电压保持不变，采用基于调整源极电压的顺序串行感测方法，具体过程如下。
设定VPASS略大于Vmax的2倍，待测字线的栅极电压VREAD为Vmax。进行多次感测操作，每次感测操作中的VS依次等于VREAD与对应序号的VR的差。综合多次感测的结果，可以确定待测单元的阈值电压，进而确定待测单元所存储的待读数据。Vmax、不同状态的阈值电压，VTH，和多个参考阈值电压，VR，的大小关系如图3、图4和图5所示。
在本发明的一些实施例中，同一个块中的各个待测NAND串的源极经过源极选择栅连接到不同的源极电压选择器1005的输出端，与不同位线相连的各NAND串的源极电压可以独立调整，而不是将所有NAND串的源极经过源极选择栅连接到同一个共享的源极电压上。
如果要对同一字线上的不同单元的栅极加不同的电压，就需要对每个单元增加一个栅极电压选择电路，其产生的电路开销太大。在同一字线中的单元连接到同一栅极电压时，同一时间同一字线上的所有单元的栅极电压必定相等。因此，在现有技术所采用的基于调整栅极电压的感测方法中，与单元状态有关的感测是不可行的，即无法采用二分串行感测。而对同一块中的不同NAND串的源极加以不同的电压是可能的。只需对每个NAND串增加一个源极电压选择器1005，就可以实现。而且，源极电压选择器1005的电路可以被多个块共享使用，其电路开销是可接受的。因此，在基于调整源极电压的感测方法中，与单元状态有关的感测，尤其是二分串行感测，是可行的。
本发明又一实施例给出了一种基于调整源极电压的与单元状态有关的读取数据的方法。其中，对任一单元的读取数据的过程如下。
设定VPASS略大于Vmax的2倍，VREAD等于Vmax。进行多次感测操作，直至能够确定待测单元的阈值电压，进而确定待测单元所存储的待读数据。每次感测操作中的VS依次等于VREAD与对应序号的VR的差。若在一次感测操作中，一NAND串导通，即VREAD-VS>VTH，则在后续感测操作中对该NAND串选择较大的VS，否则在后续感测操作中选择较小的VS。Vmax、不同状态的阈值电压VTH和多个VR的大小关系如图3、图4和图5所示。
本发明又一实施例提供了一种适用于多层单元NAND闪存的、基于二分串行感测的读取数据的方法。在多次感测过程中，每个NAND串的源极电压的选择是基于二分串行法，从而可以快速地确定待测单元的阈值电压范围和待读数据。所述二分串行感测方法，具体如下：
给定的待测单元栅极电压与阈值电压范围中所有可能的参考电压的差构成源极电压的选择集；设定待测单元所在NAND串的源极电压为该选择集合的中间值；进行一次感测操作，检查每个待测单元所在NAND串是否导通；如果一个待测单元所在NAND串导通，则该单元的阈值电压小于当前的VGS，因而可以缩小可能的阈值电压范围为小于VGS的部分，相应地源极电压的选择集也缩小为比当前中间值较大的一半，如果一个待测单元所在NAND串不导通，则该单元的阈值电压大于当前的VGS，因而可以缩小可能的阈值电压范围为大于VGS的部分，相应地源极电压的选择集也缩小为比当前中间值较小的一半；重复以上所述的感测操作，直至确定待测单元中的待读数据。
本发明的一些实施例中，多层单元NAND闪存采用同页读取模式。对采用同页读取模式，且每单元存储n个比特的多层单元NAND闪存，图12给出了一种二分串行感测的示例流程图。其中，VREAD等于Vmax，VPASS略大于Vmax的2倍。在每次感测操作中，VS等于VREAD与相同标号VR的差。根据多次感测操作中，单元阈值电压与各个VR的大小比较的结果，可以确定待测单元的阈值电压在区间Dm中，进而根据阈值电压与所存储值的对应关系可以确定待测单元所存储的值。Vmax、不同状态的阈值电压VTH和多个VR的大小关系如图3、图4和图5所示。
表1以TLC NAND闪存为例示例了在二分串行感测中源极电压的选择规则和阈值电压的判断规则。
分页读取模式下的的感测过程依赖于采用的单元数据的编码方案，即单元所存储的数据与
表1:TLC NAND闪存在二分串行感测中源极电压的选择规则和阈值电压的判断规则
单元的阈值电压的对应关系。由于单元数据的编码方案有很多种，且有些编码方案与二分串行感测方法不兼容，这里仅以图3、图4和图5中示例的编码方案，即按位取反的二进制反射格雷码编码方案，说明分页读取模式下二分串行感测方法的具体步骤。
本发明的一些实施例中，多层单元NAND闪存采用分页读取模式。对每单元存储n个数据比特，且采用分页读取模式和按位取反的二进制反射格雷码编码方案的多层单元NAND闪存，图13给出了一种二分串行感测方法的示例流程图。其中，VREAD等于Vmax，VPASS略大于Vmax的2倍，k为待读比特的编号。在每次感测操作中，VS等于VREAD与相同标号VR的差。根据多次感测操作中，单元阈值电压与各个VR的大小比较的结果，可以确定待测单元中所存储的比特k的值。Vmax、不同状态的阈值电压VTH和多个VR的大小关系如图3、图4和图5所示。
表2对比了顺序串行感测方法和二分串行感测方法分别在同页读取模式和分页读取模式下读取数据所需的感测操作次数。
表2:感测操作次数对比
假定读取每个比特的概率相等，表3和表4给出了顺序串行感测方法和二分串行感测方法分别在感测成本和平均感测操作次数方面的对比。
由图14和图15可知，在采用二分串行感测方法时，同页读取模式在感测成本方面具有优势，分页读取模式在平均感测操作次数方面具有优势。
本发明的一些实施例中，多层单元NAND闪存采用混合读取模式。采用混合读取模式可以兼顾同页读取模式和分页读取模式的优势，可根据需要，在一次读操作中，从一组单元中的每个单元读取其中存储的单个比特或全部比特。
表3:感测成本对比
表4:平均感测操作次数对比
本发明又一实施例提供了一种基于栅极电压与源极电压组合调整的读取数据的方法，具体如下。将单元的阈值电压范围由一个或多个参考阈值电压分割为多个区间；固定待测NAND串的源极电压，进行多次感测操作，每次感测操作中待测字线的栅极电压不同；观察待测NAND串在这些感测操作中的导通情况，确定待测单元的阈值电压所在区间；如这些感测结果不足以确定待读数据，则对位于每个区间中的待测单元，分别采用上述的基于调整源极电压的感测方法，确定该区间待测单元中的待读数据；对某一区间中的待测单元进行基于调整源极电压的感测时，可屏蔽其它的NAND串。
以如图5所示的QLC NAND闪存的阈值电压分布为例，一种基于栅极电压与源极电压组合调整的读取数据的方法如下。
将单元的阈值电压范围(Vmin,Vmax)由参考阈值电压VR8分割为两个区间；为方便叙述，将区间(Vmin,VR8)记为左半区，将区间(VR8,Vmax)记为右半区；使各NAND串的源极电压接地，待测字线的栅极电压为VR8，其他字线的栅极电压略大于Vmax；显然，所有导通的NAND串中的待测单元的阈值电压位于左半区，所有不导通的NAND串中的待测单元的阈值电压位于右半区；左半区和右半区均有8个可能的阈值电压区间，与TLC NAND闪存中的感测情况类似；不妨先对阈值电压位于左半区的待测单元所在NAND串进行感测，使得待测字线的栅极电压为VR8，其他字线的栅极电压略大于Vmax，阈值电压位于左半区的待测单元所在NAND串的源极电压根据上述的二分连续逼近法确定，屏蔽阈值电压位于右半区的待测单元所在NAND串；然后对阈值电压位于左半区的待测单元所在NAND串进行感测，使得待测字线的栅极电压为Vmax，其他字线的栅极电压略大于Vmax+VR8，阈值电压位于右半区的待测单元所在NAND串的源极电压根据上述的二分连续逼近法确定，屏蔽阈值电压位于左半区的待测单元所在NAND串；综合各次感测操作的结果可以确定待测字线中各单元所存储的待读数据。
本发明一实施例提供了一种基于改变源极电压的，与编程目标值有关的数据验证的方法，具体如下。
设定VPASS略大于Vmax的2倍，VREAD等于Vmax。VS略小于与目标值对应的VR与VREAD的差。若NAND串不导通，则其中待写单元已达到目标阈值电压，在接下来的编程操作和数据验证操作中屏蔽该NAND串；若NAND串导通，则其中待写单元尚未达到目标阈值电压，在接下来的编程操作和数据验证操作中不屏蔽该NAND串。Vmax、不同状态的阈值电压VTH和多个VR的大小关系如图3、图4和图5所示。
表5以TLC NAND闪存为例示例了在数据验证中源极电压的选择规则。
表5:TLC NAND闪存在数据验证中源极电压的选择规则
目标阈值电压区间 D<sub>0</sub> D<sub>1</sub> D<sub>2</sub> D<sub>3</sub> D<sub>4</sub> D<sub>5</sub> D<sub>6</sub> D<sub>7</sub>
源极电压 无需编程和验证 V<sub>S1</sub> V<sub>S2</sub> V<sub>S3</sub> V<sub>S4</sub> V<sub>S5</sub> V<sub>S6</sub> V<sub>S7</sub>
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (9)

1.多层单元NAND闪存的一种读取数据的方法，包括：
向待测块中的待测字线加较低的栅极电压，向待测块中的其它字线加较高的栅极电压，使其它字线的存储单元导通；以及不断改变待测块中的各个NAND串的源极电压，并观察NAND串是否导通，直至确定待测单元中的待读数据；
其特征在于，通过调整NAND串的源极电压来改变待测单元栅极与源极间的电压差，而不是固定NAND串的源极电压、调整字线的栅极电压来改变待测单元栅极与源极的电压差。
2.根据权利要求1所述的方法，其特征在于，与不同位线相连的NAND串的源极连接至独立的源极信号，其电压可以独立调整，而不是所有NAND串连接至同一个共享的源极信号。
3.根据权利要求2所述的方法，其特征在于，在感测过程中，保持待测单元的栅极电压不变。
4.根据权利要求3所述的方法，其特征在于，在多次感测操作中，每个NAND串的源极电压的调整由该NAND串之前的感测结果决定；在一给定的源极电压下，若一NAND串导通，则在后续感测操作中该NAND串只选择比之更高的源极电压；若一NAND串不导通，则在后续感测操作中该NAND串只选择比之更低的源极电压。
5.根据权利要求4所述的方法，其特征在于，源极电压的调整方案是基于二分连续逼近法。
6.根据权利要求5所述的方法，其特征在于，多层单元NAND闪存支持分页读取模式，即所述待测单元中的待读数据指该待测单元所存储的其中一个待读比特；或支持同页读取模式，即所述待测单元中的待读数据指该待测单元所存储的所有比特；或支持混合读取模式，即所述待测单元中的待读数据为该待测单元所存储的一个或多个比特。
7.多层单元NAND闪存的读取数据的一种方法，其特征在于，包括：
将单元的阈值电压范围由一个或多个参考阈值电压分割为多个区间；使各NAND串的源极电压相等，调整待测字线的栅极电压，观察在待测字线各单元的源极电压相同，栅极电压不同的若干种情况下，NAND串是否导通，确定待测字线各单元的阈值电压所处的区间；使用权利要求1-5中任一方法对待测字线中阈值电压位于某区间的各单元所在NAND串进行感测，屏蔽待测字线中阈值电压位于其他区间的各单元所在NAND串；重复上步，直至确定待测字线中所有单元的阈值电压进而确定所有单元所存储的值。
8.多层单元NAND闪存的数据验证的一种方法，其特征在于，包括：在一次数据验证操作中，每个NAND串的源极电压由其所包含的待写单元目标值独立决定；若NAND串不导通，则其中待写单元已达到目标阈值电压，在接下来的编程操作和数据验证操作中屏蔽该NAND串；若NAND串导通，则其中待写单元尚未达到目标阈值电压，在接下来的编程操作和数据验证操作中不屏蔽该NAND串。
9.一种多层单元NAND闪存，其特征在于，使用权利要求1-9中任一项所述的方法。
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