CN104641418A - 存储系统 - Google Patents

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Abstract

存储系统具备存储设备以及控制所述存储设备的控制器，所述存储设备具备：能够进行数据的改写的多个存储单元；连接于多个存储单元的多条字线；具备连接于同一字线的多个存储单元的页；具备多个页的平面；具备多个平面的存储单元阵列；对多条字线施加电压的多个字线驱动器；按每个平面设置、对每条字线分配字线驱动器的多个开关。

Description

存储系统
技术领域
本文描述的实施方式总体涉及存储系统。
背景技术
现在，随着非易失性半导体存储装置(存储器)的用途扩大，存储器的容量也不断增大。
附图说明
图1是表示第1实施方式所涉及的3维层叠型非易失性半导体存储装置的电路构成的框图。
图2表示第1实施方式所涉及的存储单元阵列。
图3表示第1实施方式所涉及的p-BiCS存储器的1个块中连接于1条位线的多个U字型的串的构成。
图4是用于概略表示第1实施方式所涉及的驱动器与平面开关的关系的框图。
图5是概略表示第1实施方式所涉及的CG驱动器的框图。
图6是第1实施方式所涉及的平面开关CGSW的与CGN有关的开关的电路图。
图7是第1实施方式所涉及的平面开关CGSW的与CGD有关的开关的电路图。
图8是第1实施方式所涉及的行译码器的电路图。
图9是表示第1实施方式所涉及的半导体存储装置的编写工作时的CG映射的图，是表示现有技术的编写以及读取工作时的CG映射的图。
图10是表示第1实施方式所涉及的半导体存储装置的读取工作时的CG映射的图。
图11是表示第1实施方式所涉及的半导体存储装置的擦除工作时的CG映射的图。
图12A表示擦除工作、编写工作、读取工作时的区段信号与CG驱动器的关系。
图12B表示开关信号与输出信号的关系。
图13是示意性表示第2实施方式所涉及的半导体存储装置的基本的构成的框图。
图14是表示第2实施方式所涉及的存取汇总工作的流程图。
图15图示第2实施方式所涉及的半导体存储装置的相互不同平面内的块内的、具有不同的页编号的页上的数据并列地接受存取的状况。
图16是表示第3实施方式所涉及的存取汇总工作的流程图。
图17图示第3实施方式所涉及的半导体存储装置的相互不同的平面内的块内的、具有不同的页编号的页上的数据并列地接受存取的状况。
图18是表示存储单元晶体管MT的阈值分布的曲线图。
图19表示hSLC的专用的参数。
图20是表示第4实施方式所涉及的工作选项中的读取序列的图。
图21A表示SLC数据的读取情况下的读取工作波形。
图21B表示MLC-低位数据的读取情况下的读取工作波形。
图21C表示MLC-高位数据的读取情况下的读取工作波形。
图22A表示第4实施方式的工作选项A中的SLC数据以及hSLC数据的读取情况下的读取工作波形。
图22B表示MLC-低位数据以及hSLC数据的读取情况下的读取工作波形。
图22C表示MLC-高位数据以及hSLC数据的读取情况下的读取工作波形。
图23A表示第4实施方式的工作选项B中的SLC数据以及hSLC数据的读取情况下的读取工作波形。
图23B表示MLC-低位数据以及hSLC数据的读取情况下的读取工作波形。
图23C表示MLC-高位数据以及hSLC数据的读取情况下的读取工作波形。
图24是表示由命令序列使用的符号和符号的含义的表。
图25是表示hSLC数据的编写时的命令序列和其内部工作波形的图。
图26是表示hSLC数据的读取时的命令序列和其内部工作波形的图。
图27表示数据输出序列的具体例。
图28表示在多平面存取时使用的地址例。
图29A是表示在读取工作时选择字线WL位于虚设字线WLD附近的情况下的各信号的图。
图29B是表示用于各字线WL的CG驱动器的种类和施加于字线WL的电压的图。
图30是概略表示第6实施方式所涉及的CG驱动器的框图。
图31表示构成存储单元阵列的多个块。
图32表示构成存储单元阵列的多个块。
图33是存储单元阵列的俯视图。
图34代表性表示由字线组构成的逻辑块。
图35是示意性表示第8实施方式所涉及的NAND型闪存的基本的构成的框图。
图36是用于概略地表示第8实施方式所涉及的CG驱动器与平面开关的关系的框图。
图37是概略地表示第8实施方式所涉及的CG驱动器的框图。
图38是第8实施方式所涉及的平面开关CGSW的与CGD有关的开关的电路图。
图39是表示第8实施方式所涉及的半导体存储装置的编写工作时的CG映射的图。
图40是表示第8实施方式所涉及的半导体存储装置的读取工作时的CG映射的图。
图41是表示第8实施方式所涉及的半导体存储装置的擦除工作时的CG映射的图。
图42A表示擦除工作、编写工作、读取工作时的区段信号与CG驱动器的关系。
图42B表示开关信号与输出信号的关系。
图43A是表示在读取工作时选择字线WL位于虚设字线WLD附近的情况下的各信号的图。
图43B是表示用于各字线WL的CG驱动器的种类和施加于字线WL的电压的图。
图44是概略表示第10实施方式所涉及的CG驱动器的框图。
具体实施方式
以下，参照附图对实施方式进行说明。另外，在以下的说明中，对于具有大致相同功能以及构成的构成要素，赋予相同符号，且重复说明仅在必要的情况下进行。另外，附图的尺寸比例并不限定于图示的比例。另外，以下所示的各实施方式是例示用于将该实施方式的技术思想具体化的装置和/或方法的，实施方式的技术思想并不将构成部件的材质、形状、构造、配置等特定于下述内容。实施方式的技术思想在权利请求的范围内，能够加以各种变更。
(第1实施方式)
＜非易失性半导体存储装置的构成＞
图1是表示第1实施方式所涉及的3维层叠型非易失性半导体存储装置(存储系统)的电路构成的框图。
近年，作为面向NAND型闪存的位密度提高的方案，提出将存储单元层叠起来的层叠型NAND闪存、所谓BiCS(Bit-Cost Scalable，位成本可扩展)闪存的存储器。
本实施方式的3维层叠型非易失性半导体存储装置(存储系统)1具有BiCS闪存(也简称为闪存或者存储设备等)10和存储器控制器20。
在这里，BiCS闪存10具备存储单元阵列11、读出放大器12、列地址缓冲器/列译码器13、行译码器21、控制电路15、电压生成电路16、平面开关17、行地址缓冲器18、输入输出缓冲器19。
存储单元阵列11如后所述，是将多个存储单元在垂直方向层叠而成的3维层叠型非易失性半导体存储装置。在存储单元阵列11的一部分，存储例如用于置换不良列的列置换信息、确定各种工作模式的参数、和/或用于产生各种电压的修整结果以及表示不良块的不良块信息。另外，在存储单元阵列11的一部分，也可以存储表示后天产生的不良块的不良块信息。
＜读出放大器以及列地址缓冲器/列译码器＞
如图1所示，读出放大器12经由位线BL与存储单元阵列11连接。存储单元阵列11包含多个块BLK。例如位于同一块BLK内的存储单元晶体管MT的数据被一并擦除。与此相对，数据的读出以及写入，对于任一块BLK的任一存储器组中的、共同连接于某一字线WL的多个存储单元晶体管MT，一并进行。将该单位称为“页”。读出放大器12在读出时以页为单位进行存储单元阵列11的数据的读出，在写入时以页为单位向存储单元阵列11写入数据。
另外，读出放大器12也与列地址缓冲器/列译码器13连接。读出放大器12对从列地址缓冲器/列译码器13输入的选择信号进行译码，选择并驱动位线BL的任一个。
读出放大器12也兼具有保持写入时的数据的数据锁存的功能。本实施方式的读出放大器12具有多条数据锁存电路。例如适用于在1个单元中存储2位数据的多电平单元(MLC)的读出放大器具有3个数据锁存器。
列地址缓冲器/列译码器13暂时存储从存储器控制器20经由输入输出缓冲器19输入的列地址信号，根据列地址信号将选择位线BL的某一个的选择信号向读出放大器12输出。
＜行译码器＞
行译码器21对经由行地址缓冲器18输入的行地址信号进行译码，选择并驱动存储单元阵列的字线WL以及选择门线SGD、SGS。另外，该行译码器21具有选择存储单元阵列11的块的部分和选择页的部分。
另外，本实施方式的BiCS闪存10具有未图示的外部输入输出端子I/O，经由该外部输入输出端子I/O进行输入输出缓冲器19与存储器控制器20的数据的交接。经由外部输入输出端子I/O输入的地址信号经由行地址缓冲器18向行译码器21以及列地址缓冲器/列译码器13输出。
＜控制电路＞
控制电路15基于经由存储器控制器20供给的各种外部控制信号(写入使能信号WEn、读出使能信号REn、命令锁存使能信号CLE、地址锁存使能信号ALE等)和命令CMD，控制数据的写入以及擦除的序列控制以及读出工作。
＜电压生成电路＞
电压生成电路16由控制电路15控制，产生写入、擦除以及读出的工作所需要的各种内部电压。该电压生成电路16具有用于产生比电源电压高的内部电压的升压电路。
＜平面开关＞
平面开关17连接于控制电路15、电压生成电路16等。平面开关17，基于来自控制电路15等的信号，对来自电压生成电路16的电压的输出目标进行切换，向行译码器21供给。
＜存储器控制器＞
存储器控制器20通过主机接口30与主机(也称为主机设备或者外部设备等)2连接。存储器控制器20输出BiCS闪存10的工作所需要的命令等，进行BiCS闪存10的读出、写入和/或擦除。该存储器控制器20包含CPU、ROM(Read only memory，只读存储器)、RAM(Random AccessMemory，随机存储器)和/或ECC(Error Correcting Code，纠错码)电路。
＜主机＞
主机2经由主机接口30对存储器控制器20发布数据的读出请求或者写入请求。这样，以下将在主机2与存储器控制器20之间进行交换的数据称为用户数据。用户数据一般按每512字节等一定的单位，被分配称为逻辑地址的唯一的编号而进行管理。
＜存储单元阵列＞
图2表示第1实施方式的存储单元阵列11。另外，图2为了使说明简单，将字线WL的层数设为4层。
图2是表示本实施方式的存储单元阵列11的元件构造例的立体图。本实施方式的存储单元阵列形成为将相邻的串联连接的多个存储单元的下端通过称为管连接的晶体管连接的p-BiCS存储器。
存储单元阵列11具有m×n个(m、n为自然数)的NAND串MS。图2表示m＝6、n＝2的一例。各NAND串MS将相邻的串联连接的多个晶体管(MTr0～MTr7)的下端管连接，在上端配置有源极侧选择晶体管SGSTr以及漏极侧选择晶体管SGDTr。
在本实施方式所涉及的非易失性半导体存储装置中，构成NAND串MS的存储器晶体管MTr(以下，称为存储单元)通过层叠多层导电层而形成。各NAND串MS具有U字型半导体SC、字线WL(WL0～WL7)、源极侧选择门线SGS、漏极侧选择门线SGD。另外，NAND串MS具有背栅线BG。
U字型半导体SC从行方向观察形成为U字型。U字型半导体SC具有相对于半导体基板Ba在大致垂直方向延伸的一对柱状部CL、以及以使一对柱状部CL的下端连结的方式形成的连结部JP。
U字型半导体SC被配置成连结一对柱状部CL的中心轴的直线在列方向平行。另外，U字型半导体SC被配置成在由行方向以及列方向构成的面内形成为矩阵状。
各层的字线WL在列方向平行地延伸。各层的字线WL在列方向设置一定的间隔，相互绝缘分离而形成为线状。
设置于列方向的同一位置、配置于行方向的存储单元(MTr0～MTr7)的栅与同一字线WL连接。各字线WL配置成与NAND串MS大致垂直。
漏极侧选择门线SGD设置于最上部的字线WL的上方，在行方向平行地延伸。源极侧选择门线SGS也与漏极侧选择门线SGD同样，设置于最上部的字线WL的上方，在行方向平行地延伸。
另外，源极侧选择晶体管SGSTr连接于公共源极线SL，漏极侧选择晶体管SGDTr连接于最上层的位线BL。
＜串的构成＞
图3表示一般的p-BiCS存储器的1个块中、连接于1条位线的多个U字型的串的构成。该p-BiCS存储器具有例如m(m为1以上的整数)层的字线，多个U字型的串连接于1条位线BL。由连接于多条位线BL各个的U字型的串构成1块。
以下，在各实施方式中，将具有共同的字线的串的集合称为物理块。另外，在各实施方式中，块并不意味着擦除单位。数据的擦除能够以例如共享源极线SL的串为单位、或者其他的单位执行。
存储单元阵列11的结构在2009年3月19日申请的美国专利申请No.12/407,403中公开，其标题为“three dimensional stacked nonvolatilesemiconductor memory”。另外，其结构在2009年3月18日申请的美国专利申请No.12/406,524中公开，其标题为“three dimensional stackednonvolatile semiconductor memory”，在2011年9月22日申请的美国专利申请No.13/816,799中公开，其标题为“nonvolatile semiconductor memorydevice”，并在2009年3月23日申请的美国专利申请No.12/532,030中公开，其标题为“semiconductor memory and method for manufacturing thesame”。这些专利申请的整体描述通过引用的方式结合于此。
＜第1实施方式所涉及的驱动器的构成＞
图4是用于概略地表示第1实施方式所涉及的驱动器与平面开关的关系的框图。图5是概略地表示第1实施方式所涉及的CG驱动器的框图。
在图4中，为了简单，对存储单元阵列11具有二个平面的情况进行说明。而且，在本实施方式中，对于一个平面具有4块的情况进行说明。
如图4所示，电压生成电路16具备电源161、CG驱动器(也称为字线驱动器)162和SG驱动器163。电源161向CG驱动器162、SG驱动器163以及其他的电路供给电力。
如图5所示，CG驱动器162如果是CGN驱动器162b、162d、CGD驱动器162c、CGU驱动器162e、p-BiCS，则进而具备CGBG驱动器162c等。CGN驱动器对存储数据的字线WL(也称为数据WL)以1条为单位进行驱动。
如后所述，在NAND型半导体存储装置中的编写工作时，对不进行选择字线WLi(0以上的整数)上的写入的单元的通道从字线WL门施加突发脉冲而使得不产生隧道电流的控制是重要的。因此，设计为在NAND串中，能够最佳地控制非选择字线WL(i±6)～WL(i±9)条左右的范围的电压，通过芯片评价进行最佳设定而进行批量生产。为此的驱动器为CGN驱动器。
在NAND串的字线WL条数为例如32条的NAND型半导体存储装置中，对存储数据的字线WL，1条专门准备1台CGN驱动器，在对哪个字线WL进行编写时，都能够研究对其前后的字线WL选择并施加最佳的电压。但是，在将NAND串的字线WL条数增加到64条以上的情况下，如果对字线WL，1条准备1台CGN驱动器，则伴随着字线WL的条数的增加，CGN驱动器增加。结果，产生芯片面积增加的问题。
在本实施方式中，根据选择字线WL信息(区段)，适当切换仅能够驱动非选择字线WL(i±6)～WL(i±9)条左右的CGN驱动器和统一驱动其以外的字线WL的后述的CGU驱动器。将其称为CGN驱动器的译码方式，由此即使NAND串的WL条数增加到64～128以上也能够将CGN驱动器的台数设为16台～24台左右，能够抑制芯片面积。
由于CGN驱动器以分割单位对连接进行切换，所以分组为例如CGNA驱动器＜0＞～＜3＞(统一标记为＜3：0＞等)、CGNB驱动器＜3：0＞、CGNC驱动器＜3：0＞、CGND驱动器＜3：0＞。再者，以下，在不区分CGNA驱动器＜3：0＞、CGNB驱动器＜3：0＞、CGNC驱动器＜3：0＞、CGND驱动器＜3：0＞的情况下，简称为CGN驱动器、或CGN＊等。
如图5所示，第1实施方式所涉及的CG驱动器162具备VCGSEL电路162a、CGN驱动器162b、162d(合计16台)、CGD驱动器162c(合计4台)、CGBG驱动器162c和CGU驱动器162e。CGU驱动器162e以外的CG驱动器输出电压VCGSEL、VUSEL1、VUSEL2以及VSS中的某一电压。CGU驱动器162e输出电压VUSEL1、VUSEL2以及VSS。VCGSEL电路162a、CGN驱动器162b、162d、CGD驱动器162c、CGBG驱动器162c和CGU驱动器162e由来自控制电路15的控制信号进行控制。
电压VCGSEL是由VCGSEL电路162a选择的电压。在VCGSEL电路162a中，输入例如电压VPGM以及VCGRV，VCGSEL电路162a根据控制电路15的控制信号选择哪一个。
电压VPGM是在选择单元中进行编写时向选择字线WLi施加的电压(单元编写电压)。电压VCGRV是读取或者编写校验时向选择字线WLi施加的电压(单元读取电压)。电压VUSEL1在编写时为通道突发脉冲用的电压VPASS1。在读取或者编写校验时为向非选择字线WL(i±1)施加的电压VREADK。电压VUSEL2在编写时为通道突发脉冲用的电压VPASS2。在读取或者编写校验时为向选择字线WLi以及非选择字线WL(i±1)以外的非选择字线WL施加的电压VREAD。电压VCELSRC以及VCPWELL连接于存储单元阵列11。
如图5所示，各个CGN驱动器162b、162d包含具有选择并输出由电源161生成的各种字线WL施加用电压的开关的功能的电路。
CGD驱动器162c对不存储数据的字线WL(也称为虚设WL)以1条为单位进行驱动。CGD驱动器具备CGDDT驱动器、CGDDB驱动器、CGDSB驱动器以及CGDST驱动器。在本实施例的读取工作中，CGDDT、CGDST驱动器选择并输出例如电压VREADK，CGDDB、CGDSB驱动器选择并输出VREAD。另外，以下，在不区分CGDDT驱动器、CGDDB驱动器、CGDSB驱动器以及CGDST驱动器的情况下，简称为CGD驱动器、或CGD＊等。
CGU驱动器162e是虽然选择的电压较少但具有驱动力的驱动器。在编写或者读取工作时，距选择字线WL较远的字线WL只要一律以相同电位进行驱动即可，为此使用CGU驱动器。
在本实施方式的存储单元阵列11中，在U字的串的底面设有背栅，CGBG驱动器162c用于驱动该背栅。
SG驱动器163是对存储单元阵列11的选择门等供给电力的驱动器。
平面开关17按存储单元阵列11的每个平面，设有平面开关CGSW和平面开关SGSW。更具体地，平面开关17与平面＜0＞相对应，具备平面开关CGSW171a和平面开关SGSW171b，与平面＜1＞相对应，具备平面开关CGSW172a和平面开关SGSW172b。
平面开关CGSW171a从控制电路15接收区段信号ZONE＿P0＜3：0＞、模式信号MODE＿P0＜1：0＞和CGD＊SW＿P0。另外，平面开关CGSW171a从CGNA驱动器＜3：0＞、CGNB驱动器＜3：0＞、CGNC驱动器＜3：0＞、CGND驱动器＜3：0＞、CGDDT驱动器、CGDDB驱动器、CGDSB驱动器、CGDST驱动器、CGBG驱动器以及CGU驱动器接收信号。而且，平面开关CGSW171a基于来自控制电路15的信号，将从CG驱动器162接收的信号供给于行译码器21。另外，平面开关SGSW171b基于来自控制电路15的信号，将从SG驱动器163接收的SGS信号以及SGD信号供给于行译码器21。
行译码器21按每个平面设有专用的行译码器。更具体地，行译码器21具备与平面＜0＞相对应的行译码器211和与平面＜1＞相对应的行译码器212。
行译码器211从控制电路15接收信号BLKADD＿P0＜1：0＞以及信号RDEC＿P0。另外，行译码器211从平面开关CGSW171a经由信号线CGI＜31：0＞、CGDDTI、CGDDBI、CGDSBI、CGDSTI以及CGBGI接收信号。进而，行译码器211从平面开关SGSW171b经由信号线SGSI、SGDI、USGSI以及USGDI接收信号。行译码器211基于接收信号，将信号供给于平面＜0＞。另外，行译码器212与行译码器211同样地工作。
＜平面开关CGSW的与CGN有关的开关的构成＞
接下来，使用图6对第1实施方式所涉及的平面开关CGSW的与CGN有关的开关的构成概略地进行说明。图6是第1实施方式所涉及的平面开关CGSW的与CGN有关的开关的电路图。
例如，在本实施方式中，平面开关CGSW171a具备开关17a0～17a7、17b0～17b7、17c0～17c7。
在开关17a0、17a4的电压路径的一端输入CGNA＜3：0＞，在开关17a1、17a5的电压路径的一端输入CGNB＜3：0＞。另外，在开关17a2、17a6的电压路径的一端输入CGNC＜3：0＞，在开关17a3、17a7的电压路径的一端输入CGND＜3：0＞。
另外，开关17a0的电压路径的另一端连接于信号线CGI＜3：0＞，开关17a1的电压路径的另一端连接于信号线CGI＜7：4＞。另外，开关17a2的电压路径的另一端连接于信号线CGI＜11：8＞，开关17a3的电压路径的另一端连接于信号线CGI＜15：12＞。进而，开关17a4的电压路径的另一端连接于信号线CGI＜19：16＞，开关17a5的电压路径的另一端连接于信号线CGI＜23：20＞。另外，开关17a6的电压路径的另一端连接于信号线CGI＜27：24＞，开关17a7的电压路径的另一端连接于信号线CGI＜31：28＞。
在开关17b0、17b4的电压路径的一端输入CGNC＜3：0＞，在开关17b1、17b5的电压路径的一端输入CGND＜3：0＞。另外，在开关17b2、17b6的电压路径的一端输入CGNA＜3：0＞，在开关17b3、17b7的电压路径的一端输入CGNB＜3：0＞。
另外，开关17b0的电压路径的另一端连接于信号线CGI＜3：0＞，开关17b1的电压路径的另一端连接于信号线CGI＜7：4＞。另外，开关17b2的电压路径的另一端连接于信号线CGI＜11：8＞，开关17b3的电压路径的另一端连接于信号线CGI＜15：12＞。进而，开关17b4的电压路径的另一端连接于信号线CGI＜19：16＞，开关17b5的电压路径的另一端连接于信号线CGI＜23：20＞。另外，开关17b6的电压路径的另一端连接于信号线CGI＜27：24＞，开关17b7的电压路径的另一端连接于信号线CGI＜31：28＞。
在开关17c0～17c7的电压路径的一端输入CGU。开关17c0的电压路径的另一端连接于信号线CGI＜3：0＞，开关17c1的电压路径的另一端连接于信号线CGI＜7：4＞。另外，开关17c2的电压路径的另一端连接于信号线CGI＜11：8＞，开关17c3的电压路径的另一端连接于信号线CGI＜15：12＞。进而，开关17c4的电压路径的另一端连接于信号线CGI＜19：16＞，开关17c5的电压路径的另一端连接于信号线CGI＜23：20＞。另外，开关17c6的电压路径的另一端连接于信号线CGI＜27：24＞，开关17c7的电压路径的另一端被连接于信号线CGI＜31：28＞。
另外，在开关17a0～a7、17b0～b7、17c0～c7的各个的栅，输入来自控制电路15的2种信号。更具体地，在开关17a0～a7、17b0～b7、17c0～c7的栅，输入基于模式信号MODE＜1：0＞以及区段信号ZONE＜2：0＞的信号。对于该模式信号MODE＜1：0＞以及区段信号ZONE＜2：0＞，在后面描述中进行说明。
＜平面开关CGSW的与CGD有关的开关的构成＞
接下来，使用图7对第1实施方式所涉及的平面开关CGSW的与CGD有关的开关的构成进行概略说明。图7是第1实施方式所涉及的平面开关CGSW的与CGD有关的开关的电路图。
例如，在本实施方式中平面开关CGSW171a具备开关17n、17o、17p、17q、17r、17s、17t以及17u。
在开关17n的电压路径的一端输入CGDDT，电压路径的另一端连接于信号线CGDDTI，在栅，输入来自控制电路15的CGDDTSW信号。
在开关17o的电压路径的一端输入CGDDB，电压路径的另一端连接于信号线CGDDTI，在栅，输入来自控制电路15的CGDDTSW信号。
在开关17p的电压路径的一端输入CGDDT，电压路径的另一端连接于信号线CGDDBI，在栅，输入来自控制电路15的CGDDBSW信号。
在开关17q的电压路径的一端输入CGDDB，电压路径的另一端连接于信号线CGDDBI，在栅，输入来自控制电路15的CGDDBSW信号。
在开关17r的电压路径的一端输入CGDST，电压路径的另一端连接于信号线CGDSTI，在栅，输入有来自控制电路15的CGDSTSW信号。
在开关17s的电压路径的一端输入CGDSB，电压路径的另一端连接于信号线CGDSTI，在栅，输入来自控制电路15的CGDSTSW信号。
在开关17t的电压路径的一端输入CGDST，电压路径的另一端连接于信号线CGDSBI，在栅，输入来自控制电路15的CGDSBSW信号。
在开关17u的电压路径的一端输入CGDSB，电压路径的另一端连接于信号线CGDSBI，在栅，输入来自控制电路15的CGDSBSW信号。
＜行译码器的构成＞
接下来，使用图8对第1实施方式所涉及的行译码器的构成概略地进行说明。图8是第1实施方式所涉及的行译码器的电路图。
行译码器21基于块地址BLKAD＜0＞、BLKAD＜1＞、译码结果RDEC等选择块BLK。
即，将与含有所选择的存储单元晶体管MT的块BLK相对应的MOS晶体管21k、21l、21m、21n设为导通状态。
例如，在块地址BLKAD＜0＞为“H”、块地址＜1＞为“L”的情况下，对逆变器21a输入“H”，对逆变器21b输入“L”。
而且，在NAND门21c，从逆变器21a输入“L”，从逆变器21b输入“H”。由于在NAND门21c输入“L”，所以与RDEC无关，NAND门21c输出“H”。因此，逆变器21d对MOS晶体管21k的栅输出“L”。
另外，在NAND门21e，作为块地址BLKAD＜0＞输入“H”，从逆变器21b输入“H”。如果RDEC为“H”，则NAND门21c输出“L”。因此，逆变器21f对MOS晶体管21l的栅输出“H”。因此，如果RDEC为“H”，则选择块BLK1。
另外，在NAND门21g，从逆变器21a输入“L”，作为块地址BLKAD＜1＞输入“L”。由于在NAND门21g输入“L”，所以与RDEC无关，NAND门21g输出“H”。因此，逆变器21h对MOS晶体管21m的栅输出“L”。
另外，在NAND门21i，作为块地址BLKAD＜0＞输入“H”，作为块地址BLKAD＜1＞输入“L”。由于在NAND门21i输入“L”，所以与RDEC无关，NAND门21i输出“H”。因此，逆变器21j对MOS晶体管21n的栅输出“L”。
＜CG映射的例子＞
使用图9～图11，对第1实施方式所涉及的CG映射概略地进行说明。图9是表示第1实施方式所涉及的半导体存储装置的编写工作时的CG映射的图。图10是表示第1实施方式所涉及的半导体存储装置的读取工作时的CG映射的图。图11是表示第1实施方式所涉及的半导体存储装置的擦除工作时的CG映射的图。在图9～图11中，纵轴表示对于字线WL的CG驱动器的分配，横轴表示选择字线WL。
再者，在第1实施方式中，CGDST驱动器始终向字线WLDST施加专用的电压，CGDSB驱动器始终向字线WLDSB施加专用的电压。另外，在第1实施方式中，CGDDB驱动器始终向字线WLDDB施加专用的电压，CGDDT驱动器始终向字线WLDDT施加专用的电压。进而，在第1实施方式中，CGBG驱动器始终向背栅BG施加专用的电压。
＜编写工作时的CG映射的例子＞
首先，对编写工作时的CG映射进行说明。如图9所示，根据所选择的字线WL，对字线WL施加电压的CG驱动器适宜进行切换。
图9的横轴所示的区段，是从控制电路15指示对各数据WL连接CGN驱动器的某一个还是CGU驱动器的信息。例如，通过从存储器控制器20对BiCS闪存10输入要存取的种类(编写/读取/擦除等)和存取的平面以及页地址，控制电路15对该平面的平面开关电路通过发送后述的MODE＜1：0＞以及ZONE＜3：0＞而指示将各CGN、CGU驱动器怎样连接于CGI即数据WL。
例如，在对字线WLDST、WL0～WL9进行编写时，从CGNA驱动器对字线WL0～3施加所希望的电压，同样从CGNB驱动器对字线WL4～7施加所希望的电压，从CGNC驱动器对字线WL8～11施加所希望的电压，从CGND驱动器对字线WL12～15施加所希望的电压，从CGU驱动器对字线WL16～31施加所希望的电压。
在对字线WL10～WL13进行编写时，产生切换，使得将CGNA驱动器连接于字线WL16～19、将CGU驱动器连接于字线WL0～3。在这样进行编写的字线WL，进行预先确定的CGN/CGU驱动器的向CGI的连接，该连接的组合成为区段PZ0～PZ4这5种。
将该区段PZ0～PZ4的各个称为编写时的区段。从存储器控制器20对平面开关电路17输入的ZONE信号，为了切换电路的简略化，设为输入与后述的读取时的区段统一的仅表示为“区段”的信号。考虑此时编写时与读取时的区段取尽可能相同的区域，使得由CGN驱动器数、区段数极大确定的CG驱动器类的电路面积成为最小。
在选择区段PZ0的情况下，区段信号成为“000”或者“001”，在选择区段PZ1的情况下，区段信号成为“010”。在选择区段PZ2的情况下，区段信号成为“011”，在选择区段PZ3的情况下，区段信号成为“100”。在选择区段PZ4的情况下，区段信号成为“101”、“110”、“111”。
在本实施方式中，通过使用合计16台CGN驱动器，设计成：能够通过CGN驱动器，相对于编写时的选择字线WLi(i：0～31)，将非选择字线WL(i+1)～非选择字线WL(i+6)(参照图中的D6)或者非选择字线WL(i-1)～非选择字线WL(i-6)(参照图中的S6)的电压控制为最合适。
＜读取工作时的CG映射的例子＞
接下来，对读取工作时的CG映射进行说明。
在NAND型半导体存储装置的读取时，只要对选择字线WLi输入读出电压、对非选择字线WL(i±1)的字线WL输入VREADK、对其他字线WL输入称为VREAD的电压即可，与编写时相比控制所需要的字线WL范围变窄，能够减少所需要的CGN驱动器的台数。由于为了编写工作准备16～24台左右，所以在读取时存在能够通过CGU驱动器代用WL电压施加的CGN驱动器。在本实施方式中，在多平面读取工作中，对从该CGN向CGU的代用和由其确保的CGN驱动器进行有效活用，使得在各平面选择互不相同的WL。
如图10所示，根据所选择的字线WL，适宜切换对字线WL施加电压的CG驱动器。
如图10的横轴所示，设定读取时的区段RZ0～RZ6。
具体地，在对字线WLDST、WL0～WL5进行读取时，通过CGNA驱动器或者CGNC驱动器对字线WL0～3施加所希望的电压，同样通过CGNB驱动器或者CGND驱动器对字线WL4～7施加所希望的电压，通过CGU驱动器对字线WL8～31施加所希望的电压。与此相对，在对字线WL6～WL9进行读取时，产生切换，使得将CGNA驱动器或者CGNC驱动器连接于字线WL8～11，将CGU连接于字线WL0～3。在进行读取的字线WL进行预先确定的连接，该连接的组合成为区段RZ0～RZ6这7种。将该区段RZ0～RZ6的各个称为读取时的区段。
在选择区段RZ0的情况下，区段信号成为“000”，在选择区段RZ1的情况下，区段信号成为“001”。在选择区段RZ2的情况下，区段信号成为“010”，在选择区段RZ3的情况下，区段信号成为“011”。在选择区段RZ4的情况下，区段信号成为“100”或者“101”，在选择区段RZ5的情况下，区段信号成为“110”。而且，在选择区段RZ6的情况下，区段信号成为“111”。
这样，在本实施方式中，至少能够通过CGN驱动器相对于选择字线WLi(i：0～31)来切换非选择字线WL(i+1)(参照图中的D1)或者非选择字线WL(i-1)(参照图中的S1)的电压，在CGNA以及CGNB和CGNC以及CGND，分配作为用于对不同的平面的字线WL施加电压的驱动器，由此能够在多平面读取时自由地指定2种字线WL。在具有例如16台CGN驱动器的情况下，为了使得在多平面读取中选择2种字线WL，将16个CGN驱动器分为4组，将4组中的2组分配为1条字线WL的选择用，将剩余2组分配为另1条字线WL的选择用。
在具有4平面的情况下，能够通过将16台CGN驱动器分为8组，能够进行同样的多平面读取。都能够无需增加电路面积大的CGN驱动器的台数来实现。
＜擦除工作时的CG映射的例子＞
接下来，对擦除工作时的CG映射进行说明。
如图11所示，在擦除工作时，CGNA驱动器对字线WL0～WL3、WL16～WL19施加电压，CGNB驱动器对字线WL4～WL7、WL20～WL23施加电压。另外，CGNC驱动器对字线WL8～WL11、WL24～WL27施加电压，CGND驱动器对字线WL12～WL15、WL28～WL31施加电压。再者，由于本实施方式与擦除工作没有关系，所以详细的说明省略。
＜CG的连接表＞
接下来，使用图12A以及图12B，对CG的连接表进行说明。图12A表示对于擦除工作、编写工作、读取工作时的区段信号，从CGN/CGU驱动器向CGI的连接关系。图12B表示开关信号与输出信号的关系。
如图12A所示，在擦除时，模式信号MODE＜1：0＞变为“00”，在编写时，模式信号MODE＜1：0＞变为“01”。在读取时(读取-A)，模式信号MODE＜1：0＞变为“10”，在读取时(读取-B)，模式信号MODE＜1：0＞变为“11”。图中的读取时(读取-A)与读取时(读取-B)，读取工作本身实质没有变化，但使用的CG驱动器分别不同。
图12B表示从CGD驱动器向CGD＊I的连接关系。在信号CGDDTSW为“0”的情况下，信号线CGDDTI输出变为CGDDT驱动器的输出，在信号CGDDTSW为“1”的情况下，信号线CGDDTI输出变为CGDDB驱动器的输出。另外，在信号CGDDBSW为“0”的情况下，信号线CGDDBI输出变为CGDDB驱动器的输出，在信号CGDDBSW为“1”的情况下，信号线CGDDBI输出变为CGDDT驱动器的输出。在信号CGDSTSW为“0”的情况下，信号线CGDSTI输出变为CGDST驱动器的输出，在信号CGDSTSW为“1”的情况下，信号线CGDSTI输出变为CGDSB驱动器的输出。另外，在信号CGDSBSW为“0”的情况下，信号线CGDSBI输出变为CGDSB驱动器的输出，在信号CGDSBSW为“1”的情况下，信号线CGDSBI输出变为CGDST驱动器的输出。
＜第1实施方式的作用效果＞
根据上述的第1实施方式，BiCS闪存10具备：能够进行数据的改写的多个存储单元和连接于多个存储单元的多条字线WL。另外，BiCS闪存10具备：具备连接于同一字线WL的多个存储单元的页、具备多个页的平面和具备多个平面的存储单元阵列11。进而BiCS闪存10具备：对多条字线WL施加电压的多个字线驱动器(CG驱动器)162；和按每个平面设置、对每条字线WL分配字线驱动器162的多个平面开关17。在存储器控制器20对存在于BiCS闪存10内的某一页进行存取时，对闪存指定标识该页所属的平面的编号(称为平面编号)、在同一平面内标识各块的编号(称为块编号)、以及在同一块内标识各页的编号(称为页编号)。以后，将它们分别称为“平面编号”、“块编号”、“页编号”。
但是，在近年的NAND型闪存中，随着其精细化和/或多值(multi-level)化进展，所需要的电压的种类也增加。在例如着眼于数据的编写时的情况下，仅应该对非选择的字线施加的电压就有多种。
例如对选择字线WLi(例如i为0～31)施加的电压在编写时为VPGM，向与选择字线WLi在选择门线SGD侧相邻的非选择字线WL(i+1)施加的电压在编写时为VPASSH。另外，向其他的非选择字线WL施加的电压在编写时为VPASS、VPASSL、VGP、VISO等。
例如对选择字线WLi施加的电压，在读取时为VCGRV，对与选择字线WLi在选择门线SGD侧相邻的非选择字线WL(i+1)或者WL(i-1)施加的电压在编写时为VREADK。另外，对其他的非选择字线WL施加的电压在读取时为VREAD等。
因此，需要通过能够选择输出各种电压的CGN驱动器对与选择字线WL相邻的字线WL进行控制。然而，CGN驱动器也具有电路面积大的缺点。因此，需要通过较少的CGN驱动器高效地控制字线WL。
然而，在本实施方式中，对与选择字线WL相邻、需要详细的电压的调整的字线WL，能够通过平面开关17分配CGN驱动器。而且，对于只要单纯地施加VPASS即可的其他字线WL，能够通过平面开关17分配能够选择输出的电压的种类也较少、电路面积比CGN驱动器小的CGU驱动器。
这样，根据本实施方式，通过设置平面开关17、用区段信号等控制平面开关，能够以较少的CG驱动器高效地控制字线WL。
另外，在即使不通过平面开关17等控制CG驱动器的切换也产生了对具有同一页编号x、相互不同的多个平面P0,P1,…Pn的块编号B0,B1,…Bn的页(P0,B0,x),(P1,B1,x),…(Pn,Bn,x)的同时存取的情况下，能够一并对闪存设备发布这些存取请求，进行并列存取。
然而，在产生了对于存在于相互不同的多个平面P0,P1,…Pn的某一块B0,B1,…Bn的、属于相互不同的页编号x,y,…z的页(P0,B0,x),(P1,B1,y),…(Pn,Bn,z)的存取请求的情况下，由于页编号不同的页属于相互不同的字线，所以如果不使用在第1实施方式中说明的BiCS闪存10，则不能一并对其进行处理。
本实施方式所涉及的BiCS闪存10，由于能够通过平面开关17按每个平面向适宜字线WL分配CG驱动器，所以能够对位于相互不同的多个平面内的页编号的不同的页并列进行存取。即，在本实施方式所涉及的BiCS闪存10中，由于字线驱动器(CG驱动器)的制约，编写命令以及读取命令不存在指定相同字线WL且相同低位(Lower)/高位(Upper)的页的制约等。由此，能够改善NAND系统的性能。
(第2实施方式)
接下来，对第2实施方式进行说明。在第2实施方式中，对使用在第1实施方式中说明的半导体存储装置的多平面存取进行说明。再者，在第2实施方式中，对于具有与上述的第1实施方式大致相同的功能以及构成的构成要素，赋予同一符号，且仅在必要的情况下进行重复说明。
＜第2实施方式所涉及的半导体存储装置的构成＞
首先，使用图13，对第2实施方式所涉及的半导体存储装置的基本的构成概略地进行说明。图13是示意性表示第2实施方式所涉及的半导体存储装置的基本的构成的框图。
如图13所示，存储器控制器20进而具备逻辑物理转换表1a和写入/读出控制部1b。
逻辑物理转换表1a是保持下述信息的表：从主机2通过主机接口30供给的具有逻辑地址的用户数据被存储于BiCS闪存10内的哪个物理的存储单元位置(物理地址)。存储器控制器20若从主机2被供给逻辑地址，则使用逻辑物理转换表1a，导出与接收的逻辑地址相对应的物理地址。
写入/读出控制部1b在这里可以通过未图示的CPU等硬件实现，也可以通过在CPU以及RAM上等工作的软件实现。对于写入/读出控制部1b的详细工作在后面描述。
＜第2实施方式所涉及的存取汇总工作＞
接下来，使用图14、图15，对第2实施方式所涉及的存取汇总工作进行说明。图14是表示第2实施方式所涉及的存取汇总工作的流程图。图15图示对在第2实施方式所涉及的BiCS闪存10的相互不同平面内的块内的、具有相互不同的页编号的页中存储的数据并列地进行存取的状况。在这里，为了简单，将第i平面的第j块的第k页表示为页(i,j,k)。
[步骤S1001]
存储器控制器20接收来自主机2的存取请求(存取命令)。在这里，所谓存取请求，包含读出请求(读取命令)和写入请求(写入命令)。
[步骤S1002]
存储器控制器20在接收到来自主机2的存取请求后，在能够开始处理的时刻，开始所接收的存取请求的处理。
[步骤S1003]
写入/读出控制部1b判定处理对象的存取请求是否有多个。例如，存储器控制器20具备例如未图示的命令队列区域等。该命令队列区域保持从主机2接收到的命令。写入/读出控制部1b能够参照保持于命令队列区域的存取请求，能够判定是否有多个存取请求。
[步骤S1004]
在步骤S1003中写入/读出控制部1b判定为有多个处理对象的存取请求的情况下，写入/读出控制部1b判定多个存取请求是否能够汇总。如果处理对象的多个存取请求是对于同一BiCS闪存10的相互不同的平面内的页的，则判定为这些存取请求能够汇总，在不是的情况下判定为不能汇总。更具体地，写入/读出控制部1b对处理对象的多个存取请求，分别参照存取目的地的物理地址(在S1002中导出)。在多个存取请求的存取目的地的物理地址指定不同平面上的页、且存取内容为读出请求彼此或者写入请求彼此的情况下，判定为能够将该多个存取请求汇总。另一方面，在不满足以上条件的情况下，判定为不能汇总。在这里，所谓将存取请求汇总，指的是：通过一次的对于BiCS闪存的命令序列发布，对有存取请求的多个数据一同进行读取工作或者编写工作。
[[步骤S1005]
在步骤S1004中写入/读出控制部1b判定为多个存取请求能够汇总的情况下，写入/读出控制部1b将多个存取请求汇总。
[步骤S1006]
在步骤S1003中写入/读出控制部1b判定为处理对象的存取请求不是多个的情况下(即，判定为处理对象的存取请求为1个的情况下)，写入/读出控制部1b基于处理对象的存取请求进行向BiCS闪存10的存取。
在步骤S1004中写入/读出控制部1b判定为多个存取请求不能汇总的情况下，写入/读出控制部1b基于各存取请求逐次进行向BiCS闪存10的存取。
在写入/读出控制部1b将多个存取请求汇总的情况下，写入/读出控制部1b基于汇总后的存取请求进行向BiCS闪存10的存取(称为并列存取或者多平面存取)。
使用图15，对基于汇总后的存取请求的、向BiCS闪存10的存取进行说明。
如上所述，写入/读出控制部1b，在处理对象的多个存取请求为对于同一BiCS闪存10的相互不同的平面内的页的情况下，将多个存取请求汇总，基于汇总后的存取请求进行向BiCS闪存10的存取。图15表示基于汇总后的存取请求的、向BiCS闪存10的存取的状况。
图15图示将对于存在于页(0,1,1)的用户数据A的存取请求、对于存在于页(1,2,0)的用户数据B的存取请求以及对于存在于页(n,1,2)的用户数据C的存取请求汇总、基于汇总后的存取请求的存取。
如图15，在第2实施方式所涉及的半导体存储装置中，能够对存储于具有不同的页编号的页(0,0,1),(1,2,0),…(n,1,2)的用户数据A,B,C并列地进行存取。再者，所谓并列地进行存取，指的是同时进行对于存储有存取请求的用户数据A,B,C的存储单元的读取工作或者编写工作。
＜第2实施方式的作用效果＞
根据上述的第2实施方式，使用在第1实施方式中说明的、能够对位于相互不同的多个平面内的页编号不同的页并列存取的BiCS闪存，将向在相互不同平面内的页编号不同的页中存储的数据的存取请求汇总，并列地进行存取。
这样，通过将多个存取请求汇总，不需要逐次进行数据存取，能够使对BiCS闪存的数据存取的吞吐量提高。
(第3实施方式)
接下来，对第3实施方式进行说明。在第3实施方式中，对多平面存取的其他的例子进行说明。再者，在第3实施方式中，对于具有与上述的第2实施方式大致相同功能以及构成的构成要素，赋予同一符号，且仅在必要的情况下进行重复说明。
＜第3实施方式所涉及的存取汇总工作＞
接下来，使用图16、图17，对第3实施方式所涉及的存取汇总工作进行说明。图16是表示第3实施方式所涉及的存取汇总工作的流程图。图17图示对在第3实施方式所涉及的BiCS闪存10的相互不同平面内的块内的、具有相互不同的页编号的页中存储的数据并列地进行存取的状况。一般，存储器控制器20在从主机2接受请求而对用户数据存取时，有时将与该用户数据相对应但不是用户数据本身的某一数据用作为次要的信息。以下将这样的、存储器控制器20内部地用于进行用户数据的管理的数据称为元数据。
在第3实施方式中，存储器控制器20将与某用户数据相对应的元数据存储于同一闪存设备内的相互不同的平面。此时，存储用户数据和与其相对应的元数据的页，即使块编号、页编号不同，也没有问题。另外，在第3实施方式中，将用户数据存储于平面0～n-1，将元数据存储于平面n，但未必限定于此。
另外，在确定与某一用户数据相对应的元数据的存储位置(物理地址)时，能够构成为，元数据的存储位置能够根据对应的用户数据的存储位置(物理地址)等属性容易地计算。通过这样构成，能够得到求出与用户数据相对应的元数据的位置变得容易的优点。
[步骤S2001]
存储器控制器20接收来自主机2的读出请求(参照图14的步骤S1001)。
[步骤S2002]
存储器控制器20，在接收到来自主机2的读出请求后，开始所接收的读出请求的处理(参照图14的步骤S1002)。
[步骤S2003]
存储器控制器20在开始了来自主机2的存取请求处理后，获取存储有与有存取请求的用户数据相对应的元数据的位置。
[步骤S2004]
写入/读出控制部1b从主机2对BiCS闪存10发布对有存取请求的用户数据和与用户数据相对应的元数据并列地进行存取的命令序列(参照图14的步骤S1006)。
由此，存储器控制器20能够通过主机2并列地进行对有存取请求的用户数据和与用户数据相对应的元数据的存取。
如图17所示，通过存储器控制器20，使存储于页(0,0,1)的用户数据A与存储于页(n,1,2)的元数据A相关联。同样，通过写入/读出控制部1b，使存储于页(1,2,0)的用户数据B与存储于页(n,1,1)的元数据B分别相关联。
如图17所示，写入/读出控制部1b能够对用户数据与元数据的组并列地存取。这是因为，存储器控制器20将各用户数据A,B和与其相对应的元数据A,B存储于同一BiCS闪存10内的相互不同的平面。
＜第3实施方式的作用效果＞
根据上述的第3实施方式，将用户数据和与该用户数据相关联的元数据存储于同一BiCS闪存10上的相互不同的平面。存储器控制器20在对用户数据和与该用户数据相关联的元数据进行存取时，对BiCS闪存10发布对二个数据并列地进行存取的命令序列。由此，用户数据和与该用户数据相关联的元数据能够并列地存取。
通过并列地存取用户数据和与该用户数据相关联的元数据，由于无需逐次进行数据存取，所以能够使吞吐量提高。
(第4实施方式)
接下来，对第4实施方式进行说明。在第4实施方式中，对在第1实施方式、第2实施方式以及第3实施方式中说明的半导体存储装置中的编写工作、读取工作进行说明。再者，在第4实施方式中，对于具有与上述的各实施方式大致相同功能以及构成的构成要素，赋予同一符号，且仅在必要的情况下进行重复说明。
＜数据的编写方法的例子＞
以下，将向电荷蓄积层注入电荷而使存储单元晶体管MT的阈值电压上升的情况称为“x0”编写、“00”编写、“10”编写、“0”编写等。另一方面，将不向电荷蓄积层注入电荷、不使阈值电压变化的情况(换言之，抑制为保持数据不向其他的电平转变的程度的电荷注入的情况)称为“x1”编写、“11”编写、“1”编写等。
使用图18对根据本实施方式的存储器中的、数据的编写方法的一例进行说明。但是，为了说明的简略化，以下列举4值(4-levels)或者2值(2-levels)NAND型闪存的情况为例进行说明。另外，在其他的多值(multi-bit)NAND型闪存中也同样。
图18是表示存储单元晶体管MT的阈值分布的曲线图。在存储单元晶体管MT能够保持4值的数据(2位数据)的情况下，存储单元晶体管MT能够按照阈值电压Vth从高到低的顺序保持“11”、“01”、“00”、“10”这4种数据。
＜MLC编写方法的例子＞
图18的(a)是表示存储单元晶体管MT的阈值分布的曲线图，表示MLC编写时的低位页的编写后的阈值分布的变化。图18的(b)是表示存储单元晶体管MT的阈值分布的曲线图，表示MLC(multi level cell，多值单元)编写时的高位页的编写后的阈值分布的变化。
如图18的(a)以及(b)所示，数据对于1页一并写入。另外数据每次写入2位中的1位。此时，如图所示，在2位中首先写入低位位的数据，接下来写入高位位的数据。在对低位位进行“0”编写的情况下，粗略地进行编写。然后在高位位的编写时，在进行“00”编写时以其阈值变得比BV高的方式进行编写，在进行“10”编写时以变得比CV高的方式进行编写。
＜SLC编写方法的例子＞
图18的(c)是表示存储单元晶体管MT的阈值分布的曲线图，表示SLC(Single level cell，单值单元)编写后的阈值分布的变化。
如图18的(c)所示，与MLC编写相比，粗略地进行编写。然后在进行“0”编写时以其阈值变得比SLCV高的方式进行编写。
另外，该SLC数据由例如元数据等使用。
＜hSLC编写方法的例子＞
图18的(d)是表示存储单元晶体管MT的阈值分布的曲线图，表示hSLC(higher Single level cell，更高单值单元)编写后的阈值分布的变化。
如图18的(d)所示，在进行“0”编写时与SLC编写的“0”相比，更高地进行编写。更具体地，在进行“0”编写时以其阈值变得比hSLCV高的方式进行编写。hSLC编写时使用图19所示那样的hSLC的专用的参数进行编写。参数F＿VPGMHSLC是定义hSLC编写中的初次的电压VPGM的参数。参数F＿DVPGMHSLC是定义hSLC编写中的VPGM的增加量的参数。参数F＿VCG＿HSLCV是定义hSLC编写中的校验电平的参数。参数F＿NLP＿HSLC是定义hSLC编写中的循环的最大次数的参数。再者，这些参数预先存储于存储器阵列11的一部分，在电源接入时传送给控制电路15内的寄存器。
另外，该hSLC数据由例如元数据等使用。该hSLC数据的“0”作为例子预先写成为MLC的BV以上。
＜读取序列＞
接下来，使用图20，对第4实施方式所涉及的工作选项进行说明。图20是表示第4实施方式所涉及的工作选项中的读取序列的图。在这里，为了简单，取出平面0和平面1这二个平面进行说明。
＜工作选项A＞
首先，对工作选项A进行说明。对hSLC数据通过专用的命令将存储单元的阈值电压设为MLC中的BV以上。因此，该工作选项A边进行SLC数据以及MLC低位/高位数据的读取边也同时进行hSLC数据的读出。该工作选项A能够防止读出时间的增大。
在读出平面0的SLC数据和平面1的hSLC数据的情况下，通过对选择字线WL施加SLCR，能够读出双方的数据。
在读出平面0的MLC-低位(还未进行高位编写的)数据和平面1的hSLC数据的情况下，通过对选择字线WL施加BR，能够读出hSLC数据，然后，通过对选择字线WL施加LMR，能够读出MLC-低位数据。
在读出平面0的MLC-高位(还未进行高位编写的)数据和平面1的hSLC数据的情况下，通过对选择字线WL施加AR，能够读出hSLC数据，然后，通过对选择字线WL施加CR，能够读出MLC-高位数据。
在读出平面0的MLC-低位(进行了高位编写的)数据和平面1的hSLC数据的情况下，通过对选择字线WL施加BR，能够读出双方的数据。
在读出平面0的MLC-高位(进行了高位编写的)数据和平面1的hSLC数据的情况下，通过对选择字线WL施加AR，能够读出hSLC数据，然后，通过对选择字线WL施加CR，能够读出MLC-高位数据。
在工作选项A中，能够无需读出时间tR的时长地读出平面0的数据(用户数据)以及平面1的数据(元数据)。
再者，在选择该选项的情况下，F＿HSLC＿MODE设为“1”。
＜工作选项B＞
接下来，对工作选项B进行说明。对hSLC数据通过SLC命令将存储单元的阈值电压设为MLC中的LMV以上且SLCV以上。因此，该工作选项B边进行SLC数据以及MLC低位/高位数据的读取边也同时进行hSLC数据的读出。该工作选项B，由于SLC的写入电平与hSLC的写入电平大致相同，所以hSLC数据的W/E次数大致与SLC数据的W/E次数相同。在hSLC数据的编写电平与SLC的编写电平完全相同的情况下，在hSLC数据的编写时可以使用SLC编写命令，在对写入电平进行微调整的情况下使用hSLC数据的专用命令即可。
在读出平面0的SLC数据和平面1的hSLC数据的情况下，通过对选择字线WL施加SLCR，能够读出双方的数据。
在读出平面0的MLC-低位(还未进行高位编写的)数据和平面1的hSLC数据的情况下，通过对选择字线WL施加LMR，能够读出hSLC以及MLC-低位数据。
在读出平面0的MLC-高位(还未进行高位编写的)数据和平面1的hSLC数据的情况下，通过对选择字线WL施加AR，能够读出hSLC数据，然后，通过对选择字线WL施加CR，能够读出MLC-高位数据。
在读出平面0的MLC-低位(进行了高位编写的)数据和平面1的hSLC数据的情况下，通过对选择字线WL施加LMR，能够读出MLC-低位数据，然后，通过对选择字线WL施加BR，能够读出hSLC数据。
在读出平面0的MLC-高位(进行了高位编写的)数据和平面1的hSLC数据的情况下，通过对选择字线WL施加AR，能够读出hSLC数据，然后，通过对选择字线WL施加CR，能够读出MLC-高位数据。
在工作选项B中，hSLC仅在SLCV以上写入即可，与SLC相同，为tPROG/可信性(W/E次数)。另外，在工作选项B中，hSLC的编写由于使用SLC的编写命令即可，所以能够进行与SLC数据的多平面编写(编写时的字线WL需要在所有平面相同)。另外，在工作选项B中，在hSLC编写中使用hSLC的编写命令的情况下，能够相对于SLC改变Vth分布(阈值分布)。再者，在选择该选项的情况下，F＿HSLC＿MODE设为“0”。
＜工作波形＞
接下来，使用图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C，对本实施方式所涉及的读取工作时的工作波形进行说明。
图21A表示SLC数据的读取的情况下的读取工作波形，图21B表示MLC-低位数据的读取的情况下的读取工作波形，图21C表示MLC-高位数据的读取的情况下的读取工作波形。
图22A表示本实施方式的工作选项A中的SLC数据以及hSLC数据的读取的情况下的读取工作波形，图22B表示MLC-低位数据以及hSLC数据的读取的情况下的读取工作波形，图22C表示MLC-高位数据以及hSLC数据的读取的情况下的读取工作波形。
图23A表示本实施方式的工作选项B中的SLC数据以及hSLC数据的读取的情况下的读取工作波形，图23B表示MLC-低位数据以及hSLC数据的读取的情况下的读取工作波形，图23C表示MLC-高位数据以及hSLC数据的读取的情况下的读取工作波形。
如图21A所示，在SLC数据的读出时，对选择字线WLn施加电压SLCR，对非选择字线WL(n+1)、WL(n-1)施加电压VREADK(VREADK＞SLCR)，对其他的非选择字线WL(称为WLother等)施加电压VREAD(VREADK＞VREAD＞SLCR)。
如图21B所示，在MLC-低位数据的读出时，对选择字线WLn施加电压BR，对非选择字线WL(n+1)、WL(n-1)施加电压VREADK(VREADK＞BR)，对其他的非选择字线WLother施加电压VREAD(VREADK＞VREAD＞BR)。在不执行高位编写的情况(参照虚线部分)下，对选择字线WLn施加电压LMR(BR＞LMR)，对非选择字线WL(n+1)、WL(n-1)施加电压VREADK(VREADK＞BR＞LMR)，对其他的非选择字线WLother施加电压VREAD(VREADK＞VREAD＞BR＞LMR)，进行重新读出。
如图21C所示，在MLC-高位数据的读出时，对选择字线WLn施加电压AR，然后对选择字线WLn施加电压CR(CR＞AR)，对非选择字线WL(n+1)、WL(n-1)施加电压VREADK(VREADK＞CR＞AR)，对其他的非选择字线WLother施加电压VREAD(VREADK＞VREAD＞CR＞AR)。
另外，如图21A以及图22A所示，工作选项A中的SLC数据以及hSLC数据的读取的情况下的工作波形与SLC数据的读取的情况下的工作波形相同。
另外，如图21B以及图22B所示，工作选项A中的MLC-低位数据以及hSLC数据的读取的情况下的工作波形与MLC-低位数据的读取的情况下的工作波形相同。
另外，如图21C以及图22C所示，工作选项A中的MLC-高位数据以及hSLC数据的读取的情况下的工作波形与MLC-高位数据的读取的情况下的工作波形相同。
另外，如图21A以及图23A所示，工作选项B中的SLC数据以及hSLC数据的读取的情况下的工作波形与SLC数据的读取的情况下的工作波形相同。
如图23B所示，在MLC-低位数据以及hSLC数据的读出时，对选择字线WLn施加电压LMR，然后对选择字线WLn施加电压BR(BR＞LMR)，对非选择字线WL(n+1)、WL(n-1)施加电压VREADK(VREADK＞BR＞LMR)，对其他的非选择字线WLother施加电压VREAD(VREADK＞VREAD＞BR＞LMR)。该工作为了读取hSLC数据需要电压LMR，与高位编写执行前相比，高位编写执行后的读取工作的频度高。由于电压LMR与电压BR的2次读出的频度较高，所以顺序连续施加电压LMR、电压BR而减少非选择字线WL的放电以及未图示的读出放大器的复位时间而高速化。再者，也可以不连续施加而设为图22B那样的方式。
另外，如图21C以及图23C所示，工作选项B中的MLC-高位数据以及hSLC数据的读取的情况下的工作波形与MLC-高位数据的读取的情况下的工作波形相同。
＜编写序列的例子＞
接下来，使用图24以及图25，对第4实施方式所涉及的编写序列进行说明。
图24是为了使命令序列的理解变得容易而表示在命令序列中使用的符号和符号的含义的表。
图25是表示hSLC数据的编写时的命令序列和其内部工作波形的图。在这里，关于对平面0、块BLKx以及选择字线WLn进行hSLC数据的编写的例子进行说明。再者，本图所示的R/B表示存储器控制器20与BiCS闪存10之间的信号线的就绪/忙。
如图25所示，在对hSLC数据进行编写的情况下，存储器控制器20对BiCS闪存10发布xxh命令和80h命令。而且，存储器控制器20对BiCS闪存10发布预定的命令和/或地址、写入数据等。
如图25所示，BiCS闪存10若从存储器控制器20输入hSLC数据的编写命令，则对存储单元阵列11进行编写工作。
如图25所示，在第1次(LOOP#＝1)的编写时对选择字线WLn施加电压VPGM，对其他的非选择字线WLother施加上述那样的各种电压Vxxxx(VPGM＞Vxxxx)。再者，电压VPGM能够通过参数F＿VPGMHSLC设定。
而且，为了判定是否正常地进行了编写，进行第1次的校验工作。在校验工作时对选择字线WLn施加电压HSLCV，对非选择字线WL(n+1)、WL(n-1)施加电压VREADK(VREADK＞HSLCV)，对其他的非选择字线WLother施加电压VREAD(VREADK＞VREAD＞HSLCV)。再者，电压HSLCV能够通过参数F＿VCG＿HSLCV设定。
在这里，在通过第1次的编写工作、编写没有结束的情况下，进行第2次的编写工作。
在第2次(LOOP#＝2)的编写时对选择字线WLn施加比第1次的编写工作时的电压VPGM高的电压VPGM，对其他的非选择字线WLother，施加上述那样的各种电压Vxxxx(VPGM＞Vxxxx)。再者，从上次的编写工作时的电压VPGM到本次的编写工作时的电压VPGM的上升幅度能够通过参数F＿DVPGHSLC设定。
而且，与第1次的校验工作时同样，为了判定是否正常地进行了编写，进行第2次的校验工作。
如图25所示，在即使进行编写工作到最大次数(LOOP#＝MAX)、校验也没有变为OK的情况下，对BiCS闪存10的未图示的状态寄存器设置失败而将编写工作结束。再者，循环次数能够通过参数F＿NLP＿HSLC设定。
＜读取序列的例子＞
接下来，使用图26，对第4实施方式所涉及的读取序列进行说明。
图26是表示hSLC数据的读取时的命令序列和编写时的工作波形的图。在这里，对同时读取保持于平面0、块BLKx以及选择字线WLn的hSLC数据和保持于平面1、块BLKy以及选择字线WLm的MLC-高位数据的例子进行说明。这样，将对不同的平面同时进行的读取工作称为多平面读取等。该多平面读取与上述的并列存取同义。再者，本图所示的R/B表示存储器控制器20与BiCS闪存10之间的信号线的就绪/忙。
如图26所示，在读取hSLC数据的情况下，存储器控制器20对BiCS闪存10发布xxh命令和00h命令。接下来，存储器控制器20对BiCS闪存10发布预定的命令和/或地址等。进而，存储器控制器20为了读出MLC-高位数据，对BiCS闪存10发布00h命令。接下来，存储器控制器20对BiCS闪存10发布预定的命令和/或地址等。
如图26所示，BiCS闪存10，若从存储器控制器20输入各命令，则从存储单元阵列11进行读取工作。
在平面0、块BLKx、页hSLC中，对选择字线WLn施加电压AR，然后，对选择字线WLn施加电压CR(CR＞AR)，对非选择字线WL(n+1)、WL(n-1)施加电压VREADK(VREADK＞CR＞AR)，对其他的非选择字线WLother施加电压VREAD(VREADK＞VREAD＞CR＞AR)。再者，通过对选择字线WL施加电压AR，读出hSLC数据。
在平面1、块BLKy、页MLC-高位中，对选择字线WLm施加电压AR，然后，对选择字线WLn施加电压CR(CR＞AR)，对非选择字线WL(m+1)、WL(m-1)施加电压VREADK(VREADK＞CR＞AR)，对其他的非选择字线WLother施加电压VREAD(VREADK＞VREAD＞CR＞AR)。
再者，向平面0以及平面1的存取能够使用在第1实施方式中说明的BiCS闪存10，同时存取。
这样，hSLC数据与MLC-高位数据连续地被读出。
＜数据输出序列的具体例子＞
接下来，使用图27以及图28，对读取序列以及数据输出序列的具体例子概略地进行说明。图27表示数据输出序列的具体例子。图28表示在多平面存取时使用的地址例子。再者，本图所示的R/B表示存储器控制器20与BiCS闪存10之间的信号线的就绪/忙。
如图27所示，在对保持于平面0的hSLC数据进行数据输出的情况下，存储器控制器20对BiCS闪存10发布00h命令。接下来，存储器控制器20对BiCS闪存10发布地址C1、C2、R1、R2、R3、命令E0h。由此，从BiCS闪存10输出hSLC数据(R-Data)。
如图27所示，在对保持于平面1的MLC数据进行数据输出的情况下，存储器控制器20对BiCS闪存10发布00h命令。接下来，存储器控制器20对BiCS闪存10发布地址C1、C2、R1、R2、R3、命令E0h。由此，从BiCS闪存10输出MLC数据(R-Data)。
如图28所示，在本实施方式中，作为一例，闪存上的物理位置通过8位×5循环的地址表达。
例如，在本实施例中，R1-1到R1-5的位在表示字线WL的编号时使用，R2-3到R2-4的位在表示平面编号的情况下使用。
在本申请中，在对hSLC数据和MLC数据进行多平面存取的情况下，有可能hSLC数据的字线WL编号以及平面编号与MLC数据的字线WL编号以及平面编号不同。
＜第4实施方式的作用效果＞
根据上述的第4实施方式，作为用户数据使用MLC数据、或者SLC数据，作为元数据使用hSLC数据或者SLC数据。而且，能够与对某平面进行通常的读取(SLC、MLC-低位/高位数据)同时，对其他的平面读出hSLC数据(元数据)。
例如，在SLC、MLC-低位/高位数据的任意一个的读取时，如果是存储于与进行该读取的平面不同的平面的hSLC数据，则能够与SLC、MLC-低位/高位数据的任意一个的读取工作同时进行hSLC数据的读取工作。
另外，如果是MLC-低位/高位数据、或者SLC数据、或者hSLC数据彼此，则能够在多平面工作中在各个平面选择其他的字线WL。
如以上，通过对多个平面同时并列地进行存取，由于无需逐次进行数据存取，所以能够使吞吐量提高，能够改善NAND系统的性能。
(第5实施方式)
接下来，对第5实施方式进行说明。在第5实施方式中，对虚设字线附近的读取工作进行说明。再者，在第5实施方式中，对具有与上述的各实施方式大致相同的功能以及构成的构成要素，赋予同一符号，且仅在必要的情况下进行重复说明。
使用图29A以及图29B，对选择字线WL在虚设字线WLD附近的读取工作进行说明。图29A是表示在读取工作时选择字线WL在虚设字线WLD附近的情况下的区段信号ZONE＜3：0＞、模式信号MODE＜1：0＞、CGDDTSW信号、CGDDBSW信号、CGDSTSW信号、CGDSBSW信号的图。图29B是表示用于各字线WL的CG驱动器的种类和施加于字线WL的电压的图。再者，在这里，为了简单，对聚焦于平面0和平面1、从平面1读出hSLC数据的情况进行说明。
如图29A以及图29B所示，在平面0，在选择字线WL为例如与虚设字线WLDDT相邻的字线WL31的情况下，区段信号ZONE＜3：0＞成为“111”，模式信号MODE＜1：0＞成为“10”，CGDDTSW信号成为“0”，CGDDBSW信号成为“0”，CGDSTSW信号成为“1”，CGDSBSW信号成为“0”。
对选择字线WL31，通过CGNB＜3＞驱动器施加电压VCGRV，对非选择字线WL30，通过CGNB＜2＞驱动器施加电压VREADK(VREADK＞VCGRV)。而且，对虚设选择字线WLDDT，通过CGDDT驱动器施加电压VREADK(VREADK＞VCGRV)。
如图29A以及图29B所示，在平面1，在选择字线WL为例如与虚设字线WLDSB相邻的字线WL15的情况下，区段信号ZONE＜3：0＞成为“011”，模式信号MODE＜1：0＞成为“11”，CGDDTSW信号成为“1”，CGDDBSW信号成为“0”，CGDSTSW信号成为“1”，CGDSBSW信号成为“1”。
对选择字线WL15，通过CGND＜3＞驱动器施加电压VCGRV，对非选择字线WL14，通过CGND＜2＞驱动器施加电压VREADK(VREADK＞VCGRV)。而且，对虚设选择字线WLDSB，通过CGDST驱动器施加电压VREADK(VREADK＞VCGRV)。
(第6实施方式)
接下来，对第6实施方式进行说明。在第6实施方式中，对于与在第1实施方式中说明的CG驱动器以及电源不同的CG驱动器以及电源进行说明。再者，在第6实施方式中，对于具有与上述的各实施方式大致相同的功能以及构成的构成要素，赋予同一符号，且仅在必要的情况下进行重复说明。
如图30所示，第6实施方式所涉及的电源161以及CG驱动器162，对于平面A用以及平面B用，电源不同。如图30所示，第6实施方式所涉及的CG驱动器162具备VCGSEL电路162a、CGN驱动器162b、162d(合计16台)、CGD驱动器162c(合计4台)、CGBG驱动器162c、CGU驱动器162e、VCGSEL2电路162f、CGD驱动器162g(合计4台)、CGBG驱动器162g和CGU驱动器162h。
VCGSEL电路162a根据来自控制电路15的控制信号，输出电压VPGM或者VCGRVA作为电压VCGSEL＿AB。
CGN驱动器162b、CGD驱动器162c以及CGBG驱动器162c根据来自控制电路15的控制信号，对平面A输出电压VCGSEL＿AB、VUSEL1A、VUSEL2A以及VSS的某一电压。
CGU驱动器162e根据来自控制电路15的控制信号，对平面A输出电压VUSEL1A、VUSEL2A以及VSS的某一电压。
VCGSEL2电路162f根据来自控制电路15的控制信号，输出电压VPGM、VCGRVA以及VCGRVB作为电压VCGSEL＿CD。另外，VCGSEL2电路162f根据来自控制电路15的控制信号，输出电压VUSEL1A以及VUSEL1B作为电压VUSEL1＿CD。另外，VCGSEL2电路162f根据来自控制电路15的控制信号，输出电压VUSEL2A以及VUSEL2B作为电压VUSEL2＿CD。
CGN驱动器162d、CGD驱动器162g以及CGBG驱动器162g根据来自控制电路15的控制信号，对平面B输出电压VCGSEL＿CD、VUSEL1＿CD、VUSEL2＿CD以及VSS的某一电压。
CGU驱动器162h根据来自控制电路15的控制信号，对平面B输出电压VUSEL1＿CD、VUSEL2＿CD以及VSS的某一电压。电压VCELSRCA以及VCPWELLA连接于平面A的存储单元阵列11。电压VCELSRCB以及VCPWELLB连接于平面B的存储单元阵列11。再者，平面A以及平面B可以是任意的平面。
＜第6实施方式的作用效果＞
根据上述的第6实施方式，与第1实施方式所涉及的电源161比较，第6实施方式所涉及的电源161成为下述CG驱动器构成，即该CG驱动器构成为了二个平面用而具有二个电压系统，进而能够对二个平面同时施加电压。因此，能够同时读取例如上述那样的MLC数据以及hSLC数据或者SLC以及hSLC数据。
(第7实施方式)
接下来，对第7实施方式进行说明。在第7实施方式中，对与在第1实施方式中说明的存储单元阵列11不同的存储单元阵列进行说明。再者，在第7实施方式中，对具有与上述的各实施方式大致相同的功能以及构成的构成要素，赋予同一符号，且仅在必要的情况下进行重复说明。
＜串单元STU的构成＞
在BiCS闪存中，构成通道的柱状的半导体形成于纵横比较大的开口部内。随着BiCS闪存的精细化进展，要求开口部间的间距(距离)的缩短，研究将开口部配置为锯齿状的构成。
图31～图34表示第7实施方式的构成。第7实施方式的串单元的构成与第1至第5实施方式不同。
图31表示构成存储单元阵列的多个块Bk-1、Bk、Bk+1。多个块Bk-1、Bk、Bk+1沿着多条位线BL配置。多个块Bk-1、Bk、Bk+1的各个具有在位线方向配置的多个串单元STU。各串单元STU包括例如3条选择门线和3个字线组。
另外，在各块的相互间，配置有虚设串D。由于多个块Bk-1、Bk、Bk+1的各个为相同构成，所以使用块Bk对串单元STU的构成进行说明。
如图31、以及图32所示，在本实施方式中，串单元STU通过将2个NAND串在字线方向配置多个而构成。2个NAND串通过共享下述构件而构成：作为漏极侧选择门线SGD的第1、第3选择门线D1、D2，位于这些第1、第3选择门线D1、D2之间的作为源极侧选择门线SGS的第2选择门线S2，由与第1、第3选择门线D1、D2相对应地配置的多条字线WL构成的字线组WLG1、WLG3，和由与第2选择门线S2相对应地配置的多条字线WL构成的字线组WLG2。
即，在第1、第3选择门线D1、D2、第2选择门线S2、与第1、第3选择门线D1、D2相对应地配置的字线组WLG1、WLG3和与第2选择门线S2相对应地配置的字线组WLG2，分别由2个U字型半导体SC共享。2个U字型半导体SC由第1至第4半导体CL1～CL4和连结部JP构成。
接下来，对串单元STU的构成具体地进行说明。字线组WLG1、WLG2、WLG3分别通过在半导体基板Ba的上方层叠多条字线WL而构成。第1、第2、第3字线组WLG1、WLG2、WLG3以及第1、第2、第3选择门线D1、S2、D2配置于与位线BL正交的方向。
在第1选择门线D1和字线组WLG1，贯通有柱状的第1半导体CL1。第1半导体CL1的一端连接于位线BL1。
在第2选择门线S2与字线组WLG2，贯通有柱状的第2半导体CL2。该第2半导体CL2如图33所示，在字线方向，配置于与第1半导体CL1相同位置。第2半导体CL2的一端连接于源极线SL。第2半导体CL2的另一端经由形成于半导体基板Ba内的连结部JP而电连接于第1半导体CL1的另一端。
在第2选择门线S2和字线组WLG2，贯通有柱状的第3半导体CL3。该第3半导体CL3如图33所示，配置于相对于第2半导体CL2在字线方向错开的位置。第3半导体CL3的一端连接于源极线SL。
在第3选择门线D2和字线组WLG3，贯通有柱状的第4半导体CL4。该第4半导体CL4如图33所示，在字线方向，配置于与第3半导体CL3相同位置。第4半导体CL4的一端连接于位线B2。第4半导体CL4的另一端经由形成于半导体基板Ba内的连结部JP电连接于第3半导体CL3的另一端。
在上述第1、第2、第3、第4半导体CL1～CL4与第1、第2、第3选择门线D1、S2、D2的交点的位置形成有选择晶体管，在第1、第2、第3、第4半导体CL1～CL4与字线组WLG1、WLG2、WLG3的交点的位置形成有存储单元。
各串单元构成逻辑块，通过第1逻辑块地址管理。再者，也能够通过半逻辑块构成包含1条源极线的一半的串单元，将半逻辑块定义为第2逻辑块地址。
再者，逻辑块的构成并不限定于上述各实施方式的构成。逻辑块也能够如图34所示那样设定。图34表示连接于未图示的1条位线的多个串单元。因此，在实际与纸面垂直的方向，配置有共享各字线的未图示的多个存储单元。
在图34中，各串单元的串联连接的多个存储单元中，相邻的例如6个存储单元构成字线组WLG1～WLGp、WLGp+1～WLG2p。各串单元的公共的字线组WLG1～WLGp、WLGp+1～WLG2p分别构成逻辑块。因此，在该例子的情况下，存在2p个逻辑块。图34代表性表示由字线组WLG1构成的逻辑块。
＜第7实施方式的作用效果＞
根据上述的第7实施方式，在使用了第7实施方式所涉及的BiCS闪存的存储设备中，也能够得到与上述的各实施方式同样的效果。
(第8实施方式)
接下来，对第8实施方式所涉及的非易失性半导体存储装置进行说明。在第8实施方式中，对于在平面型的所谓浮栅型的NAND闪存的电荷蓄积层应用了以碳为主成分的膜的例子进行说明。再者，在第8实施方式中，对于具有与上述的各实施方式大致相同的功能以及构成的构成要素，赋予同一符号，且仅在必要的情况下进行重复说明。
＜NAND型闪存的全体构成＞
使用图35，对第8实施方式所涉及的NAND型闪存300的构成概略地进行说明。图35是示意性表示第8实施方式所涉及的NAND型闪存300的基本的构成的框图。
如图35所示，NAND型闪存300具备存储单元阵列71、列译码器72、数据输入输出缓冲器73、数据输入输出端子74、行译码器75、控制电路76、控制信号输入端子77、源极线控制电路78、井控制电路79和平面开关80。
存储单元阵列71包含多条位线BL、多条字线WL和源极线SL。该存储单元阵列71由将能够电改写的存储单元晶体管(也简称为存储单元等)MT配置成矩阵状而成的多个块BLK构成。存储单元晶体管MT具有例如包含控制栅电极以及电荷蓄积层(例如浮栅电极)的层叠栅，由通过注入于浮栅电极的电荷量确定的晶体管的阈值的变化来存储二值或者多值数据。另外，存储单元晶体管MT也可以具有将电子捕获于氮化膜的MONOS(Metal-Oxide-Nitride-Oxide–Silicon，金属氧化物氮化物氧化物硅)构造。
列译码器72具有：对存储单元阵列71内的位线BL的电压进行读出放大的读出放大器(未图示)，和用于对用于进行写入的数据进行锁存的数据存储电路(未图示)等。列译码器72经由位线BL读出存储单元阵列71中的存储单元晶体管MT的数据，或经由位线BL检测该存储单元晶体管MT的状态，或经由位线BL对该存储单元晶体管MT施加写入控制电压而对该存储单元晶体管MT进行写入。
另外，列译码器72选择列译码器72内的数据存储电路，将被该数据存储电路读出的存储单元晶体管MT的数据经由数据输入输出缓冲器73从数据输入输出端子74向外部(主机)输出。
数据输入输出缓冲器73从数据输入输出端子74接收数据，通过列译码器72存储于所选择的该数据存储电路。另外，数据输入输出缓冲器73经由数据输入输出端子74向外部输出数据。
数据输入输出端子74，除了写入数据，还接收写入、读出、擦除以及状态读取等各种命令、地址。
行译码器75在数据的读出工作、写入工作或者擦除工作时，选择某一块BLK，将剩余的块BLK设为非选择。即，行译码器75对存储单元阵列71的字线WL以及选择门线VSGS、VSGD施加在读出工作、写入工作或者擦除工作中所需要的电压。
源极线控制电路78连接于存储单元阵列71。源极线控制电路78控制源极线SL的电压。
井控制电路79连接于存储单元阵列71。该井控制电路79控制形成有存储单元晶体管MT的半导体基板(井)的电压。
控制电路76控制存储单元阵列71、列译码器72、数据输入输出缓冲器73、行译码器75、源极线控制电路78以及井控制电路79。在控制电路76中，包含有例如进行电源电压的升压的电压生成电路76-1。控制电路76根据需要通过电压生成电路76-1将电源电压升压，将升压了的电压向列译码器72、数据输入输出缓冲器73、行译码器75以及源极线控制电路78施加。
控制电路76根据从外部经由控制信号输入端子77输入的控制信号(命令锁存使能信号CLE、地址锁存使能信号ALE、就绪/忙信号RY/BY等)以及从数据输入输出端子74经由数据输入输出缓冲器73输入的命令进行控制工作。即，控制电路76根据该控制信号以及命令，在数据的编写、校验、读出、擦除时，产生所希望的电压，向存储单元阵列71的各部分供给。
平面开关80连接于控制电路76、电压生成电路76-1。平面开关80基于来自控制电路76等的信号，对来自电压生成电路76-1的电压的输出目的地进行切换。
存储单元阵列71的结构在2009年3月3日申请的美国专利申请No.12/397711中有所公开，该申请的名称为“SEMICONDUCTORMEMORY DEVICE HAVING PLURALITY OF TYPES OF MEMORIESINTEGRATED ON ONE CHIP”。另外，其结构在2012年4月19日申请的美国专利申请No.13/451185中有所公开，该申请的名称为“SEMICONDUCTOR MEMORY DEVICE INCLUDING STACKDGATE HAVING CHARGE ACCUMULATION LAYER AND CONTROLGATE AND METHOD OF WRITING DATA TO SEMICONDUCTORMEMORY DEVICE”，在2009年3月17日申请的美国专利申请No.12/405626中有所公开，该申请的名称为“NONVOLATILESEMICONDUCTOR MEMORY ELEMENT,NONVOLATILESEMICONDUCTOR MEMORY,AND METHOD FOR OPERATINGNONVOLATILE SEMICONDUCTOR MEMORY ELEMENT”，在2001年9月21日申请的美国专利申请No.09/956986中有所公开，该申请的名称为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICEHAVING ELEMENT ISOLATING REGION OF TRENCH TYPE ANDMETHOD OF MANUFACTURING THE SAME”。这些专利申请中的所有描述在这里通过引用的方式结合于本发明。
＜第8实施方式所涉及的驱动器的构成＞
图36是用于概略地表示第8实施方式所涉及的CG驱动器与平面开关的关系的框图。
在图36中，为了简单，对存储单元阵列71具有二个平面的情况进行说明。而且，在本实施方式中，对一个平面具有4块的情况进行说明。
如图36所示，电压生成电路76-1具备电源761、CG驱动器762和SG驱动器763。电源761向CG驱动器762、SG驱动器763以及其他的电供给电力。
如图37所示，第6实施方式所涉及的CG驱动器762具备VCGSEL电路762a、CGN驱动器762b、762d(合计16台)、CGD驱动器762c(合计2台)和CGU驱动器762e。
VCGSEL电路762a根据来自控制电路76的控制信号，输出电压VPGM或者VCGRV作为电压VCGSEL。
CGN驱动器762b、762d以及CGD驱动器762c根据来自控制电路76的控制信号，输出电压VCGSEL、VUSEL1、VUSEL2以及VSS的某一电压。
CGU驱动器762e根据来自控制电路76的控制信号，输出电压VUSEL1、VUSEL2以及VSS的某一电压。电压VCELSRC以及VCPWELL连接于存储单元阵列71。
CGN驱动器对存储数据的字线WL(也称为数据WL)以1条为单位进行驱动。另外，CGN驱动器具备分别具有4个驱动器的CGNA驱动器、CGNB驱动器、CGNC驱动器、CGND驱动器。CGD驱动器对不存储数据的字线WL(也称为虚设WL)以1条为单位进行驱动。虚设WL为了确保平版余量与数据WL的单元特性而在各代根据需要准备0条以上。CGD驱动器具备CGDD驱动器、CGDS驱动器。CGDD选择输出例如电压VREADK。另外，CGDS选择输出VREAD。CGU驱动器是虽然选择的电压少但具有驱动力的驱动器。在与存储器有关的编写/读取工作时，距选择字线WL较远的字线WL只要一律以相同电位驱动即可。在这样的情况下，使用CGU驱动器。
另外，SG驱动器763是对存储单元阵列71的选择门等供给电力的驱动器。
平面开关80按存储单元阵列71的每个平面，设有平面开关CGSW和平面开关SGSW。更具体地，平面开关80与平面＜0＞相对应，具备平面开关CGSW801a和平面开关SGSW801b，与平面＜1＞相对应，具备平面开关CGSW802a和平面开关SGSW802b。
平面开关CGSW801A从控制电路76接收区段信号ZONE＿P0＜3：0＞、模式信号MODE＿P0＜1：0＞和CGD＊SW＿P0。另外，平面开关CGSW801a从CG驱动器762、CGNA＜3：0＞、CGNB＜3：0＞、CGNC＜3：0＞、CGND＜3：0＞、CGDD、CGDS以及CGU接收信号。而且，平面开关CGSW801a基于来自控制电路76的信号，将从CG驱动器762接收的信号供给于行译码器75。另外，平面开关SGSW801b基于来自控制电路76的信号，将从SG驱动器763接收的SGS信号以及SGD信号供给于行译码器75。
行译码器75按每个平面设有行译码器。更具体地，行译码器75具备与平面＜0＞相对应的行译码器751和与平面＜1＞相对应的行译码器752。
行译码器751从控制电路76接收信号BLKADD＿P0＜1：0＞以及信号RDEC＿P0。另外，行译码器751从平面开关CGSW801a接收CGI＜31：0＞、CGDDI、CGDSI号。进而，行译码器751从平面开关SGSW801b接收SGSI、SGDI、USGSI以及USGDI。行译码器751基于接收信号，将信号供给于平面＜0＞。另外，行译码器752与行译码器751同样地工作。
＜平面开关CGSW的与CGD有关的开关的构成＞
接下来，使用图38对第8实施方式所涉及的平面开关CGSW的与CGD有关的开关的构成概略地进行说明。
例如，在第8实施方式中，平面开关CGSW801a具备开关80a、80b、80c以及80d。
在开关80a的电压路径的一端输入CGDD，电压路径的另一端连接于信号线CGDDI，在栅，输入来自控制电路76的信号。
在开关80b的电压路径的一端输入CGDS，电压路径的另一端连接于信号线CGDDI，在栅，输入来自控制电路76的信号。
在开关80c的电压路径的一端输入CGDD，电压路径的另一端连接于信号线CGDSI，在栅，输入有来自控制电路76的信号。
在开关80d的电压路径的一端输入CGDS，电压路径的另一端连接于信号线CGDSI，在栅，输入来自控制电路76的信号。
再者，由于本实施方式的平面开关CGSW的与CGN有关的开关的构成与在第1实施方式中说明的平面开关CGSW的与CGN有关的开关的构成同样，所以省略说明。
＜CG映射的例子＞
使用图39～图41，对第8实施方式所涉及的CG映射概略地进行说明。图39是表示第8实施方式所涉及的半导体存储装置的编写工作时的CG映射的图。图40是表示第8实施方式所涉及的半导体存储装置的读取工作时的CG映射的图。图41是表示第8实施方式所涉及的半导体存储装置的擦除工作时的CG映射的图。在图39～图41中，纵轴表示对于字线WL的CG驱动器的分配，横轴表示选择字线WL。
再者，在第8实施方式中，在读取工作以外，CGDD驱动器始终对字线WLDD施加专用的电压，CGDS驱动器始终对字线WLDS施加专用的电压。
＜编写工作时的CG映射的例子＞
首先，对编写工作时的CG映射进行说明。如图39所示，根据所选择的字线WL，对字线WL施加电压的CG驱动器适宜进行切换。
图39的横轴所示的区段，是从控制电路指示对各数据WL连接CGN驱动器的某一个还是CGU驱动器的信息。例如，从主机2，对存储器控制器20输入要存取的平面以及页地址。由此，通过从存储器控制器20对NAND型闪存300输入要存取的平面以及页地址，存储设备内控制电路76通过对该平面的平面开关电路80发送ZONE＜3：0＞而确定。具体地，在对字线WLDS、WL0～WL9进行编写时从CGNA驱动器对字线WL0～3施加所希望的电压，同样从CGNB驱动器对字线WL4～7施加所希望的电压，从CGNC驱动器对字线WL8～11施加所希望的电压，从CGND驱动器对字线WL12～15施加所希望的电压，从CGU驱动器对字线WL16～31施加所希望的电压。
与此相对，在对字线WL10～WL13进行编写时，进行切换，使得将CGNA驱动器连接于字线WL16～19、将CGU连接于字线WL0～3。在进行编写的字线WL，进行预先确定的连接，该连接的组合成为区段PZ0～PZ4这5种。
如在第1实施方式中说明那样，将该区段PZ0～PZ4的各个称为编写时的区段。
在本实施方式中，通过使用合计16台CGN驱动器，能够通过CGN驱动器，相对于编写时的选择字线WLi(i：0～31)，高精度地控制非选择字线WL(i+1)～非选择字线WL(i+6)(参照图中的D6)或者非选择字线WL(i-1)～非选择字线WL(i-6)(参照图中的S6)的电压。
＜读取工作时的CG映射的例子＞
接下来，对读取工作时的CG映射进行说明。
在NAND型半导体存储装置的读取时，只要对选择字线WLi输入读出电压、对非选择字线WL(i±1)的字线WL输入VREADK、对其他字线WL输入称为VREAD的电压即可，与编写时相比控制所需要的字线WL范围变窄，能够减少所需要的CGN驱动器的台数。
如图40所示，根据所选择的字线WL，适宜切换对各字线WL施加电压的CG驱动器。
如图40的横轴所示，设定读取时的区段RZ0～RZ6。
具体地，在对字线WLDS、WL0～WL5进行读取时，通过CGNA驱动器或者CGNC驱动器对字线WL0～3施加所希望的电压，同样通过CGNB驱动器或者CGND驱动器对字线WL4～7施加所希望的电压，通过CGU驱动器对字线WL8～31施加所希望的电压。与此相对，在对字线WL6～WL9进行读取时，产生切换，使得将CGNA驱动器或者CGNC驱动器连接于字线WL8～11，将CGU驱动器连接于字线WL0～3。在进行读取的字线WL进行预先确定的连接，该连接的组合成为区段RZ0～RZ6这7种。将该区段RZ0～RZ6的各个称为读取时的区段。
在选择区段RZ0的情况下，区段信号成为“000”，在选择区段RZ1的情况下，区段信号成为“001”。在选择区段RZ2的情况下，区段信号成为“010”，在选择区段RZ3的情况下，区段信号成为“011”。在选择区段RZ4的情况下，区段信号成为“100”，在选择区段RZ5的情况下，区段信号成为“101”。而且，在选择区段RZ6的情况下，区段信号成为“110”。
这样，在本实施方式中，至少能够通过CGN驱动器相对于选择字线WLi(i：0～31)来切换非选择字线WL(i+1)(参照图中的D1)或者非选择字线WL(i-1)(参照图中的S1)的电压，在CGNA以及CGNB和CGNC以及CGND中，分配为不同平面的字线WL施加用，由此能够在多平面读取时自由地指定2种字线WL。为了使得在具有例如16台CGN驱动器的NAND型半导体存储装置中以多平面读取选择2种字线WL，分为4组，将2组分配为1条字线WL的选择用，将剩余2组分配为另1条字线WL的选择用。
＜擦除工作时的CG映射的例子＞
接下来，对擦除工作时的CG映射进行说明。
如图41所示，在擦除工作时，CGNA驱动器对字线WL0～WL3、WL16～WL19施加电压，CGNB驱动器对字线WL4～WL7、WL20～WL23施加电压。另外，CGNC驱动器对字线WL8～WL11、WL24～WL27施加电压，CGND驱动器对字线WL12～WL15、WL28～WL31施加电压。再者，由于本实施方式与擦除工作没有关系，所以详细的说明省略。
＜CG的连接表＞
接下来，使用图42A以及图42B，对CG的连接表进行说明。图42A表示对于擦除工作、编写工作、读取工作时的区段信号，从CGN/CGU驱动器向CGI的连接关系。图42B表示从CGD驱动器向CGD＊I的连接关系。
如图42A所示，在擦除时，模式信号MODE＜1：0＞变为“00”，在编写时，模式信号MODE＜1：0＞变为“01”。在读取时(读取-A)，模式信号MODE＜1：0＞变为“10”，在读取时(读取-B)，模式信号MODE＜1：0＞变为“11”。图中的读取时(读取-A)与读取时(读取-B)，读取工作本身实质没有变化，但使用的CG驱动器分别不同。
如图42B所示，在CGDDSW为“0”的情况下，CGDDI输出变为CGDD驱动器的输出，在CGDDSW为“1”的情况下，CGDDI输出变为CGDS驱动器的输出。另外，在CGDDSS为“0”的情况下，CGDSI输出变为CGDS驱动器的输出，在CGDDSS为“1”的情况下，CGDSI输出变为CGDD驱动器的输出。
＜第8实施方式的作用效果＞
根据上述的第8实施方式，在使用了平面的NAND闪存的存储设备中，也能够得到与上述的各实施方式同样的效果。
(第9实施方式)
接下来，对第9实施方式进行说明。在第9实施方式中，对在第8实施方式中说明的NAND型闪存300中的、虚设字线附近的读取工作进行说明。再者，在第9实施方式中，对具有与上述的第8实施方式大致相同的功能以及构成的构成要素，赋予同一符号，且仅在必要的情况下进行重复说明。
使用图43A以及图43B，对选择字线WL在虚设字线WLD附近的读取工作和选择字线WL不在虚设字线WLD附近的情况下的读取工作进行说明。图43A是表示在读取工作时选择字线WL在虚设字线WLD附近的情况下的区段信号ZONE＜3：0＞、模式信号MODE＜1：0＞、CGDDSW信号、CGDDSSW信号的图。图43B是表示用于各字线WL的CG驱动器的种类和施加于字线WL的电压的图。再者，在这里，为了简单，对聚焦于平面0和平面1、从平面1读出hSLC数据的情况进行说明。
如图43A以及图43B所示，在平面0，在选择字线WL为例如与虚设字线WLDD相邻的字线WL31的情况下，区段信号ZONE＜3：0＞成为“110”，模式信号MODE＜1：0＞成为“10”，CGDDSW信号成为“0”，CGDSSW信号成为“0”。
对选择字线WL31，通过CGNB＜3＞驱动器施加电压VCGRV，对非选择字线WL30，通过CGNB＜2＞驱动器施加电压VREADK(VREADK＞VCGRV)。而且，对虚设选择字线WLDD，通过CGDD驱动器施加电压VREADK(VREADK＞VCGRV)。
如图43A以及图43B所示，在平面1，在选择字线WL为例如不与虚设字线WLD相邻的字线WL15的情况下，区段信号ZONE＜3：0＞成为“011”，模式信号MODE＜1：0＞成为“11”，CGDDSW信号成为“1”，CGDSSW信号成为“0”。
对选择字线WL15，通过CGND＜3＞驱动器施加电压VCGRV，对非选择字线WL14、WL16，通过CGND驱动器施加电压VREADK(VREADK＞VCGRV)。
(第10实施方式)
接下来，对第10实施方式进行说明。在第10实施方式中，对与在第9实施方式中说明的CG驱动器以及电源不同的CG驱动器以及电源进行说明。再者，在第10实施方式中，对于具有与上述的各实施方式大致相同的功能以及构成的构成要素，赋予同一符号，且仅在必要的情况下进行重复说明。
如图44所示，第10实施方式所涉及的电源761以及CG驱动器762，对于平面A用以及平面B用，电源不同。如图44所示，第10实施方式所涉及的CG驱动器762具备VCGSEL电路762a、CGN驱动器762b、762d(合计16台)、CGD驱动器762c(合计2台)、CGU驱动器762e、VCGSEL2电路762f、CGD驱动器762g(合计2台)和CGU驱动器762h。
VCGSEL电路762a根据来自控制电路15的控制信号，输出电压VPGM或者VCGRVA作为电压VCGSEL＿AB。
CGN驱动器762b以及CGD驱动器762c根据来自控制电路76的控制信号，对平面A输出电压VCGSEL＿AB、VUSEL1A、VUSEL2A以及VSS的某一电压。
CGU驱动器762e根据来自控制电路76的控制信号，对平面A输出电压VUSEL1A、VUSEL2A以及VSS的某一电压。
VCGSEL2电路762f根据来自控制电路76的控制信号，输出电压VPGM、VCGRVA以及VCGRVB作为电压VCGSEL＿CD。另外，VCGSEL2电路762f根据来自控制电路76的控制信号，输出电压VUSEL1A以及VUSEL1B作为电压VUSEL1＿CD。另外，VCGSEL2电路762f根据来自控制电路76的控制信号，输出电压VUSEL2A以及VUSEL2B作为电压VUSEL2＿CD。
CGN驱动器762d以及CGD驱动器762g根据来自控制电路76的控制信号，对平面B输出电压VCGSEL＿CD、VUSEL1＿CD、VUSEL2＿CD以及VSS的某一电压。
CGU驱动器762h根据来自控制电路76的控制信号，对平面B输出电压VUSEL1＿CD、VUSEL2＿CD以及VSS的某一电压。电压VCELSRCA以及VCPWELLA连接于平面A的存储单元阵列71。电压VCELSRCB以及VCPWELLB连接于平面B的存储单元阵列71。再者，平面A以及平面B可以是任意的平面。
＜第10实施方式的作用效果＞
根据上述的第10实施方式，与第9实施方式所涉及的电源761比较，第10实施方式所涉及的电源761成为下述CG驱动器构成，即该CG驱动器构成为了二个平面用而具有二个电压系统，进而能够对二个平面同时施加电压。因此，能够同时读取例如上述那样的MLC数据以及hSLC数据或者SLC以及hSLC数据。
(变形例等)
另外，第1～8实施方式能够进行各种组合。
另外，在上述的各实施方式中，CGN驱动器设有CGNA＜3：0＞、CGNB＜3：0＞、CGNC＜3：0＞以及CGNC＜3：0＞16个，但不必限定于此。如在上述的各实施方式中说明的，只要是能够调整对选择字线WL的附近的非选择字线WL施加的电压的CGN驱动器即可。另外，在上述的各实施方式中，示出了CG映射，但只不过是一例，只要沿用上述的各实施方式的主旨，也可以根据CGN驱动器的个数的增减等适宜变更CG映射。
另外，在上述的第2、第3实施方式中，使用BiCS闪存进行了说明，但在具有平面NAND闪存的情况下，也能够得到同样的效果。
另外，在上述的各实施方式中，对2值或者4值的存储单元进行了说明，但并不限于此，能够适宜变更。
另外，在上述的各实施方式中说明的区段的范围只不过是一例，区段的范围能够适宜变更。
另外，在上述的各实施方式中，对使用了hSLC模式的编写方法等进行了说明，但并不必限于此，也可以代替hSLC模式而使用SLC模式。
另外，在上述的各实施方式中，对存储单元阵列11具有平面＜0＞和平面＜1＞的情况进行了说明，但并不限于此，存储单元阵列11也可以保持预定的数量的平面。
尽管对本发明的实施方式进行了描述，但这些实施方式仅是作为例子而呈现的，而并非要限定本发明的范围。这里描述的新颖方法和系统能够以各种其他方式实现，进而，这里描述的方法和系统在不背离本发明的主旨的情况下能够进行各种省略、替换和改变。所附权利要求及其等同物旨在覆盖这样的形式或变形以落入本发明的范围和主旨内。

Claims (19)

1.一种存储系统，具备：
存储设备以及控制所述存储设备的控制器；
所述存储设备具备：
分别保存数据的多个存储单元；
连接于所述多个存储单元的多条字线；
具备连接于同一字线的所述多个存储单元的页；
具备所述多个页的平面；
具备多个所述平面的存储单元阵列；和
对所述多条字线施加电压的多个字线驱动器；
其中，所述控制器对所述存储设备，发布同时执行对于预定的所述平面的第1数据读出和对于与所述预定的平面不同的平面的第2数据读出的命令。
2.如权利请求1所述的存储系统，其中：
所述存储设备在从所述控制器接收所述第1数据读出命令和所述第2数据读出命令时，从所述预定的平面和与所述预定的平面不同的平面同时读出数据。
3.如权利请求1或2所述的存储系统，其中：
所述存储设备还具备按每个所述平面设置、对每条所述字线分配所述字线驱动器的多个开关。
4.如权利请求3所述的存储系统，其中：
所述控制器，在对于所述存储单元阵列有多个存取请求的情况下，
将对于互不相同的所述平面的多个存取汇总，
使用所述字线驱动器以及所述开关，按每个所述平面将所述多个字线驱动器分配给所述多条字线。
5.如权利请求3所述的存储系统，其中：
所述控制器，在对于所述存储单元阵列有多个存取请求的情况下，
将对于属于互不相同的所述平面且属于互不相同的所述字线的页的多个存取汇总，
使用所述字线驱动器以及所述开关，按每个所述平面将所述多个字线驱动器分配给所述多条字线。
6.如权利请求3所述的存储系统，其中：
所述控制器，在对于所述存储单元阵列有多个存取请求的情况下，
将对于不同的平面且互相关联的数据的多个存取汇总，
使用所述字线驱动器以及所述开关，按每个所述平面将所述多个字线驱动器分配给所述多条字线。
7.如权利请求4至6的任意一项所述的存储系统，其中：
所述控制器将与数据的读取有关的所述多个存取汇总。
8.如权利请求4至7的任意一项所述的存储系统，其中：
所述控制器将与数据的编写有关的所述多个存取汇总。
9.如权利请求1至8的任意一项所述的存储系统，还具备：
对二个所述平面供给电压的电源，
其中，所述多个字线驱动器将从所述电源供给的电压同时供给于二个所述平面。
10.如权利请求1至9的任意一项所述的存储系统，其中：
所述控制器，在判定为从外部供给的第1数据与第2数据关联的情况下，将所述第1数据与所述第2数据存储于互不相同的平面。
11.如权利请求1至10的任意一项所述的存储系统，其中：
在所述多个平面中在第1平面存储有MLC数据、在第2平面存储有阈值比SLC数据高的hSLC数据的情况下，所述控制器同时读取存储于所述第1平面的MLC数据和存储于所述第2平面的hSLC数据。
12.如权利请求1至10的任意一项所述的存储系统，其中：
在所述多个平面中在第1平面存储有SLC数据、在第2平面存储有阈值比SLC数据高的hSLC数据的情况下，所述控制器同时读取存储于所述第1平面的SLC数据和存储于所述第2平面的hSLC数据。
13.如权利请求1至10的任意一项所述的存储系统，其中：
在所述多个平面中在第1平面存储有MLC数据、在第2平面存储有SLC数据的情况下，所述控制器同时读取存储于所述第1平面的MLC数据和存储于所述第2平面的SLC数据。
14.如权利请求1至13的任意一项所述的存储系统，其中：
所述控制器还具备接受多个所述存取请求的队列区域。
15.如权利请求1至14的任意一项所述的存储系统，其中：
所述控制器在1次的数据读取序列中，从属于所述多个平面的多条字线读出多个数据。
16.如权利请求3至15的任意一项所述的存储系统，其中：
所述控制器
还具备保存所述字线的范围信息的存储部，
基于所述范围信息，控制所述开关。
17.如权利请求1至16的任意一项所述的存储系统，其中：
所述存储单元阵列为3维层叠型非易失性半导体。
18.如权利请求1至16的任意一项所述的存储系统，其中：
所述存储单元阵列为NAND闪存。
19.一种存储系统，具备：
存储设备以及控制所述存储设备的控制器；
所述存储设备具备：
分别保存数据的多个存储单元；
连接于所述多个存储单元的多条字线；
具备连接于同一字线的所述多个存储单元的页；
具备所述多个页的平面；
具备多个所述平面的存储单元阵列；和
对所述多条字线施加电压的多个字线驱动器；
其中，所述控制器对所述互不相同的平面同时进行存取。
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