CN102411988A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN102411988A
CN102411988A CN2011100531280A CN201110053128A CN102411988A CN 102411988 A CN102411988 A CN 102411988A CN 2011100531280 A CN2011100531280 A CN 2011100531280A CN 201110053128 A CN201110053128 A CN 201110053128A CN 102411988 A CN102411988 A CN 102411988A
Authority
CN
China
Prior art keywords
mentioned
voltage
state
memory cells
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011100531280A
Other languages
English (en)
Inventor
及川恒平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN102411988A publication Critical patent/CN102411988A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明的半导体存储装置，具备：存储单元阵列1，其形成有根据读出电平可保持数据的存储单元MC；控制部9，其对向上述存储单元MC写入的次数N(N为0以上的整数)计数，根据该次数向上述存储单元传送写入电压Vpgm及读出电压Vcgr；以及电压发生电路，其用上述写入电压写入数据，发生上述读出电压，并读出数据；在有写入请求时，发生上述读出电压，读出上述数据，使上述电压发生电路发生向比读出的阈值电压高的阈值电压转变的上述写入电压，对上述存储单元的上述次数的第N次(≥2)的写入请求达到规定值时，上述控制部删除上述存储单元保持的上述数据。

Description

半导体存储装置
相关申请的交叉引用
本申请基于并要求2010年9月22日提交的日本专利申请No.2010-212719的优先权，其所有内容通过引用结合于此。
技术领域
本发明涉及半导体存储装置，例如NAND型闪速存储器。
背景技术
NAND型闪速存储器采用具有浮置栅极(FG)的存储单元。数据的写入中，通过在该存储单元的浮置栅极蓄积电荷，改变阈值电压，保持数据。在数据的读出时，读出与阈值电压即在浮置栅极蓄积的电荷量对应的信息。
存储单元除了1比特(：″0″或″1″)外，可以保持多值(例如2比特(″11″，″10″，″01″，″00″))的数据。在2比特的场合，在存储单元设定4个阈值电压中的一个。阈值电压的设定中，要求比存储1比特的场合高的精度，但是，写入时的阈值变化量与写入1比特的情况相比没有大的改变。因此，由于存储单元间的电容耦合等，在某存储单元写入时，相邻存储单元的阈值偏移，保持数据发生变化，即程序干扰的可能性变高。
另外，在例如可保持4值的数据的存储单元的特性劣化，各阈值分布扩散的场合等，数据的读出不够精细。这样的场合，无法从4值模式变更为2值模式。
另外，存储单元在阈值电压一度上升而保持数据后再写入新数据的场合，必须进行删除动作来降低阈值电压。该删除次数有例如1万次左右的限制。另外，删除次数的增加会促进写入速度的降低，存储单元的劣化。
发明内容
本发明的实施例是提供可抑制删除次数的增加，防止写入速度的提高及存储单元的劣化的半导体存储装置。
本发明的实施例的半导体存储装置，具备：存储单元阵列，其沿行及列方向形成有根据读出电平可保持″0″或″1″的数据的存储单元；控制部，其对向上述存储单元连续写入上述数据的次数N(N为0以上的整数)计数，根据该次数N，向上述存储单元传送可变的写入电压及读出电压；以及电压发生电路，其发生上述写入电压，用上述写入电压向上述存储单元写入至少″1″比特数据，发生上述读出电压，从上述存储单元读出至少″1″比特数据；其中，在对上述存储单元有上述次数的第N次(≥2)的写入请求时，上述控制部使上述电压发生电路发生与第(N-1)次对应的上述读出电压，根据该读出电压从上述存储单元读出上述″1″比特数据，根据与上述写入请求对应的上述数据，使上述电压发生电路发生向比上述第(N-1)次的读出中读出的上述存储单元的阈值电压高的阈值电压转变的上述写入电压，在对上述存储单元的上述次数的第N次(≥2)的写入请求达到规定值时，上述控制部删除上述存储单元保持的上述数据。
根据本发明的实施例，可抑制半导体存储装置中删除次数的增加，提高写入速度及防止存储单元的劣化。
附图说明
图1是第1实施例的NAND闪速存储器的构成例；
图2是第1实施例的存储单元的阈值分布的概念图；
图3是第1实施例的存储单元的保持数据的概念图；
图4是第1实施例的电压发生电路的方框图；
图5是第1实施例的控制部的动作的流程图；
图6是第1实施例的NAND闪速存储器的写入动作的时序图；
图7是第1实施例的与读出电压对应的存储单元的保持数据的概念图；
图8是第1实施例的控制部的动作的流程图；
图9是第1实施例的控制部的动作的流程图；
图10是第1实施例的变形例的存储单元的阈值分布的概念图；
图11是第1实施例的变形例的与读出电压对应的存储单元的保持数据的概念图；
图12是第2实施例的存储器系统的构成例；
图13是第2实施例的工作存储器的构成例；
图14是第3实施例的存储单元阵列的构成例；
图15是第3实施例的存储单元阵列的详细构成例；
图16是第3实施例的存储单元阵列的立体图；
图17是第3实施例的存储单元阵列的电路图；
图18是第3实施例的存储单元可能转变的阻抗分布图；
图19是第3实施例的存储单元的保持数据的概念图；
图20是第3实施例的写入电压的概念图。
具体实施方式
以下，参照附图说明本发明的实施例。在以下的说明中，对所有的附图中的相同部分附上相同标号。
[第1实施例]
本实施例在向存储单元写入新数据时，不删除保持数据，连续写入新数据。即，每次写入时使存储单元的阈值电压上升。读出时，采用与写入次数对应的读出电平，通过判断存储单元的阈值电压比该读出电平低或者高，读出1比特(″0″或″1″)数据。然后，在写入次数达到规定值后删除数据。即，存储单元的写入次数达到规定值之前，不进行数据删除，向同一存储单元写入多次数据。另外，存储单元的写入次数按后述的块单位管理。这是因为，由于删除以块单位进行，必须使对设置于同一块的存储单元的写入次数全部相同。
<全体构成例>
用图1说明本实施例的半导体存储装置的构成例。图1是本实施例的NAND型闪速存储器的一例的方框图。如图1所示，NAND型闪速存储器具备存储单元阵列1、行解码器2、驱动器电路3、读出放大器4、ECC电路5、数据输入输出电路6、源极线SL驱动器7、电压发生电路8及控制部9。
存储单元阵列1具备包含多个非易失性的存储单元晶体管MT、存储单元MC的块BLK0至BLKs(s是自然数)。BLK0至BLKs的各个具备与非易失性的存储单元MC串联连接的多个NAND串15。NAND串15的各个具备例如64个存储单元MC和选择晶体管ST1、ST2。
存储单元MC设为可保持2值以上的数据。本实施例中，说明保持电平不同的2值数据的情况，但也可以是4值、8值，该值没有限定。
该存储单元MC的构造是包含在p型半导体基板上隔着栅极绝缘膜形成的浮置栅极(导电层)和在浮置栅极上隔着栅极间绝缘膜形成的控制栅极的FG型。另外，存储单元MC也可以是MONOS型。MONOS型是指具有在半导体基板上隔着栅极绝缘膜形成的电荷蓄积层(例如绝缘膜)、在电荷蓄积层上形成的介电常数比电荷蓄积层高的绝缘膜(以下称为块层)和进一步在块层上形成的控制栅极的构造。
存储单元MC的控制栅极起到字线的功能，漏极与位线电气连接，源极与源极线电气连接。存储单元MC是n沟道MOS晶体管。另外，存储单元MC的个数不限于64个，也可以是128个、256个等，该数不限定。
存储单元MC在相邻的单元间共有源极、漏极。在选择晶体管ST1、ST2间，该电流通路以串联连接的方式配置。串联连接的存储单元MC的一端侧的漏极区域与选择晶体管ST1的源极区域连接，另一端侧的源极区域与选择晶体管ST2的漏极区域连接。
同一行的存储单元MC的控制栅极与字线WL0～WL63之一共同连接，同一行的存储单元MC的选择晶体管ST1、ST2的栅极电极分别与选择栅极线SGD1、SGS1共同连接。为了简化说明，以下，在不区别字线WL0～WL63的场合，也简称为字线WL。另外，存储单元阵列1中同一列的选择晶体管ST1的漏极与任一位线BL0～BLn共同连接。以下，对于位线BL0～BLn，在不区别这些的场合，都称为位线BL(n是自然数)。选择晶体管ST2的源极与源极线SL共同连接。
另外，对与同一字线WL连接的多个存储单元MC一次写入数据，将该单位称为页面。而且，多个存储单元MC按块BLK单位一次删除数据。
说明行解码器2。行解码器2在数据的写入动作时、读出动作时及删除时，对从控制部9提供的块地址进行解码，根据结果选择块BLK。从而，行解码器2选择与所选择的块BLK对应的存储单元阵列1的行方向。即，根据从控制部9提供的控制信号，行解码器2对选择栅极线SGD1、SGS1及字线WL0～WL63分别施加从驱动器电路3提供的电压。
驱动器电路3具备逐个选择栅极线SGD1、SGS1设置的选择栅极线驱动器31、32及逐个字线WL设置的字线驱动器33。本实施例中，仅仅图示了与块BLK0对应的字线驱动器33、选择栅极线驱动器31、32。但是实际中，这些字线驱动器33、选择栅极线驱动器31及32与在块BLK0至块BLKs设置的例如64根字线WL及选择栅极线SGD1、SGS1共同连接。
根据从控制部9提供的页面地址的解码结果，选择块BLK。字线驱动器33经由选择的字线WL将从电压发生电路8提供的必要电压向该选择块BLK内设置的存储单元MC的控制栅极传送。选择栅极线驱动器31通过与选择块BLK对应的选择栅极线SGD1，将必要的电压向选择晶体管ST1的栅极传送。此时，选择栅极线驱动器31向选择晶体管ST1的栅极传送信号sgd。具体地说，选择栅极线驱动器31在数据的写入时、读出时、删除时，而且在数据的验证时，经由选择栅极线SGD1，例如向选择晶体管ST1的栅极传送信号sgd。另外，信号sgd在该信号为L电平的场合设为0[V]，在H电平的场合设为电压VDD(例如，1.8[V])。
另外，选择栅极线驱动器32通过与选择块BLK对应的选择栅极线SGS1，在数据的写入时、读出时、数据的验证时，经由选择栅极线SGS1分别向选择晶体管ST2的栅极传送必要的电压。此时，选择栅极线驱动器32向选择晶体管ST2的栅极传送信号sgs。信号sgs在该信号为L电平的场合设为0[V]，在H电平的场合设为电压VDD。
接着，说明读出放大器4。读出放大器4在数据的读出时，将从与读出对象的存储单元MC连接的位线BL(读出对象的位线BL)读出的数据读出并放大。
具体地说，读出放大器4将作为读出对象的位线BL预充电到规定的电压(例如，电压VDD)后，通过由行解码器2选择的NAND串15使位线BL放电，读出该位线BL的放电状态。即，由读出放大器4放大位线BL的电压，读出存储单元MC具有的数据。然后，将读出的数据经由数据线Dline向数据输入输出电路6传送。另外，此时，不是读出对象的位线BL固定在电压VDD。
在数据的写入时，读出放大器4向写入对象的位线BL传送写入数据。具体地说，在″0″数据写入的场合，向位线BL传送规定的电压(例如，电压VDD)，在″1″数据写入的场合，向位线BL传送例如OV。另外，此时，不是读出对象的位线BL固定在电压VDD。
ECC电路5用于进行数据的纠错(错误纠正)，对于读出的页面保持的数据，也进行误读出的发生率的计算。发生率是指例如页面方向中纠正比特数相对于存储单元的全比特数的比例。
数据输入输出电路6经由没有图示的I/O端子将从主机(host)供给的地址及指令向控制部9输出。数据输入输出电路6将写入数据经由数据线Dline及没有图示的数据缓冲器BF向读出放大器4输出。另外，数据向主机输出时，根据控制部9的控制，经由数据线Dline接受读出放大器4放大的数据后，经由I/O端子向主机输出。
源极线SL驱动器7具备MOS晶体管71、72。MOS晶体管71的电流通路的一端与源极线SL连接，另一端接地，栅极被供给信号Clamp_S1。MOS晶体管72的电流通路的一端与MOS晶体管71的电流通路的一端共同连接，另一端被供给电压VDD，栅极被供给信号Clamp_S2。
MOS晶体管71设为导通状态时，源极线SL的电位成为0[V]，MOS晶体管72设为导通状态时，源极线SL的电位成为电压VDD。另外，提供给MOS晶体管71、72的栅极的信号Clamp_S1、S2由控制部9控制。另外，MOS晶体管72设为导通状态是为了进行删除验证的情况。即，删除验证时通过将MOS晶体管72设为导通状态，从源极线SL侧向位线BL传送电压VDD。
用图2说明上述存储单元MC保持的阈值电压。图2是横轴为阈值分布、纵轴为存储单元MC的数的曲线图。
如图示，各存储单元MC根据在浮置栅极蓄积的电荷量，例如保持5个状态分布。即，存储单元MC按照阈值电压Vth从低到高的顺序可保持″删除″状态、″A″状态、″B″状态、″C″状态及″D″状态的5种状态分布。
存储单元MC中的″删除″状态的阈值电压Vth0为Vth0＜V01。″A″状态的阈值电压Vth1为V01＜Vth1＜V12。另外，该″A ″状态的阈值分布中将下侧电压设为Vth1_L，上侧电压设为Vth1_H。
″B″状态的阈值电压Vth2为V12＜Vth2＜V23。另外，该″B″状态的阈值分布中将下侧电压设为Vth2_L，上侧电压设为Vth2_H。
″C″状态的阈值电压Vth3为V23＜Vth3＜V34。另外，该″C″状态的阈值分布中将下侧电压设为Vth3_L，上侧电压设为Vth3_H。
而且，″D″状态的阈值电压Vth4为V34＜Vth4。另外，该″D″状态的阈值分布中将下侧电压设为Vth4_L，上侧电压设为Vth4_H。这样，存储单元MC设为可根据阈值保持5种状态分布。另外，电压V01、电压V12、电压V23及电压V34是读出电平，电压Vth1_L、电压Vth1_L、电压Vth1_L及电压Vth1_L是与写入次数对应的验证电压。
存储单元MC在″删除″状态中，例如设定成负电压，写入数据，通过向浮置栅极注入电荷而设定成正的阈值电压。
如上所述，对存储单元MC的写入次数达到规定值之前，覆写数据。即，如图2所示，例如通过由第1次的写入向浮置栅极注入的电荷，存储单元MC从″删除″状态向″A ″状态或″B″状态的分布转变(迁移)。即，保持1比特信息。另外，通过由第2次的写入向浮置栅极注入的电荷，存储单元MC成为″B″状态或″C″状态的分布。通过由第3次的写入向浮置栅极注入的电荷，存储单元MC成为″C″状态或″D″状态的分布。在后述的数据的读出时，根据写入次数，读出电压的值可变。从而，读出1比特数据，即″0″或″1″数据。另外，存储单元MC的阈值电压比读出电压低的场合，存储单元MC保持″0″数据，反之，存储单元MC的阈值电压比读出电压高的场合，存储单元MC保持″1″数据。
该情形用图3说明。图3是在各写入次数通过采用存储单元MC可获得的状态分布及与该写入次数对应的读出电压来判断存储单元MC的保持数据的概念图。
如图3所示，横轴设为写入次数，纵轴设为存储单元MC可保持的阈值分布。如上所述，存储单元MC在第1次的数据写入中，用后述的写入电压Vpgml或电压Vpgm2，从″删除″状态转变为″A″或″B″的状态分布。这里，若读出电平设为V12(参照图2)，则″A″状态设为数据″0″，″B″状态设为数据″1″。另外，存储单元MC在第2次的数据写入中，用后述的写入电压Vpgm3，向″B″或者″C″的状态分布转变。这里，若读出电平设为电压V23(参照图2)，则″B″状态设为数据″0″，″C″状态设为数据″1″。即，即使是同一状态分布，存储单元MC也根据写入次数而保持不同的数据。
而且，存储单元MC在第3次的数据写入中，用后述的写入电压Vpgm4，向″C″或″D″的状态分布转变。这里，若读出电平设为电压V34(参照图2)，则″C″状态设为数据″0″，″D″状态设为数据″1″。这样，本实施例的存储单元MC保持的数据根据写入次数和其状态分布而设为″1″或″0″。
电压发生电路8具备第1电压发生电路81、第2电压发生电路82、第3电压发生电路83、第4电压发生电路84及第5电压发生电路85。
用图4说明第1电压发生电路81至第5电压发生电路85。
如图4所示，第1电压发生电路81至第5电压发生电路85具备限制电路8-0及充电泵电路8-1。充电泵8-1根据控制部9发生例如数据的写入动作、删除动作及读出动作所必要的电压。上述各电压从节点N1输出，经由驱动器电路3供给NAND型闪速存储器内的例如行解码器2。限制电路5-0一边监视节点N1的电位，一边根据该节点N1的电位控制充电泵电路8-1。即，节点N1的电位若比规定的值高，则限制电路8-0停止充电泵电路8-1的充电，使该节点N1的电位降压。
另一方面，节点N1的电位若比规定的值低，则使充电泵电路8-1充电，使该节点N1的电位升压。
接着说明上述第1电压发生电路81至第5电压发生电路85发生的电压。第1电压发生电路81在数据的写入时发生电压Vpgm1～4(以下，也称为写入电压Vpgm1～4)。发生的电压Vpgm1～4向选择字线WL传送，对上述存储单元MC的控制栅极施加。电压Vpgm1～4是指使存储单元MC的正下方形成的沟道的电荷注入浮置栅极，使该存储单元MC的阈值向其他电平转变的程度的大小的电压。这里Vpgm1～4满足电压Vpgm1＜Vpgm2＜Vpgm3＜Vpgm4的关系。电压Vpgml是从图3中″删除″状态向″A″状态即阈值电压Vth1转变的电压，电压Vpgm2是从″删除″状态向″B″状态即阈值电压Vth2转变的电压及从″A″状态向″B″状态转变的电压，电压Vpgm3是从″B″状态向″C″状态即阈值电压Vth3转变的电压，电压Vpgm4是从″C″状态向″D″状态转变的电压。
第2电压发生电路82发生电压Vpass，向非选择字线WL传送该电压Vpass。电压Vpass是指将存储单元MC设为导通状态的电压。
第3电压发生电路83发生例如20[V]电压Vera，向形成存储单元MC的阱区域传送。电压Vera是指将向浮置栅极注入的电荷从该浮置栅极抽出的电压。
第4电压发生电路84发生电压Vcgr1～3，将该电压Vvgr1～3向选择字线WL传送。电压Vcgr1～3是与从存储单元MC读出的数据对应的读出电压。电压Vcgr1例如是使电压Vth1_H＜电压Vcgr1＝V12＜Vth2_L的值。电压Vcgr2是使电压Vth2_H＝V23＜电压Vcgr2＜Vth3_L的值。电压Vcgr3是使电压Vth3_H＜电压Vcgr3＝V34＜Vth4_L的值。
另外，第5电压发生电路85发生电压Vread，在数据的读出时向非选择字线WL传送该电压Vread。电压Vread是不依赖于存储单元MC保持的数据，将该存储单元MC设为导通状态的电压。
控制部9保持次数数据91。该次数数据91保持向各个块BLK内的存储单元MC连续写入数据的次数。控制部9按每个块BLK进行该连续写入次数的管理。即，次数数据91保持例如向块BLK1内设置的存储单元MC写入的次数为″1″次、向块BLK2内设置的存储单元MC写入的次数为″2″次这样的信息。
另外，控制部9在次数数据91保持的数据为例如″3″时，在向存储单元MC连续写入数据的次数成为″4″次前，使值复位为″0″次。即，已经写入3次数据后从主机发来新的写入请求时，控制部9对存储单元MC执行删除动作。因此，阈值电压转变为例如″删除″状态(参照图2)，进行新写入数据的写入准备。
控制部9可根据存储单元MC的特性设定该写入次数。即，控制部9可根据存储单元的特性设定对存储单元MC的数据可覆写次数。上述中，该次数设定为″3″，但是存储单元的特性若良好，则该值不限定，例如可以是″7″，也可以是″15″。该次数也可以是例如″5″、″6″。即可以不是″2″的乘方的值。该值用L表示，将连续写入数据的上限值称为最大可覆写次数LMAX。
在存储单元MC的特性良好且分辨率高，即相邻的阈值分布明确隔离的场合等，使该上限值LMAX上升，设定成高值。即，例如增大图2中的″删除″状态～″D″状态的5个状态分布，设定电压比该″D″状态高的″E″状态或者″F″状态。反之，在分辨率降低，相邻的状态分布的两端(例如，图2中的Vth2_L和Vth1_H的电位差)接近的场合，将该LMAX例如设定成减去一的值。具体地说，根据特性的降低将上述图2所示存储单元MC可保持的″A″状态～″D″状态的阈值分布设为例如″A″状态、″B″状态及″C″状态。
另外，控制部9可根据需要进行模式的切换。即，可进行模式切换，设定成4值(″11″，″10″，″01″，″00″)、8值(″111″，″110″，″101″，″100″，″011″，″010″，″001″，″000″)等的多值模式(以下，称为模式1)，或者像本实施例那样，设定成虽然阈值电压从例如″A″状态(与4值表现中的″11″相当)上升到例如″D″状态(与4值表现的″00″相当)，但是判断数据的读出是″0″或″1″的1比特的模式(以下，称为模式2)。
例如模式1中，控制部9在例如存储单元MC的特性劣化而无法表现4比特的场合，降低比特数，以3比特表现保持数据。
相对地，例如为模式2时，控制部9根据存储单元MC的劣化程度，通过将上述最大可覆写次数LMAX＝3改为上述最大可覆写次数LMAX＝2，将当前的″A″状态～″D″状态的阈值分布减去一个状态分布而成为例如状态″A″、状态″B″及状态″C″。
模式1是传统的数据保持的模式，模式2是本实施例的模式。
而且，控制部9控制第4电压发生电路84，以生成与上述写入次数对应的读出电压。即，控制第4电压发生电路84，在写入次数为″1″时，生成上述电压Vcgr1，写入次数为″2″时，生成电压Vcgr2，写入次数为″3″时，生成电压Vcgr3。
上述控制部9控制NAND型闪速存储器全体的动作。即，经由数据输入输出电路6，根据从没有图示的主机提供的上述地址及指令，执行数据的写入动作、读出动作及″删除″动作中的动作序列(sequence)。控制部9根据地址及动作序列，生成块选择信号/列选择信号。
控制部9如上所述按每个块BLK进行写入次数的管理。在覆写数据时，读出通过之前的数据写入在存储单元MC保持的数据。其结果，保持数据若为″0″数据，则在新数据写入前，保持″1″数据。即，转变为上一级的阈值分布。
具体地说，由于读出电压Vcgr1＝V12，通过第1次的写入，存储单元MC保持的数据为″A″状态，即″0″数据。该场合，在第2次的数据写入前，将阈值分布从″A″状态向″B″状态转变。即控制部9使第1电压发生电路81向存储单元MC施加电压Vpgm2。
控制部9向行解码器3输出前述块选择信号。另外，控制部9向读出放大器4输出列选择信号。列选择信号是指选择读出放大器4的列方向的信号。
另外，将从没有图示的存储器供给的控制信号提供给控制部9。控制部9根据供给的控制信号，区别经由没有图示的I/O端子从主机(host)向数据输入输出电路6供给的信号是地址还是数据。
另外，在覆写新数据时，读出通过之前的数据写入在存储单元MC保持的数据，其结果，保持数据若为″0″数据，则在新数据写入前，保持″1″数据，转变为上一级的阈值分布，但是不限于此。即，也可以在新数据写入前，使状态分布上升，不保持″1″数据，将状态分布从与之前的保持数据对应的阈值电压转变为与新写入数据对应的阈值电压。具体地说，接着进行例如第2次的数据写入时，存在例如从因第1次的写入转变的″A″状态通过第2次的写入向″B″状态或″C″状态转变的情况和从因第1次的写入转变的″B″状态通过第2次的写入而原样维持该″B″状态的情况或向″C″状态转变的情况。另外，设为根据电压Vpgm3使存储单元的阈值电压从″A″状态向″C″状态转变，根据电压Vpgm4使存储单元的阈值电压从″B″状态向″D″状态转变。即，即使是使阈值电压升2级的场合，也只要采用转变为图3所说明的目的的阈值电压所需要的电压即可。
<写入动作>
接着，用图5说明本实施例的半导体存储装置的写入动作。图5是写入动作的流程图，图6是图5中的步骤S5(后述)的写入动作的时序图。这里，连续写入数据的次数用N(N：自然数)表示，在以下说明中，设为N≥2。
从没有图示的主机(host)经由数据输入输出电路6向控制部9传送写入指令、写入数据及作为写入对象的存储单元MC的地址后，控制部9参照次数数据91，确认设置了作为写入对象的存储单元MC的块BLK的写入次数(步骤S0)。
其结果，判断下一写入为第N次时，控制部9使第4电压发生电路84生成电压Vcgr(N-1)。用该电压Vcgr(N-1)从作为写入对象的块BLK内设置的全部存储单元MC依次读出数据，判断块BLK内的全部存储单元MC是否为″1″数据(S1，S2)。
其结果，在设置了作为写入对象的存储单元MC的块BLK内即使存在一个保持数据为″0″的存储单元MC(S2，否)，也向保持数据为″0″的存储单元供给写入电压VpgmN(S3)。该动作反复进行，直到块BLK内的全部存储单元MC的保持数据成为″1″(S3，S1，S2)。
步骤S2中，在判断在设置了作为写入对象的存储单元MC的块BLK内全部存储单元MC的保持数据为″1″时(S2，是)，控制部9从数据输入输出电路6经由数据线Dline向没有图示的数据缓冲区BF存储第N次的写入数据(S4)。
然后，控制部9向选择字线WL传送写入电压Vpgm(N+1)，将与数据缓冲器BF存储的数据对应的值(″0″或″1″数据)写入存储单元MC(S5)。步骤S5的动作用图6说明。
如上所述，图6是NAND闪速存储器中的″0″数据的写入动作的时序图。如图示，横轴设为时间，纵轴设为信号sgd、沟道的电位、选择位线BL的电位、选择字线WL的电位及非选择字线WL的电位。另外，非选择位线BL的动作与选择位线BL中的″0″数据写入相同，以下省略说明。
本实施例中，将作为写入对象的存储单元MC的选择字线WL设为例如字线WL32。因此，向非选择字线WL0～31、WL33～63传送电压VPASS，向选择字线WL32传送电压Vpgm(N+1)。
首先，时刻t1中通过由读出放大器4传送的预充电电压，选择位线BL的电位从时刻t1上升。
另外，同时刻t1中，向选择晶体管ST1的栅极供给″H″电平的信号sgd。即，该信号sgd上升到例如电压VDD后，选择晶体管ST1成为导通状态。从而，存储单元MC的沟道的电位从时刻t1上升。
然后在时刻t2中，选择位线BL以及选择位线BL的沟道的电位也达到电压VDD(饱和)。即，时刻t2中流过位线BL的电流大约成为零。
在时刻t3，信号sgd下降到零电位。从而，选择晶体管ST1截止。而且，在时刻t4，向非选择字线WL0～31及WL33～63传送电压Vpass。因而，位线BL的电位从电压VDD上升(称为自升压)。然后在时刻t5中，向选择字线WL32传送电压Vpgm(N+1)，但是沟道的电位因为上述自升压而上升，因此，不向浮置栅极注入产生阈值变动程度的负电荷。即，若例如N＝2，则图2所示阈值电压维持″B″状态(电压Vth2)。
另外，时刻t1中，在通过读出放大器4将选择位线BL的电位设为零电位的场合，沟道的电位成为零电位。从而，时刻t5中向选择字线WL传送写入电压Vpgm(N+1)时，将产生阈值变动程度的负电荷注入浮置栅极，图2所示阈值电压向上方的阈值分布(″C″状态)转变。例如若N＝3，则从″C″状态向″D″状态转变。
另外，上述中，作为一例，在进入下一写入动作前，向存储单元MC进行″1″数据的写入，但是不限于此。即，进入下一写入前，也可以不向在块BLK内设置的存储单元MC进行″1″数据写入。该场合，也可以例如由第1次的写入设为″A″状态，由下一写入设为″C″状态(″1″数据)。
另外，N＝l的场合，写入次数设为第1次，因此在数据的写入前，存储单元MC的阈值分布成为″删除″状态(参照图3)。该场合，省略上述步骤S1、S2的动作，步骤S3中，进行第1次的数据写入时，首先将存储单元MC的状态分布从″删除″状态向″A″状态转变。然后，执行步骤S4以下的动作。
另外，上述中作为一例，说明了″1″及″0″数据写入，但是时刻t1到t2的动作与数据的读出动作及验证动作相同。对于数据的读出动作及验证动作，将时刻t4、t5中向字线WL传送的电压设为电压Vcgr及电压Vread即可。即在步骤S1及S6，图6中，时刻t4、t5的字线WL的电位设为电压Vcgr及电压Vread。
然后，第(N+1)次的新写入指令从没有图示的主机传送后，在步骤S5中对进行了写入的存储单元MC进行数据的读出(S6)，进行写入动作，直到设置了作为写入对象的存储单元MC的块BLK内的全部存储单元MC的保持数据成为″1″(S5，S6，S7)。即，块BLK内即使存在一个存储单元MC的保持数据为″0″(S7，否)，也要执行步骤S5～S7的动作，直到保持数据成为″1″。
<读出动作>
用图7说明该情形。图7是在数据的读出时，根据存储单元MC保持的电荷量及写入次数判断该存储单元MC的保持数据是″0″或″1″的概念图。
如图示，说明上述步骤S1中读出数据的情况。这里，N＝2。即，存储单元MC中，状态成为″A″状态或″B″状态。首先，读出放大器4将位线BL充电到固定电压。然后，向字线WL施加电压Vcgr(N-1)。在存储单元MC的阈值电压比该电压Vcgr(N-1)低的场合，即，此时，存储单元MC的阈值电压为V01(″A″状态)时，存储单元MC成为导通状态。即通过使位线BL和源极线SL成为导通状态，使位线BL放电。读出放大器4通过读出该电压，判断存储单元MC保持″0″数据。
相对地，在存储单元MC的阈值电压比读出电平高的场合，即存储单元MC的阈值电压为Vth2(″B″状态)时，存储单元MC成为截止状态。即位线BL和源极线SL成为非导通状态。读出放大器4读出该位线BL的电位，判断存储单元MC保持″1″数据。
同样，S7中读出数据时，向存储单元MC传送电压Vcgr2。此时，存储单元MC的阈值电压为V12(″B″状态)时，读出放大器4判断保持″0″数据。相对地，在存储单元MC的阈值电压为V23(″C″状态)时，读出放大器4判断保持″1″数据。
<删除动作>
接着，用图8说明控制部9的删除动作。图8是控制部9的动作的流程图。
如图8所示，控制部9发出新写入请求后(S10，是)，参照次数数据91，确认设置了作为写入该数据的对象的存储单元MC的块BLK的次数数据(S11，S12)。
其结果，在次数数据达到最大可覆写次数LMAX的场合(S12，是)，控制部9执行删除动作，将存储单元MC的阈值电压转变为删除电压或″A″状态(S13)。然后，进行新数据的写入。
另外，在次数数据未达到最大可覆写次数LMAX的场合(S12，是)，控制部9不执行删除动作，执行图5所示的写入动作。
<最大可覆写次数LMAX的设定方法>
接着，用图9说明控制部9的动作。图9是存储单元MC的错误率超过规定值的场合，控制部9减小保持的LMAX的值的动作的流程图。
如图9所示，从没有图示的主机传送数据的读出指令后，控制部9执行如上所述与写入次数对应的读出动作(步骤S20)。ECC电路5对读出的数据进行ECC纠正处理(S21)。ECC电路5的纠正数据由控制部9向没有图示的主机传送。
纠错的结果，错误比特≥规定值M的场合(S22，是)，控制部9将错误率高的块BLK的数据复制到新块BLK(S23)。然后，控制部9将该相应的块BLK的最大可覆写次数LMAX的值例如减一(S24)。
另外，步骤S22中，若错误比特<规定值M(S22，否)，则从该存储单元MC读出的数据在可纠错范围，因此，不进行最大可覆写次数LMAX的值的减法，执行下一读出。
<本实施例的效果>
本实施例的半导体存储装置可获得以下(1)～(3)的效果。
(1)可提高写入速度。
即，根据本实施例的半导体存储装置，存储单元MC的阈值变动为例如从″删除″状态向″A″状态，从″A″状态向″B″状态，从″B″状态向″C″状态，而且从″C″状态向″D″状态的逐级转变。这里，将转变为上一级的阈值分布称为一级上升。
另外，进行例如从″删除″状态向″B″状态，从″A″状态向″C″状态，而且从″B″状态向″D″状态的逐2级转变。该场合，上升的阈值分布为最大2级。
相对地，若进行从″删除″状态向″D″状态或从″A″状态向″D″状态，即3级转变的阈值分布的场合，该转变所需的向存储单元MC施加的写入电压的时间变长。
相对地，本实施例中，如上所述阈值分布的转变为最大2级。即，阈值分布的变化量减少。因而，该转变所必要的对存储单元MC的写入电压的施加时间当然比3级转变短。即可期望速度的提高。
对保持多值数据的存储单元MC的数据写入中，例如有从″删除″状态向例如上3级的阈值分布转变的情况。该场合，用于变动阈值分布的写入电压的施加时间变长。相对地，为本实施例的半导体存储装置时，该施加时间与进行1比特写入的存储单元MC为相同程度。这样，可期望写入速度的提高。
(2)可提高写入速度。
即，根据本实施例的半导体存储装置，如上所述数据的写入次数按块BLK单位统一。即，若按每个块BLK，则虽然相邻块BLK之间数据的写入次数不同，但是着眼于某块BLK时，相邻存储单元MC间的数据写入次数相同。即，例如写入次数为第1次时，虽然成为″A″状态或″B″状态，但是不会向多值存储器那样在相邻存储单元MC间产生阈值电平的大的偏移。即，通过向存储单元MC写入数据，使该存储单元MC的阈值电平转变为某期望的阈值电平，结果，可防止相邻存储单元MC的阈值分布变动这样的程序干扰。
为了防止该情况，采用各种各样的对策。例如向存储单元MC一次写入数据，然后向相邻存储单元MC实施数据的写入后，为了补正阈值分布，再度向之前的存储单元MC施加写入电压的方法等。
但是，本实施例本来就可以防止程序干扰，因此不必如上述方法那样向存储单元MC再度施加用于补正变动的阈值分布的写入电压。即，可加快到写入结束为止的处理。
(3)可提高写入精度。
根据本实施例的半导体存储装置，如上所述，由于按块BLK单位统一对存储单元MC的写入次数，因此难以产生程序干扰。即，难以产生存储单元MC保持的阈值分布的偏移，可提高数据的写入精度。
(4)防止存储单元MC的劣化
根据本实施例的半导体存储装置，对同一存储单元MC例如执行3次数据写入后，需要再写入数据时，删除该存储单元MC的数据。即，向存储单元MC施加的例如20V程度的删除电压的施加次数减少。从而，难以产生存储单元MC的劣化，可长期使用存储单元MC。即，可以高状态保持存储单元MC具有的特性的可靠性。
<变型例>
接着，用图10、图11说明上述第1实施例的半导体存储装置的变型例。图10是向变型例的存储单元MC实施写入时，该存储单元MC具有的阈值分布的概念图。另外，图11是用图10所示的存储单元MC具有的阈值分布表示根据读出电平读出的数据(″0″或″1″)的概念图。
图10中，纵轴设为存储单元MC的数，横轴设为电压。如图所示，变形例的存储单元MC可取的阈值分布按从小到大的顺序设为″删除″状态、″A″状态、″B″状态、″C″状态及″D″状态。该场合中即使″删除″状态设为负电压，也可以通过向存储单元MC的浮置栅极注入电荷，设为正电压(″A″状态、″B″状态、″C″状态及″D″状态)。另外，与上述第1实施例同样，″A″状态也可以成为与″删除″状态同一电位。该场合，″A″状态设为负电压。
如图10所示，变型例的存储单元MC与上述第1实施例同样，在第1次的数据写入中设为″A″状态或″B″状态的状态分布，但是在第2次的数据写入中，设为除了″A″状态及″B″状态还增加了″C″状态的其中一个状态分布。同样在第3次的数据写入中，存储单元MC设为除了″A″状态、″B″状态及″C″状态还增加了″D″状态的其中一个状态分布。
即，在不必在存储单元MC保持例如″1″数据(阈值电平比保持″0″数据的存储单元MC大)的场合，反而不转变阈值电平，保持″0″数据。
接着用图11说明根据上述存储单元MC的阈值分布而读出的保持数据的值。图11中纵轴设为存储单元MC的阈值电平，横轴设为写入次数。另外，与图7重复内容的说明省略。
如图11所示，例如由电压Vcgr2读出通过第2次的数据写入从″A″状态或″B″状态向″A″状态、″B″状态及″C″状态之一的状态转变的存储单元MC。存储单元MC的状态分布为″C″状态(电压V23)时，判断读出放大器4为″1″数据。
相对地，存储单元MC的状态分布为″A″状态、″B″状态(电压V01，V12)时，读出放大器4判断为″0″数据。
同样，由例如电压Vcgr3读出通过第3次的数据写入从″A″状态、″B″状态及″C″状态之一向″A″状态、″B″状态、″C″状态及″D″状态之一的状态转变的存储单元MC。存储单元MC的状态分布为状态″D″(电压V34)时，读出放大器4判断为″1″数据。
相对地，存储单元MC的状态分布为″A″状态、″B″状态及″C″状态(电压V01，V12，V23)时，判断读出放大器4为″0″数据。
<变形例的效果>
根据本实施例的变型例的半导体存储装置，除了上述(3)、(4)的效果，还可获得下记的效果。
(5)可降低消耗功率。
根据本实施例的变型例的半导体存储装置，如上所述，各次数的写入时，在不进行″1″数据写入的场合，阈值电压不变动。即，如上述第1实施例所示，进行下一写入前不使阈值电平转变为上一级，仅仅在″1″数据写入时转变阈值电平。即，如果没有必要，不必如上述第1实施例所说明向存储单元MC施加使阈值电平向例如″B″状态、″C″状态等转变的大写入电压。因而存储单元MC的阈值电平的变化量变小，可降低消耗功率。
(6)可防止存储单元MC的特性劣化。
根据本实施例的变型例的半导体存储装置，如上述图10、图11所说明，″1″数据写入不必要时，存储单元MC的阈值分布维持原状。即，在不必要的场合以外，不向存储单元MC施加大写入电压Vpgm。因而，减少了对存储单元MC的写入次数，可防止存储单元MC的特性劣化。
<第2实施例>
接着，说明第2实施例的存储器系统。本实施例的存储器系统是将作为上述第1实施例及其变型例的一例的NAND型闪速存储器应用于例如具备SSD(Solid State Drive，固态驱动器)的个人电脑(PC)。
<全体构成例>
用图12说明本实施例的存储器系统。图12是本实施例的存储器系统的内部构成的概念图。如图12所示，存储器系统60经由ATA接口(ATA I/F)等的存储器连接接口与个人电脑或者CPU(Central Processing Unit，中央处理单元)核等的主机装置61连接，起到主机装置61的外部存储器的功能。另外，存储器系统60经由RS232C接口(RS232C I/F)等的通信接口，与调试/制造检查用设备62之间可进行数据收发。
存储器系统60具备：作为上述非易失性半导体存储器的NAND型闪速存储器NAND型闪速存储器1；与上述第1实施例中的控制部9相当，作为主机控制器的驱动器控制电路63；作为易失性半导体存储器的工作存储器(DRAM)64；熔断器(fuse)65；电源电路66；状态显示用LED67；和检测驱动器内部的温度的温度传感器68。
电源电路66从由主机装置61侧的电源电路供给的外部直流电源生成多个不同的内部直流电源，将这些内部直流电源供给存储器系统60内的各电路。另外，电源电路66检测外部电源的接通，生成电源导通复位信号，供给驱动器控制电路63。
熔断器65设置在主机装置61侧的电源电路和存储器系统60内部的电源电路66之间。在从外部电源电路供给过量电流的场合，熔断器65切断，防止内部电路的误动作。
存储器系统60具备多个NAND型闪速存储器1(本实施例中作为一例表示了4个NAND型闪速存储器1)，4个NAND型闪速存储器1通过4个沟道(ch0～ch3)与驱动器控制电路63连接。4个NAND型闪速存储器1可通过4个沟道(ch0～ch3)进行并行动作、交错动作。
工作存储器64在主机装置60和NAND型闪速存储器1之间起到数据传送用高速缓存及操作区域用存储器等的功能。工作存储器64的操作区域用存储器存储的内容是例如NAND型闪速存储器1存储的各种管理表在启动时等展开的主表(快照(snapshot)，或者管理表的变更差分即日志信息等。
另外，取代工作存储器64，也可以使用FeRAM(Ferroelectric RandomAccess Memory，铁电随机存取存储器)、MRAM(MagnetoresistiveRandom Access Memory，磁阻随机存取存储器)、PCRAM(Phase-ChangeRandom Access Memory相变随机存取存储器)等的非易失性随机存取存储器。使用非易失性随机存取存储器的场合，可省略电源切断时将各种管理表等向NAND型闪速存储器1转移的动作的部分或全部。
驱动器控制电路(主机控制器)63在主机装置60和NAND型闪速存储器1之间经由工作存储器64进行数据传送控制，并控制存储器系统60内的各模块。另外，驱动器控制电路63也具备向状态显示用LED67供给状态显示用信号，并接收来自电源电路66的电源导通复位信号，将复位信号及时钟信号向驱动器控制电路63内及存储器系统60内的各部供给的功能。驱动器控制电路63对NAND型闪速存储器1起到主机控制器的作用。即具有如上所述第1实施例中的控制部9的功能。具体的功能在上述第1实施例中说明，因此这里省略。
<工作存储器64的详细>
接着用图13说明上述工作存储器64的内部构成例。如图13所示，工作存储器64具备数据缓冲器64-1、页面变换表64-2、块变换表64-3、自由块数据64-4及写入信息表。
数据缓冲器64-1具有暂时地保持数据的功能。
页面变换表64-2保持图13左中央所示各个页面的逻辑地址及其对应的物理地址。
块变换表64-3保持图13左下所示各个块的逻辑地址及其对应的物理地址。
自由块数据64-4是可自由存储必要数据的区域。
写入信息表64-5保持上述第1实施例中控制部9具有的信息。具体地说，保持对块BLK的写入模式(模式1或模式2的模式信息)、该时刻中对块BLK的写入次数及最大可覆写次数(LMAX)。该写入信息表64-5与在NAND型闪速存储器1形成的块BLK的数存在同数。即，本实施例中，NAND型闪速存储器设置4个，因此写入信息表64-5内的项目数存在4×BLKs。
<本实施例的效果>
本实施例的存储器系统也可以获得上述第1实施例及其变形例的效果。即，如上所述，可以获得(1)～(5)的效果。特别是，作为本实施例中一例的搭载SSD的PC，其效果显著。即，若为PC等处理大量数据的电子设备，比SDTM、MMC等的存储介质更频繁发生对一次存储的数据的新数据覆写(更新)。即，对存储单元MC的数据写入频繁进行。另外，现状是处理的数据量也增加。现在，作为该对策，开发使用可在一个存储单元MC存储大量的数据的多值存储器，但是，如上所述，使用限度也存在界限。
该状况下，根据本实施例的存储器系统，可以在同一存储单元MC写入多次的数据，直到执行删除动作为止。因而，与每次写入新数据时同数进行删除动作和写入动作的存储单元相比，难以产生劣化，具有寿命长的效果。
而且，根据本实施例的存储器系统，如上述第1实施例所说明，可以将写入模式根据存储单元MC的特性变更为模式1和模式2。即，如上述第1实施例所说明，在以2比特(4值)、3比特(8值)、4比特(16值)的多值模式写入的场合，根据存储单元MC的特性即阈值分布的扩展程度(高电侧和低电压侧的电压差)，不将可存储的信息量例如从3比特减为2比特，而是变更写入模式，切换为将与迄今为止的3比特表现同数的″A″状态、″B″状态、″C″状态、″D″状态、″E″状态、″F″状态、″G″状态及″H″状态中的最后的″H″状态减去，用读出″A″状态～″G″状态的电压Vcgr及次数数据91的写入次数来判断″0″或″1″数据的模式。从而，例如在存储单元MC的特性劣化，读出该存储单元MC保持的阈值分布的分辨率下降的场合，通过这样切换模式，可以使存储单元MC的数据保持量不会急剧减少。
<第3实施例>
接着说明第3实施例的半导体存储装置。说明本实施例的半导体存储装置采用例如阻抗变化型存储器(Resistance Random Access Memory：ReRAM)作为上述第1实施例及其变型例一例的NAND型闪速存储器的情况。即，构成上述第1实施例说明的NAND型闪速存储器的周边电路，例如，行解码器2、驱动器电路3、电压发生电路8、读出放大器4、ECC电路5、数据输入输出电路6及控制部9在本实施例中采用同一构成，因此说明省略。
<全体构成例>
图14是作为本实施例的存储单元MC的ReRAM的方框图。如图14所示，存储单元阵列1具备：沿第1方向设置的多个位线BL；沿与第1方向正交的第2方向设置的多个字线WL；在位线BL和字线WL的交点设置的多个存储单元MC。通过多个存储单元MC的集合体构成称为存储单元组(MAT)16的单位。
各个存储单元MC具备整流元件(二极管)DD和可变阻抗元件VR。二极管DD的阴极与字线WL连接，二极管DD的阳极经由可变阻抗元件VR与位线BL连接。可变阻抗元件VR例如具备在二极管DD上依次层叠记录层、加热层及保护层的构造。
在存储单元阵列1中同一行配置的多个存储单元MC与同一的字线WL连接，同一列的多个存储单元MC与同一的位线BL连接。字线WL、位线BL及存储单元MC沿与第1、第2方向的两方正交的第3方向(相对于半导体基板表面的垂线方向)设置多个。即存储单元阵列具有存储单元MC三维地层叠的构造。该三维构造中的存储单元的各层，以下也称为存储单元层。
接着，用图说明上述说明的存储单元阵列1的详细构成例。图15是存储单元阵列1的方框图，仅仅表示了一个存储单元层。
如图示，本实施例的存储单元阵列1具备矩阵状配置的(m+1)×(n+1)个存储单元组16。m、n分别是1以上的自然数。如前述，存储单元组16的各个包含多个存储单元MC，这些呈矩阵状配置。例如一个存储单元组16包含例如16根字线WL和16根位线BL。即，一个存储单元组16内包含(16×16)个存储单元MC。另外，存储单元阵列10内，包含16×(m+1)根位线BL、16×(n+1)个字线WL。同一行的多个存储单元组16(即共用字线WL的存储单元组16)构成块BLK。因而，存储单元阵列10由块BLKO～BLKn构成。以下，不区别块BLK0～BLKn的场合，仅仅称为块BLK。
本实施例说明了一个存储单元层具备多个存储单元组16的情况，但是存储单元组16的数也可以是一个。另外，一个存储单元组16内所包含的存储单元MC的数不限于(16×16)个。而且，行解码器11及读出放大器12可以按存储单元组16设置，也可以在多个存储单元组16间共用。以下，以后者的场合为例进行说明。
图16是存储单元阵列1的一部分区域的立体图，表示了上述构成的存储单元阵列1三维地构成的情形。如图示，本实施例的存储单元阵列1在半导体基板的基板面垂直方向(第3方向)上层叠多层(第1存储单元层，第2存储单元层，...)。图16的例中，按照字线WL/存储单元MC/位线BL/存储单元MC/字线WL/...的顺序形成，但是，字线WL/存储单元MC/位线BL的组也可以隔着层间绝缘膜层叠。
图17是上述存储单元阵列1的电路图，特别是表示了一个存储单元层中与图2的区域A1相当的区域。
如图示，存储单元阵列1中，以通过多个存储单元组16间的方式形成了多个位线BL和字线WL。
如上所述，存储单元组16包含16根位线BL和16根字线WL。另外，如上所述，存储单元组16仅仅为(m+1)×(n+1)个。即，在某块BLKi形成字线WL(16i)～WL(16i+15)。某块BLK所包含的多个存储单元组16的各个中，形成位线BL(16j)～BL(16j+15)。其中，i＝0～n，j＝0～m。
在位线BL和字线WL的交点分别形成存储单元MC。
上述字线WL与没有图示的行解码器2连接。另一方面，位线BL0～BLn与没有图示的读出放大器4连接。
接着，用图18说明上述存储单元MC的特性。图18所示存储单元MC保持与可变阻抗元件VR的阻抗值(例如电阻值)对应的数据。可变阻抗元件VR可取为阻抗值1k～10kΩ的低阻抗状态和阻抗值为100k～1MΩ的高阻抗状态。
高阻抗状态是上述第1实施例中的，例如保持″A″状态、″B″状态、″C″状态及″D″状态之一的状态，是写入了数据的状态(程序电平)。即，例如在100k～1MΩ的阻抗值间，设定上述″A″状态、″B″状态、″C″状态及″D″状态。与该阻抗值相应的电流流过存储单元MC。
低阻抗状态是上述第1实施例中的″删除″状态(删除电平)，是数据删除的状态。另外，与上述第1实施例同样，″A″状态和″删除″状态也可以是同一电平。
接着，用图19说明上述存储单元MC保持的数据。图19是表示存储单元MC的阻抗值、根据该阻抗值而流过可变阻抗元件VR的电流及根据该电流及对存储单元MC的写入次数而在存储单元MC保持的数据值的概念图的曲线图。
如上所述，存储单元MC根据写入次数，保持″A″状态、″B″状态、″C″状态及″D″状态之一的状态。如图19所示，在表示″A″状态的R1的阻抗值的场合，电流I1流过该可变阻抗元件VR。在表示″B″状态的R2的阻抗值的场合，电流I2流过该可变阻抗元件VR。在表示″C″状态的R3的阻抗值的场合，电流I3流过该可变阻抗元件VR。在表示″D″状态的R4的阻抗值的场合，电流I4流过该可变阻抗元件VR。这些电流I1～电流I4满足电流I1＞电流I2＞电流I3＞电流I4。
即，例如进行一次写入的场合，存储单元MC设为″A″状态或″B″状态的阻抗值。读出放大器4在电流I1流过该存储单元MC的可变阻抗元件VR的场合，判断存储单元MC保持″0″数据，电流I2流过的场合，判断保持″1″数据。
另外，例如，即使电流I2流过存储单元MC的可变阻抗元件VR，但对存储单元MC的写入为第2次的场合，判断该数据为″0″数据。根据其他写入次数和与该次数相应地流过的电流值对存储单元MC保持的数据的判断方法也同样，因此说明省略。
接着用图20说明向上述存储单元MC施加的写入电压。如上所述，存储单元的阻抗值因写入电压的大小、其施加时间(脉冲宽度)而变化。另外，以下，着眼于电压进行说明，但是，也可以使流过可变阻抗元件VR的电流值变化，使该阻抗值变化。
如图20所示，写入电压设为电压Vpgm1～电压Vpgm4。例如通过以脉冲宽度w1向存储单元MC施加电压Vpgm1，设为″A″状态，通过以脉冲宽度w1向存储单元MC施加电压Vpgm2，设为″B″状态，通过以脉冲宽度w1向存储单元MC施加电压Vpgm3，设为″C″状态，通过以脉冲宽度w1向存储单元MC施加电压Vpgm4，设为″D″状态。另外，该电压Vpgm1～电压Vpgm4的值可以是与上述第1实施例中的写入电压Vpgm1～电压Vpgm4相同的值，也可以是不同的值。
另外，例如通过以比w1宽的脉冲宽度向存储单元MC施加电压Vpgm1，也可以将存储单元MC的阻抗值设为″B″状态～″D″状态之一。
<本实施例的效果>
本实施例的半导体存储装置也可以获得上述第1实施例及其变型例的效果。即，本实施例也可以获得上述(1)～(6)的效果。即，本实施例中通过存储单元MC具有的可变阻抗元件VR的阻抗值获取多个阈值分布。向该可变阻抗元件施加某电压，结果，读出放大器4可检测流过存储单元MC的电流，从而识别存储单元MC的保持数据。根据本实施例，转变的阈值分布的等级与上述第1实施例及其变型例同样，由于仅仅转变1级或2级，因此可以减小向可变阻抗元件VR施加的写入电压，期待消耗功率的降低及该写入时间的高速化。
另外，上述第1实施例及其变型例中，″删除″状态和″A″状态也可以是同一的阈值电压。该场合，″A″状态设为负电压。
该场合，上述第1实施例的图5中的步骤S3的动作可省略。这是因为，″删除″状态和″A″状态是同一阈值，因此，没有必要将写入电压Vprm1向存储单元MC传送，从″删除″状态向″A″状态转变。
另外，也可以向某块BLK通过本方式(模式2)写入数据，而其他块BLK中通过传统方式(模式1)写入。换言之，在多个块BLK间，也可以混合不同的写入模式。
虽然说明了特定的实施例，但是这些实施例仅仅用于示例，而不是限定本发明的范围。这些实施例可以以不同的方式具体化。在不脱离本发明的精神的范围，可以进行各种各样的省略、替代和变更。所附权利要求书及其等同物旨在包括落在本发明精神范围内的这些方式和变更。

Claims (24)

1.一种半导体存储装置，其特征在于，具备：
存储单元阵列，其沿行及列方向形成有根据读出电平可保持″0″或″1″的数据的存储单元；
控制部，其对向上述存储单元连续写入上述数据的次数N(N为0以上的整数)计数，根据该次数N，向上述存储单元传送可变的写入电压及读出电压；以及
电压发生电路，其发生上述写入电压，用上述写入电压向上述存储单元写入至少″1″比特数据，发生上述读出电压，从上述存储单元读出至少″1″比特数据；
其中，
在对上述存储单元有上述次数的第N次(≥2)的写入请求时，
上述控制部使上述电压发生电路发生与第(N-1)次对应的上述读出电压，根据该读出电压从上述存储单元读出上述″1″比特数据，
根据与上述写入请求对应的上述数据，使上述电压发生电路发生向比上述第(N-1)次的读出中读出的上述存储单元的阈值电压高的阈值电压转变的上述写入电压，
在对上述存储单元的上述次数的第N次(≥2)的写入请求达到规定值时，上述控制部删除上述存储单元保持的上述数据。
2.权利要求1所述的半导体存储装置，其特征在于，
上述存储单元被设为可从阈值电压低的一方以第1状态、第2状态及第3状态的顺序转变为相互隔离的其中一个的状态分布，
上述控制部保持可向上述存储单元连续写入上述数据的最大覆写次数，
上述控制部根据上述第1状态的上侧阈值电压和上述第2状态的下侧阈值电压的电位差，或上述第2状态的上侧阈值电压和上述第3状态的下侧阈值电压的电位差，使上述最大覆写次数减一。
3.权利要求1所述的半导体存储装置，其特征在于，
上述第(N-1)次的读出中，上述存储单元保持″1″数据，在上述第N次的上述写入请求的上述数据为″0″数据时，将上述存储单元的沟道的电位设为比零电位大的值，
施加了上述写入电压的上述存储单元的上述阈值电压被固定。
4.权利要求1所述的半导体存储装置，其特征在于，
在上述″1″比特数据的读出的结果为上述存储单元的阈值电压比上述第(N-1)次的读出电压小的场合，
上述控制部将上述存储单元的上述阈值电压转变为比上述第(N-1)次的读出电压高的阈值电压后，对上述存储单元执行上述第N次的写入。
5.权利要求1所述的半导体存储装置，其特征在于，
上述次数N由上述控制部按每个块单位被管理，上述块单位是包含多个上述存储单元阵列的、写入上述存储单元的上述数据的删除单位。
6.权利要求1所述的半导体存储装置，其特征在于，
上述存储单元包含整流元件和可转变为多个阻抗状态的可变阻抗元件，
上述电压发生电路包含根据上述阻抗状态读出流过上述存储单元的电流的读出放大器，
上述控制部根据上述次数N及上述读出放大器读出的上述电流，读出上述存储单元保持的上述数据。
7.权利要求1所述的半导体存储装置，其特征在于，
上述次数N由上述控制部按每个块单位被管理，上述块单位是包含多个上述存储单元阵列的、写入上述存储单元的上述数据的删除单位，
在上述块内设置的上述存储单元全部保持″1″数据时，上述控制部对上述存储单元执行上述第N次的写入。
8.权利要求1所述的半导体存储装置，其特征在于，
上述存储单元可保持4值数据或根据上述读出电平保持″0″或″1″的2值数据，
上述控制部可切换为根据上述读出电平从上述存储单元读出″0″或″1″的上述数据的第1方式或读出上述4值数据中任一上述数据的第2方式。
9.权利要求2所述的半导体存储装置，其特征在于，
上述电压发生电路，
作为上述写入电压，发生使上述存储单元的上述阈值电压从上述第1状态向上述第2状态转变的第1电压，以及使上述存储单元的上述阈值电压从上述第1状态或上述第2状态向上述第3状态转变的比上述第1电压大的第2电压，
且作为上述读出电压，分别发生比上述第1状态的上侧阈值电压大而比上述第2状态的下侧阈值电压小的第3电压，以及比上述第2状态的上侧阈值电压大而比上述第3状态的下侧阈值电压小的第4电压，
上述控制部，在有新数据写入时，根据上述计数的值，通过向上述存储单元传送上述第3电压或上述第4电压，读出上述存储单元保持的″0″或″1″的上述″1″比特数据。
10.权利要求6所述的半导体存储装置，其特征在于，
上述可变阻抗元件被设为可从阻抗值低的一方向删除状态、第1状态、第2状态及第3状态之一转变，
上述电压发生电路发生第1电压、比该第1电压大的第2电压以及比该第2电压大的第3电压，上述第1电压、上述第2电压和上述第3电压具有第1宽度的脉冲并作为上述写入电压，
上述第1电压是可从上述删除状态向上述第1状态转变的电压，
上述第2电压是可从上述删除状态或上述第1状态向上述第2状态转变的电压，以及
上述第3电压是可从上述第2状态向上述第3状态转变的电压。
11.权利要求8所述的半导体存储装置，其特征在于，
上述第1方式或上述第2方式由上述控制部按每个块单位被管理，上述块单位是包含多个上述存储单元阵列的、写入上述存储单元的上述数据的删除单位。
12.一种半导体存储装置，其特征在于，具备：
存储单元阵列，其沿行及列方向形成有根据读出电平可保持″0″或″1″的数据的存储单元；
控制部，其对向上述存储单元连续写入上述数据的次数N(N为0以上的整数)计数，根据该次数，向上述存储单元传送可变的写入电压及读出电压；以及
电压发生电路，其发生上述写入电压，用上述写入电压向上述存储单元写入至少″1″比特数据，并发生上述读出电压，从上述存储单元读出至少″1″比特数据。
13.权利要求12所述的半导体存储装置，其特征在于，
上述控制部在上述次数N达到规定值的场合，删除上述存储单元保持的上述数据。
14.权利要求12所述的半导体存储装置，其特征在于，
在上述写入请求的上述数据为″0″数据时，将上述存储单元的沟道的电位设为比零电位大的值，
施加了上述写入电压的上述存储单元的上述阈值电压被固定。
15.权利要求12所述的半导体存储装置，其特征在于，
在上述″1″比特数据的读出的结果为上述存储单元的阈值电压比上述第(N-1)次的读出电压小的场合，
上述控制部将上述存储单元的上述阈值电压转变为比上述第(N-1)次的读出电压高的阈值电压后，对上述存储单元执行上述第N次的写入。
16.权利要求12所述的半导体存储装置，其特征在于，
上述次数N由上述控制部按每个块单位被管理，上述块单位是包含多个上述存储单元阵列的、写入上述存储单元的上述数据的删除单位。
17.权利要求12所述的半导体存储装置，其特征在于，
上述存储单元包含整流元件和可转变为多个阻抗状态的可变阻抗元件，
上述电压发生电路包含根据上述阻抗状态读出流过上述存储单元的电流的读出放大器，
上述控制部根据上述次数N及上述读出放大器读出的上述电流，读出上述存储单元保持的上述数据。
18.权利要求12所述的半导体存储装置，其特征在于，
上述存储单元可保持4值数据或根据上述读出电平保持″0″或″1″的2值数据，
上述控制部可切换为根据上述读出电平从上述存储单元读出″0″或″1″的上述数据的第1方式或读出上述4值数据中任一上述数据的第2方式。
19.权利要求13所述的半导体存储装置，其特征在于，
在对上述存储单元有第m次(m为2以上的自然数)的写入请求时，
上述控制部使上述电压发生电路发生与第(m-1)次对应的上述读出电压，根据该读出电压从上述存储单元读出上述″1″比特数据，
根据与上述写入请求对应的上述数据，使上述电压发生电路发生向比上述第(m-1)次的读出中读出的阈值电压高的阈值电压转变的上述写入电压。
20.权利要求13所述的半导体存储装置，其特征在于，
在对上述存储单元有第m次(m为2以上的自然数)的写入请求时，
上述控制部使上述电压发生电路发生与第(m-1)次对应的上述读出电压，根据该读出电压从上述存储单元读出上述″1″比特数据，
在上述存储单元的阈值电压比上述第(m-1)次的读出电压小的场合，使上述存储单元的上述阈值电压向比上述第(m-1)次的读出电压高的阈值电压转变后，对上述存储单元执行上述第m次的写入。
21.权利要求17所述的半导体存储装置，其特征在于，
上述可变阻抗元件被设为可从阻抗值低的一方向删除状态、第1状态、第2状态及第3状态之一转变，
上述电压发生电路发生第1电压、比该第1电压大的第2电压以及比该第2电压大的第3电压，上述第1电压、上述第2电压和上述第3电压具有第1宽度的脉冲并作为上述写入电压，
上述第1电压是可从上述删除状态向上述第1状态转变的电压，
上述第2电压是可从上述删除状态或上述第1状态向上述第2状态转变的电压，以及
上述第3电压是可从上述第2状态向上述第3状态转变的电压。
22.权利要求18所述的半导体存储装置，其特征在于，
上述第1方式或上述第2方式由上述控制部按每个块单位被管理，上述块单位是包含多个上述存储单元阵列的、写入上述存储单元的上述数据的删除单位。
23.权利要求20所述的半导体存储装置，其特征在于，
上述存储单元被设为可从阈值电压低的一方以第1状态、第2状态及第3状态的顺序转变为相互隔离的其中一个的状态分布，
上述控制部保持可向上述存储单元连续写入上述数据的最大覆写次数，
上述控制部根据上述第1状态的上侧阈值电压和上述第2状态的下侧阈值电压的电位差，或上述第2状态的上侧阈值电压和上述第3状态的下侧阈值电压的电位差，使上述最大覆写次数减一。
24.权利要求23所述的半导体存储装置，其特征在于，
上述电压发生电路，
作为上述写入电压，发生使上述存储单元的上述阈值电压从上述第1状态向上述第2状态转变的第1电压，以及使上述存储单元的上述阈值电压从上述第1状态或上述第2状态向上述第3状态转变的比上述第1电压大的第2电压，
且作为上述读出电压，分别发生比上述第1状态的上侧阈值电压大而比上述第2状态的下侧阈值电压小的第3电压，以及比上述第2状态的上侧阈值电压大而比上述第3状态的下侧阈值电压小的第4电压，
上述控制部，在有新数据写入时，根据上述计数的值，通过向上述存储单元传送上述第3电压或上述第4电压，读出上述存储单元保持的″0″或″1″的上述″1″比特数据。
CN2011100531280A 2010-09-22 2011-03-04 半导体存储装置 Pending CN102411988A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010212719A JP2012069199A (ja) 2010-09-22 2010-09-22 半導体記憶装置
JP212719/2010 2010-09-22

Publications (1)

Publication Number Publication Date
CN102411988A true CN102411988A (zh) 2012-04-11

Family

ID=45817673

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011100531280A Pending CN102411988A (zh) 2010-09-22 2011-03-04 半导体存储装置

Country Status (5)

Country Link
US (1) US20120069681A1 (zh)
JP (1) JP2012069199A (zh)
KR (1) KR20120031111A (zh)
CN (1) CN102411988A (zh)
TW (1) TW201214440A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108986867A (zh) * 2017-05-31 2018-12-11 爱思开海力士有限公司 半导体存储器系统及其操作方法
CN110910919A (zh) * 2018-09-18 2020-03-24 株式会社东芝 写入次数上限值的设定方法和磁盘装置
CN111755045A (zh) * 2019-03-27 2020-10-09 东芝存储器株式会社 半导体存储装置
CN112435705A (zh) * 2019-08-26 2021-03-02 铠侠股份有限公司 存储器系统
CN112530498A (zh) * 2019-09-19 2021-03-19 铠侠股份有限公司 存储器系统

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8867278B2 (en) * 2011-02-28 2014-10-21 Samsung Electronics Co., Ltd. Nonvolatile memory device, memory system including the same, and method of operating nonvolatile memory device
JP2013254537A (ja) 2012-06-06 2013-12-19 Toshiba Corp 半導体記憶装置及びコントローラ
KR102079370B1 (ko) 2013-02-05 2020-02-20 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 쓰기 방법
US9043672B2 (en) 2013-02-27 2015-05-26 Kabushiki Kaisha Toshiba Memory controller, storage device, and memory control method
US9330787B2 (en) 2013-03-18 2016-05-03 Kabushiki Kaisha Toshiba Memory system and memory controller
CN104572324A (zh) * 2013-10-11 2015-04-29 光宝科技股份有限公司 固态储存装置及其控制方法
KR102211865B1 (ko) 2014-05-20 2021-02-04 삼성전자주식회사 불휘발성 메모리 시스템 및 메모리 컨트롤러의 동작 방법
KR102235516B1 (ko) 2014-09-30 2021-04-05 삼성전자주식회사 이레이즈 컨트롤 유닛을 포함하는 메모리 시스템 및 동작 방법
US10262715B2 (en) * 2017-03-27 2019-04-16 Micron Technology, Inc. Multiple plate line architecture for multideck memory array
JP2019160380A (ja) 2018-03-16 2019-09-19 東芝メモリ株式会社 半導体記憶装置
US11621039B2 (en) 2018-08-03 2023-04-04 Kioxia Corporation Semiconductor memory device, memory system, and write method
JP7408312B2 (ja) * 2018-08-03 2024-01-05 キオクシア株式会社 半導体記憶装置、メモリシステム、及び書き込み方法
JP2021128810A (ja) 2020-02-13 2021-09-02 キオクシア株式会社 半導体記憶媒体及びメモリシステム
JP2022113999A (ja) * 2021-01-26 2022-08-05 キオクシア株式会社 半導体記憶装置
WO2022256956A1 (en) * 2021-06-07 2022-12-15 Yangtze Memory Technologies Co., Ltd. Methods of reducing program disturb by array source coupling in 3d nand memory devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1120231A (zh) * 1993-09-06 1996-04-10 株式会社日立制作所 半导体非易失性存储器件
JPH10112193A (ja) * 1996-10-03 1998-04-28 Nec Corp 不揮発性半導体メモリおよび書込み読出し方法
CN1629983A (zh) * 2003-12-19 2005-06-22 株式会社瑞萨科技 非易失性半导体存储器件
CN1975931A (zh) * 2005-11-29 2007-06-06 松下电器产业株式会社 非易失性半导体存储器件
CN101751996A (zh) * 2008-12-08 2010-06-23 富士通株式会社 非易失性存储器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3181454B2 (ja) * 1993-12-13 2001-07-03 株式会社東芝 不揮発性半導体記憶装置
JP2000348493A (ja) * 1999-06-03 2000-12-15 Fujitsu Ltd 不揮発性メモリ回路
US8144511B2 (en) * 2009-08-19 2012-03-27 Sandisk Technologies Inc. Selective memory cell program and erase

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1120231A (zh) * 1993-09-06 1996-04-10 株式会社日立制作所 半导体非易失性存储器件
JPH10112193A (ja) * 1996-10-03 1998-04-28 Nec Corp 不揮発性半導体メモリおよび書込み読出し方法
US6064597A (en) * 1996-10-03 2000-05-16 Nec Corporation Method of programming a multilevel nonvolatile memory cell with reduced number of erase operations
CN1629983A (zh) * 2003-12-19 2005-06-22 株式会社瑞萨科技 非易失性半导体存储器件
CN1975931A (zh) * 2005-11-29 2007-06-06 松下电器产业株式会社 非易失性半导体存储器件
CN101751996A (zh) * 2008-12-08 2010-06-23 富士通株式会社 非易失性存储器

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108986867A (zh) * 2017-05-31 2018-12-11 爱思开海力士有限公司 半导体存储器系统及其操作方法
CN110910919A (zh) * 2018-09-18 2020-03-24 株式会社东芝 写入次数上限值的设定方法和磁盘装置
CN110910919B (zh) * 2018-09-18 2021-08-03 株式会社东芝 写入次数上限值的设定方法和磁盘装置
CN111755045A (zh) * 2019-03-27 2020-10-09 东芝存储器株式会社 半导体存储装置
CN111755045B (zh) * 2019-03-27 2024-04-26 铠侠股份有限公司 半导体存储装置
CN112435705A (zh) * 2019-08-26 2021-03-02 铠侠股份有限公司 存储器系统
CN112530498A (zh) * 2019-09-19 2021-03-19 铠侠股份有限公司 存储器系统
CN112530498B (zh) * 2019-09-19 2024-04-19 铠侠股份有限公司 存储器系统

Also Published As

Publication number Publication date
TW201214440A (en) 2012-04-01
JP2012069199A (ja) 2012-04-05
US20120069681A1 (en) 2012-03-22
KR20120031111A (ko) 2012-03-30

Similar Documents

Publication Publication Date Title
CN102411988A (zh) 半导体存储装置
CN109509501B (zh) 半导体存储装置
CN102270501B (zh) 利用编程定序器的闪存器件和系统，以及编程方法
CN102576568B (zh) 通过检测自然阈值电压分布预告存储器中的编程干扰
CN102005244B (zh) 非易失性存储的可变编程
US20170076814A1 (en) Semiconductor pillars charged in Read operation
TW201921347A (zh) 記憶體裝置
CN109979507A (zh) 半导体存储装置
US9679662B1 (en) Memory device
CN110085272A (zh) 半导体存储装置
CN103794249A (zh) 用于改进升压箝位的对位线编程
US8995188B2 (en) Sharing support circuitry in a memory
KR20060119988A (ko) 비휘발성 메모리의 소거 금지
CN111554342B (zh) 非易失性存储器件和非易失性存储器件的擦除方法
US20210280260A1 (en) Semiconductor memory device
US20210082506A1 (en) Sub-block size reduction for 3d non-volatile memory
US20190006021A1 (en) Leakage detection for inter-block sgd-wl shorts in storage devices
JP2011198437A (ja) 不揮発性半導体記憶装置
CN105518794A (zh) 半导体存储装置和数据写入方法
US12014778B2 (en) In-line programming adjustment of a memory cell in a memory sub-system
US8422306B2 (en) Non-volatile semiconductor memory device
CN101783173A (zh) 非易失性存储设备及使用其的编程和读取方法
CN109524043A (zh) 半导体存储装置
US9355714B2 (en) Nonvolatile semiconductor memory device and method of controlling the same
CN102332304A (zh) 非易失性存储器件及其编程方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120411