CN101751996A

CN101751996A - 非易失性存储器

Info

Publication number: CN101751996A
Application number: CN200910225799A
Authority: CN
Inventors: 春日和则
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-12-08
Filing date: 2009-12-07
Publication date: 2010-06-23
Anticipated expiration: 2029-12-07
Also published as: US8391067B2; CN101751996B; JP5422984B2; US20100142276A1; JP2010135036A; KR20100066376A; KR101125390B1

Abstract

非易失性存储器包括：存储器单元阵列，包括多个存储器单元，每个存储器单元能够非易失性地存储电荷；第一传感放大器，用于将通过要读出的所选存储器单元之一而生成的电压与用于在所选存储器单元的写入状态和擦除状态之间区分的第一阈值相比较；第二传感放大器，用于将通过所选存储器单元之一而生成的电压与具有比所述第一阈值电压更大的电压的第二阈值相比较；以及写入单元，用于当所述第一传感放大器和所述第二传感放大器生成彼此不同的传感输出时重写所选存储器单元的数据。

Description

非易失性存储器

技术领域

这里讨论的实施例的一方面涉及非易失性存储器。

背景技术

近年来，由于大容量、非易失性属性、和低功耗的原因，广泛采用了具有USB(通用串行总线)存储器、闪存卡、或其他这种非易失性存储器的存储器设备。

这些存储器设备需要长期数据存储的可靠性。此外，随着数据大小(例如图像或运动图片)的增加，对于更大容量的存储器设备的需求也增加。于是，人们已经在积极进行非易失性存储器的处理的简化工作。

图33是示出NAND非易失性存储器的基础单元结构的电路图。非易失性存储器90在串联的NAND单元组91中具有多个NAND单元(存储器晶体管)92。

通过选择栅极93来选择任意NAND单元92。此外，可对每个NAND单元组91执行擦除。每个NAND单元92包括控制栅极92a和浮动栅极92b。

图34A和图34B示出如何向/从非易失性存储器写入/擦除数据。图34A示出如何向非易失性存储器写入数据。浮动栅极92b通过栅极氧化膜92d与控制栅极92a和衬底92c隔离，并且被假定为电浮动(electrically floating)。

然而，如果在控制栅极92a和衬底92c之间施加高电压，则由于FN(Fowler-Nordheim)隧道现象，从衬底92c通过栅极氧化膜92d向浮动栅极92b注入电荷。

由于浮动栅极92b处于电浮动状态，所以即使在电源关断时，也可保持电荷。电荷的注入通常称为“写入”或“编程”。

此外，如图34B所示，如果在与写入方向相反方向施加高电压，则由于FN隧道现象，向浮动栅极92b中注入的电荷可类似地通过栅极氧化膜92d被释放到衬底92c。电荷的释放通常称为“清空”或“擦除”。

通常，认为NAND非易失性存储器在注入电荷时是写入状态(逻辑“0”)下，以及在释放电荷时是擦除状态(逻辑“1”)下。由此，日本特开专利申请No.2007-164937讨论这样一种技术，非易失性半导体存储器设备的存储器单元存储从与编程分布范围相同数目的数据值中选择的一个数据值，这一个数据值与属于多于一个编程范围中任一个的电属性关联。

发明内容

由此，在本发明一个方面中的目的在于提供一种非易失性存储器，其可提高数据的可靠性。

根据实施例的一方面，一种非易失性存储器包括：存储器单元阵列，所述存储器单元阵列包括多个存储器单元，每个存储器单元能够非易失性地存储电荷；第一传感放大器(sense amplifier)，用于将通过要读出的所选存储器单元之一而生成的电压与用于在所选存储器单元的写入状态和擦除状态之间区分的第一阈值相比较；第二传感放大器，用于将通过所选存储器单元之一而生成的电压与具有比所述第一阈值电压更大的电压的第二阈值相比较；以及写入单元，用于当所述第一传感放大器和所述第二传感放大器生成彼此不同的传感输出(sense output)时重写所选存储器单元的数据。

通过权利要求中特别指出的元素和组合来实现和达到这里讨论的实施例的目的和优点。

可理解，以上概况性描述和以下的具体性描述是示例性的，并非限制性的示例性说明，也并非如权利要求所述的本发明的限制。

附图说明

图1示意性示出根据一个实施例的非易失性存储器；

图2示出根据该实施例的模块的硬件结构实例；

图3是示出NAND控制器的配置的框图；

图4是示出非易失性存储器的结构的框图；

图5是示出传感放大器电路的配置的框图；

图6示出状态寄存器的配置实例；

图7示出页结构；

图8示出页结构；

图9示出向非易失性存储器提供的命令功能；

图10是示出确定是否执行刷新处理的处理流程图；

图11是刷新处理的流程图；

图12是刷新处理的流程图；

图13示出刷新处理的效果；

图14是在显示器上显示用于表示正在被执行的刷新处理的信息的处理流程图；

图15是在显示提示用户替换易失性存储器的屏幕时执行的处理流程图；

图16是示出根据第二实施例的传感放大器电路的配置的框图；

图17是示出根据第三实施例的非易失性存储器的框图；

图18示出第三实施例的非易失性存储器的命令功能；

图19是第三实施例的刷新处理的流程图；

图20是重写处理的流程图；

图21是根据第四实施例的非易失性存储器的框图；

图22示出第四实施例的非易失性存储器的命令功能；

图23是示出第四实施例的重写处理的流程图；

图24是示出更新映射表的处理的流程图；

图25是示出根据第五实施例的NAND控制器的配置的框图；

图26示出与预设的访问次数相关的信息的实例；

图27是用于确定是否执行第五实施例的刷新处理的处理流程图；

图28是示出刷新间隔改变处理的流程图；

图29示出刷新间隔改变处理的效果；

图30是示出根据第七实施例的NAND控制器的配置的框图；

图31示出在非易失性存储器中设置的当前的日期和时间信息；

图32是示出用于确定是否执行第七实施例的刷新处理的处理流程图；

图33是示出NAND非易失性存储器的基础单元结构的电路图；

图34A和图34B示出如何向或从非易失性存储器写入或擦除数据；

图35A和图35B示出栅极氧化膜如何由于FN隧道现象而降级(degraded)；

图36是示出在经过时间和浮动栅极的电压改变之间的关系的曲线图；以及

图37是示出在写入操作的次数和数据存储时间之间的关系的曲线图。

具体实施方式

如先前所述，由于利用FN隧道电流向/从NAND非易失性存储器写入/擦除数据，所以存储器单元在每次写入和擦除时会降级。图35A和图35B示出栅极氧化膜如何由于FN隧道现象而降级。

FN隧道现象会通过施加高电压引起电荷通过栅极氧化膜92d的运动，但是有时候少量电荷落入栅极氧化膜92d中。由此，写入操作的次数增加会导致栅极氧化膜92d的降级以及漏电流的增加。

由于栅极氧化膜92d的降级，在浮动栅极92b和衬底92c之间流动的漏电流的量增加，并且可能无法保持电荷。作为一般规则，这种现象对于向/从非易失性存储器写入/擦除数据的次数(以下称为写入操作的次数)强加了限制。于是，与写入操作的次数成比例地减少了数据存储能力。

以下参照附图详细说明本发明的实施例。

图36是示出在经过时间和浮动栅极的电压改变之间的关系的曲线图。通过实例，假设在NAND非易失性存储器的擦除状态下浮动栅极的电压电平为4V，用于区分写入状态和擦除状态的传感放大器(SA)的预设值为1V。

如先前所述，由于在浮动栅极和衬底之间的漏电流，浮动栅极的电压电平随时间逐渐减少。在图36中，传感放大器基于浮动栅极的电压为1V还是更大来确定数据逻辑为“1”还是“0”。由此，NAND单元的逻辑会随时间反转，这导致读取错误。

图37是示出在写入操作的次数和数据存储时间之间的关系的曲线图。在第10000次写入操作时，数据可被保持约20年。然而，随后，数据存储时间与写入操作的次数成比例地减少。在100000次写入操作之后，数据可被保持10年。在第1000000次写入操作时，数据仅可被保持0.5年。

以减少成本和增加容量为目标，制造工艺日益精细。然而，不会大大改变栅极氧化膜的厚度，并且也不会大大改变对于写入或擦除所必要的电压。因此，相对地增加对栅极氧化膜施加的电压，这会引起这样的问题，即在工艺继续针对更精细工艺时更加明显地发生降级，并由此减少数据存储能力。

因此，由于更精细的制造工艺，非易失性存储器要求以低成本大量地存储数据，并且需要长时间防止减少数据存储能力。接下来，描述该实施例的非易失性存储器。然后，更详细描述该实施例。

图1示意性示出该实施例的非易失性存储器。非易失性存储器1包括：存储器单元阵列2、第一传感放大器3、第二传感放大器4、和写入单元5。

存储器单元阵列2包括具有浮动栅极的多个存储器单元。第一传感放大器3将浮动栅极的电压值与用于在每个存储器单元的写入状态和擦除状态之间区分的阈值相比较。

第二传感放大器4将浮动栅极的电压值与用于在每个存储器单元的写入状态和擦除状态之间区分的阈值相比较。这里，如图1所示，第一阈值和第二阈值可以从外部输入，或者在非易失性存储器1中生成。

写入单元5将具有浮动栅极的存储器单元的数据重写为一个电压值，其中该电压值小于作为第二传感放大器4的确定结果的第二阈值。

由于由此构成的非易失性存储器1使存储器单元的写入状态保持具有小于第二阈值的电压值，所以可提高数据的可靠性。以下更详细描述该实施例。

图2示出该实施例的模块的硬件结构实例。模块10整体上由CPU(中央处理单元)11控制。CPU 11连接至芯片组12。

芯片组12包括北桥12a和南桥12b。北桥12a连接至以相对高速运行的外围设备，并且被设计为与这些设备交换数据。在图2中，存储器(内存)13、PCI Express 14、和显示器15与其连接。

存储器13临时存储OS(操作系统)的程序的至少一部分以及在CPU 11上执行的应用程序。此外，存储器13存储在CPU 11上处理所必要的各种数据类型。

北桥12a根据来自CPU 11的命令在显示器15的屏幕上显示图像。南桥12b连接至以相对低速运行的外围设备。在图2中，音频接口(音频I/F)16、USB/PCI 17、BIOS 18、LAN接口19、和非易失性模块20与其连接。

非易失性模块20包括NAND控制器21、和连接至NAND控制器21的NAND非易失性存储器(NAND闪存IC)22(以下简单地称为“非易失性存储器”)。

NAND控制器21选择非易失性模块22中的任意区域，并使得所选区域中的数据有效。基于与所选区域相关的管理区域的数据中的ECC信息使得上述数据有效。

非易失性模块22存储OS或应用程序。非易失性模块22还存储程序文件。这里，本发明不限于图2中的配置，并且北桥12a和南桥12b可以集成在一个芯片中。此外，可单独地提供NAND控制器21和非易失性模块22。

此外，可独立于非易失性模块20提供未示出的HDD(硬盘驱动器)。通过以上硬件结构实现这个实施例的处理功能。

图3是示出NAND控制器的配置的框图。NAND控制器21包括主机接口单元211、控制寄存器212、电源管理单元213、缓冲器214、ECC处理单元215、和NAND接口单元216。

主机接口单元211与CPU 11通信。控制寄存器212存储来自CPU 11的命令，并示出NAND控制器21的状态。

电源管理单元213向整体NAND控制器21提供电源。缓冲器214临时地存储在CPU 11和非易失性存储器22之间交换的数据。

ECC处理单元215从数据生成ECC，并通过ECC和纠错处理来执行编码/解码。NAND接口单元216与非易失性存储器22通信。

图4是示出非易失性存储器的结构的框图。非易失性存储器22包括I/O缓冲器电路221、命令寄存器222、控制单元(控制逻辑)223、地址寄存器224、NAND闪速阵列225、X解码器226、Y解码器227和传感放大器电路228。

I/O缓冲器电路221接收各种命令和地址信号，以及要写入NAND闪速阵列225的数据，并输出从NAND闪速阵列225读取的数据，然后锁存。

命令寄存器222锁存输入命令，并基于输入信号的数据来确定内部操作。对于“Lo active”信号，在信号名称前增加前缀“/”。

“/CL”指示用于选择命令寄存器222或控制单元223的信号。“/AL”指示用于选择非易失性存储器22的地址寄存器或数据寄存器的信号。

“/CE”指示用于选择非易失性存储器22的活动模式或等待模式的信号。“/RE”指示用于提示数据输出的信号。

“/WE”指示读取/写入指令信号，在活动状态下转变成写入模式。“/WP”指示强迫阻止写入和擦除操作的信号。如下所述，“/SES”指示控制信号用于选择主传感放大器和子传感放大器之一以允许所选放大器输出。

控制单元223基于输入信号从非易失性存储器22的每个存储器单元读取数据，向其写入数据，以及擦除数据。此外，控制单元223包括高电压发生器223a。高电压发生器223a对X解码器226和NAND闪速阵列225施加驱动电压。

此外，控制单元223输出R/B信号，用于向任意外部单元通知控制单元223的内部操作。地址寄存器224基于输入的地址信号来生成要读取、写入和擦除的数据的行地址和列地址，并且当在页模式下时，自动递增地址。

X解码器226将从地址寄存器224输出的行地址解码，并在NAND闪速阵列225中选择存储器单元的字线(未示出)。Y解码器227将从地址寄存器224输出的列地址解码，并通过所选数据线(未示出)从/向存储器单元读取/写入数据。

如下所述，传感放大器电路228使用主传感放大器接收在通过列选择所选的并位于与通过行选择所选的字线的交点的存储器单元中的数据，并将数据发送至I/O缓冲器电路221。在写入数据的情况下，使用与上述相同方式所选的行中的字线以及连接至由X解码器226所选的传感放大器电路228的存储器单元，并且将通过数据输入电路从数据线输入的信息写入NAND闪速阵列225的存储器单元。

图5是示出传感放大器电路的配置的框图。传感放大器电路228包括主基准单元2281、子基准单元2282、主传感放大器2283、子传感放大器2284和逻辑电路2285。

主基准单元2281对主传感放大器2283施加1V的电压。子基准单元2282对子传感放大器2284施加2V的电压(比主基准单元2281施加的电压更高的电压)。

主传感放大器2283是电流检测型传感放大器，其用于从/向/从NAND闪速阵列225读取/写入/擦除数据。例如，在数据读取操作期间，将NAND闪速阵列225的输出电流与流过主基准单元2281的电流相比较，以向逻辑电路2285输出比较结果的逻辑。更具体地，如果NAND闪速阵列225的输出电流大于等于目标电流，则输出逻辑“1”。如果流过主基准单元2281的电流更大，则输出逻辑“0”。

子传感放大器2284是电流检测型传感放大器，其用于测量余量(margin)。子传感放大器2284将NAND闪速阵列225的输出电流与流过子基准单元2282的电流相比较，并向逻辑电路2285输出比较结果的逻辑。具体地，如果NAND闪速阵列225的输出电流大于等于目标电流，则输出逻辑“1”。如果流过子基准单元2282的电流更大，则输出逻辑“0”。

响应于“/SES”信号的输入，逻辑电路2285选择主传感放大器2283的输出信号和子传感放大器2284的输出信号之一，并输出所选信号Data-0。结果，一般的读取/写入/擦除操作和余量测量操作可被切换。换句话说，选择主传感放大器2283以用于一般的读取/写入/擦除操作，并周期性地选择子传感放大器2284以检查浮动栅极的电压电平。

然后，如果浮动栅极的电压电平低于由子基准单元2282施加的2V电压，则通过重写保持数据。这里，通过如下所述的刷新处理来执行子传感放大器2284的这种处理。

接下来。描述在NAND控制器21中的状态寄存器的配置实例。图6示出状态寄存器的配置实例。状态寄存器30是8位寄存器。在图6中，在第一传感放大器30的第一位(REFR)中设置用于指示正在执行刷新处理的值。例如，如果在REFR中设置“1”，则正在执行刷新处理。如果设置“0”，则不执行刷新处理。

此外，当在非易失性存储器22中出现写入错误时，在第五位(DWF)中设置“1”。接下来，描述NAND闪速阵列225的数据结构。

基于多个块来管理NAND闪速阵列225的内部。一个块包括多个页。图7和8示出页结构。

在非易失性存储器22中的写入单位为2K字节。写入单位包括4个均被设置为528字节的页。一个页包括512字节的扇区和16字节的空闲。

4个扇区A、B、C和D构成2K字节的数据字段。此外，4个空闲a、b、c和d构成64字节的空闲字段。

空闲a是扇区A的空闲区域，空闲b是扇区B的空闲区域，空闲c是扇区C的空闲区域，空闲d是扇区D的空闲区域。

这里，在写入数据时，写入数据以使扇区A的第1字节的逻辑固定为“0”。对于第2字节至第512字节，写入用户数据。通过检查扇区A的第1字节的电压值来执行刷新处理。

通过如上所述将第1字节的逻辑固定为“0”，相应单元会稳定地(以恒定速度)降级。因此，可高精确度地测量余量。如图8所示，每个空闲(在图8中，空闲E)包括预设区域，例如LSN(逻辑扇区编号)、DV(数据有效性)、BBI(坏块信息)、ECC(数据字段的ECC编码)、ECCS(空闲字段的ECC编码)、RSV(保留区域)、和RC(刷新计数器)。

其中，存储第8字节的刷新计数器，其为执行刷新处理的次数。图9示出向非易失性存储器提供的命令功能。

在命令功能表40中，设置功能、第一周期(cycle)和第二周期的列。在每个记录中的信息彼此关联。

将命令以串行方式以两步(第一周期和第二周期)输入至I/O缓冲器电路221。将以串行方式输入的命令传送至命令寄存器222。因此，可选择主传感放大器2283或子传感放大器2284，而无需增加到外部端的输入端。

具体地，通过在第一周期发送命令编码“00h”以及在第二周期发送命令编码“30h”来执行主传感放大器2283的读取操作(用主SA读取)。

此外，通过在第一周期发送命令编码“00h”以及在第二周期发送命令编码“31h”来执行子传感放大器2284的读取操作(用子SA读取)。

此外，出于示例性目的，给出了命令编码“30h”和“31h”，也可分配其它编码。接下来，描述响应于来自NAND控制器21的指令通过非易失性存储器22执行的刷新处理。

图10是示出确定是否执行刷新处理的处理流程图。首先，NAND控制器21通过CPU 11的时钟测量经过时间(步骤S1)。

然后，确定经过时间是否达到预设时间(是否执行刷新处理)(步骤S2)。经过时间是从先前刷新处理开始的时间。

如果经过时间没有达到预设时间(步骤S2中的否)，则处理转移至步骤S1，并执行步骤S1和随后步骤。另一方面，如果经过时间达到预设时间(步骤S2中的是)，则在状态寄存器30的“REFR”中设置“1”(步骤S3)。

接下来，执行刷新处理(步骤S4)。在完成刷新处理之后，在状态寄存器30的“REFR”中设置“0”(步骤S5)。

这是与用于确定是否执行刷新处理的处理相关的描述的结尾。这里，可发出指令，以提示CPU 11以预定的时间执行刷新处理来代替上述处理。

图11和12是刷新处理的流程图。首先，通过主传感放大器2283读取NAND闪速阵列225的数据(例如图7或8中所示的数据结构的数据)。

随后，根据读取的数据生成ECC(步骤S12)。接下来，确定是否发生ECC错误(步骤S13)。如果发生任何的ECC错误(步骤S13中的是)，则将读取错误信号发送至CPU 11(步骤S14)。此时，处理被终止。

另一方面，如果没有发生错误(步骤S13中的否)，则使用子传感放大器2284读取NAND闪速阵列225的数据(步骤S15)。

接下来，根据读取的数据生成ECC(步骤S16)。随后，确定是否发生ECC错误(步骤S17)。如果没有发生错误(步骤S17中的否)，(由于确定浮动栅极的电压确保有足够余量)，则处理被终止。

如果发生ECC错误(步骤S17中的是)，(由于确定余量不够)，则使用主传感放大器2283再次读取NAND闪速阵列225中的数据(步骤S18)。

然后，根据读取的数据生成ECC(步骤S19)。接下来，确定是否发生ECC错误(步骤S20)。如果发生ECC错误(步骤S20中的是)，则处理转移至步骤S14，并且将读取错误信号发送至CPU 11(步骤S14)。此时，处理被终止。

如果没有发生ECC错误(步骤S20中的否)，则将通过主传感放大器2283读取的数据再次写入在NAND闪速阵列225的目标地址的块(步骤S21)。

接下来，读取在NAND闪速阵列225的状态寄存器30中的“DWF”的值(步骤S22)。然后，确定是否发生写入错误(步骤S23)。

如果没有发生写入错误(步骤S23中的否)，则处理被终止。如果发生写入错误(步骤S23中的是)，则将写入错误信号发送至CPU 11(步骤S24)。由此，处理被终止。

这是与刷新处理相关的描述的结尾。在该实施例中，步骤S3中的处理在步骤S2中的处理之后。然而，步骤S2中的处理可以在步骤S3中的处理之后。

图13示出刷新处理的效果。图13中的曲线的水平轴表示经过时间或读取/写入周期的次数，垂直轴表示浮动栅极的电压值。

在图13中，“刷新处理”表示与是否重写数据相关的确定的时间。如果浮动栅极的电压电平为2V或更大，则确保有足够的余量，不重写数据。

另一方面，如果浮动栅极的电压电平为2v或更小，则余量不足。因此，通过重写操作保持数据。这样，如果浮动栅极的电压电平处于由主基准单元2281施加的1V电压和由子基准单元2282施加的2V电压之间，则执行刷新处理以重写数据，使得在确保有足够浮动栅极的电压余量时能够重写数据。

这里，优选地，相比于写入电压的值，将子基准单元2282的电压值设置为更接近于主基准单元2281的电压值，但是没有特别限制。如果这样设置电压值，则可减少重写操作的次数，并且可延长非易失性存储器22的寿命。

如上所述，根据模块10，即使由于绝缘膜的恶化而降低NAND闪速阵列225的数据存储性能，也可通过刷新处理重写数据来保持数据。

此外，在扇区A的第1字节，设置作为始终保持写入状态的这个字节，并将其用于测量余量。结果，可高精确度地测量余量。因此，可提供数据的可靠性。

显然，这个实施例的结构可容易地应用于配备有多个传感放大器的任意非易失性存储器。这里，可以在显示器15上显示用于表示正在被执行的刷新处理的信息。

图14是在显示器15上显示用于表示正在被执行的刷新处理的信息的处理流程图。CPU 11引用NAND控制器21的状态寄存器30的“REFR”(步骤S31)。

然后，确定在“REFR”中是否设置为“1”(步骤S32)。如果在“REFR”中设置为“0”(步骤S32中的否)，则处理被终止。另一方面，如果在“REFR”中设置为“1”(步骤S32中的是)，则确定正在执行刷新处理。因此，向CPU 11发送通知。CPU 11在显示器15上显示正在执行刷新处理的消息(步骤S33)。由此，处理被终止。

利用这个消息，用户可容易地确定是否正在执行刷新处理。此外，可以在显示器15上显示提示用户替换非易失性存储器22的屏幕。

图15是在显示提示用户替换易失性存储器的屏幕时执行的处理流程图。CPU 11引用非易失性存储器22的刷新计数器的值“C”(步骤S41)。

然后，将刷新计数器的值“C”与预设值“M”(例如M＝100)相比较，以确定值“C”是否大于值“M”(步骤S42)。如果值“C”小于值“M“(步骤S42中的否)，则处理被终止。

另一方面，如果值“C”大于值“M“(步骤S42中的是)，则确定需要替换非易失性存储器22，并向CPU 11发送通知。CPU 11在显示器15上显示需要替换非易失性存储器22的消息(步骤S43)。由此，处理被终止。

利用这个消息，用户可容易地知道替换非易失性存储器22的时间。接下来，描述根据第二实施例的系统。

以下描述的焦点在于第二实施例的系统与上述第一实施例之间的区别，并且不描述类似的组件。除了第一实施例的传感放大器电路228的配置以外，第二实施例的系统与第一实施例相同。

图16是示出第二实施例的传感放大器电路的配置的框图。传感放大器电路228a没有配置有逻辑电路2285。而是向主传感放大器2283和子传感放大器2286直接输入用于指定输出信号Data-0的传感放大器的“/SES”信号。

此外，子传感放大器2286配置有反相输入端，输入到所述端的“/SES”信号的逻辑被反相。因此，具有逻辑“1”的信号被输入到一个放大器，具有逻辑“0”的信号被输入到另一个放大器。结果，输出传感放大器的所选之一的信号作为Data-0。

根据第二实施例的系统，获得与第一实施例的系统相同的效果。接下来，描述根据第三实施例的系统。

以下描述的焦点在于第三实施例的系统与上述第一实施例之间的区别，并且不描述类似的组件。除了非易失性存储器的配置以外，第三实施例的系统与第一实施例相同。

图17是示出第三实施例的非易失性存储器的框图。第三实施例的非易失性存储器22a的控制单元223读取在外部指定地址(以下称为“重写地址”)的块的数据，并将数据存储在I/O缓冲器电路221中。控制单元223包括重写电路223b，用于在擦除该地址的块的数据之后将I/O缓冲器电路221中存储的数据重写入该地址的块。

图18示出第三实施例的非易失性存储器的命令功能。在命令功能表40a中，增加了将数据重写在重写地址的块(重写入当前块)的命令(重写命令)。

通过在第一周期发送命令编码“50h”以及在第二周期发送命令编码“10h”来执行将数据重写到重写地址的块的操作。

接下来，描述第三实施例的刷新处理。图19是第三实施例的刷新处理的流程图。以下描述的焦点在于与第一实施例的刷新处理的区别。

如果出现ECC错误(步骤S17的是)，(由于确定余量不足)，则向非易失性存储器22发送重写命令。结果，非易失性存储器22的重写电路223b执行重写处理(步骤S18a)。

之后，处理转移至步骤S22，并且执行步骤S22和随后的步骤。接下来，描述在步骤S18a中的重写处理。图20是重写处理的流程图。

首先，命令寄存器222接收从NAND控制器21在第一周期发出的刷新命令(81h)(步骤S51)。接下来，地址寄存器224接收来自NAND控制器21的重写地址(步骤S52)。

接下来，命令寄存器222接收从NAND控制器21在第一周期发出的刷新命令(10h)(步骤S53)。接下来，将数据从NAND刷新阵列225读取到I/O缓冲器电路221(步骤S54)。

随后，在I/O缓冲器电路221中保持数据的同时，擦除在该地址的块的数据(步骤S55)。接下来，确定是否出现擦除错误(步骤S56)。

如果出现擦除错误(步骤S56中的是)，则在状态寄存器30的“DWF”中设置用于指示错误出现的标志(步骤S57)。由此，处理被终止。

另一方面，如果没有出现擦除错误(步骤S56中的否)，则将I/O缓冲器电路221中存储的数据写入重写地址的块(步骤S58)。

接下来，确定是否出现写入错误(步骤S59)。如果出现写入错误(步骤S59中的是)，则处理转移至步骤S57，并且执行步骤S57和随后步骤。

如果没有出现写入错误(步骤S59中的否)，则处理被终止。在该实施例中，步骤S53中的处理在步骤S52中的处理之后。然而，步骤S52中的处理可以在步骤S53中的处理之后。

根据第三实施例的系统，可获得与第一实施例的系统相同的效果。接下来，描述根据第四实施例的系统。

以下描述的焦点在于第四实施例的系统与上述第三实施例的区别，并且不描述类似组件。除了非易失性存储器的配置以外，第四实施例的系统与第三实施例相同。

图21是第四实施例的非易失性存储器的框图。非易失性存储器22b读取在重写地址的块的数据，并将数据存储在I/O缓冲器电路221。非易失性存储器22b包括替换寄存器229，用于独立于I/O缓冲器电路221而重写在不同于外部指定地址的地址(以下称为“替换地址”)的块的数据。

图22示出第四实施例的非易失性存储器的命令功能。在命令功能表40b中，增加了将数据重写在替换地址的块(重写到替换块)的命令(替换命令)。

通过在第一周期发送命令编码“83h”以及在第二周期发送命令编码“10h”来执行将数据重写到替换地址的块的操作。

接下来，描述第四实施例的刷新处理。第四实施例的刷新处理与第三实施例的不同在于图19中的步骤S18a。

以下描述第四实施例的重写处理。图23是示出第四实施例的重写处理的流程图。首先，命令寄存器222接收从NAND控制器21在第一周期发出的替换命令(83h)(步骤S61)。

接下来，地址寄存器222接收来自NAND控制器21的重写地址(步骤S62)。接下来，替换寄存器229接收来自NAND控制器21的替换地址(步骤S63)。

随后，命令寄存器222接收从NAND控制器21在第二周期发出的替换命令(10h)(步骤S64)。接下来，将数据从NAND刷新阵列225中的指定重写地址的块读取到I/O缓冲器电路221，并将数据存储到I/O缓冲器电路221中(步骤S65)。

接下来，控制单元223将地址切换到替换地址，并将I/O缓冲器电路221中存储的数据写入替换地址的块(步骤S66)。

接下来，确定是否发生写入错误(步骤S67)。如果发生写入错误(步骤S67的是)，则在状态寄存器30的“DWF”中设置用于指示错误出现的标志(步骤S68)。之后，处理被终止。

另一方面，如果没有出现写入错误(步骤S67中的否)，则擦除在重写地址的块中的数据(步骤S69)。接下来，确定是否发生擦除错误(步骤S70)。

如果发生擦除错误(步骤S70的是)，则处理转移至步骤S68，并且执行步骤S68和随后步骤。另一发明，如果没有发生擦除错误(步骤S70的否)，则根据来自NAND控制器21的指令更新用于描述在逻辑地址和物理地址之间的关系的映射表(步骤S71)。由此，处理被终止。

以下描述用NAND控制器21更新映射表的处理。图24是示出更新映射表的处理的流程图。

首先，向非易失性存储器22发送替换命令，以读取第一传感放大器30的位数据(步骤S81)。接下来，确定是否发生写入错误(步骤S82)。

如果发生写入错误(步骤S82的是)，则向CPU 11发送写入错误(步骤S83)。由此，处理被终止。如果没有发生写入错误(步骤S82的否)，则更新映射表(步骤S84)。具体地，将与逻辑地址相应的物理地址替换为基于读取数据的地址的替换地址。由此，处理被终止。

根据第四实施例的系统，获得与第三实施例的系统相同的效果。此外，由于在将数据写入和从相同地址的块中擦除时非易失性存储器22快速降级，所以最好是统一地执行对所有地址的重写。

根据第四实施例的系统，可通过将数据重写到与读取数据的地址不同的地址来平均重写操作的次数。结果，延长了非易失性存储器22的寿命，并且可进一步提高数据的可靠性。

接下来，描述第五实施例的系统。以下描述的焦点在于第五实施例的系统与上述第一实施例的区别，并且不描述类似组件。

除了NAND控制器的配置以外，第五实施例的系统与第一实施例相同。图25是示出第五实施例的NAND控制器的配置的框图。

NAND控制器21a包括刷新间隔寄存器217，其具有用于确定目标值是否超过预定次数的阈值，可由CPU 11设置。

此外，NAND控制器21a将从非易失性存储的预定位置(如下所述)读取、从中擦除或向其写入的次数写为与访问次数相关的信息。

然后，如果从非易失性存储器22读取的与访问次数相关的信息超过在刷新间隔寄存器217中设置的数值，则NAND控制器21a执行刷新处理。

图26示出与预设的访问次数相关的信息的实例。在空闲a、b、c的第15字节和第16字节中设置要重写访问次数的访问计数器(AC：访问计数器)。在图21中，通过实例示出空闲a的预设实例。

接下来，描述用于确定是否执行第五实施例的刷新处理的处理。图27是用于确定是否执行第五实施例的刷新处理的处理流程图。

首先，引用NAND闪速阵列225的访问计数器，并读取与访问次数相关的信息(步骤S91)。接下来，将表示访问次数的值“A”和预设值“N”(例如N＝1000)相比较，以确定表示访问次数的值“A”是否大于值“N”(步骤S92)。

如果值“A”小于值“N”(步骤S92中的否)，则处理被终止。另一方面，如果值“A”大于值“N”(步骤S92中的是)，则将“1”设置在状态寄存器30的“REFR”(步骤S93)。

接下来，执行刷新处理(步骤S94)。这个刷新处理类似于图11所示。在完成刷新处理之后，将“0”设置在状态寄存器30的“REFR”(步骤S95)。

由此，处理被终止。这是与用于确定是否执行刷新处理的处理相关的描述的结尾。根据第五实施例的系统，可获得与第一实施例相同的效果。

根据第五实施例的系统，基于实际的访问次数来执行刷新处理。因此，可进一步提高数据的可靠性。接下来，描述根据第六实施例的系统。

以下描述的焦点在于第六实施例的系统与上述第五实施例的区别，并且不描述类似组件。除了CPU 11的功能以外，第六实施例的系统与第五实施例相同。

第六实施例的CPU 11从非易失性存储器22读取刷新计数器的计数值。如果读取的值大于预定值，则CPU改变在NAND控制器21a中的刷新间隔寄存器217的值。

图28是示出刷新间隔改变处理的流程图。首先，引用NAND闪速阵列225的刷新计数器，以读取计数值(步骤S101)。

接下来，将刷新计数器的计数值“Co”与预设值“P”(例如P＝10)相比较，以确定计数值“Co”是否大于值“P”(步骤S102)。

如果计数值“Co”小于值“P”(步骤S102中的否)，则处理被终止。另一方面，如果计数值“Co”大于值“P”(步骤S102中的是)，则读取NAND控制器21的刷新间隔寄存器217的值“I”(步骤S103)。

接下来，改变刷新间隔(步骤S104)。具体地，例如，设置“X＝0.5”，从而将值“I”减少一半。接下来，将步骤S104中改变的寄存器值写入刷新间隔寄存器217(步骤S1015)。由此，处理被终止。

图29示出刷新间隔改变处理的效果。作为刷新间隔改变处理的结果，将设置为2或3个处理以及3或4个处理的刷新处理间隔减少一半，为1或2个处理。

根据第六实施例的系统，可获得与第五实施例的系统相同的效果。此外，根据第六实施例的系统，即使由于绝缘膜的恶化使得写入操作的次数增加并且数据存储时间减少，也可通过减少刷新处理的间隔进一步提高数据的可靠性。

接下来，描述根据第七实施例的系统。以下描述的焦点在于第七实施例的系统与上述第一实施例的区别，并且不描述类似组件。

除了NAND控制器的配置以外，第七实施例的系统与第一实施例相同。图30是示出第七实施例的NAND控制器的配置的框图。

NAND控制器21b还包括I2C接口单元218，用于从模块10中的实时时钟IC(未示出)获得当前的日期和时间信息。

NAND接口单元216将通过I2C接口单元218获得的当前的日期和时间信息设置在非易失性存储器22的预定区域中。图31示出在非易失性存储器中设置的当前的日期和时间信息。

在空闲a、b、c的第15位和第16位中设置用于指示最后刷新处理的日期和时间的LRD(最近刷新日期)。在图31中，通过实例示出空闲a的设置实例。

接下来，描述用于确定是否执行第七实施例的刷新处理的处理。图32是示出用于确定是否执行第七实施例的刷新处理的处理流程图。

首先，I2C接口单元218从实时时钟IC读取当前的日期和时间信息“Cu”(步骤S111)。接下来，读取在LRD中存储的日期和时间信息“L”(步骤S112)。

然后，将通过从当前的日期和时间信息“Cu”减去日期和时间信息“L”所获得的值“Cu-L”与预设值“Q”相比较(例如Q＝7天)，以确定值“Cu-L”是否大于值“Q”(步骤S113)。

如果值“Cu-L”小于值“Q”(步骤S113的否)，则处理被终止。另一方面，如果值“Cu-L”大于值“Q”(步骤S113的是)，则将“1”设置到状态寄存器30的“REFR”(步骤S114)。

接下来，执行刷新处理(步骤S115)。刷新处理的步骤与图11中的刷新处理的相同。在完成刷新处理之后，将“0”设置到状态寄存器30的“REFR”(步骤S116)。

由此，处理被终止。这是与用于确定是否执行刷新处理的处理相关的描述的结尾。根据第七实施例的系统，可获得与第一实施例的系统相同的效果。

此外，根据第七实施例的系统，可以确定地防止这样的情况，即防止即使没有进行数据访问电势电平也随时间降低和反转逻辑的情况。因此，可进一步提高可靠性。

通过示出的实例，在以上描述了本发明的非易失性存储器、存储器控制单元、存储器控制系统、非易失性存储器控制方法。然而，本发明不限于此。每个组件的结构可通过具有相同功能的任意结构替换。此外，可对本发明增加任意其他结构或步骤。

此外，本发明适于在上述实施例中的任意两个或更多个构成(特征)的组合。此外，尽管基于计算机系统描述了上述实施例，但是本发明适于蜂窝式电话或信息处理单元，例如PDA。

这里列出的所有实例和条件性语言旨在教导性目的，以辅助读者理解由发明人对于未来的技术所贡献的实施例和概念，并且不可被理解为对于这些具体列出的实例和条件、以及与本发明的优缺点的展示相关的在说明书的这些实例组织的限制。尽管详细描述了本发明实施例，但是应理解，在不脱离本发明的精神和范围的情况下，可以对其进行各种改变、替换、和更改，其范围在权利要求及其等同物中被限定。

Claims

1.一种非易失性存储器，包括：

存储器单元阵列，包括多个存储器单元，每个存储器单元能够非易失性地存储电荷；

第一传感放大器，用于将通过要读出的所选存储器单元之一而生成的电压与用于在所选存储器单元的写入状态和擦除状态之间区分的第一阈值相比较；

第二传感放大器，用于将所述通过所选存储器单元之一而生成的电压与具有比所述第一阈值电压更大的电压的第二阈值相比较；以及

写入单元，用于当所述第一传感放大器和所述第二传感放大器生成彼此不同的传感输出时重写所选存储器单元的数据。

2.根据权利要求1所述的非易失性存储器，其中根据被输入的选择信号来选择所述第一传感放大器的输出或所述第二传感放大器的输出之一。

3.根据权利要求2所述的非易失性存储器，还包括：选择电路，用于选择所述第一传感放大器的输出或所述第二传感放大器的输出之一。

4.根据权利要求2所述的非易失性存储器，还包括：命令寄存器，用于接收命令和根据所述命令输出所述选择信号。

5.根据权利要求1所述的非易失性存储器，还包括：

数据读取单元，用于读取在所述存储器单元阵列指定的地址的块的数据；以及

临时存储单元，用于临时存储由所述数据读取单元读取的数据；

其中当所述第一传感放大器和所述第二传感放大器生成彼此不同的传感输出时，所述数据读取单元读取所选存储器单元的数据，以及在擦除所述地址的块的数据之后，所述写入单元将所选存储器单元的数据重写入所述地址的块。

6.根据权利要求1所述的非易失性存储器，还包括：

其中当所述第一传感放大器和所述第二传感放大器生成彼此不同的传感输出时，所述数据读取单元基于多个块读取所选存储器单元的数据，并且在擦除所述地址的块的所选存储器单元的数据之后，所述写入单元将所述所选存储器单元的数据重写入不同的地址块，其中所述不同的地址块不同于所擦除的地址的块。

7.根据权利要求1所述的非易失性存储器，其中通常将所述块的预定存储器单元设置为写入位置，所述写入位置通常用于当所述写入单元将所选存储器单元的数据写入地址的块时写入所选存储器单元的数据，以及所述第二传感放大器将在所述预定位置由所述存储器单元生成的电压与具有比所述第二阈值电压更大电压的第二阈值相比较。

8.一种存储器控制单元，包括：

非易失性存储器，其包括存储器单元阵列，其中所述存储器单元阵列包括多个存储器单元，每个存储器单元能够非易失性地存储电荷；第一传感放大器，用于将通过要读出的所选存储器单元之一而生成的电压与用于在所选存储器单元的写入状态和擦除状态之间区分的第一阈值相比较；第二传感放大器，用于将通过所选存储器单元之一而生成的电压与具有比所述第一阈值电压更大的电压的第二阈值相比较；以及写入单元，用于当所述第一传感放大器和所述第二传感放大器生成彼此不同的传感输出时重写所选存储器单元的数据；以及

写入指令单元，用于当所述第一传感放大器和所述第二传感放大器生成彼此不同的传感输出时指示写入所选存储器单元的数据。

9.根据权利要求8所述的存储器控制单元，其中所述非易失性存储器还包括：数据读取单元，用于读取在所述存储器单元阵列指定的地址的块的数据；以及临时存储单元，用于临时存储由所述数据读取单元读取的数据；以及当所述第一传感放大器和所述第二传感放大器生成彼此不同的传感输出时，所述写入指令单元指示所述数据读取单元读取包括所选存储器单元的数据的地址的块的数据，指示所述临时存储单元存储所述数据，以及在擦除所述地址的块的数据之后，指示所述写入单元重写通过所述临时存储单元存储的数据。

10.根据权利要求9所述的存储器控制单元，其中所述非易失性存储器还包括：数据读取单元，用于读取在所述存储器单元阵列指定的地址的块的数据；以及临时存储单元，用于临时存储由所述数据读取单元读取的数据；以及当所述第一传感放大器和所述第二传感放大器生成彼此不同的传感输出时，所述写入指令单元指示所述数据读取单元读取包括所选存储器单元的数据的所述地址的块的数据，指示所述临时存储单元存储所述数据，以及在擦除所述地址的块的数据之后，指示所述写入单元将数据重写入不同的地址块，所述不同的地址块与所擦除的地址的块不同。

11.根据权利要求8所述的存储器控制单元，还包括：表，用于管理所述块的逻辑地址以及与所述逻辑地址相应的物理地址，

其中所述写入指令单元指示所述写入单元将数据重写入所述地址的块，所述数据由所述临时存储单元存储，以及在所述表上更新将要重写的与所述数据的逻辑地址相对应的物理地址。

12.根据权利要求9所述的存储器控制单元，其中当所述写入单元将数据写入所指定地址的块时，所述写入指令单元指示所述写入单元将数据写入所述块的预定位置。

13.根据权利要求8所述的存储器控制单元，其中所述非易失性存储器还包括：用于设置当前的日期和时间信息的阈值的寄存器，所述寄存器用于确定是否已经过预定时间；

其中当所述第二传感放大器将由所选存储器单元之一而生成的电压与具有比所述第一阈值电压更大电压的第二阈值相比较时，所述写入指令单元指示所述写入单元将每个日期写入所述非易失性存储器单元的预定位置；以及如果在当前的日期和在所述预定位置写入的日期之间的差超过当前的日期和时间信息的阈值，则所述写入指令单元指示所述第二传感放大器将由所选存储器单元之一而生成的电压与具有比所述第一阈值电压更大电压的第二阈值相比较。

14.根据权利要求8所述的存储器控制单元，其中所述非易失性存储器还包括：用于设置用以确定对所述存储器单元的访问次数的阈值的寄存器；以及所述写入指令单元指示所述写入单元将对所述非易失性存储器单元的访问次数写入所述非易失性存储器单元的预定位置，以及如果访问次数超过用于确定对所述存储器单元的访问次数的阈值，则指示所述第二传感放大器将由所选存储器单元之一而生成的电压与具有比所述第一阈值电压更大电压的第二阈值相比较。

15.根据权利要求8所述的存储器控制单元，其中所述非易失性存储器还包括：用于设置标志的寄存器，所述标志用以指示所述第二传感放大器将由所选存储器单元之一而生成的电压与具有比所述第一阈值电压更大电压的第二阈值相比较。

16.根据权利要求8所述的存储器控制单元，其中所述写入指令单元指示所述写入单元将所述写入指令单元指示所述写入单元的多个指令写入所述非易失性存储器单元的预定位置。

17.一种存储器控制系统，包括：

存储器控制单元，其包括存储器单元阵列，所述存储器单元阵列包括多个存储器单元，每个存储器单元能够非易失性地存储电荷；第一传感放大器，用于将通过要从浮动栅极读出的所选存储器单元之一而生成的电压与用于在所选存储器单元的写入状态和擦除状态之间区分的第一阈值相比较；第二传感放大器，用于将通过所选存储器单元之一而生成的电压与具有比所述第一阈值电压更大的电压的第二阈值相比较；以及写入单元，用于当所述第一传感放大器和所述第二传感放大器生成彼此不同的传感输出时重写所选存储器单元的数据；以及写入指令单元，用于当所述第一传感放大器和所述第二传感放大器生成彼此不同的传感输出时指示写入所选存储器单元的数据；以及

显示控制单元，用于在显示器上显示所述存储器控制单元的操作状态。

18.根据权利要求17所述的存储器控制系统，其中所述存储器控制单元还包括：用于设置标志的寄存器，所述标志用以当所述第二传感放大器比较所述浮动栅极的电压时，指示所述第二传感放大器将由所选存储器单元之一而生成的电压与具有比所述第一阈值电压更大电压的第二阈值相比较；以及所述显示控制单元在所述显示器上显示指令，所述指令包括所述写入指令单元指示所述写入单元将指示所述写入单元的多个指令写入所述非易失性存储器单元的预定位置。

19.根据权利要求17所述的存储器控制系统，其中所述非易失性存储器包括一个位置，用于存储所述写入指令单元指示所述写入单元的多个指令，如果访问次数超过用以确定对所述存储器单元的访问数目的阈值，则所述非易失性存储器将第一间隔减少到第二间隔，其中，所述第一间隔是这一次由所选存储器单元之一而生成的电压具有比所述第一阈值电压更大电压的第二阈值的时刻与上一次由所选存储器单元之一而生成的电压具有比所述第一阈值电压更大电压的第二阈值的时刻之间的间隔，所述第二间隔是下一次由所选存储器单元之一而生成的电压具有比所述第一阈值电压更大电压的第二阈值的时刻与这一次由所选存储器单元之一而生成的电压具有比所述第一阈值电压更大电压的第二阈值的时刻之间的间隔。

20.根据权利要求17所述的存储器控制系统，其中所述非易失性存储器包括一个位置，用于存储所述写入指令单元指示所述写入单元的多个指令，以及如果访问次数超过用以确定对所述存储器单元的访问数目的阈值，则所述显示控制单元显示用于提示替换所述非易失性存储器的屏幕。