JP4679528B2

JP4679528B2 - リフレッシュトリガー付き半導体記憶装置

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Publication number: JP4679528B2
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Inventors: 浩志渡辺; 達也田中
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Current assignee: Toshiba Corp
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Description

本発明は、リフレッシュトリガー付き半導体記憶装置に関する。

ＮＡＮＤフラッシュなどに用いられる不揮発性メモリセルは、周囲を絶縁膜で覆ったポリシリコンの浮遊ゲートを有していることが最大の特徴である。浮遊ゲート（ＦＧ）に最も近い制御ゲートに印加する電圧（制御電圧）を操り、基板から浮遊ゲートに電荷をＦＮトンネリングで電子を注入したり、あるいは、ウェルに印加する電圧（消去電圧）を制御して、浮遊ゲートから電荷を引き抜いたりしてメモリセルの閾値を変動させている。この変動幅が一定のマージンより広くなければ、メモリ装置としての機能を損なうことになる。

一方、ビット単価を下げるために微細化を進めると、この変動マージンがセル間干渉やＦＧフリンジ容量などによって狭くなり、微細化の妨げとなる。また、浮遊ゲート（ＦＧ）と制御ゲート（ＣＧ）の間に挟まれたインターポリ絶縁膜（ＩＰＤ）を電子がトンネルする現象（ＩＰＤリーク）も変動幅の制御を困難にする。例えば、ＩＰＤリークが基板から浮遊ゲートに電子を書き込む際発生すると、メモリセルの閾値が狙った値に書き込まれないなどの不具合を生む。

このような問題を解決するため、浮遊ゲートと制御ゲートの間に挟まれたインターポリ絶縁膜の両端を金属膜に置き換える方法（特許文献１）等が提案されている。
特開２００６−３１０６６２号公報

しかしながら、これらの方法は従来の不揮発性メモリで使われていなかった新たな物質・技術を利用することを含んでおり、要素技術の開発に多大なコストを課すのと同時に、不揮発性メモリ特有のプロセス条件との親和性から、これらの新物質及び新技術が立ち上がらない危険性が増している。
このため、本発明はトンネル膜が薄膜化してデータ保持時間が短くなっても、記憶内容が確保される不揮発性メモリを実現することを目的とする。

上記課題を解決するために、本発明の半導体記憶装置は、複数のメモリセルトランジスタからなるメモリセルアレイと、前記メモリセルのＸ軸方向の位置を指定するＸデコーダと、前記Ｘ軸に交差するＹ軸方向の位置を指定するＹデコーダと、前記ＸデコーダとＹデコーダを介して、前記メモリセルトランジスタの読み出し、書き込み、消去の一連の動作を一括して制御するコントローラと、ノーマリオン型エージングデバイスとノーマリオフ型エージングデバイスとの直列接続で構成され、無電源で、所定の時間が経過した後に出力信号を発生する半導体時限スイッチと、前記半導体時限スイッチからの前記出力信号を受信し、前記メモリセルアレイの一領域に記憶された情報を前記メモリセルアレイの他の領域に書き移して、前記情報をリフレッシュするように前記コントローラに指示するとともに、前記半導体時限スイッチをリセットするリフレッシュトリガー回路とを有することを特徴とする。

本発明によれば、バッテリーレスで時間制御可能な時限スイッチと組み合わせたリフレッシュトリガー回路を利用することにより、トンネル膜厚の平均値を小さくして、一部のビットデータ保持時間が所定の規格値より短くなっても記憶内容が確保される不揮発性メモリを提供することが可能となる。

本発明の実施形態を説明する前に、本発明の関連技術を詳述する。従来の微細化技術は、浮遊ゲートとメモリセルの拡散層との間に発生する浮遊ゲートフリンジ容量結合（ＦＧフリンジ結合）を無視して考えられたものであり、浮遊ゲートの微細化と共にその機能を十分に発揮することが難しくなる。ＦＧフリンジ結合とは、図３に示すように、浮遊ゲート３の側面と拡散層２の間に存在する容量Ｃ３を通じての結合をいう。他に、浮遊ゲート３と半導体基板１との間にトンネル酸化膜容量（ＴＯＸ容量）Ｃ１と、浮遊ゲート３と制御ゲート４の間のゲート間絶縁膜（ＩＰＤ）容量Ｃ２が存在する。

ＦＧフリンジ容量の特徴は、積層ゲートを微細化してもその大きさが変わらない点である。これは、ＩＰＤ容量及びＴＯＸ容量が微細化と共に対向面積が狭くなり、減少するのと対照的である。このため、微細化と共にＦＧフリンジ容量の寄与が相対的に大きくなってくる。

ＦＧフリンジ結合は、半導体基板１と浮遊ゲート３との容量結合に寄与するので、ＦＧフリンジの割合が大きくなると浮遊ゲート３と制御ゲート４間の容量結合が相対的に低くなり、容量結合比の低下を引き起こす。容量結合比の低下は、ＩＰＤ膜（不図示）に対する半導体基板１と浮遊ゲート３の間のトンネル膜（不図示）に掛かる電界の比を低下させるので、結果としてＩＰＤリークを増大させる。図４はこの様子を示すエネルギーバンド図である。

一般に、正常に書き込みが行われるためには、トンネル膜（ＴＯＸ）に１０ＭＶ／ｃｍ以上の電界が印加され、ＩＰＤ膜に印加される電界が３ＭＶ／ｃｍ以下に抑制されることが望ましい。容量結合比が低くなると、トンネル膜とＩＰＤ膜の電界分配の関係が変化し、トンネル膜電界が低下し、ＩＰＤ膜電界が増大するので、上記の条件を満足できなくなる。このように、ＦＧフリンジがどのように容量結合比に影響を及ぼすかが重要な問題であることが判る。

ここで、ＦＧフリンジと微細化の関係について述べる。トンネル膜容量はゲート面積に比例しており、微細化と共にゲート長の２乗の割合で減少する。これはＦＧフリンジ結合の減少より遥かに早いペースである。こうして、５５ｎｍ以降の世代ではＦＧフリンジ結合の容量結合比における影響が無視できなくなる。

次に、ＦＧフリンジ以外の書き込み効率を低下させる要因について述べる。図５のエネルギーバンド図に示すように、書き込み時には浮遊ゲートとトンネル膜界面に空乏層ができ、これがトンネル膜電界を低下させて書き込み効率を損なう一因となっている（H. Watanabe, IEEE TED52, 2265, 2005 参照）。

ここで、空乏層の影響について考えよう。図６は、Ｎ+ ポリシリコンゲートにおける空乏層の状態をエネルギーバンド図上で表したものである（H. Watanabe, IEEE TED52, 2265, 2005 参照）。シリコン基板と異なり、フェルミ準位が伝導帯中にあるため、ポリシリコン表面でバンドが曲がっても電子が完全にはなくならない領域（不完全空乏層、Incomplete depletion）が残っている。そして、この不完全空乏層と酸化膜の間に、完全に空乏化した完全空乏層（Complete depletion）が存在する。しかしながら、実際には、この完全空乏層幅が著しく小さいため、Ｎ+ ポリシリコンの空乏層は、不完全空乏層に支配される。ここで注意しなければならないことは、通常のシリコンで用いられる空乏近似は完全空乏化を仮定しているので、Ｎ+ ポリシリコンの空乏層幅を過小評価してしまうことである。このため、書き込み時に発生する浮遊ゲートの空乏層も過小評価されていたのである。つまり、図５に示すように、ＦＧ空乏層によるトンネル膜電界の低下は、これまで無視されていたけれども、微細化によって書き込みマージンが小さくなると確実に取り除かねばならない危険因子となる。

つづいて、蓄積層の影響について考える。Ｎ+ ポリシリコンの蓄積層は、ボルツマン近似を基礎とした従来の考え方ではまったく無視されていた。これは、Ｎ+ ポリシリコンのドナー濃度がきわめて高く、Ｎ+ ポリシリコン表面でバンドが少しでも曲れば、電荷が指数関数的に蓄積され、実際にはほとんど曲がらないだろうと考えられていたからである。しかしながら、本発明者等は、この考え方が間違っていたことを報告している（H. Watanabe et al, Ext. Abs. SSDM, 504, 2005 参照）。

より詳細には、図７に示すように、Ｎ+ ポリシリコンでは蓄積層幅が狭く、量子排他効果によって指数関数的な電子の蓄積は起こらない。その代わり、バンドの曲がりがこれまで予想されていたよりずっと大きくなり、バンドの曲がりに応じて電子の状態密度が平方根で増大する。このように、指数関数ではなく、平方根関数で電荷が蓄積することから、Ｎ⁺ ポリシリコン表面の蓄積層を弱い蓄積層と呼ぶことができる。

更に、図８には、書き込み時に発生するＦＧ/ＩＰＤ膜界面の弱い蓄積層が、ＩＰＤ膜のトンネルバリアを低下させることを示している。これは、ＩＰＤリークを指数関数的に増大させ、書き込み効率を大幅に低減する。

このように、不完全空乏層はトンネル膜電界を低下させ、ＦＧフリンジ容量は容量結合比を低下させ、書き込み時にＴＯＸを流れる注入電流が低下する。また、ＦＧ／ＩＰＤ界面の弱い蓄積層は、ＩＰＤリークを増大させる。書き込みは、この注入電流とＩＰＤリークの差で行われるので、どれも書き込み効率を著しく低下させる。すなわち、５５ｎｍ世代以降のＮＡＮＤフラッシュでは、微細化と共に書き込み効率の低減が深刻な問題である。

この問題を一気に解決する有力な手段は、トンネル膜ＴＯＸを薄膜化することである。ＴＯＸの薄膜化は、一見容量結合比を更に低下させるように思えるかもしれないが、それ以上にＴＯＸを流れる注入電流の増大の効果が大きく、微細化による書き込み効率の低下を抑制してくれる。その反面、データ保持特性が悪化するというデメリットがある。

一方、現在は、現実的なメモリカードの使用方法として、1年程度データ保持ができれば製品を設計できるとしている。その代わり、電源に接続したとき、何回かに一回、ユーザーが気付かないうちにメモリの書き写し（ブロック転送＆ブロック一括消去＝Flash）、すなわちリフレッシュを行っている。

このように、データが残っているうちにリフレッシュしてやれば何も問題はないが、どのタイミングでリフレッシュしてやれば良いか、メモリカードに教えることはできない。例えば、データ保持特性が最悪1年であったとする。そして、メモリカードを１０回読み取り装置に挿入したら、一度リフレッシュすることにする。この場合、一年以内に１０回読み取り装置に挿入すれば、データはほぼ半永久的に保持される。

実際に、携帯電話やデジタルカメラに使用するコンパクトフラッシュ（登録商標）やＳＤカード（商標）などのメモリカード、或いは、ＵＳＢメモリなど、かなり頻繁に読み取り装置に挿入するか、或いは、差し込んだまま使用することが多い。また、携帯電話や音楽プレーヤーに内蔵された不揮発性メモリは、ほぼ毎日電源を入れることが考えられる。（電源オフのまま一年放置されるものは、恐らく廃棄処分されたものである。）
ここで注意しなければならないことは、データ保持特性は、メモリセル毎にばらつきがある点である。すなわち、もっともデータ保持時間が短いセルがメモリシステムのデータ保持特性を決定してしまう。もちろん、ＥＣＣ（Error-Correcting code）で、所望のデータ保持時間を実現しないセルは、使用しないように設計できるが、この場合は、ＥＣＣで足切りした時間がメモリシステムのでーた保持時間に相当する。

ＮＡＮＤフラッシュの場合、所望のデータ保持時間を実現しないセルが一ビットでもあると、直列された一連のメモリセルすべてを廃棄してしまう。つまり、データ保持特性の裾野が広くなると、ＥＣＣで廃棄されるビット数が多くなり、この数があまりに大きくなるようだとビットコストに跳ね返ってくる。もちろん、データ保持特性の裾野の広がりは、チップ毎にも異なるので、ＥＣＣで廃棄するビット数もチップ毎に異なる。即ち、ＥＣＣの足切りはチップ間ばらつきの最大値と見なすことができる。

一方、上述したように、微細化が進むと、トンネル膜を薄膜化する必要が出てくる。これは、データ保持時間が短くなるビット数を増大させ、データ保持特性のばらつき（特にデータ保持時間分布の裾野）が大きくなることを意味する。すなわち、ＥＣＣで切り落とす最短のデータ保持時間を維持したままでは、ビットコストの増大という形で跳ね返ってくる。

そこで、データ保持時間の裾野（最短データ保持時間）を短くすると、今度は、リフレッシュのタイミングを早くしなければならない。たとえば、データ保持時間の最短を３ヶ月としてみる。デジタルカメラやＵＳＢメモリに記録した情報を半永久的に保持するには、平均してこの３ヶ月間で１０回以上読み取り装置に挿入しなければならない。これは、人によっては、情報が消えてしまうことを意味する。それでは、リフレッシュのタイミングを３回にしてみると、ユーザーは度々動作が遅く感じることがある。このように、回数によるリフレッシュの制御には本質的な問題がある。

従って、微細化によってデータ保持時間が短くなってきたら、データ保持時間の裾野より短い時間で自動的にリフレッシュしてしまえばよい。即ち、問題は、どうやってメモリカードにそのタイミングを教えてやれば良いのかということである。しかも、メモリカードが、バッテリーレス／オフライン状態である間に、時間の経過を測らなければならない。

そこで、本発明者等は、トンネル膜を薄膜化してもデータ保持特性が劣化しない不揮発性メモリ装置を提供するために、無電源半導体時限スイッチ（エージングデバイス：ＳＳＡＤ（商標））を用いたリフレッシュトリガー装置を用い、リフレッシュのタイミングを回数制御から時間制御に変更すること考えた。

以下、本発明の実施形態について図面を用いて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではなく種々工夫して用いることができる。
（実施形態）
図１は、本発明の一実施形態に係るエージングデバイスを用いたリフレッシュトリガー付き不揮発性半導体記憶装置（メモリーカード１００）の構成図である。本実施形態では、コントローラ１０１から信号を送り、ＳＳＡＤ１０３に最初の書き込み（初期化）が行われる。これは、砂時計をひっくり返すようなもので、最初の時刻を設定することになる。ＳＳＡＤ１０３では、実際の砂時計と異なり、この初期化時の条件によって寿命を任意に設定することが出来る。

次に、ＳＳＡＤ１０３は、初期化した時点から経過した時間を、前記寿命と比較し、経過時間が寿命より短ければ０をリフレッシュトリガー回路１０５に送信する準備をし、長ければ１をリフレッシュトリガー回路１０５に送信する準備をする。

ここで重要なことは、ＳＳＡＤ１０３での時間経過は電源と切断した状態で進み、ＳＳＡＤ１０３からリフレッシュトリガー１０５へ０／１信号を発信する準備まで、オフ電源状態で行われることである。そして、メモリ装置１００を外部電源に接続し、オン電源状態になったとき、０／１信号がリフレッシュトリガー回路に送信される。リフレッシュトリガー回路は、受信した信号が０のときは何もせず、１のときコントローラ１０１に対して、メモリセルをリフレッシュするよう指示を出す。

リフレッシュトリガー回路１０５は、一般的な論理回路を組み合わせたもので、ＳＳＡＤ１０３の出力波形を成形したり増幅したりして、コントローラ１０１を確実に作動できるようにする働きをする。

コントローラは、ＨＶ（High Voltage）系増幅器１０７とＬＶ(Low Voltage)系増幅器（センスアンプ）１０９を駆使して、ワード線（ＷＬ）デコーダ１１１とビット線（ＢＬ）デコーダ１１３を操り、メモリセルアレイ１１５の一部に記録された情報を、メモリセル１１５内の空き領域に書き写す。

ここで、ワード線デコーダ１１１は、例えばＸ軸の位置を指定するＸ軸デコーダであり、ビット線デコーダ１１３は、Ｘ軸に交差するＹ軸の位置を指定するＹ軸デコーダである。メモリの書き写しが終わった後、コントローラ１０１は、ＳＳＡＤ１０３を初期化し直し、一連のリフレッシュ動作が終了する。

ここでリフレッシュ動作について要約しておく。ＳＳＡＤ１０３は寿命に関する０／１信号のみを出力する。一方、コントローラ１０１は、書き込み、消去、読み出し、アドレス指定など多用な動作をする。リフレッシュ動作は次の様に行われる。先ずコントローラ１０１は、メモリセルアレイ１１５に記憶されたデータを読み出し、メモリセルアレイ１１５の空き領域を探し、その領域をアドレッシングして、そこに読み出したデータを書き込む。このとき、データを読み出した領域のデータを消去しておくことができる。また、データの書き写しが終了した後に、コントローラ１０１は、ＳＳＡＤ１０３を再度初期化する。この一連の動作はプログラムとしてコントローラ１０１に記憶されている。リフレッシュトリガー回路１０５は、このプログラムを作動させるための合図（トリガー）を発信する。

上記の実施形態では、ＳＳＡＤ１０３に設定された時間経過後電源をオンにすると、自動的にリフレッシュ信号（“１”）が発せられるので、トンネル絶縁膜が薄膜化しても、良好なデータ保持特性を維持することができる。

（変形例）
上記の実施形態では、リフレッシュトリガー回路１０５を独立の回路として説明した。然しながら、この回路機能をコントローラ１０１の内部に含ませることもできる（変形例１）。

また、上記実施形態では、ＳＳＡＤ１０３はコントローラ１０１より初期化信号を受けていたが、例えばＨＶ系増幅器１０７、演算増幅器（Ｏｐ．Ａｍｐ．）１０４を介して受けるようにしてもよい（変形例２）。図２は、このような変形例２に係る半導体記憶装置の構成図である。

即ち、この変形例２では、コントローラ１０１から信号を送り、ＨＶ系増幅器１０７が動作したとき、演算増幅器１０４にその信号が送られる。演算増幅器１０４は、ＳＳＡＤ１０３を初期化するかどうか判断し、初期化が必要と判断したときのみ、ＳＳＡＤ１０３を初期化する。これは、砂時計をひっくり返すようなもので、最初の時刻を設定することになる。ＳＳＡＤ１０３では、実際の砂時計と異なり、この初期化時の条件によって寿命を任意に設定することが出来る。

次に、ＳＳＡＤ１０３は、初期化した時点から経過した時間を、前記寿命と比較し、経過時間が寿命より短ければ０をリフレッシュトリガー１０５に送信する準備をし、長ければ１をリフレッシュトリガー１０５に送信する準備をする。ここで重要なことは、ＳＳＡＤ１０３での時間経過は電源と切断した状態で進み、ＳＳＡＤ１０３からリフレッシュトリガー１０５へ０／１信号を発信する準備までオフ電源状態で行われることである。そして、メモリ装置１００を外部電源に接続し、オン電源状態になったとき、０／１信号がリフレッシュトリガー回路１０５に送信される。

リフレッシュトリガー回路１０５は、受信した信号が０のときは何もせず、１のとき演算増幅器１０４に対して、メモリセルアレイ１１５をリフレッシュするよう指示を出す。演算増幅器１０４は、ＨＶ系増幅器１０７とＬＶ系増幅器１０９を駆使して、ＷＬデコーダ１１１とＢＬデコーダ１１３を操り、メモリセルアレイ１１５の一部に記録された情報を、メモリセル１１５内の空き領域に書き写す。メモリの書き写しが終わった後、演算増幅器１０４は、ＳＳＡＤ１０３を初期化し直し、一連のリフレッシュ動作が終了する。

このように、演算増幅器１０４があれば、コントローラ１０１とＳＳＡＤ１０３を接続させずにリフレッシュが可能となり、チップ構成の自由度が増す。また、この演算増幅器１０４に、メモリセルの書き込み、消去、読み出し、アドレッシングなどの多用な機能を持たせることも可能である。

変形例２では、ＳＳＡＤ１０３に設定された時間経過後、演算増幅器１０４を通じて自動的にリフレッシュ信号が発せられるので、トンネル絶縁膜が薄膜化しても、良好なデータ保持特性を維持することができる。

上述の実施形態および変形例１，２においては、メモリセルがどのような記憶装置で実現されているか特に限定しなかった。これは、本発明が任意の不揮発性メモリ装置で使用可能であることを意味している。例えば、メモリセルとして使用可能なものを列挙すれば、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、ＥＥＰＲＯＭなどの様に、フローティングゲートを有する半導体メモリ、ＳＯＮＯＳやＭＯＮＯＳのように電荷蓄積層を有する半導体メモリ、ＦＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲＲＡＭなどの新規メモリと呼ばれる類のメモリ、或いは、ＭＲＡＭやハードディスクなどの磁気メモリ等、世の中に出回っているすべてのメモリ装置に対して使用可能である。もちろん、ＤＶＤ系メディアやＣＤ系メディアへの適用も可能である。また、ＩＣカード用のチップなど、ロジックメモリが混載された製品にも適用可能である。

また、メモリセルアレイ上に記憶された情報は、１ビットを最小単位とし、２ビット以上の場合、必ずしも連続したアドレスに割り付けられている訳ではない。むしろ不連続のアドレスに割り付けられる方が多く、リフレッシュ時に書き移す先として探す空き領域も不連続であってもよい。但し、書き移しの前後でビット数は等しいことが望ましい。

また、前記情報を記録したアドレスを含むブロックを、ブロックごと別のブロックに書き移すことでリフレッシュを行なうことも可能である。ここでブロックとは、連続したアドレスで構成されるメモリセルアレイ上の一塊であり、前記情報はこのブロック内に記憶されている状態を前提としている。さらに、前記情報を記録するアドレスは、前記ブロック内で必ずしも連続である必要はない。このとき、前記ブロックの容量は前記情報の容量より大きくなければならない。

最後に、本発明に使用される無電源半導体時限スイッチ（エージングデバイス）について簡単に説明しておく。本発明の一部は、本出願人によるエージングデバイス（特開２００４−９４９２２）の機能を別の目的で有効に利用することである。

図９は、本発明で利用するエージングデバイスの４つの基本的な機能について説明しているものである。図９（ａ）は、時間が経過してエージングデバイスの寿命（τ_１）に到達するとそれまであった信号が消滅するというもの、図９（ｂ）は、時間が経過してエージングデバイスの寿命（τ_２）に到達するとそれまでなかった信号が発生するというもの、図９（ｃ）は、時間が経過してエージングデバイスの第一の寿命（τ_１）に到達するとそれまでなかった信号が発生し、さらに時間が経過して、エージングデバイスの、第１の寿命より長い第２の寿命（τ_２）に到達するとそれまであった信号が消滅するというもの、図９（ｄ）は、時間が経過してエージングデバイスの第１の寿命（τ_１）に到達するとそれまであった信号が消滅し、さらに時間が経過して、エージングデバイスの、第１の寿命より長い第２の寿命（τ_２）に到達するとそれまでなかった信号が発生するというものである。

図１０は、浮遊ゲートを有するエージングデバイス（ＳＳＡＤ）の単体セルの一例を示す断面図である。ＳＳＡＤとメモリセルを1チップに混載する場合、製造プロセスの煩雑化を避けるため、できるだけ、ＳＳＡＤのセル構造はメモリセル・トランジスタに近いものにすべきである。そのための工夫は、それぞれの構造に応じて別個に特許出願されている。ここでは、あくまで、ＳＳＡＤセルの一例として、図１０を示すのみである。そのため、書き込み動作（ＳＳＡＤの初期化）は、ＮＡＮＤフラッシュやＮＯＲフラッシュと同様に出来る。すなわち、ＦＮトンネル注入でも出来るし、ホットエレクトロン注入も可能である。

エージングデバイスでは、メモリセルに比べ、データ保持時間が短く、このデータ保持時間（ＳＳＡＤの寿命）を制御するためにさまざまな工夫が必要である。図１０の例では、フローティングゲートとチャネルの間のトンネル膜がメモリセルのそれより薄く、直接トンネリングでフローティングゲートから電子が抜けつつチャネル電位が経時変化する性質を利用する。この経時変化がソース・ドレイン間の電流（ドレイン電流、ＩＤ）を経時変化（エージング）させる。

ところで、この経時変化を実現する方法は、上で説明したように一通りではない。図１１に示すように、トランジスタタイプに応じて４種類ある。ノーマリオン型というのは、エージングデバイスでは「思い出す」（図９（ｂ）に対応）という機能を実現する。ノーマリオフ型というのは、エージングデバイスでは「忘れる」（図９（ａ）に対応）という機能を実現するものである。

ノーマリオフ型の場合、フローティングゲートに電子（ｐＭＯＳＦＥＴの場合）、或いは、正孔（ｎＭＯＳＦＥＴ）を蓄えること（書き込み）によってチャネルを反転させ、オン状態にする。時間の経過と共にフローティングゲートから電子或いは正孔が漏れ出し、オフ状態になる。その時刻がノーマリオフ型ＳＳＡＤの寿命である。

反対に、ノーマリオン型の場合、フローティングゲートに電子（ｎＭＯＳＦＥＴの場合）或いは正孔（ｐＭＯＳＦＥＴの場合）を蓄えること（書き込み）によってチャネルをオフ状態にする。時間の経過に伴いフローティングゲートから電荷が漏れ出し、オン状態になる。その時刻がノーマリオン型ＳＳＡＤの寿命である。

ＳＳＡＤの寿命制御は、ここでは、トンネル膜厚で調整することができるとしたが、浮遊ゲート構造の特徴を生かした他の方法を用いても良い。このように、図９（ａ）の機能は、ノーマリオフ型エージングデバイスの機能であり、図９（ｂ）機能は、ノーマリオン型エージングデバイスの機能である。

図１２は、図９（ｃ）の機能を実現するエージングデバイスの一例を示す断面図である。左にノーマリオン型セルがあり、右にノーマリオフ型セルがある。左右に並べたエージングデバイスセルは、ここでは一つの拡散層を共有するか、図１２に示すように、金属などの配線で導通させ、直列接続されることが特徴である。

このノーマリオン型とノーマリオフ型の直列という条件を満たしていれば、図１３に示すように、ノーマリオン同士を並列接続したり、ノーマリオフ同士を並列接続したりしてもよい。また、左右で並列するセル数が異なっていても良い。このような拡張は、エージングデバイスの寿命制御のために必要な場合がある。

図１２に示した場合では、左のノーマリオン型寿命がτ_１であり、右のノーマリオフ型寿命がτ_２である。図１３に示した例では、左側に並列接続されたセルの集団としてのノーマリオン型寿命がτ_１であり、右側に並列接続されたセルの集団としてのノーマリオフ型寿命がτ_２である。ここで、τ_１がτ_２より短く、τ_１が第１の寿命となり、τ_２が第２の寿命となる。

更に、寿命τ_１のノーマリオフ型と、寿命τ_２のノーマリオン型を、τ_１＜τ₂の条件の下で並列接続すると、図９（ｄ）の機能を実現することが出来る。
図９の機能すべてにおいて、同じ型の比較的近い寿命を持つセルの集団を並列接続することによって、寿命の制御性を挙げることが出来る。図１３はその一例としての接続図である。

以上で、ＳＳＡＤの基本の４つの動作を、浮遊ゲートを有するタイプのＳＳＡＤで説明した。もちろん、上述したように、浮遊ゲートを有するＮＡＮＤフラッシュ、ＮＯＲフラッシュ、ＥＥＰＲＯＭ以外にも、様々な新規メモリや磁気メモリ、或いは、ＤＶＤ系・ＣＤ系メディアに対応したＳＳＡＤで、同様の４つの基本動作を実現することが可能である。

また、本発明で使用する機能は、図９記載の４つの機能のうち、（ａ），（ｂ）のうちどちらかであることが望ましい。たとえば、初期化する際、ＳＳＡＤに読み取り信号を送り、出力がオンかオフかを読み取っておく。メモリカードを読取装置から取り出し、電源オフ状態になったまま暫く放置する。放置している間、ＳＳＡＤは出力発信の待機状態である。再びメモリカードを読取装置に挿入し、電源オン状態になったとき、ＳＳＡＤの出力状態を読み取る。ＳＳＡＤの出力が初期化したときと同じとき、リフレッシュトリガーは、リフレッシュ信号０を発信する。ＳＳＡＤの出力が初期化したとき違っているとき、リフレッシュトリガーは、リフレッシュ信号１を発信する。こうして、リフレッシュ信号が０のときメモリセルはリフレッシュされず、リフレッシュ信号が１のときメモリセルはリフレッシュされる。ここで、信号を０／１のデジタル信号として読み取るには、オンに相当する信号レベルとオフに相当する信号レベルとの間に、オフセットと呼ばれる一定のマージンがなければならない。

また、データ保持時間はチップ毎に異なるため、リフレッシュ間隔（エージングデバイスの寿命）もチップ毎に異なる。したがって、出荷前にあらかじめ測定しておいたチップのデータ保持時間（ＥＣＣで切り捨てるデータ保持時間分布の裾野）に応じて、エージングデバイスを初期化する際に設定する寿命を調節することが望ましい。

また、リフレッシュをブロック毎に行う場合、ブロック毎にことなるデータ保持時間に対応するため、初期化する際のエージングデバイスの寿命を調節することが望ましい。また、リフレッシュ信号“０”と“１”の役割は、勿論交換してもよい。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明の実施形態に係るリフレッシュトリガー付き不揮発性半導体記憶装置の構成図。本発明の変形例（２）に係るリフレッシュトリガー付き不揮発性半導体記憶装置の構成図。ＦＧフリンジの影響を説明する図。従来の書き込み方法をエネルギーバンド図上で示す図。不完全空乏層の影響を説明する図。不完全空乏層を説明する図。弱い蓄積層を説明する図。弱い蓄積層の影響を説明する図。ＳＳＡＤの４つの基本動作を説明する図。ＳＳＡＤの一例である、浮遊ゲートを持つタイプを示す図。ＳＳＡＤの動作モードを説明する図。ＳＳＡＤの動作モードの一例を実現する断面図。ＳＳＡＤの動作モードの一例を実現する断面図。

符号の説明

１…半導体基板
２…拡散層
３…浮遊ゲート
４…制御ゲート
Ｃ１…ＴＯＸ容量
Ｃ２…ＩＰＤ容量
Ｃ３…ＦＧフリンジ容量
１００…メモリカード
１０１…コントローラ
１０３…半導体時限スイッチ（ＳＳＡＤ）
１０４…演算増幅器（Ｏｐ．Ａｍｐ．）
１０５…リフレッシュトリガー回路
１０７…ＨＶ系増幅器
１０９…ＬＶ系増幅器（センスアンプ））
１１１…ワード線デコーダ（Ｘデコーダ）
１１３…ビット線デコーダ（Ｙデコーダ）
１１５…メモリセルアレイ

Claims

複数のメモリセルトランジスタからなるメモリセルアレイと、
前記メモリセルのＸ軸方向の位置を指定するＸデコーダと、
前記Ｘ軸に交差するＹ軸方向の位置を指定するＹデコーダと、
前記ＸデコーダとＹデコーダを介して、前記メモリセルトランジスタの読み出し、書き込み、消去の一連の動作を一括して制御するコントローラと、
複数のノーマリオン型エージングデバイスを並列に接続した第1の並列回路と、複数のノーマリオフ型エージングデバイスを並列に接続した第2の並列回路と、前記第1及び第2の並列回路との直列接続で構成され、無電源で、所定の時間が経過した後に出力信号を発生する半導体時限スイッチと、
前記半導体時限スイッチからの前記出力信号を受信し、前記メモリセルアレイの一領域に記憶された情報を前記メモリセルアレイの他の領域に書き移して、前記情報をリフレッシュするように前記コントローラに指示するとともに、前記半導体時限スイッチをリセットするリフレッシュトリガー回路と、
を有することを特徴とする半導体記憶装置。
電源オン状態で、前記コントローラが前記半導体時限スイッチを初期化し、同時に前記半導体時限スイッチの寿命を設定し、その後電源オフ状態で前記所定の時間が経過した後、再び電源オン状態とし、前記半導体時限スイッチの前記出力信号を読み取り、初期化時の前記半導体時限スイッチの出力状態と比較し、その差が所定のオフセットの範囲内で等しいとき前記リフレッシュトリガー回路がリフレッシュ信号“０”を発信し、異なっているとき前記リフレッシュトリガー回路がリフレッシュ信号“１”を発信する動作を有することを特徴とする請求項１に記載の半導体記憶装置。
電源オン状態で、前記リフレッシュ信号が“１”のとき、前記メモリセルアレイの一領域に記憶された前記情報を、前記メモリセルアレイの他の領域に書き写す動作を有することを特徴とする請求項２に記載の半導体記憶装置。
前記初期化時に設定される、前記半導体時限スイッチの前記寿命が、前記半導体時限スイッチが連携する前記メモリセルトランジスタのデータ保持時間より短くなることを特徴とする請求項２に記載の半導体記憶装置。
前記半導体時限スイッチの前記出力信号が、前記所定の時間が経過した後、前記初期化時に設定した前記寿命の前後で変化することを特徴とする請求項２に記載の半導体記憶装置。
前記半導体時限スイッチと前記メモリセルトランジスタが、同一チップに混載され、共に浮遊ゲートを有することを特徴とする請求項１〜５のいずれかに記載の半導体記憶装置。
前記記憶された情報の容量が、リフレッシュの前後で等しいことを特徴とする請求項１〜６のいずれかに記載の半導体記憶装置。
Ｎを任意の自然数とし、前記記憶された情報の容量がＮビットであるとしたとき、これらＮビットを前記メモリセルアレイ上の不連続のアドレスに割り付けることを特徴とする請求項１〜７のいずれかに記載の半導体記憶装置。
前記情報を記録したアドレスを含むブロックを、ブロックごと別のブロックに書き写すことを特徴とする請求項１〜８のいずれかに記載の半導体記憶装置。