JP2008103675A - 半導体集積回路 - Google Patents

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Abstract

【課題】エージングデバイスの寿命を簡単な回路により制御する。
【解決手段】本発明の例に関わる半導体集積回路は、半導体基板１１と、半導体基板１１の表面領域に形成される素子分離絶縁層２１と、素子分離絶縁層２１により分離され、第２方向に隣接する第１及び第２素子領域内にそれぞれ形成される第１及び第２ＭＩＳ型デバイスＡ１，Ａ２とを備え、第１及び第２ＭＩＳ型デバイスＡ１，Ａ２は、それぞれ、フローティングゲート及びコントロールゲート電極を持つスタックゲート構造を有し、第１ＭＩＳ型デバイスＡ１は、エージングデバイスとして機能し、第２ＭＩＳ型デバイスＡ２は、エージングデバイスの電荷保持特性を制御する制御デバイスとして機能する。
【選択図】 図４

Description

本発明は、バッテリーの要らない電子タイマーを搭載した半導体集積回路に関する。
近年、バッテリーの要らない電子タイマー、即ち、時間の経過と共に出力が変化する経時変化デバイス（以下、エージングデバイス）が、コンテンツ配信、クレジットカード、デジタル製品のレンタル、デジタルソフトのレンタルなどの分野で使用が検討され始めている。
エージングデバイスは、フローティングゲートとコントロールゲート電極とからなるスタックゲート構造を有し、フローティングゲート内の電荷の保持特性（寿命）により一定期間を計測する電子タイマーとして機能する（例えば、特許文献１，２参照）。
このようなエージングデバイスによれば、例えば、トンネル絶縁膜の厚さを変えることにより、その寿命を変化させることができる。
しかし、フローティングゲートからの電荷リークは、製造ばらつきにより変化するため、エージングデバイスを正確な電子タイマーとして機能させるには、その製造ばらつきによる誤差をなくすための複雑な回路が必要になる。
また、エージングデバイスが使用される分野が広がるにつれて、それぞれのビジネスモデルに対応するようにその寿命を設定しなければならない。これは、エージングデバイスの製造ラインを、その寿命に対応させて複数設けなければならないことを意味するため、製造コストの増大を招く。
特開２００４−１７２４０４号公報 特開２００５−３１０８２４号公報
本発明の例では、エージングデバイスの寿命を、トンネル絶縁膜の厚さによらず、簡単な回路により変更できる半導体集積回路を提案する。
本発明の例に関わる半導体集積回路は、半導体基板と、半導体基板の表面領域に形成される素子分離絶縁層と、素子分離絶縁層により分離され、第１方向に直交する第２方向に隣接する第１及び第２素子領域内にそれぞれ形成される第１及び第２ＭＩＳ型デバイスとを備え、第１及び第２ＭＩＳ型デバイスは、それぞれ、フローティングゲート及びコントロールゲート電極を持つスタックゲート構造を有し、第１ＭＩＳ型デバイスは、エージングデバイスとして機能し、第２ＭＩＳ型デバイスは、エージングデバイスの電荷保持特性を制御する制御デバイスとして機能する。
本発明の例に関わる半導体集積回路は、半導体基板と、半導体基板の表面領域に形成される素子分離絶縁層と、素子分離絶縁層により取り囲まれる素子領域内に形成される第１導電型の１つの拡散層と、拡散層上で第１方向に並んで形成される第１及び第２ＭＩＳ型デバイスと、拡散層の第１方向の２つの端部にそれぞれ１つずつ配置される２つのセレクトゲートトランジスタとを備え、第１及び第２ＭＩＳ型デバイスは、それぞれ、フローティングゲート及びコントロールゲート電極を持つスタックゲート構造を有し、第１ＭＩＳ型デバイスは、エージングデバイスとして機能し、第２ＭＩＳ型デバイスは、エージングデバイスの電荷保持特性を制御する制御デバイスとして機能する。
本発明の例によれば、エージングデバイスの寿命を、トンネル絶縁膜の厚さによらず、簡単な回路により変更できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例では、エージングデバイスの寿命を、トンネル絶縁膜の厚さではなく、エージングデバイスを挟み込む２つの制御デバイスにより制御する。
エージングデバイス及び制御デバイスは、それぞれ、ＭＩＳ型デバイスから構成し、フローティングゲート及びコントロールゲート電極を有するスタックゲート構造とする。
この場合、エージングデバイスのフローティングゲートと制御デバイスのフローティングゲートとの間には寄生容量が発生するため、制御デバイスのフローティングゲート内に注入する電荷量に応じて、エージングデバイスの寿命を制御できる。
即ち、制御デバイスのフローティングゲート内の電荷量が多ければ、エージングデバイスのフローティングゲート内の電荷が抜ける時間が短くなり、エージングデバイスの寿命が短くなる。
反対に、制御デバイスのフローティングゲート内の電荷量が少なければ、エージングデバイスの寿命が長くなる。
このような構成により、エージングデバイスの寿命を、トンネル絶縁膜の厚さによらず、簡単な回路により変更できるようになる。
ここで、制御デバイスについては、フラッシュメモリのメモリセルのように、フローティングゲート内の電荷のリークが発生し難い構造とする。
例えば、エージングデバイスのチャネルと制御デバイスの拡散層とを同一導電型(n/p)の不純物で形成する。
２． 実施の形態
(1) エージングデバイス
まず、エージングデバイスについて説明する。
図１は、エージングデバイスの基本ユニットの例を示している。
エージングデバイスの基本ユニットは、スタックゲート構造を有するＭＩＳ型デバイスから構成される。即ち、半導体基板１１上には、トンネル絶縁膜１２を介してフローティングゲート１３が形成される。また、フローティングゲート１３上には、電極間絶縁層１４を介してコントロールゲート電極１５が形成される。
本例では、エージングデバイスの基本ユニットは、ＭＩＳＦＥＴを構成している。具体的には、半導体基板１１内には、ドレイン拡散層１６とソース拡散層１７が形成され、これらの間のチャネル領域１８の上部には、フローティングゲート１３が形成される。
尚、基本ユニットは、必ずしもＭＩＳＦＥＴである必要はない。
このようなエージングデバイスの基本ユニットに対する書き込み（初期設定）は、フラッシュメモリにおける技術を利用する。例えば、コントロールゲート電極１５の電位をチャネル領域１８の電位よりも十分に高い値に設定することにより、ＦＮ(Fowler-Nordheim)トンネリングを利用して、電子をチャネル領域１８からフローティングゲート１５内に注入する。
ここで、エージングデバイスは、フローティングゲート１３内に蓄積された電荷量の経時変化、即ち、電荷リークによりチャネル領域１８の電位が変化する現象を利用して一定期間を計測する。つまり、この経時変化が、ドレイン電極１９とソース電極２０との間に流れる電流（ドレイン電流Ｉｄ）を経時変化（エージング）させる。
従って、フローティングゲート１３内の電荷の保持量を正確に制御することが重要である。
図２は、エージングデバイスの４つの基本機能を示している。
同図（ａ）は、エージングデバイスの寿命（τ１）に到達すると、それまであった出力信号が消滅するものである。ここで、エージングデバイスの寿命とは、書き込み（初期設定）から電荷リークにより出力信号が変化するまでの期間のことであり、電荷保持特性に依存する。
同図（ｂ）は、エージングデバイスの寿命（τ２）に到達すると、それまでなかった出力信号が発生するものである。
同図（ｃ）は、エージングデバイスの第１寿命（τ２）に到達すると、それまでなかった出力信号が発生し、第２寿命（τ１）に到達すると、それまであった出力信号が消滅するものである。
ここで分かることは、電荷リークにより出力信号が変化する時点は１つに制限されないことである。つまり、例えば、複数の基本ユニットを組み合わせてエージングデバイスを構成することによりエージングデバイスに複数の寿命を持たせることもできる。
同図（ｄ）は、エージングデバイスの第１寿命（τ１）に到達すると、それまであった出力信号が消滅し、第２寿命（τ２）に到達すると、それまでなかった出力信号が発生するものである。
ここで、出力信号の消滅とは、急減衰のことである。
エージングデバイスにより一定期間を計測するメカニズムは、表１に示すように、基本ユニットで考えると４通り存在する。
Figure 2008103675
ノーマリオン型は、「思い出す」という機能を実現し、ノーマリオフ型は、「忘れる」という機能を実現する。
ノーマリオフ型の場合、まず、書き込み（初期設定）により、フローティングゲート内に電子（ｐチャネルＭＯＳＦＥＴ）又は正孔（ｎチャネルＭＯＳＦＥＴ）を蓄積し、トランジスタ（基本ユニット）をオンにする。
書き込み時から時間が経過するにつれてフローティングゲート内の電子又は正孔がリークし、ある時点で、トランジスタは、オンからオフに変化する。この時、出力信号は、図２（ａ）に示すようになる。
ノーマリオン型の場合、まず、書き込み（初期設定）により、フローティングゲート内に電子（ｎチャネルＭＯＳＦＥＴ）又は正孔（ｐチャネルＭＯＳＦＥＴ）を蓄積し、トランジスタ（基本ユニット）をオフにする。
書き込み時から時間が経過するにつれてフローティングゲート内の電子又は正孔がリークし、ある時点で、トランジスタは、オフからオンに変化する。この時、出力信号は、図２（ｂ）に示すようになる。
ところで、図２（ｃ）の機能は、短い寿命のノーマリオン型基本ユニットと長い寿命のノーマリオフ型基本ユニットを直列接続することにより実現できる。また、図２（ｄ）の機能は、短い寿命のノーマリオフ型基本ユニットと長い寿命のノーマリオン型基本ユニットを並列接続することにより実現できる。
(2) 第１実施の形態
A. 構造
図３は、第１実施の形態に関わる半導体集積回路の平面図を示している。
図４は、図３のＩＶ−ＩＶ線に沿う断面図、図５は、図３のＶ−Ｖ線に沿う断面図、図６は、図３のＶＩ−ＶＩ線に沿う断面図、図７は、図３のＶＩＩ−ＶＩＩ線に沿う断面図である。
半導体基板１１内には、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層２１が形成される。第１、第２及び第３素子領域（アクティブエリア）ＡＡ１，ＡＡ２，ＡＡ３は、素子分離絶縁層２１により分離され、第１方向に直交する第２方向に互いに隣接して配置される。
第１素子領域ＡＡ１の第２方向の幅Ｗ１は、第２及び第３素子領域ＡＡ２，ＡＡ３の第２方向の幅Ｗ２，Ｗ３よりも狭くなるようにレイアウトされる。
第１素子領域ＡＡ１内には、エージングデバイスとして機能する第１ＭＩＳ型デバイスＡ１(SSAD: solid state aging device)及びこれを挟み込む２つのセレクトゲートトランジスタＳＧＤ１，ＳＧＳ１が配置される。第１ＭＩＳ型デバイスＡ１及び２つのセレクトゲートトランジスタＳＧＤ１，ＳＧＳ１は、直列接続される。
第１ＭＩＳ型デバイスＡ１は、スタックゲート構造を有する。即ち、半導体基板１１上には、トンネル絶縁膜１２を介してフローティングゲート（ＦＧ）１３が形成され、フローティングゲート１３上には、電極間絶縁層１４を介してコントロールゲート電極（ＣＧ）１５が形成される。
フローティングゲート１３の第２方向の幅Ｗ１は、フローティングゲート１３の第１方向の長さＬＡよりも短くなるようにレイアウトされる。
第１ＭＩＳ型デバイスＡ１の直下の半導体基板１１内には、拡散層２２が形成される。
セレクトゲートトランジスタＳＧＤ１のドレイン拡散層１６は、コンタクトプラグを介してドレイン電極１９に接続される。セレクトゲートトランジスタＳＧＳ１のソース拡散層１７は、コンタクトプラグを介してソース電極２０に接続される。
セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１のゲート電極の第２方向の幅Ｗ１は、セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１のゲート電極の第１方向の長さＬＤ，ＬＳよりも短くなるようにレイアウトされる。
第２素子領域ＡＡ２内には、制御デバイスとして機能する第２ＭＩＳ型デバイスＡ２及びこれを挟み込む２つのセレクトゲートトランジスタＳＧＤ２，ＳＧＳ２が配置される。第２ＭＩＳ型デバイスＡ２及び２つのセレクトゲートトランジスタＳＧＤ２，ＳＧＳ２は、直列接続される。
第２ＭＩＳ型デバイスＡ２は、第１ＭＩＳ型デバイスＡ１と同様に、スタックゲート構造を有する。即ち、半導体基板１１上には、トンネル絶縁膜１２Ａを介してフローティングゲート（ＦＧ）１３Ａが形成され、フローティングゲート１３Ａ上には、電極間絶縁層１４Ａを介してコントロールゲート電極（ＣＧ）１５Ａが形成される。
フローティングゲート１３Ａの第２方向の幅Ｗ２は、フローティングゲート１３Ａの第１方向の長さＬＡよりも長くなるようにレイアウトされる。
第２ＭＩＳ型デバイスＡ２の直下の半導体基板１１内には、拡散層２２Ａが形成される。
セレクトゲートトランジスタＳＧＤ２のドレイン拡散層１６Ａは、コンタクトプラグを介してドレイン電極１９Ａに接続される。セレクトゲートトランジスタＳＧＳ２のソース拡散層１７Ａは、コンタクトプラグを介してソース電極２０Ａに接続される。
第３素子領域ＡＡ３内には、制御デバイスとして機能する第３ＭＩＳ型デバイスＡ３及びこれを挟み込む２つのセレクトゲートトランジスタＳＧＤ３，ＳＧＳ３が配置される。第３ＭＩＳ型デバイスＡ３及び２つのセレクトゲートトランジスタＳＧＤ３，ＳＧＳ３は、直列接続される。
第３ＭＩＳ型デバイスＡ３の構造は、第２ＭＩＳ型デバイスＡ２と同じであり、また、第３ＭＩＳ型デバイスＡ３を挟み込む２つのセレクトゲートトランジスタＳＧＤ３，ＳＧＳ３の構造は、第２ＭＩＳ型デバイスＡ２を挟み込む２つのセレクトゲートトランジスタＳＧＤ２，ＳＧＳ２の構造と同じであるため、ここでは、その説明を省略する。
このような半導体集積回路において、第１、第２及び第３ＭＩＳ型デバイスＡ１，Ａ２，Ａ３のコントロールゲート電極（ＣＧ）１５，１５Ａは、それぞれ独立に制御される。
また、第１及び第２素子領域ＡＡ１，ＡＡ２間の素子分離絶縁層２１の第２方向の幅ＷＩは、セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１，ＳＧＤ２，ＳＧＳ２のうちの１つのゲート電極から第１及び第２ＭＩＳ型デバイスＡ１，Ａ２のフローティングゲート（ＦＧ）１３，１３Ａまでの第１方向の幅Ｗｓよりも狭くなるようにレイアウトされる。
同様に、第１及び第３素子領域ＡＡ１，ＡＡ３間の素子分離絶縁層２１の第２方向の幅ＷＩについても、セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１，ＳＧＤ３，ＳＧＳ３のうちの１つのゲート電極から第１及び第３ＭＩＳ型デバイスＡ１，Ａ３のフローティングゲート（ＦＧ）１３，１３Ａまでの第１方向の幅Ｗｓよりも狭くなるようにレイアウトされる。
第１、第２及び第３ＭＩＳ型デバイスＡ１，Ａ２，Ａ３のフローティングゲート（ＦＧ）１３，１３Ａの第１方向の長さＬＡは、互いに等しくなるようにレイアウトされ、セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１，ＳＧＤ２，ＳＧＳ２，ＳＧＤ３，ＳＧＳ３のゲート電極の第１方向の長さＬＤ，ＬＳは、互いに等しくなるようにレイアウトされる。
セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１，ＳＧＤ２，ＳＧＳ２，ＳＧＤ３，ＳＧＳ３は、第１、第２及び第３ＭＩＳ型デバイスＡ１，Ａ２，Ａ３と同様に、スタックゲート構造を有するが、上側のゲート電極と下側のゲート電極とが導電プラグにより互いに接続される。
このような半導体集積回路は、フラッシュメモリの製造プロセスを利用して容易に形成することができる。但し、第１、第２及び第３ＭＩＳ型デバイスＡ１，Ａ２，Ａ３のコントロールゲート電極（ＣＧ）１５，１５Ａを互いに分離する必要があるため、マスクパターンの変更が必要である。
図６及び図７の半導体集積回路では、ＭＩＳ型デバイスＡ１，Ａ２，Ａ３は、ＭＩＳＦＥＴになっていないが、例えば、図１０及び図１１に示すように、ＭＩＳＦＥＴとすることも可能である。
図８及び図９は、図１０及び図１１の拡散層２２，２２Ａを除いたものである。これでも、エージングデバイスとしての所定の機能を実現できる。
図１０及び図１１は、図６及び図７に対応する第１方向の断面図である。第２方向の断面図は、図４及び図５と同じなので、ここでは、省略する。
B. 動作
図３乃至図７の半導体集積回路では、制御デバイスとしてのＭＩＳ型デバイスＡ２，Ａ３を用いて、ＭＩＳ型デバイス（エージングデバイス）Ａ１の寿命を制御する。この制御とは、フローティングゲート１３，１３Ａ間の容量カップリングＣｆｇを利用する、というものである。
フローティングゲート１３からのリーク電流は、フローティングゲート１３の自己電位によって決まる。一方、容量カップリングＣｆｇを利用することで、制御デバイスＡ２，Ａ３のフローティングゲート１３Ａがエージングデバイスのフローティングゲート１３の自己電位を制御することができる。
従って、制御デバイスとしてのＭＩＳ型デバイスＡ２，Ａ３のフローティングゲート１３Ａ内の電荷量を調節して、フローティングゲート１３Ａの自己電位を操作すれば、エージングデバイスＡ１のフローティングゲート１３からの電荷のリーク量を制御できる。
制御デバイスＡ２，Ａ３によるエージングデバイスＡ１の寿命の制御性を向上するには、容量カップリングＣｆｇを十分に強くしておく必要がある。
その方法は、いくつか考えられるが、代表的なものを３つ挙げておく。
i) 素子分離絶縁層（例えば、ＳＴＩ）２１の第２方向の幅ＷＩをできるだけ狭くする。これは、フローティングゲート１３，１３Ａ間の距離を短くして容量カップリングＣｆｇを強くすることを目的としたものである。
ii) エージングデバイスＡ１のフローティングゲート１３のゲート長（第１方向の長さ）ＬＡをできるだけ長くする。これは、フローティングゲート１３，１３Ａが対向する面積を大きくして容量カップリングＣｆｇを強くすることを目的としたものである。
iii) フローティングゲート１３，１３Ａ間に高い誘電率を持つ絶縁層を配置する。これは、フローティングゲート１３，１３Ａ間の絶縁層の比誘電率を高くして容量カップリングＣｆｇを強くすることを目的としたものである。
このうち、iii)を採用する場合には、他の領域（例えば、メモリセル）のプロセスとの整合性を損なう可能性がある。従って、いずれを採用するかは、周辺事情を考慮し、例えば、i) 〜iii)のうち、必要と思われるものを適宜選択して採用することが重要である。
書き込み（初期設定）は、フラッシュメモリと同様に、ＭＩＳ型デバイスＡ１，Ａ２，Ａ３のフローティングゲート１３，１３Ａ内に電荷を注入することにより行う。
例えば、ＦＮトンネリングにより、制御デバイスＡ２，Ａ３のフローティングゲート１３Ａ内に電荷を注入した後、エージングデバイスＡ１のフローティングゲート１３内に電荷を注入する。
制御デバイスＡ２，Ａ３に対する書き込みは、例えば、電子を注入する場合には、ドレイン側セレクトゲートトランジスタＳＧＤ２，ＳＧＤ３及びソース側セレクトゲートトランジスタＳＧＳ２，ＳＧＳ３のうちの少なくとも１つをオンにし、拡散層２２Ａにソース又はドレインの接地電位を転送し、コントロールゲート電極１５Ａにプラスの書き込み電位を与えることにより行う。
制御デバイスＡ２，Ａ３に対する書き込みは、両者を同時に行ってもよいし、別々に行ってもよい。
エージングデバイスＡ１に対する書き込みは、例えば、電子を注入する場合には、ドレイン側セレクトゲートトランジスタＳＧＤ１及びソース側セレクトゲートトランジスタＳＧＳ１のうちの少なくとも１つをオンにし、拡散層２２にソース又はドレインの接地電位を転送し、コントロールゲート電極１５にプラスの書き込み電位を与えることにより行う。
書き込みについては、フローティングゲート１３，１３Ａ内に注入する電荷量をベリファイ(verify)技術により制御できる。
図１２は、書き込み電位Ｖｃｇを次第に大きくし、フローティングゲート１３，１３Ａ内に注入する電荷量を制御する技術である。
コントロールゲート電極１５，１５Ａには、大きさが段階的に変化する矩形パルス１，２，３，４，５，・・・が一定間隔で印加される。
矩形パルス１，２，３，４，５，・・・の間のインターバルには、読み出しを行うため、セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１，ＳＧＤ２，ＳＧＳ２，ＳＧＤ３，ＳＧＳ３をオンにするための電圧Ｖpassを印加する。但し、Ｖpassは、一般にＶcgよりも小さい。このＶpassが印加されている間に、読み出しパルスＶｓｄがソース及びドレイン間に印加される。
読み出しデータに応じて、フローティングゲート１３，１３Ａ内に注入された電荷量を把握できるため、正確な電荷量の制御が可能になる。
読み出しデータが期待値に到達していない場合には、期待値になるまで、書き込みのための矩形パルス（Ｖcg）１，２，３，４，５，・・・をコントロールゲート電極１５，１５Ａに与えると共に、ＶpassをセレクトゲートトランジスタＳＧＤ１，ＳＧＳ１，ＳＧＤ２，ＳＧＳ２，ＳＧＤ３，ＳＧＳ３のゲート電極に与える。
Ｖpassを印加している間に、読み出し電圧Ｖsdをソース及びドレイン間に印加する。この例では、ＭＩＳ型デバイスＡ２，Ａ３に対して書き込みを行った後に、ＭＩＳ型デバイスＡ１に対する書き込みを実行する。しかし、この順序を逆にしても、同様の効果を得ることができる。
読み出しデータが期待値になったときは、書き込みを終了する。
この例では、矩形パルス１，２，３，４，５，・・・が大きくなり過ぎないように、最大値を設定しておくことが重要である。矩形パルス１，２，３，４，５，・・・の大きさが最大値に到達したときに、読み出しデータが期待値になっていないときは、全てをリセットした後、再び、書き込みを行うか、又は、書き込み不良とする。
ベリファイ技術としては、図１２以外にも、図１３に示すように、書き込み電位Ｖｃｇの幅を次第に広くしていく技術がある。この場合、コントロールゲート電極１５，１５Ａには、幅が段階的に変化する矩形パルス１，２，３，４，５，・・・が一定間隔で印加される。
また、図１４に示すように、書き込み電位Ｖｃｇの大きさ及び幅が一定の矩形パルス１，２，３，４，５，・・・を一定間隔でコントロールゲート電極１５，１５Ａに印加してもよい。
このように、ベリファイ技術を利用することにより、エージングデバイスＡ１及び制御デバイスＡ２，Ａ３の双方に対して、フローティングゲート１３，１３Ａ内に注入する電荷量を正確に制御できる。
従って、制御デバイスの制御性を向上できると共に、エージングデバイスの寿命の誤差も小さくできる。
C. 寿命の制御性
エージングデバイスの寿命の制御性を向上させるには、制御デバイスの寿命をエージングデバイスの寿命よりも長くすることが必要である。
そのためには、制御デバイスのトンネル絶縁膜の厚さをエージングデバイスのトンネル絶縁膜の厚さよりも大きくしてもよいが、成膜プロセスの複雑化を避けるため、制御デバイスとエージングデバイスのトンネル絶縁膜の厚さについては、互いに同じにし、以下の構成を採用することが有効な手段である。
・ 制御デバイスのフローティングゲートの体積をエージングデバイスのフローティングゲートの体積よりも大きくする。
・制御デバイスのフローティングゲート内の不純物の導電型とその直下の半導体基板内の拡散層の不純物の導電型とを異ならせ、エージングデバイスのフローティングゲート内の不純物の導電型とその直下の半導体基板内の拡散層の不純物の導電型とを同じにする。
前者は自明なので、後者の手段が有効である理由について述べる。
エージングデバイス及び制御デバイスのそれぞれの寿命は、フローティングゲートからの電荷のリーク量により決定される。
図１５及び図１６は、ウェル領域、フローティングゲート及びこれらの間の酸化層からなるＭＯＳキャパシタのＪＶ特性を示している。
図１５の例では、フローティングゲートは、Ｎ型ポリシリコン(N+poly)から構成され、図１６の例では、フローティングゲートは、Ｐ型ポリシリコン(P+poly)から構成される。
これらの図から分かることは、ウェル領域内の不純物の導電型とフローティングゲート内の不純物の導電型が異なるときは、両者が同じときよりも、リーク電流Ｊｇが小さくなる、ということである。
例えば、ゲート電位Ｖｇが負の場合、Ｐ型ウェル領域(P-Well)とＮ型ポリシリコン(N+poly)のペアでＭＯＳキャパシタを構成するときは、Ｎ型ウェル領域(N-Well)とＮ型ポリシリコン(N+poly)のペアでＭＯＳキャパシタを構成するときよりも、リーク電流が小さくなる。
また、ゲート電位Ｖｇが正の場合、Ｎ型ウェル領域(N-Well)とＰ型ポリシリコン(P+poly)のペアでＭＯＳキャパシタを構成するときは、Ｐ型ウェル領域(P-Well)とＰ型ポリシリコン(P+poly)のペアでＭＯＳキャパシタを構成するときよりも、リーク電流が小さくなる。
図６及び図７の構造を例にとると、拡散層２２，２２ＡをＮ型とすると、エージングデバイスＡ１のフローティングゲート１３は、Ｎ型ポリシリコン層から構成し、また、制御デバイスＡ２，Ａ３のフローティングゲート１３Ａは、Ｐ型ポリシリコン層から構成する。
同様に、拡散層２２，２２ＡをＰ型とすると、エージングデバイスＡ１のフローティングゲート１３は、Ｐ型ポリシリコン層から構成し、また、制御デバイスＡ２，Ａ３のフローティングゲート１３Ａは、Ｎ型ポリシリコン層から構成する。
ここで、図６及び図７の構造では、エージングデバイスＡ１のフローティングゲート１３の導電型と制御デバイスＡ２，Ａ３のフローティングゲート１３Ａの導電型とが互いに異なることになる。
そこで、制御デバイスＡ２，Ａ３のフローティングゲート１３Ａ直下の拡散層２２Ａを省略して、図９に示すような構造にするか、若しくは、図１１のように、ＦＥＴにすれば、フローティングゲート１３，１３Ａの導電型を同じにすることもできる。
この場合、半導体基板がＰ型、拡散層２２がＮ型であるとすると、エージングデバイスＡ１のフローティングゲート１３及び制御デバイスＡ２，Ａ３のフローティングゲート１３Ａは、それぞれ、Ｎ型ポリシリコン層から構成する。
このようにすれば、書き込み時、例えば、コントロールゲート電極１５，１５Ａには、共に、正の電位を与え、電子をフローティングゲート１３，１３Ａ内に注入できる。電子注入後の状態は、図１５のＶｇ＜０となる。
また、半導体基板がＮ型、拡散層２２がＰ型であるとすると、エージングデバイスＡ１のフローティングゲート１３及び制御デバイスＡ２，Ａ３のフローティングゲート１３Ａは、それぞれ、Ｐ型ポリシリコン層から構成する。
このようにすれば、書き込み時、例えば、コントロールゲート電極１５，１５Ａには、共に、負の電位を与え、正孔をフローティングゲート１３，１３Ａ内に注入できる。正孔注入後の状態は、図１６のＶｇ＞０となる。
尚、図８に示すように、図６の拡散層２２を省略することもできる。
D. エージングデバイスのタイプ
図３乃至図７におけるＭＩＳ型デバイスは、エンハンスメント型であり、この場合、エージングデバイスとしては、表１におけるノーマリオン型となる。
ノーマリオフ型のエージングデバイスを実現するには、ＭＩＳ型デバイスをディプレッション型にする必要があるが、この場合、リーク電流が大きくなり過ぎる危険性がある。
そこで、例えば、ディプレッション型である図１０及び図１１の構造において、ＭＩＳ型デバイス（ＭＩＳＦＥＴ）のチャネル領域に不純物をドーピングし、チャネル領域の不純物濃度を薄くするカウンタードーピング技術を採用する。
即ち、図１７に示すように、エージングデバイスＡ１(SSAD)のチャネル領域に不純物をドーピングし、カウンタードーピング領域２３とする。
この場合、図１５及び図１６で示したＮ型ウェル領域(N-Well)とＰ型ウェル領域(P-Well)との電位差がやや小さくなるが、上述と同様の効果が得られる。
もう一つの方法は、図１８に示すように、制御デバイスＡ２，Ａ３のフローティングゲート１３Ａの体積を、エージングデバイスＡ１のフローティングゲート１３の体積よりもできるだけ大きくすることにより、リーク電流差（寿命の差）を十分に確保することができる。
図１８の構造は、カウンタードーピング技術との相性が良いが、エージングデバイスの寿命の制御性を高めるという意味では、カウンタードーピング技術と併用しなくてもよい。
また、図１８の構造は、フラッシュメモリの製造技術を応用することにより容易に得ることができる。
例えば、第１、第２及び第３導電性ポリシリコン層(1st Poly/2nd Poly/3rd Poly)をスタックした後、これら第１、第２及び第３導電性ポリシリコン層をパターニングすればよい。
ここで、第１素子領域ＡＡ１上の第１及び第２導電性ポリシリコン層は、それぞれ、フローティングゲート１３及びコントロールゲート電極１５となる。また、第２及び第３素子領域ＡＡ２，ＡＡ３上の第１及び第２導電性ポリシリコン層は、プラグにより結合され、フローティングゲート１３Ａとなり、第３導電性ポリシリコン層は、コントロールゲート電極１５Ａとなる。
ノーマリオフ型エージングデバイスは、図１０及び図１１の構造において容易に実現することができる。
図１９は、図１０のエージングデバイスＡ１をノーマリオフ型として使用するもう一つの場合の構造を示している。
半導体基板１１は、Ｐ型、ウェル領域２４は、Ｎ型、拡散層１６，１７，２２は、それぞれＰ型とする。また、フローティングゲート１３及びコントロールゲート電極１５は、Ｎ型の導電性ポリシリコン層から構成する。
この場合、例えば、チャネル領域に接地電位を印加し、コントロールゲート電極１５に正の書き込み電位を印加すると、ＦＮトンネリングにより、電子がチャネル領域からフローティングゲート１３内に注入される。
フローティングゲート１３内に電子が注入された状態では、ＭＩＳ型デバイス（ＭＩＳＦＥＴ）Ａ１のチャネル領域は、Ｎ型からＰ型に反転するため、ＭＩＳ型デバイスＡ１としては、オン状態である。
そして、フローティングゲート１３内の電子は、時間の経過と共に放出され、ある時点で、ＭＩＳ型デバイスＡ１のチャネル領域は、Ｐ型からＮ型に戻り、ＭＩＳ型デバイスＡ１としては、オフ状態になる。
このオフになった時点が寿命である。
このように、図１９の構造を用いて、ノーマリオフ型エージングデバイスを実現できる。
尚、図１９の構造において、半導体基板１１をＮ型、ウェル領域２４をＰ型、拡散層１６，１７，２２をＮ型とし、フローティングゲート１３及びコントロールゲート電極１５をＰ型の導電性ポリシリコン層から構成しても、ノーマリオフ型エージングデバイスを実現できる。
この場合、書き込み（初期設定）は、例えば、チャネル領域に接地電位を印加し、コントロールゲート電極１５に負の書き込み電位を印加し、正孔をフローティングゲート１３内に注入することにより行う。
フローティングゲート１３内に正孔が注入された状態では、ＭＩＳ型デバイス（ＭＩＳＦＥＴ）Ａ１のチャネル領域は、Ｐ型からＮ型に反転するため、ＭＩＳ型デバイスＡ１としては、オン状態である。
そして、フローティングゲート１３内の正孔は、時間の経過と共に放出され、ある時点で、エージングデバイスＡ１のチャネル領域は、Ｎ型からＰ型に戻り、エージングデバイスＡ１としては、オフ状態になる。
以上、ノーマリオン型エージングデバイスとノーマリオフ型エージングデバイスとを実現できたので、この２種類のエージングデバイスを組み合わせて、表１に示す４つの機能を実現できる。
E. その他
ベリファイ読み出しについて、図６及び図７のノーマリオン型エージングデバイスを例に説明する。
半導体基板１１は、Ｎ型、拡散層１６，１７，２２は、Ｐ型とし、フローティングゲート１３及びコントロールゲート電極１５は、Ｐ型の導電性ポリシリコン層とする。
まず、コントロールゲート電極１５に書き込み電位を印加しない状態で、セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１のゲート電極に負電位を印加し、これらをオン状態にする。この時、エージングデバイスの状態（フローティングゲート１３内の電荷量）に応じて、ドレイン拡散層１６とソース拡散層１７の間に流れる電流（ドレイン電流）が変わるため、これをセンスアンプにより検出する。
尚、コントロールゲート電極１５に書き込みパルスを印加しているときは、例えば、チャネル領域を接地電位にしておかなければならないため、セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１の少なくとも１つをオンにし、接地電位をチャネル領域に転送する。
また、ベリファイについては、制御デバイス及びエージングデバイスに対する書き込みが完了した後に、さらに、寿命の調整のために繰り返し行ってもよい。
制御デバイス内のフローティングゲート内に注入される電荷量が多ければ多いほど、エージングデバイスの寿命は短くなるため、制御デバイスとエージングデバイスのトンネル絶縁膜の厚さが同じであっても、エージングデバイスの寿命の制御が可能になる。
エージングデバイスのリーク特性の製造ばらつきについては、出荷前に、リーク特性を検査し、その結果に応じて、制御デバイスに対する書き込み（電荷の注入）方法の条件を決定することが可能である。
この方法を採用すると、同じラインで製造したエージングデバイスでも、制御デバイスのフローティングゲート内に注入する電荷量を変えることにより、異なる寿命を持つ複数のエージングデバイスを提供できるようになる。
従って、ユーザは、その目的に応じ、上述の条件を用いてエージングデバイスの寿命を設定できるようになると共に、製造ばらつきによる寿命誤差も抑制できる。
また、エージングデバイス搭載製品を購入したエンドユーザは、このような事情を知ることなく、製品提供者が設定した期間のみ、製品の使用が可能となる。つまり、エンドユーザが製品をネットワークに接続しようが、外部電源から切断しようが、この使用期間外で製品を使用することが不可能になる。
(3) 第２実施の形態
A. 構造
図２０は、第２実施の形態に関わる半導体集積回路の平面図を示している。
図２１は、図２０のＸＩＸ−ＸＩＸ線に沿う断面図、図２２は、図２０のＸＸ−ＸＸ線に沿う断面図、図２３は、図２０のＸＸＩ−ＸＸＩ線に沿う断面図である。
第１実施の形態では、制御デバイス／エージングデバイス／制御デバイスの列が素子分離絶縁層を介して形成されるが、第２実施の形態では、１つの素子領域内に、制御デバイス／エージングデバイス／制御デバイスの列が形成される。
半導体基板１１内には、ＳＴＩ構造の素子分離絶縁層２１が形成される。素子領域（アクティブエリア）ＡＡは、素子分離絶縁層２１に取り囲まれる。素子領域ＡＡの第２方向の幅は、Ｗ１に設定される。
素子領域ＡＡ内には、エージングデバイスとして機能する第１ＭＩＳ型デバイスＡ１(SSAD)及びこれを挟み込む制御デバイスとしての第２及び第３ＭＩＳ型デバイスＡ２，Ａ３が配置される。また、素子領域ＡＡ内には、第１、第２及び第３ＭＩＳ型デバイスＡ１，Ａ２，Ａ３を挟み込む２つのセレクトゲートトランジスタＳＧＤ，ＳＧＳが配置される。
第１、第２及び第３ＭＩＳ型デバイスＡ１，Ａ２，Ａ３及び２つのセレクトゲートトランジスタＳＧＤ，ＳＧＳは、直列接続される。
第１ＭＩＳ型デバイスＡ１は、スタックゲート構造を有する。即ち、半導体基板１１上には、トンネル絶縁膜１２を介してフローティングゲート１３が形成され、フローティングゲート１３上には、電極間絶縁層１４を介してコントロールゲート電極１５が形成される。
フローティングゲート１３の第１方向の長さは、Ｌ１、第２方向の幅は、Ｗ１に設定される。
第２及び第３ＭＩＳ型デバイスＡ２，Ａ３は、第１ＭＩＳ型デバイスＡ１と同様に、スタックゲート構造を有する。即ち、図２３に示すように、半導体基板１１上には、トンネル絶縁膜１２Ａを介してフローティングゲート１３Ａが形成され、フローティングゲート１３Ａ上には、電極間絶縁層１４Ａを介してコントロールゲート電極１５Ａが形成される。
但し、トンネル絶縁膜１２Ａ及び電極間絶縁層１４Ａは、それぞれ、トンネル絶縁膜１２及び電極間絶縁層１４と共通であるのが望ましい。
フローティングゲート１３Ａの第１方向の長さは、Ｌ２又はＬ３、第２方向の幅は、Ｗ１に設定される。
拡散層２２は、第１、第２及び第３ＭＩＳ型デバイスＡ１，Ａ２，Ａ３の直下の半導体基板１１内に形成される。
セレクトゲートトランジスタＳＧＤのドレイン拡散層１６は、コンタクトプラグを介してドレイン電極１９に接続される。セレクトゲートトランジスタＳＧＳのソース拡散層１７は、コンタクトプラグを介してソース電極２０に接続される。
セレクトゲートトランジスタＳＧＤ，ＳＧＳは、第１、第２及び第３ＭＩＳ型デバイスＡ１，Ａ２，Ａ３と同様に、スタックゲート構造を有するが、上側のゲート電極と下側のゲート電極とが導電プラグにより互いに接続される。
このような半導体集積回路において、第１、第２及び第３ＭＩＳ型デバイスＡ１，Ａ２，Ａ３のコントロールゲート電極１５，１５Ａは、それぞれ独立に制御される。
また、拡散層２２及びフローティングゲート１３は、同じ導電型に設定され、拡散層２２及びフローティングゲート１３Ａは、異なる導電型に設定される。本例では、半導体基板は、Ｐ型、拡散層１６，１７，２２は、Ｎ型であるため、フローティングゲート１３は、Ｎ＋型ポリシリコン層とし、フローティングゲート１３Ａは、Ｐ＋型ポリシリコン層とする。
さらに、フローティングゲート１３，１３Ａ間に発生する容量カップリングＣｆｇの強さが十分であれば、制御デバイスＡ２，Ａ３に注入する電荷量を用いてエージングデバイスＡ１の寿命を制御できる。
このような半導体集積回路は、第１実施の形態と同様に、フラッシュメモリの製造プロセスを利用して容易に形成することができる。但し、第１、第２及び第３ＭＩＳ型デバイスＡ１，Ａ２，Ａ３のコントロールゲート電極１５，１５Ａを互いに分離する必要があるため、マスクパターンの変更が必要である。
B. 動作
第２実施の形態の特徴の一つは、エージングデバイスとしてのＭＩＳ型デバイスＡ１のフローティングゲートの導電型と、制御デバイスとしてのＭＩＳ型デバイスＡ２，Ａ３のフローティングゲートの導電型とが異なる点にある。
図２０乃至図２３の構造を例にとると、まず、制御デバイスに対する書き込み（初期設定）を行い、その後、エージングデバイスに対する書き込みを行うことが好ましい。これは、両方の書き込みを同時に行うことを避けるためであり、同時でなければ、順序は逆でも構わない。
尚、各々の書き込みにおいては、第１実施の形態で述べたように、ベリファイ技術（図１２乃至図１４）を採用し、エージングデバイスの寿命の制御を正確に行う。
第２実施の形態では、エージングデバイス及び制御デバイスのうちのいずれか一方に対して書き込みを実行しているときに、他方に対しても、弱く書き込みが行われてしまう、という現象が生じる恐れがある。
図２４は、その一例を示している。
エージングデバイスとしての第１ＭＩＳ型デバイスＡ１に対する書き込み時の様子である。
第１ＭＩＳ型デバイスＡ１のコントロールゲート電極に書き込み電位Ｖprg2 (>0)を印加し、第２及び第３ＭＩＳ型デバイスＡ２，Ａ３のコントロールゲート電極に接地電位Ｖｓｓ(=0V)を印加し、セレクトゲートトランジスタＳＧＤ，ＳＧＳのゲート電極に電源電位Ｖｄｄを印加する。
また、ドレイン電極１９及びソース電極２０には、それぞれ、０Ｖ未満の電位Ｖｄ，Ｖｓを印加する。
この時、セレクトゲートトランジスタＳＧＤ，ＳＧＳは、オンになるため、０Ｖ未満の電位Ｖｄ，Ｖｓが拡散層２２に転送される。すると、第１ＭＩＳ型デバイスＡ１のトンネル絶縁膜には、高電界がかかり、ＦＮトンネリングにより、電子が拡散層２２から第１ＭＩＳ型デバイスＡ１のフローティングゲート内に注入される。
同時に、第２及び第３ＭＩＳ型デバイスＡ２，Ａ３においても、そのフローティングゲート内に電子が弱く注入される。
そこで、第１ＭＩＳ型デバイスＡ１に対する書き込み動作後に、第２及び第３ＭＩＳ型デバイスＡ２，Ａ３に対して書き戻し動作を行う。
図２５は、書き戻し動作の例を示している。
第１ＭＩＳ型デバイスＡ１のコントロールゲート電極に書き込み電位Ｖprg2 (>0)を印加した状態で、第２及び第３ＭＩＳ型デバイスＡ２，Ａ３のコントロールゲート電極を、接地電位Ｖｓｓ(=0V)からＶprg1 (<0)に変える。また、ドレイン電極１９及びソース電極２０には、それぞれ、０Ｖを超える電位Ｖｄ，Ｖｓを印加する。
Ｖprg1、Ｖｄ及びＶｓの大きさは、書き戻しの程度に応じて最適な値に設定される。
セレクトゲートトランジスタＳＧＤ，ＳＧＳのゲート電極については、電源電位Ｖｄｄのままとする。
この時、セレクトゲートトランジスタＳＧＤ，ＳＧＳは、オンになるため、０Ｖを超える電位Ｖｄ，Ｖｓが拡散層２２に転送される。すると、第２及び第３ＭＩＳ型デバイスＡ２，Ａ３のトンネル絶縁膜には、高電界がかかり、ＦＮトンネリングにより、電子が第２及び第３ＭＩＳ型デバイスＡ２，Ａ３のフローティングゲートから拡散層２２内に放出される。
図２０乃至図２３の構造では、各部分の導電型を逆にしても同様の効果を得ることができる。
図２６は、その例を示している。
半導体基板は、Ｎ型、拡散層１６，１７，２２は、Ｐ型であり、フローティングゲート１３は、Ｐ＋型ポリシリコン層とし、フローティングゲート１３Ａは、Ｎ＋型ポリシリコン層とする。
エージングデバイスとしてのＭＩＳ型デバイスＡ１の寿命は、フローティングゲート１３，１３Ａ間に発生する容量カップリングＣｆｇの強さが十分であれば、制御デバイスとしてのＭＩＳ型デバイスＡ２，Ａ３のフローティングゲート１３Ａに注入した電荷量で調節できる。
C. 寿命の制御性
第２実施の形態においても、制御デバイスの寿命は、エージングデバイスの寿命よりも十分に長く、制御デバイスによるエージングデバイスの寿命の制御性が向上する。
図２７及び図２８は、ウェル領域、フローティングゲート及びこれらの間の酸化層からなるＭＯＳキャパシタのＪＶ特性を示している。
図２７の例は、図２３に示すように、拡散層２２がＮ型(N-Well)である場合である。この場合、フローティングゲートがＰ型ポリシリコン(P+poly)から構成されるときは、Ｎ型ポリシリコン(N+poly)から構成されるときよりも、リーク電流が減少する。
図２８の例は、図２６に示すように、拡散層２２がＰ型(P-Well)である場合である。この場合、フローティングゲートがＮ型ポリシリコン(N+poly)から構成されるときは、Ｐ型ポリシリコン(P+poly)から構成されるときよりも、リーク電流が減少する。
つまり、いずれの場合においても、制御デバイスとしての第２及び第３ＭＩＳ型デバイスＡ２，Ａ３の寿命は、エージングデバイスとしての第１ＭＩＳ型デバイスＡ１の寿命よりも長くなるため、エージングデバイスの寿命の制御性が向上する。
(4) 第３実施の形態
第３実施の形態は、第１実施の形態の変形例である。
エージングデバイスとしての性能を向上させるには、エージングデバイスと制御デバイスとの干渉を大きくすると共に、エージングデバイスとセレクトゲートトランジスタとの干渉を小さくすることが好ましい。
第１実施の形態では、そのための手段の一つとして、図２９に示すように、エージングデバイスとしての第１ＭＩＳ型デバイスＡ１のフローティングゲートの第１方向の幅を第２方向の幅よりも広くする。
これに対し、第３実施の形態では、エージングデバイスのフローティングゲートの第１方向の両辺に窪みを設け、エージングデバイスと制御デバイスとの干渉を大きくすると共に、エージングデバイスとセレクトゲートトランジスタとの干渉を小さくする。
A. 構造
図３０は、第３実施の形態に関わる半導体集積回路の平面図を示している。
図３１は、図３０のＸＸＸＩ−ＸＸＸＩ線に沿う断面図、図３２は、図３０のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図、図３３は、図３０のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図、図３４は、図３０のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図である。
半導体基板１１内には、ＳＴＩ構造の素子分離絶縁層２１が形成される。第１、第２及び第３素子領域（アクティブエリア）ＡＡ１，ＡＡ２，ＡＡ３は、素子分離絶縁層２１により分離され、第１方向に直交する第２方向に互いに隣接して配置される。
第１素子領域ＡＡ１の第２方向の幅Ｗ１は、第２及び第３素子領域ＡＡ２，ＡＡ３の第２方向の幅Ｗ２，Ｗ３よりも狭い。
第１素子領域ＡＡ１内には、エージングデバイスとして機能する第１ＭＩＳ型デバイスＡ１(SSAD)及びこれを挟み込む２つのセレクトゲートトランジスタＳＧＤ１，ＳＧＳ１が配置される。第１ＭＩＳ型デバイスＡ１及び２つのセレクトゲートトランジスタＳＧＤ１，ＳＧＳ１は、直列接続される。
第１ＭＩＳ型デバイスＡ１は、スタックゲート構造を有する。即ち、半導体基板１１上には、トンネル絶縁膜１２を介してフローティングゲート（ＦＧ）１３が形成され、フローティングゲート１３上には、電極間絶縁層１４を介してコントロールゲート電極（ＣＧ）１５が形成される。
フローティングゲート１３の第２方向の幅Ｗ１は、フローティングゲート１３の第１方向の長さＬＡよりも長い。また、フローティングゲート１３の第２方向の幅Ｗ１は、第１素子領域ＡＡ１の幅と同じである。さらに、フローティングゲート１３の第１方向の両辺には、窪みが設けられる。
第１ＭＩＳ型デバイスＡ１の直下の半導体基板１１内には、拡散層２２が形成される。
セレクトゲートトランジスタＳＧＤ１のドレイン拡散層１６は、コンタクトプラグを介してドレイン電極１９に接続される。セレクトゲートトランジスタＳＧＳ１のソース拡散層１７は、コンタクトプラグを介してソース電極２０に接続される。
セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１のゲート電極の第２方向の幅Ｗ１は、セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１のゲート電極の第１方向の長さＬＤ，ＬＳよりも長い。
第２素子領域ＡＡ２内には、制御デバイスとして機能する第２ＭＩＳ型デバイスＡ２及びこれを挟み込む２つのセレクトゲートトランジスタＳＧＤ２，ＳＧＳ２が配置される。第２ＭＩＳ型デバイスＡ２及び２つのセレクトゲートトランジスタＳＧＤ２，ＳＧＳ２は、直列接続される。
第２ＭＩＳ型デバイスＡ２は、第１ＭＩＳ型デバイスＡ１と同様に、スタックゲート構造を有する。即ち、半導体基板１１上には、トンネル絶縁膜１２Ａを介してフローティングゲート（ＦＧ）１３Ａが形成され、フローティングゲート１３Ａ上には、電極間絶縁層１４Ａを介してコントロールゲート電極（ＣＧ）１５Ａが形成される。
フローティングゲート１３Ａの第２方向の幅Ｗ２は、フローティングゲート１３Ａの第１方向の長さＬＡよりも長い。また、フローティングゲート１３Ａの第２方向の幅Ｗ２は、第２素子領域ＡＡ２の幅と同じである。
第２ＭＩＳ型デバイスＡ２の直下の半導体基板１１内には、拡散層２２Ａが形成される。
セレクトゲートトランジスタＳＧＤ２のドレイン拡散層１６Ａは、コンタクトプラグを介してドレイン電極１９Ａに接続される。セレクトゲートトランジスタＳＧＳ２のソース拡散層１７Ａは、コンタクトプラグを介してソース電極２０Ａに接続される。
第３素子領域ＡＡ３内には、制御デバイスとして機能する第３ＭＩＳ型デバイスＡ３及びこれを挟み込む２つのセレクトゲートトランジスタＳＧＤ３，ＳＧＳ３が配置される。第３ＭＩＳ型デバイスＡ３及び２つのセレクトゲートトランジスタＳＧＤ３，ＳＧＳ３は、直列接続される。
第３ＭＩＳ型デバイスＡ３の構造は、第２ＭＩＳ型デバイスＡ２と同じであり、また、第３ＭＩＳ型デバイスＡ３を挟み込む２つのセレクトゲートトランジスタＳＧＤ３，ＳＧＳ３の構造は、第２ＭＩＳ型デバイスＡ２を挟み込む２つのセレクトゲートトランジスタＳＧＤ２，ＳＧＳ２の構造と同じであるため、ここでは、その説明を省略する。
このような半導体集積回路において、第１、第２及び第３ＭＩＳ型デバイスＡ１，Ａ２，Ａ３のコントロールゲート電極（ＣＧ）１５，１５Ａは、それぞれ独立に制御される。
また、第１及び第２素子領域ＡＡ１，ＡＡ２間の素子分離絶縁層２１の第２方向の幅ＷＩは、セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１，ＳＧＤ２，ＳＧＳ２のうちの１つのゲート電極から第１及び第２ＭＩＳ型デバイスＡ１，Ａ２のフローティングゲート（ＦＧ）１３，１３Ａまでの第１方向の幅Ｗｓよりも狭い。
同様に、第１及び第３素子領域ＡＡ１，ＡＡ３間の素子分離絶縁層２１の第２方向の幅ＷＩについても、セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１，ＳＧＤ３，ＳＧＳ３のうちの１つのゲート電極から第１及び第３ＭＩＳ型デバイスＡ１，Ａ３のフローティングゲート（ＦＧ）１３，１３Ａまでの第１方向の幅Ｗｓよりも狭い。
第１、第２及び第３ＭＩＳ型デバイスＡ１，Ａ２，Ａ３のフローティングゲート（ＦＧ）１３，１３Ａの第１方向の長さＬＡは、互いに等しくなるようにレイアウトされ、セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１，ＳＧＤ２，ＳＧＳ２，ＳＧＤ３，ＳＧＳ３のゲート電極の第１方向の長さＬＤ，ＬＳは、互いに等しくなるようにレイアウトされる。
セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１，ＳＧＤ２，ＳＧＳ２，ＳＧＤ３，ＳＧＳ３は、第１、第２及び第３ＭＩＳ型デバイスＡ１，Ａ２，Ａ３と同様に、スタックゲート構造を有するが、上側のゲート電極と下側のゲート電極とが導電プラグにより互いに接続される。
このような半導体集積回路は、フラッシュメモリの製造プロセスを利用して容易に形成することができる。但し、第１、第２及び第３ＭＩＳ型デバイスＡ１，Ａ２，Ａ３のコントロールゲート電極（ＣＧ）１５，１５Ａを互いに分離する必要があるため、マスクパターンの変更が必要である。
図３３及び図３４の半導体集積回路では、ＭＩＳ型デバイスＡ１，Ａ２，Ａ３は、ＭＩＳＦＥＴになっていないが、例えば、図３７及び図３８に示すように、ＭＩＳＦＥＴとすることも可能である。
図３５及び図３６は、図３７及び図３８の拡散層２２，２２Ａを除いたものである。これでも、エージングデバイスとしての所定の機能を実現できる。
図３７及び図３８は、図３３及び図３４に対応する第１方向の断面図である。第２方向の断面図は、図３１及び図３２と同じなので、ここでは、省略する。
B. 動作
図３０乃至図３４の半導体集積回路では、制御デバイスとしてのＭＩＳ型デバイスＡ２，Ａ３を用いて、ＭＩＳ型デバイス（エージングデバイス）Ａ１の寿命を制御する。この制御には、フローティングゲート１３，１３Ａ間の容量カップリングＣｆｇを利用する。
尚、動作については、第１実施の形態と同じであるので、ここでは、その説明を省略する。
C. 寿命の制御性
エージングデバイスの寿命の制御性を向上させるには、制御デバイスの寿命をエージングデバイスの寿命よりも長くすることが必要である。
寿命の制御性についても、第１実施の形態と同じであるので、ここでは、その説明を省略する。
E. むすび
第３実施の形態によれば、エージングデバイスとしての第１ＭＩＳ型トランジスタのフローティングゲートの形状を工夫することにより、第１実施の形態のように、第１ＭＩＳ型トランジスタのフローティングゲートの第１方向の幅を第２方向の幅よりも長くしなくても、第１実施の形態と同様の効果を得ることができる。
(5) 第４実施の形態
第４実施の形態は、第３実施の形態の変形例である。
両実施の形態の異なる点は、第１素子領域の幅にある。
図３９は、第４実施の形態に関わる半導体集積回路の平面図を示している。
図４０は、図３９のＸＬ−ＸＬ線に沿う断面図、図４１は、図３９のＸＬＩ−ＸＬＩ線に沿う断面図である。
尚、図３９のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図は、図３３に示すようになり、図３９のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図は、図３４に示すようになる。
半導体基板１１内には、ＳＴＩ構造の素子分離絶縁層２１が形成される。第１、第２及び第３素子領域（アクティブエリア）ＡＡ１，ＡＡ２，ＡＡ３は、素子分離絶縁層２１により分離され、第１方向に直交する第２方向に互いに隣接して配置される。
第１素子領域ＡＡ１の第２方向の幅Ｗ１は、第２及び第３素子領域ＡＡ２，ＡＡ３の第２方向の幅Ｗ２，Ｗ３よりも狭い。
第１素子領域ＡＡ１内には、エージングデバイスとして機能する第１ＭＩＳ型デバイスＡ１(SSAD)及びこれを挟み込む２つのセレクトゲートトランジスタＳＧＤ１，ＳＧＳ１が配置される。第１ＭＩＳ型デバイスＡ１及び２つのセレクトゲートトランジスタＳＧＤ１，ＳＧＳ１は、直列接続される。
第１ＭＩＳ型デバイスＡ１は、スタックゲート構造を有する。即ち、半導体基板１１上には、トンネル絶縁膜１２を介してフローティングゲート（ＦＧ）１３が形成され、フローティングゲート１３上には、電極間絶縁層１４を介してコントロールゲート電極（ＣＧ）１５が形成される。
フローティングゲート１３の第２方向の幅Ｗ１は、第１素子領域ＡＡ１の幅よりも広い。さらに、フローティングゲート１３の第１方向の両辺には、窪みが設けられる。
第１ＭＩＳ型デバイスＡ１の直下の半導体基板１１内には、拡散層２２が形成される。
セレクトゲートトランジスタＳＧＤ１のドレイン拡散層１６は、コンタクトプラグを介してドレイン電極１９に接続される。セレクトゲートトランジスタＳＧＳ１のソース拡散層１７は、コンタクトプラグを介してソース電極２０に接続される。
また、セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１のゲート電極の第２方向の幅Ｗ１は、第１素子領域ＡＡ１の幅よりも広い。
第２素子領域ＡＡ２内には、制御デバイスとして機能する第２ＭＩＳ型デバイスＡ２及びこれを挟み込む２つのセレクトゲートトランジスタＳＧＤ２，ＳＧＳ２が配置される。第２ＭＩＳ型デバイスＡ２及び２つのセレクトゲートトランジスタＳＧＤ２，ＳＧＳ２は、直列接続される。
第２ＭＩＳ型デバイスＡ２は、第１ＭＩＳ型デバイスＡ１と同様に、スタックゲート構造を有する。即ち、半導体基板１１上には、トンネル絶縁膜１２Ａを介してフローティングゲート（ＦＧ）１３Ａが形成され、フローティングゲート１３Ａ上には、電極間絶縁層１４Ａを介してコントロールゲート電極（ＣＧ）１５Ａが形成される。
フローティングゲート１３Ａの第２方向の幅Ｗ２は、第２素子領域ＡＡ２の幅と同じである。
第２ＭＩＳ型デバイスＡ２の直下の半導体基板１１内には、拡散層２２Ａが形成される。
セレクトゲートトランジスタＳＧＤ２のドレイン拡散層１６Ａは、コンタクトプラグを介してドレイン電極１９Ａに接続される。セレクトゲートトランジスタＳＧＳ２のソース拡散層１７Ａは、コンタクトプラグを介してソース電極２０Ａに接続される。
第３素子領域ＡＡ３内には、制御デバイスとして機能する第３ＭＩＳ型デバイスＡ３及びこれを挟み込む２つのセレクトゲートトランジスタＳＧＤ３，ＳＧＳ３が配置される。第３ＭＩＳ型デバイスＡ３及び２つのセレクトゲートトランジスタＳＧＤ３，ＳＧＳ３は、直列接続される。
第３ＭＩＳ型デバイスＡ３の構造は、第２ＭＩＳ型デバイスＡ２と同じであり、また、第３ＭＩＳ型デバイスＡ３を挟み込む２つのセレクトゲートトランジスタＳＧＤ３，ＳＧＳ３の構造は、第２ＭＩＳ型デバイスＡ２を挟み込む２つのセレクトゲートトランジスタＳＧＤ２，ＳＧＳ２の構造と同じであるため、ここでは、その説明を省略する。
第４実施の形態によれば、エージングデバイスとしての第１ＭＩＳ型トランジスタのフローティングゲートの形状を工夫することにより、第１実施の形態のように、第１ＭＩＳ型トランジスタのフローティングゲートの第１方向の幅を第２方向の幅よりも長くしなくても、第１実施の形態と同様の効果を得ることができる。
(6) 第５実施の形態
第５実施の形態は、第４実施の形態の変形例である。
両実施の形態の異なる点は、第２及び第３素子領域の幅にある。
図４２は、第５実施の形態に関わる半導体集積回路の平面図を示している。
図４３は、図４２のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面図、図４４は、図４２のＸＬＩＶ−ＸＬＩＶ線に沿う断面図である。
尚、図４２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図は、図３３に示すようになり、図４２のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図は、図３４に示すようになる。
半導体基板１１内には、ＳＴＩ構造の素子分離絶縁層２１が形成される。第１、第２及び第３素子領域（アクティブエリア）ＡＡ１，ＡＡ２，ＡＡ３は、素子分離絶縁層２１により分離され、第１方向に直交する第２方向に互いに隣接して配置される。
第１素子領域ＡＡ１内には、エージングデバイスとして機能する第１ＭＩＳ型デバイスＡ１(SSAD)及びこれを挟み込む２つのセレクトゲートトランジスタＳＧＤ１，ＳＧＳ１が配置される。第１ＭＩＳ型デバイスＡ１及び２つのセレクトゲートトランジスタＳＧＤ１，ＳＧＳ１は、直列接続される。
第１ＭＩＳ型デバイスＡ１は、スタックゲート構造を有する。即ち、半導体基板１１上には、トンネル絶縁膜１２を介してフローティングゲート（ＦＧ）１３が形成され、フローティングゲート１３上には、電極間絶縁層１４を介してコントロールゲート電極（ＣＧ）１５が形成される。
フローティングゲート１３の第２方向の幅Ｗ１は、第１素子領域ＡＡ１の幅よりも広い。さらに、フローティングゲート１３の第１方向の両辺には、窪みが設けられる。
第１ＭＩＳ型デバイスＡ１の直下の半導体基板１１内には、拡散層２２が形成される。
セレクトゲートトランジスタＳＧＤ１のドレイン拡散層１６は、コンタクトプラグを介してドレイン電極１９に接続される。セレクトゲートトランジスタＳＧＳ１のソース拡散層１７は、コンタクトプラグを介してソース電極２０に接続される。
また、セレクトゲートトランジスタＳＧＤ１，ＳＧＳ１のゲート電極の第２方向の幅Ｗ１は、第１素子領域ＡＡ１の幅よりも広い。
第２素子領域ＡＡ２内には、制御デバイスとして機能する第２ＭＩＳ型デバイスＡ２及びこれを挟み込む２つのセレクトゲートトランジスタＳＧＤ２，ＳＧＳ２が配置される。第２ＭＩＳ型デバイスＡ２及び２つのセレクトゲートトランジスタＳＧＤ２，ＳＧＳ２は、直列接続される。
第２ＭＩＳ型デバイスＡ２は、第１ＭＩＳ型デバイスＡ１と同様に、スタックゲート構造を有する。即ち、半導体基板１１上には、トンネル絶縁膜１２Ａを介してフローティングゲート（ＦＧ）１３Ａが形成され、フローティングゲート１３Ａ上には、電極間絶縁層１４Ａを介してコントロールゲート電極（ＣＧ）１５Ａが形成される。
フローティングゲート１３Ａの第２方向の幅Ｗ２は、第２素子領域ＡＡ２の幅よりも広い。
第２ＭＩＳ型デバイスＡ２の直下の半導体基板１１内には、拡散層２２Ａが形成される。
セレクトゲートトランジスタＳＧＤ２のドレイン拡散層１６Ａは、コンタクトプラグを介してドレイン電極１９Ａに接続される。セレクトゲートトランジスタＳＧＳ２のソース拡散層１７Ａは、コンタクトプラグを介してソース電極２０Ａに接続される。
また、セレクトゲートトランジスタＳＧＤ２，ＳＧＳ２のゲート電極の第２方向の幅Ｗ２は、第２素子領域ＡＡ２の幅よりも広い。
第３素子領域ＡＡ３内には、制御デバイスとして機能する第３ＭＩＳ型デバイスＡ３及びこれを挟み込む２つのセレクトゲートトランジスタＳＧＤ３，ＳＧＳ３が配置される。第３ＭＩＳ型デバイスＡ３及び２つのセレクトゲートトランジスタＳＧＤ３，ＳＧＳ３は、直列接続される。
第３ＭＩＳ型デバイスＡ３の構造は、第２ＭＩＳ型デバイスＡ２と同じであり、また、第３ＭＩＳ型デバイスＡ３を挟み込む２つのセレクトゲートトランジスタＳＧＤ３，ＳＧＳ３の構造は、第２ＭＩＳ型デバイスＡ２を挟み込む２つのセレクトゲートトランジスタＳＧＤ２，ＳＧＳ２の構造と同じであるため、ここでは、その説明を省略する。
第５実施の形態によれば、エージングデバイスとしての第１ＭＩＳ型トランジスタのフローティングゲートの形状を工夫することにより、第１実施の形態のように、第１ＭＩＳ型トランジスタのフローティングゲートの第１方向の幅を第２方向の幅よりも長くしなくても、第１実施の形態と同様の効果を得ることができる。
(7) その他
第１乃至第５実施の形態では、２つの制御デバイスにより１つのエージングデバイスを挟み込む構造を提案する。
しかし、本発明の本質は、制御デバイスのフローティングゲートとエージングデバイスのフローティングゲートとの間に発生する容量カップリングを利用して、トンネル絶縁膜の厚さによらず、エージングデバイスの寿命を制御する、という点にある。
従って、制御デバイスの数は、２つに制限されず、例えば、エージングデバイスに隣接する形で１つのみ設けてもよい。また、制御デバイスの数は、３つ以上であっても構わない。
また、第３乃至第５実施の形態において、エージングデバイスとしての第１ＭＩＳ型トランジスタＡ１のフローティングゲートの形状は、様々な変形が可能である。例えば、図４５にその例について示す。
重要な点は、第１ＭＩＳ型トランジスタＡ１のフローティングゲートの第１方向の両辺に窪みを設け、エージングデバイスとセレクトゲートトランジスタとの干渉を弱くすることにある。
３． 適用例
本発明のエージングデバイスは、様々な半導体集積回路に適用可能であるが、特に、プロセス上の観点からすれば、スタックゲート構造のメモリセルを有する不揮発性半導体メモリとの混載に有望である。
例えば、図４６に示すように、不揮発性半導体メモリに対するデータの読み出し／書き込みを本発明のエージングデバイスを介して行えば、データの読み出し／書き込みを許可する期間をエージングデバイスにより制御できる。
このようなシステムを構成すれば、１つのエージングデバイスで不揮発性半導体メモリ全体の寿命を制御できるため、各ビットの寿命を各々制御する場合に比べて、ビット間の寿命のばらつきが発生することはない。従って、寿命制御可能な不揮発性半導体メモリの大容量化にも貢献できる。
４． むすび
本発明の例によれば、エージングデバイスの寿命を、トンネル絶縁膜の厚さによらず、簡単な回路により変更できる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
基本ユニットの構造を示す図。 エージングデバイスの４つの基本機能を示す図。 第１実施の形態の半導体集積回路を示す平面図。 図３のＩＶ−ＩＶ線に沿う断面図。 図３のＶ−Ｖ線に沿う断面図。 図３のＶＩ−ＶＩ線に沿う断面図。 図３のＶＩＩ−ＶＩＩ線に沿う断面図。 図６の変形例を示す断面図。 図７の変形例を示す断面図。 第１実施の形態の変形例を示す断面図。 第１実施の形態の変形例を示す断面図。 ステップアップ書き込みの例を示す図。 ステップアップ書き込みの例を示す図。 ステップアップ書き込みの例を示す図。 ＭＯＳキャパシタのＪＶ（リーク）特性を示す図。 ＭＯＳキャパシタのＪＶ（リーク）特性を示す図。 カウンタードーピング技術の適用例を示す断面図。 第１実施の形態の変形例を示す断面図。 第１実施の形態の変形例を示す断面図。 第２実施の形態の半導体集積回路を示す平面図。 図２０のＸＩＸ−ＸＩＸ線に沿う断面図。 図２０のＸＸ−ＸＸ線に沿う断面図。 図２０のＸＸＩ−ＸＸＩ線に沿う断面図。 書き込み時の様子を示す断面図。 書き戻し時の様子を示す断面図。 第２実施の形態の変形例を示す断面図。 ＭＯＳキャパシタのＪＶ（リーク）特性を示す図。 ＭＯＳキャパシタのＪＶ（リーク）特性を示す図。 第１実施の形態の半導体集積回路を示す斜視図。 第３実施の形態の半導体集積回路を示す平面図。 図３０のＸＸＸＩ−ＸＸＸＩ線に沿う断面図。 図３０のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図。 図３０のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図。 図３０のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図。 図３０のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図。 図３０のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う断面図。 図３５の変形例を示す断面図。 図３６の変形例を示す断面図。 第４実施の形態の半導体集積回路を示す平面図。 図３９のＸＬ−ＸＬ線に沿う断面図。 図３９のＸＬＩ−ＸＬＩ線に沿う断面図。 第５実施の形態の半導体集積回路を示す平面図。 図４２のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面図。 図４２のＸＬＩＶ−ＸＬＩＶ線に沿う断面図。 フローティングゲートの形状の変形例を示す図。 適用例としてのシステムを示す図。
符号の説明
１１： 半導体基板、 １２，１２Ａ： トンネル絶縁膜、 １３，１３Ａ： フローティングゲート、 １４，１４Ａ： 電極間絶縁層、 １５，１５Ａ： コントロールゲート電極、 １６： ドレイン拡散層、 １７： ソース拡散層、 １８： チャネル領域、 １９： ドレイン電極、 ２０： ソース電極、 ２１： 素子分離絶縁層、 ２２： 拡散層、 ２３： カウンタードーピング領域、 ２４： ウェル領域。

Claims (24)

  1. 半導体基板と、前記半導体基板の表面領域に形成される素子分離絶縁層と、前記素子分離絶縁層により分離され、第１方向に直交する第２方向に隣接する第１及び第２素子領域内にそれぞれ形成される第１及び第２ＭＩＳ型デバイスとを具備し、前記第１及び第２ＭＩＳ型デバイスは、それぞれ、フローティングゲート及びコントロールゲート電極を持つスタックゲート構造を有し、前記第１ＭＩＳ型デバイスは、エージングデバイスとして機能し、前記第２ＭＩＳ型デバイスは、前記エージングデバイスの電荷保持特性を制御する制御デバイスとして機能することを特徴とする半導体集積回路。
  2. 前記第１及び第２ＭＩＳ型デバイスのコントロールゲート電極は、それぞれ独立に制御されることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記第１ＭＩＳ型デバイスのフローティングゲートは、前記第１ＭＩＳ型デバイス直下の前記半導体基板の表面領域の導電型と同じ導電型であり、前記第２ＭＩＳ型デバイスのフローティングゲートは、前記第２ＭＩＳ型デバイス直下の前記半導体基板の表面領域の導電型と逆の導電型であることを特徴とする請求項１又は２に記載の半導体集積回路。
  4. 前記第１素子領域の前記第２方向の幅は、前記第２素子領域の前記第２方向の幅よりも狭いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
  5. 前記第１ＭＩＳ型デバイスに関し、前記フローティングゲートの前記第２方向の幅は、前記フローティングゲートの前記第１方向の長さよりも短いことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
  6. 前記第１ＭＩＳ型デバイスに関し、前記フローティングゲートの前記第１方向の両辺には、窪みが設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
  7. 前記第２ＭＩＳ型デバイスに関し、前記フローティングゲートの前記第２方向の幅は、前記フローティングゲートの前記第１方向の長さよりも長いことを特徴とする請求項１乃至６のいずれか１項に記載の半導体集積回路。
  8. 前記第１及び第２ＭＩＳ型デバイスは、それぞれ、２つのセレクトゲートトランジスタにより挟み込まれ、かつ、前記２つのセレクトゲートトランジスタに直列接続されることを特徴とする請求項１乃至７のいずれか１項に記載の半導体集積回路。
  9. 前記第１及び第２素子領域間の前記素子分離絶縁層の前記第２方向の幅は、前記２つのセレクトゲートトランジスタのうちの１つのゲート電極から前記第１又は第２ＭＩＳ型デバイスの前記フローティングゲートまでの前記第１方向の幅よりも狭いことを特徴とする請求項８に記載の半導体集積回路。
  10. 前記第１ＭＩＳ型デバイスを挟み込む前記２つのセレクトゲートトランジスタのゲート電極の前記第２方向の幅は、前記ゲート電極の前記第１方向の長さよりも短いことを特徴とする請求項８又は９に記載の半導体集積回路。
  11. 前記第１及び第２ＭＩＳ型デバイスの前記フローティングゲートの前記第１方向の長さは、互いに等しいことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体集積回路。
  12. 前記第１及び第２ＭＩＳ型デバイスを挟み込む前記４つのセレクトゲートトランジスタのうち、前記素子分離絶縁層を挟んで対向する、それぞれ２つの前記セレクトゲートトランジスタのゲート電極の前記第１方向の長さは、互いに等しいことを特徴とする請求項１乃至１１のいずれか１項に記載の半導体集積回路。
  13. 前記素子分離絶縁層により前記第１及び第２素子領域と分離され、前記第１素子領域に隣接して形成される第３素子領域と、前記第３素子領域内に形成される第３ＭＩＳ型デバイスとを具備し、前記第２及び第３ＭＩＳ型デバイスは、前記第１ＭＩＳ型デバイスを挟み込み、前記第３ＭＩＳ型デバイスは、前記エージングデバイスの電荷保持特性を制御する制御デバイスとして機能することを特徴とする請求項１乃至１２のいずれか１項に記載の半導体集積回路。
  14. 前記第１ＭＩＳ型デバイスに関し、前記フローティングゲートの前記第２方向の幅は、前記第１素子領域の前記第２方向の幅よりも広いことを特徴とする請求項１乃至１３のいずれか１項に記載の半導体集積回路。
  15. 前記第２ＭＩＳ型デバイスに関し、前記フローティングゲートの前記第２方向の幅は、前記第２素子領域の前記第２方向の幅よりも広いことを特徴とする請求項１乃至１４のいずれか１項に記載の半導体集積回路。
  16. 前記素子分離絶縁層の前記第２方向の幅は、前記第１素子領域の前記第２方向の幅及び前記第２素子領域の前記第２方向の幅よりも広いことを特徴とする請求項１乃至１５のいずれか１項に記載の半導体集積回路。
  17. 前記第１ＭＩＳ型デバイスのフローティングゲートの前記第２方向の幅は、前記第２ＭＩＳ型デバイスのフローティングゲートの前記第２方向の幅よりも狭いことを特徴とする請求項１乃至１６のいずれか１項に記載の半導体集積回路。
  18. 請求項１３に記載の半導体集積回路において、前記第２又は第３ＭＩＳ型デバイスの前記フローティングゲートに電荷を注入し、この後、前記第１ＭＩＳ型デバイスの前記フローティングゲートに電荷を注入して初期設定を完了することを特徴とする書き込み方法。
  19. 前記第１、第２又は第３ＭＩＳ型デバイスの前記フローティングゲートに対する電荷の注入は、同一の第１矩形パルス、又は、大きさ若しくは幅が段階的に変化する第２矩形パルスを、前記コントロールゲート電極に繰り返し印加する書き込みにより行い、前記第１又は第２矩形パルスを印加した直後に、前記第１又は第２ＭＩＳ型デバイスの状態を確認する読み出しを行い、前記第１又は第２ＭＩＳ型デバイスの状態が所定の状態になるまで、前記書き込みと前記読み出しを繰り返すことを特徴とする請求項１８に記載の書き込み方法。
  20. 半導体基板と、前記半導体基板の表面領域に形成される素子分離絶縁層と、前記素子分離絶縁層により取り囲まれる素子領域内に形成される第１導電型の１つの拡散層と、前記拡散層上で第１方向に並んで形成される第１及び第２ＭＩＳ型デバイスと、前記拡散層の前記第１方向の２つの端部にそれぞれ１つずつ配置される２つのセレクトゲートトランジスタとを具備し、前記第１及び第２ＭＩＳ型デバイスは、それぞれ、フローティングゲート及びコントロールゲート電極を持つスタックゲート構造を有し、前記第１ＭＩＳ型デバイスは、エージングデバイスとして機能し、前記第２ＭＩＳ型デバイスは、前記エージングデバイスの電荷保持特性を制御する制御デバイスとして機能することを特徴とする半導体集積回路。
  21. 前記第１及び第２ＭＩＳ型デバイスのコントロールゲート電極は、それぞれ独立に制御されることを特徴とする請求項２０に記載の半導体集積回路。
  22. 前記第１ＭＩＳ型デバイスのフローティングゲートは、前記第１導電型であり、前記第２ＭＩＳ型デバイスのフローティングゲートは、前記第１導電型とは異なる第２導電型であることを特徴とする請求項２０又は２１に記載の半導体集積回路。
  23. 請求項２０乃至２２のいずれか１項に記載の半導体集積回路において、前記第２ＭＩＳ型デバイスの前記フローティングゲートに電荷を注入し、この後、前記第１ＭＩＳ型デバイスの前記フローティングゲートに電荷を注入して初期設定を完了することを特徴とする書き込み方法。
  24. 前記第１ＭＩＳ型デバイスの前記フローティングゲートに電荷を注入した後に、前記第２ＭＩＳ型デバイスの前記フローティングゲート内の電荷を抜き取る書き戻しを行うことを特徴とする請求項２３に記載の書き込み方法。
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DE602007002023T DE602007002023D1 (de) 2006-09-22 2007-09-12 Elektronischer Zeitschalter mit Schwebegattertransistoren und Verfahren zum Initialisieren desselben
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009212149A (ja) * 2008-02-29 2009-09-17 Toshiba Corp Ｎａｎｄ混載型半導体時限スイッチ

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4212622B2 (ja) 2006-11-30 2009-01-21 株式会社東芝 時限スイッチ付き情報担体及び半導体集積回路
JP4679528B2 (ja) 2007-01-30 2011-04-27 株式会社東芝 リフレッシュトリガー付き半導体記憶装置
US8247861B2 (en) * 2007-07-18 2012-08-21 Infineon Technologies Ag Semiconductor device and method of making same
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7787304B2 (en) * 2007-11-01 2010-08-31 Jonker Llc Method of making integrated circuit embedded with non-volatile one-time-programmable and multiple-time programmable memory
US7787295B2 (en) * 2007-11-14 2010-08-31 Jonker Llc Integrated circuit embedded with non-volatile multiple-time programmable memory having variable coupling
US8580622B2 (en) 2007-11-14 2013-11-12 Invensas Corporation Method of making integrated circuit embedded with non-volatile programmable memory having variable coupling
US7876615B2 (en) * 2007-11-14 2011-01-25 Jonker Llc Method of operating integrated circuit embedded with non-volatile programmable memory having variable coupling related application data
US8305805B2 (en) * 2008-11-03 2012-11-06 Invensas Corporation Common drain non-volatile multiple-time programmable memory
US8203861B2 (en) * 2008-12-30 2012-06-19 Invensas Corporation Non-volatile one-time—programmable and multiple-time programmable memory configuration circuit
JP2013120815A (ja) * 2011-12-07 2013-06-17 Sony Corp Ｅｓｄ保護回路およびこれを備えた半導体装置
US8963647B2 (en) * 2013-02-20 2015-02-24 Board Of Trustees Of Michigan State University Self-powered timer apparatus

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5361227A (en) 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US5760644A (en) 1995-10-25 1998-06-02 Nvx Corporation Integrated circuit timer function using natural decay of charge stored in a dielectric
JP4151229B2 (ja) * 2000-10-26 2008-09-17 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
US6856581B1 (en) * 2000-10-31 2005-02-15 International Business Machines Corporation Batteryless, oscillatorless, binary time cell usable as an horological device with associated programming methods and devices
JP3959340B2 (ja) 2002-11-20 2007-08-15 株式会社東芝 半導体集積回路
US7075284B2 (en) 2002-07-08 2006-07-11 Kabushiki Kaisha Toshiba Time limit function utilization
JP3822170B2 (ja) 2003-01-31 2006-09-13 株式会社東芝 Ｉｃカードの利用期間設定方法、ｉｃカード、および、ｉｃカードケース
JP2005285818A (ja) * 2004-03-26 2005-10-13 Toshiba Corp 半導体装置およびその製造方法
JP4421364B2 (ja) 2004-04-16 2010-02-24 株式会社東芝 半導体装置
JP4509721B2 (ja) 2004-09-28 2010-07-21 株式会社東芝 半導体装置
JP4410188B2 (ja) * 2004-11-12 2010-02-03 株式会社東芝 半導体記憶装置のデータ書き込み方法
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009212149A (ja) * 2008-02-29 2009-09-17 Toshiba Corp Ｎａｎｄ混載型半導体時限スイッチ
US7795666B2 (en) 2008-02-29 2010-09-14 Kabushiki Kaisha Toshiba Semiconductor time switch suitable for embedding in NAND flash memory device

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