JP4509721B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に係わり、特に時間の経過と共に出力が変化する経時変化デバイス（エージングデバイス）を用いた半導体装置に関する。
アクティブチップと呼ばれる電源を搭載した無線ＩＣタグ（ＲＦＩＤ）の技術的課題の一つに電池（μバッテリー）の長寿命化が挙げられる。それには、μバッテリー自身の長寿命化ばかりでなく、ＩＣの省電力化も重要である。ＩＣの省電力化には、半導体デバイスの微細化がこれまでのトレンドであったが、微細化によるリーク電流の増大により、最近ではこのトレンドの限界が近づいていると認識されている。
一方、ＲＦＩＤを身の回りのあらゆるものに貼り付けて利用することが想定されているが、ＲＦＩＤを貼り付けたものを処分する際にＲＦＩＤを分別することが難しいという問題がある。この場合、μバッテリーに利用する物質は環境にやさしいものでなければならない。即ち、長寿命化のために、どのような物質でも使えるという状況ではないのである。このように、μバッテリーの長寿命化は一筋縄では行かない難問なのである。
μバッテリーのその他の用途を考えると、システムＬＳＩにおいては、μバッテリーそのもののコストを低減するという課題がある。即ち、環境負荷の大きい物質を避けつつ寿命を維持するためにコストを犠牲にする訳にはいかないのである。また、携帯電話などのモバイル端末や、エンジンを切っている間も働き続ける車載用ＬＳＩにとっても、バッテリーの長寿命化は重要な課題である。
なお、本発明者らは、これらの問題を解決するためにエージングデバイスを用いる方法を考えたが（例えば、特許文献１参照）、従来のエージングデバイスをそのまま適用しても解決策とはならなかった。
特開２００４−９４９２２号公報
このように従来、ＲＦＩＤ等の技術的課題の一つとしてμバッテリーの長寿命化が要望されているが、半導体デバイスの微細化によるＩＣの省電力化は期待できない、環境負荷の大きいバッテリーは使えない、コストを犠牲にできない、等の問題があり、未だ実現できないのが現状である。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、エージングデバイスを用いてμバッテリー等の寿命を実質的に延長することのできる半導体装置を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様に係わる半導体装置は、ソースが入力端に接続され、第１の寿命τ１でオンし、第２の寿命τ２（＞τ１）でオフする第１のエージングデバイスと、ソースが前記入力端に接続され、ゲートが第１のエージングデバイスのドレインに接続され、ドレインが第１のエージングデバイスのゲートに接続され、第３の寿命τ３でオンし、第４の寿命τ４（＞τ３）でオフする第２のエージングデバイスと、第１のエージングデバイスのドレインと出力端との間に挿入され、第１のエージングデバイスがオンの時にオンし、第２のエージングデバイスがオンの時にオフする第１のスイッチ素子と、第２のエージングデバイスのドレインと前記出力端との間に挿入され、第２のエージングデバイスがオンの時にオンし、第１のエージングデバイスがオンの時にオフする第２のスイッチ素子と、を具備してなることを特徴とする。
また、本発明の別の一態様に係わる半導体装置は、電源側と電子機器側との間に挿入され、電荷を注入してから所定の寿命が経過するとオンするエージングデバイスからなり、前記エージングデバイスのソースは前記電源側に接続され、前記エージングデバイスのドレインは前記電子機器側に接続され、前記エージングデバイスのゲートはドレインに接続されていることを特徴とする。
また、本発明の更に別の一態様に係わる半導体装置は、ソースが入力端に共通接続され、第１の寿命τ１でオンし、第２の寿命τ２（＞τ１）でオフするＮ個のエージングデバイスと、各々のエージングデバイスのドレインと出力端との間にそれぞれ挿入され、接続されたエージングデバイスがオンの時にオンし、他のエージングデバイスがオンの時にオフするスイッチ素子とを具備してなり、１からＮ−１までの自然数ｉに対して第ｉのエージングデバイスのドレインが第ｉ＋１のエージングデバイスのゲートに接続され、第Ｎのエージングデバイスのドレインが第１のエージングデバイスのゲートに接続されてなることを特徴とする。
本発明によれば、所定の寿命で状態が変化するエージングデバイスを用いることにより、例えば電源のオン／オフ等を所望のタイミングで切り替えることができ、これによりμバッテリー等の寿命を延長させたり、電力の供給源を自動的に切り替えたりすることができる。また、所望の波形に整形されたパルスを出力することも可能となる。
本発明の実施形態を説明する前に、本発明者らが既に提案したエージングデバイス（特開２００４−１７２４０４号公報）について説明する。
図１（ａ）〜（ｄ）は、エージングデバイスの４つの基本的な機能について説明しているものである。図１（ａ）は、時間が経過するうちに当該エージングデバイスの寿命（τ１）に到達するとそれまであった信号が消滅するというものである。図１（ｂ）は、時間が経過するうちに当該エージングデバイスの寿命（τ２）に到達するとそれまでなかった信号が発生するというものである。図１（ｃ）は、時間が経過するうちに当該エージングデバイスの第１の寿命（τ１）に到達するとそれまでなかった信号が発生し、時間が経過するうちに、当該エージングデバイスの、第１の寿命より長い第２の寿命（τ２）に到達するとそれまであった信号が消滅するというものである。図１（ｄ）は、時間が経過するうちに当該エージングデバイスの第１の寿命（τ１）に到達するとそれまであった信号が消滅し、時間が経過するうちに、当該エージングデバイスの、第１の寿命より長い第２の寿命（τ２）に到達するとそれまであった信号が途絶えるというものである。
図２は、エージングデバイスの単体セルの一例を示す素子構造断面図である。断面及び書き込み動作は、通常のフラッシュメモリと同様であり、書き込みは制御ゲートに高電圧を印加し、ＦＮトンネリングでチャネルから電子をフローティングゲートに注入する。エージングデバイスでは、特に消去を行うことはなく、フローティングゲートとチャネルの間のトンネル絶縁膜がフラッシュメモリよりも薄く形成されており、直接トンネリングでフローティングゲートから電子が抜けつつチャネル電位が経時変化する性質を利用する。この経時変化がソース・ドレイン間の電流（ドレイン電流、ＩＤ）を経時変化（エージング）させる。
ところで、この経時変化を実現する方法は、上で説明したような一通りではない。図３に示すように、トランジスタのタイプに応じて４種類ある。ノーマリオン型というのは、エージングデバイスでは「思い出す」という機能を実現する。ノーマリオフ型というのは、エージングデバイスでは「忘れる」という機能を実現するものである。
ノーマリオフ型の場合、フローティングゲートに電子（ｐＭＯＳＦＥＴの場合）、或いは、正孔（ｎＭＯＳＦＥＴ）を蓄えること（書き込み）によってチャネルを反転させ、オン状態にする。時間の経過と共にフローティングゲートから電子或いは正孔が漏れ出し、オフ状態になる。その時刻をノーマリオフ型の寿命と定義する。反対に、ノーマリオン型の場合、フローティングゲートに電子（ｎＭＯＳＦＥＴの場合）或いは正孔（ｐＭＯＳＦＥＴの場合）を蓄えること（書き込み）によってチャネルをオフ状態にする。時間の経過に伴いフローティングゲートから電荷が漏れ出し、オン状態になる。その時刻をノーマリオン型の寿命と定義する。この寿命の制御は、主としてトンネル絶縁膜の膜厚で調整することができる。
図１（ａ）の機能は、上記のようなノーマリオフ型エージングデバイスの機能であり、図１（ｂ）の機能は、上記のようなノーマリオン型エージングデバイスの機能である。
図４は、図１（ｃ）の機能を実現するエージングデバイスの一例を示す素子構造断面図である。左にノーマリオン型セルがあり、右にノーマリオフ型セルがある。左右に並べたエージングデバイスセルは、ここでは一つの拡散層を共有するか、又は図４に示すように、金属などの配線で導通させ、直列接続されることが特徴である。
このノーマリオン型とノーマリオフ型の直列という条件を満たして入れば、図５に示すように、ノーマリオン同士を並列接続したり、ノーマリオフ同士を並列接続したりしてもよい。また、左右で並列するセル数が異なっていても良い。このような拡張は、エージングデバイスの寿命制御のために必要な場合がある。
前記図４に示した例では、左のノーマリオン型の寿命がτ１であり、右のノーマリオフ型の寿命がτ２である。前記図５に示した例では、左側に並列接続されたセルの集団としてのノーマリオン型の寿命がτ１であり、右側に並列接続されたセルの集団としてのノーマリオフ型の寿命がτ２である。ここで、τ１がτ２より短く、τ１が第１の寿命となり、τ２が第２の寿命となる。
また、寿命τ１のノーマリオフ型と、寿命τ２のノーマリオン型を、τ１＜τ２の条件の下で並列接続すると、図１（ｄ）の機能を実現することができる。さらに、図１の（ａ）から（ｄ）の機能全てにおいて、同じ型の比較的近い寿命を持つセルの集団を並列接続することによって、寿命の制御性を向上させることができる。図５はその一例として取り上げたものである。
本発明では、μバッテリー等の寿命を実質的に延長させるために、上記のようなエージングデバイスを用いている。以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図６は、本発明の第１の実施形態に係わる半導体装置を示す回路構成図である。
本実施形態で利用するエージングデバイスは、前記図１（ｃ）の機能を持つものである。即ち、時間が経過するうちに、ノーマリオン型の第１の寿命（τ１）に到達するとそれまでなかった信号が発生し、時間が経過するうちに、ノーマリオフ型の、第１の寿命より長い第２の寿命（τ２）に到達するとそれまであった信号が消滅する、言い換えれば、τ１とτ２で挟まれた所望の期間のみ信号が発生（オン）するという機能を利用する。
図６に示すように、消費電力ｐのセンスアンプ（Ｓ／Ａ）１０と総電荷量Ｑのμバッテリー２０との間に、本実施形態の基本単位３０が挟まれて存在している。この基本単位３０は、前記した図１（ｃ）の機能を有するエージングデバイス３１（３１ａ，３１ｂ）、それぞれのゲートに接続される昇圧回路３２（３２ａ，３２ｂ）、及びスイッチ素子３３（３３ａ，３３ｂ）からなる。
第１のエージングデバイス３１ａのソースは入力端に接続され、ドレインは第１のスイッチ素子３３ａを介して出力端に接続されている。第２のエージングデバイス３１ｂのソースは入力端に接続され、ドレインは第２のスイッチ素子３３ｂを介して出力端に接続されている。
また、第１のエージングデバイス３１ａのドレインは第１の昇圧回路３２ａを介して第２のエージングデバイス３１ｂのゲート及び第２のスイッチ素子３３ｂのゲートに接続されている。これにより、第１のエージングデバイス３１ａがオンの時、昇圧回路３２ａにより第２のエージングデバイス３１ｂに電荷が充電される。さらに、第２のエージングデバイス３１ｂのドレインは第２の昇圧回路３２ｂを介して第１のエージングデバイス３１ａのゲート及び第１のスイッチ素子３３ａのゲートに接続されている。これにより、第２のエージングデバイス３１ｂがオンの時、昇圧回路３２ｂにより第１のエージングデバイス回路３１ａに電荷が充電される。
スイッチ素子３３ａ，３３ｂはｐＭＯＳＦＥＴであり、ゲートに正の電圧が印加されるとオフするノーマリオン型である。従って、第１のスイッチ素子３３ａは、第１のエージングデバイス３１ａがオンの時はオンし、第２のエージングデバイス３１ｂがオンの時はオフするものとなっている。第２のスイッチ素子３３ｂは、第２のエージングデバイス３１ｂがオンの時はオンし、第１のエージングデバイス３１ａがオンの時はオフするものとなっている。
また、入力端子にはμバッテリー２０が接続され、出力端子にはセンスアンプ（Ｓ／Ａ）１０が接続されている。
なお、以下では説明を簡単にするために、第１のエージングデバイス３１ａをエージングデバイスＡ、第２のエージングデバイス３１ｂをエージングデバイスＢ、第１の昇圧回路３２ａを昇圧回路Ａ、第２の昇圧回路３２ｂを昇圧回路Ｂ、第１のスイッチ素子３３ａをスイッチ素子Ａ、第２のスイッチ素子３３ｂをスイッチ素子Ｂ、と称することにする。
図７（ａ）は、エージングデバイスＡの機能を説明している。即ち、第１の寿命（τagA）までドレイン電流が流れず、τagA から第２の寿命（τagA＋ｔgA）までドレイン電流が流れ、第２の寿命が過ぎると再びドレイン電流が流れなくなる。図７（ｂ）には、エージングデバイスＢの機能を説明している。即ち、第１の寿命（τagB）までドレイン電流が流れず、τagB から第２の寿命（τagB＋ｔgB）までドレイン電流が流れ、第２の寿命が過ぎると再びドレイン電流が流れなくなる。
さて、エージングデバイスＡが書き込まれた状態を時刻ゼロとし、ここから、この装置の経時変化を図８を見ながら追って見よう。エージングデバイスＡの第１の寿命（τagA）を経過したとき、エージングデバイスＡのソース（Ｓ）とドレイン（Ｄ）がオン状態となり、昇圧回路Ａに電源が入る。昇圧回路Ａで昇圧された電位がエージングデバイスＢのゲート（Ｇ）に印加され、エージングデバイスＡの第１の寿命（τagA）から第２の寿命（τagA＋ｔgA）までの間エージングデバイスＢが書き込まれる。さらに、時間τagB だけ経過するまでエージングデバイスＡ及びＢは両方ともオフ状態であるが、（τagA＋ｔgA＋τagB）から（τagA＋ｔgA＋τagB＋ｔgB）の間エージングデバイスＢがオン状態になり、昇圧回路Ｂが作動し、エージングデバイスＡのゲート（Ｇ）に昇圧された電位が印加され、エージングデバイスＡが書き込まれる。これを繰り返し、ＡとＢは交互に書き込みながらパルスを発生させる。
図８（ａ）がエージングデバイスＡに関するパルスであり、図８（ｂ）がエージングデバイスＢに関するパルスであり、図８（ｃ）がＡとＢの並列によりセンスアンプに到達するパルスである。このように、２つのパルスが重なりあった二重パルスであるため、１周期に２つのパルス波形が存在する。それぞれの間隔Ｔ１及びＴ２は等しくても等しくなくても良い。等しい場合には、シングルパルスとなるだけである。
スイッチ素子は、必ずしも図６に示すＭＯＳＦＥＴ３３に限るものではなく、図９に示すように、ＭＯＳＦＥＴ３５のゲート・ドレインを接続したダイオード接続にしても良い。この場合、エージングデバイスＡがオンの時のみスイッチ素子Ａがオンとなり、エージングデバイスＢがオンの時のみスイッチ素子Ｂがオンとなり、図６と実質的に同じ動作となる。
昇圧回路３２はエージングデバイスＡ，Ｂに十分な書き込み電圧を与えるためのものである。本実施形態で利用しているエージングデバイスＡ及びＢのトンネル絶縁膜の膜厚が十分薄く、或いはμバッテリー２０の電圧が十分高ければ昇圧回路３２はなくても、本実施形態の書き込みを実現することができる。この場合、図１０に示すように、昇圧回路３２を省略することができる。
また、図１１に示すように、昇圧回路３３の代わりに制圧回路３４（３４ａ，３４ｂ）を利用することもできる。ここで、制圧回路３４とは、出力側の電圧を調整可能にしたものである。この場合、ゲートへの印加電圧を調整できるので、エージングデバイスの寿命を調整することが可能になる。
このときパルスがどのように変化するのか、図１２を用いて説明する。図１２（ａ）に、エージングデバイスＡ及びＢに等しい書き込み電圧（ＶgA＝ＶgB）が印加された場合、図１２（ｂ）に、エージングデバイスＢに低い書き込み電圧（ＶgA＞ＶgB）が印加された場合のパルス波形を示す。簡単のため、図１２（ａ）ではτA＝τB とした。即ち、シングルパルス波形を仮定する。図１２（ａ）に比べ図１２（ｂ）ではτB が短くなり、二重パルス波形に変更される。このように、制圧回路３４を用いることでパルス波形を調整することが可能となる。
制圧回路３４や昇圧回路３２を利用するメリットはもう一つある。それは、バッテリーの性能によっては電圧が安定しないのでその影響を低減することである。
ここで大事なことは、エージングデバイスＡ或いはＢがオン状態のときのみセンスアンプ１０が作動するということである。即ち、バッテリー２０からの電力供給を常時行うのではなく、本実施形態のように、パルス送電することによって、バッテリーそのものの長寿命化やＩＣの省電力化をしなくても、簡単に実質的にバッテリー寿命を延長することができるのである。
次に、エージングデバイスの書き込みに消費される電力を加味しながら、どの程度寿命が延長されるのかを説明する。まず、１周期（τagA＋ｔgA＋τagB＋ｔgB）において消費される電力について考える。
Figure 0004509721
（１）式の左辺は、本実施形態の回路がなかった場合、即ち、図６、図９、図１０、及び図１１においてエージングデバイス３１や昇圧回路３２或いは制圧回路３４によって構成される本実施形態の基本単位を省略してμバッテリー２０とセンスアンプ１０が直接接続された場合に消費される電力である。一方、右辺は、本実施形態の基本単位を導入した場合に消費される電力である。即ち、センスアンプ１０で電力が消費されるのは、エージングデバイスＡ或いはＢがオン状態の時間（ｔgA或いはｔgB）であるから、エージングデバイスＡの書き込みに消費する電力（ＩgAＶgAｔgB）、エージングデバイスＢの書き込みに消費する電力（ＩgBＶgBｔgA）、この期間中センスアンプ１０で消費される電力（ｐｔgA＋ｐｔgB）を足したものである。
ここで、エージングデバイス３１のトンネル絶縁膜が薄く、昇圧回路３２や制圧回路３４で消費される電力は無視した。より詳細な見積もりのためには、昇圧回路３２や制圧回路３４で消費される電力も考慮に入れるべきであるが、以下で説明する事項に本質的な変更はない。本発明の本質を損なわない範囲で（１）式にこうした消費電力に対応する項を追加しても良い。
前記（１）式を整理すると、下記の（２）式が得られる。
Figure 0004509721
（２）式の左辺は、本実施形態を用いなかった場合のμバッテリー２０の寿命であり、右辺は本実施形態を用いた場合のμバッテリー２０の寿命である。このように、バッテリー寿命はエージングデバイス３１の第１の寿命（ノーマリオン型）に応じて延長される。一方、書き込み時の消費電力や、上述した昇圧回路３２や制圧回路３４、或いはその他の機能単位に関して追加される回路の消費電力は、（２）式の右辺の分母に追加され、バッテリー寿命を短縮する効果を持っている。即ち、（２）式の意味するところは、これらの寿命を短縮させる効果の影響を考慮に入れた上で、エージングデバイスの寿命を制御しなければならないということである。その結果を、下記の（３）式にまとめた。
Figure 0004509721
書き込みや昇圧回路３２及び制圧回路３４によって消費される電力は、右辺分子に含められる。これをセンスアンプ２０の消費電力ｐで割ったものより、エージングデバイス３１の第１の寿命、即ちノーマリオン型寿命を長くすれば良いのである。
また、エージングデバイス３１の第１の寿命には制御しきれない誤差（±δτ）が混入する場合がある。下記の（４）式はこれを考慮に入れた条件式になっている。このδτを低減する工夫の一例が、前記図５に示した並列化である。
Figure 0004509721
このように本実施形態によれば、センスアンプ１０とμバッテリー２０との間に、エージングデバイス３１，昇圧回路３２，スイッチ素子３３，制圧回路３４からなる図６，図９〜１１のような回路を構成することにより、電力供給を常時行うのではなくパルス送電することが可能となり、μバッテリー２０の寿命を延長させることができる。従って、ＲＦＩＤ等に適用して有効な効果を発揮する。
（第２の実施形態）
図１３〜図１５を用いて、本発明の第２の実施形態を説明する。この３つの図の違いは、昇圧回路４２或いは制圧回路４４の有無であり、基本的には第１の実施形態で説明したものと同様なので、ここではそのうちの一つ、図１３について説明する。なお、図１４、図１５についても以下の説明とほぼ同様に説明でき、昇圧回路及び制圧回路の有無を変更するだけで良い。
センスアンプ１０とμバッテリー２０との間に本実施形態の基本単位４０が存在する。基本単位４０の構成要素は、三角形で示したエージングデバイス４１と昇圧回路４２である。エージングデバイス４１のゲート（Ｇ）とドレイン（Ｄ）間に昇圧回路４２を接続し、ドレイン（Ｄ）側の配線はセンスアンプ１０に接続している。反対にソース（Ｓ）はμバッテリー２０に接続している。
本実施形態の特徴は、エージングデバイス４１の機能である。即ち、ここでは前記図１（ｂ）の機能を用いることを特徴としている。まず、エージングデバイス４１が書き込まれた時点を時刻ゼロとする。エージングデバイス４１の寿命（ノーマリオン型寿命）だけ時間が経過すると、昇圧回路４２で昇圧された電位がゲート（Ｇ）に印加され、書き込みが始まる。書き込みの最中もドレイン電流は流れ続けているが、徐々に減少してゆき、書き込みが完了するに従い、ドレイン電流も消滅する。この様子を図１６に示した。
このように、単体のセルを使っても、本来図１（ｂ）の機能を持っていたエージングデバイスの機能は、本実施形態の中では図１６に示すように変更される。書き込みが終了した後、更にエージングデバイス４１の寿命（τag）だけ時間が経過するとまた同じことが繰り返される。こうして、図１７に示すような（一重）パルス波形が出力される。次の（５）式は、この方式によってμバッテリー２０の寿命が実質的に延長されるための条件を示している。導出方法は、第１の実施形態と同様なので省略する。
Figure 0004509721
（第３の実施形態）
図１８〜図２０を用いて、本発明の第３の実施形態を説明する。本実施形態では、エージングデバイス３つで構成されていることが特徴である。図１８〜２０は、制圧回路５４或いは昇圧回路５２の有無の違いのみであり、第２の実施形態と同様に、図１８のみを用いて説明をする。
図１８に示すように、消費電力ｐのセンスアンプ（Ｓ／Ａ）１０と総電荷量Ｑのμバッテリー２０との間に、本実施形態の基本単位５０が挟まれて存在している。この基本単位５０は、前記した図１（ｃ）の機能を有するエージングデバイス５１（５１ａ，５１ｂ，５１ｃ）、それぞれのゲートに接続される昇圧回路５２（５２ａ，５２ｂ，５２ｃ）、及びスイッチ素子５５（５５ａ，５５ｂ，５５ｃ）からなる。
第１のエージングデバイス５１ａのソースは入力端に接続され、ドレインは第１のスイッチ素子５５ａを介して出力端に接続されている。第２のエージングデバイス５１ｂのソースは入力端に接続され、ドレインは第２のスイッチ素子５５ｂを介して出力端に接続されている。第３のエージングデバイス５１ｃのソースは入力端に接続され、ドレインは第３のスイッチ素子５５ｃを介して出力端に接続されている。
また、第１のエージングデバイス５１ａのドレインは第１の昇圧回路５２ａを介して第２のエージングデバイス５１ｂのゲートに接続されている。これにより、第１のエージングデバイス５１ａがオンの時、昇圧回路５２ａにより第２のエージングデバイス回路５１ｂに電荷が充電される。さらに、第２のエージングデバイス５１ｂのドレインは第２の昇圧回路５２ｂを介して第３のエージングデバイス５１ｃのゲートに接続されている。これにより、第２のエージングデバイス５１ｂがオンの時、昇圧回路５２ｂにより第３のエージングデバイス回路５１ｃに電荷が充電される。さらに、第３のエージングデバイス５１ｃのドレインは第３の昇圧回路５２ｃを介して第１のエージングデバイス５１ａのゲートに接続されている。これにより、第３のエージングデバイス５１ｃがオンの時、昇圧回路５２ｃにより第１のエージングデバイス回路５１ａに電荷が充電される。
スイッチ素子５５は、ＭＯＳＦＥＴのゲート・ドレインを接続してダイオード接続にしたものである。この場合、エージングデバイス５１ａがオンの時のみスイッチ素子５５ａがオンとなり、エージングデバイス５１ｂがオンの時のみスイッチ素子５５ｂがオンとなり、エージングデバイス５１ｃがオンの時のみスイッチ素子５５ｃがオンとなる。
本実施形態で用いるエージングデバイス５１は、先に説明したように前記図１（ｃ）の機能を有するものである。即ち、時刻ゼロに書き込み後、第１の寿命（τ１）までドレイン電流が流れず、第１の寿命から第２の寿命（τ２）までドレイン電流が流れ、第２の寿命後はドレイン電流が流れなくなるというものである。
次に、エージングデバイスＡが書き込まれた時点を時刻ゼロとして、図２１（ａ）〜（ｄ）を見ながらこの実施形態でのパルス波形を説明する。但し、時刻ゼロでエージングデバイスＢ及びＣはいずれも書き込まれていない。もっと具体的に言えば、第２の寿命が経過した状態にある。
図２１（ａ）〜（ｃ）に示すように、時刻ゼロからエージングデバイスＡの第１の寿命τ1Aが経過したとき、エージングデバイスＢの書き込みが始まり、エージングデバイスＡの第２の寿命（τ1A＋ｔgA）が経過したとき、エージングデバイスＢの書き込みが終了する。ここからエージングデバイスＢの第１の寿命（τ1B）だけ経過したときエージングデバイスＣの書き込みが始まり、エージングデバイスＢの第２の寿命（τ1B＋ｔgB）が経過したとき、エージングデバイスＣの書き込みが終了する。ここから更にエージングデバイスＣの第１の寿命（τ1C）が経過したときからエージングデバイスＣの第２の寿命（τ1C＋ｔgC）までの間に、エージングデバイスＡが再び書き込まれる。このように、エージングデバイスＡ，Ｂ及びＣが順番に書き込まれることによって、図２１（ｄ）のような三重パルスが発生する。ここで、τ1A、τ1B、τ1Cは必ずしも同じである必要はない。図２１（ｄ）ではτ1B＜τ1A＜τ1Cの例である。
（第４の実施形態）
以上、第１から第３の実施形態のパルス波形をまとめると、図２２のようになる。図２２の（ａ）は一重パルス波形、（ｂ）は二重パルス波形、（ｃ）は三重パルス波形である。上述した内容から容易に類推できるように、一重パルスは、１個のエージングデバイスのみを使った場合に限らず、２個のエージングデバイスを使用した場合でも二重パルスの２つの周期が等しくなれば実現可能である。また、二重パルスは、２つのエージングデバイスを用いた場合のみならず、３つのエージングデバイスを用いた場合の３つの周期のうち２つの周期が等しくなったとき実現できる。このように、Ｎ重パルスを構成するには、少なくともＮ個のエージングデバイスを用いなければならない。
このように、バッテリー出力をパルス出力に変換する装置を、以下ではパルスブロックと呼ぶことにする。このとき、第１から第３の実施形態は、図２３（ａ）のようにまとめて記載することができる。即ち、センスアンプ１０とμバッテリー２０との間にパルスブロック６０が挿入された形となる。
さらに、図２３（ａ）のセンスアンプ１０をアンテナ１１に変更すれば図２３（ｂ）のようになる。図２３（ｂ）のアンテナ１１をＭＰＵ１２に変更すれば図２３（ｃ）のようになる。図２３（ｃ）のＭＰＵ１２をスイッチ１３に変更すれば図２３（ｄ）のようになる。このように、パルスブロック６０を介してμバッテリー２０と接続するのは、センスアンプばかりに限らず、図２３（ｅ）に示すように、より一般的に機能ブロック１４とすることができる。ここで、機能ブロック１４の中身は、本明細書で記述していなくても、本発明の本質を利用したものであれば何でも良い。
一方で、このパルスブロック６０とμバッテリー２０を合わせて、図２４（ａ）に示すように、μバッテリーモジュール７０とみなすことができる。さらに、図２４（ａ）において、図２４（ｂ）のように右側のμバッテリー２０を何らかの電力源７２とスイッチ７１の組み合わせに置き換えることもできる。このとき、スイッチ７１を入れても、パルスブロック６０がオフ状態のときは機能ブロック１４への電力が供給されない。
また、図２５（ａ）に示すように、図２３（ｅ）のμバッテリー２０をＭＰＵ２１に置き換えることもできる。図２５（ａ）のＭＰＵ２１を図２５（ｂ）のようにセンスアンプ２２に置き換えることもできる。図２５（ｃ）のように、図２５（ｂ）のセンスアンプ２２をアンテナ２３に置き換えることもできる。こうして、図２５（ｄ）のように、パルスブロック右側も一般化して機能ブロック２４に置き換えることができる。結局、図２５（ｄ）に示すように、もっとも一般的な書き方をすれば、パルスブロック６０は機能ブロック１４及び機能ブロック２４に挟まれているのである。このとき、機能ブロック１４及び機能ブロック２４との間に交換される電力は、パルスブロック６０でパルス化されていることになる。
（第５の実施形態）
デジタル回路では入力の立ち上がりや立下り（エッジ）でデータを取り込むことが非常に有用で、入力パルスのエッジを用いてトリガーを引くエッジトリガー型の回路が広く用いられている。ラッチ回路もその一種であり、立下りで回路の状態を遷移させている。このようなラッチ回路は他の組み合わせ回路と共に複数利用され、それぞれの間でデータをやり取りしている。ここでエッジとエッジの間隔が狭いと回路はレーシングと呼ばれる誤動作を起こしやすくなる。本実施形態のパルスブロックによりエッジ間隔を制御することでレーシングを抑制することが出来る。
図２６（ａ）〜（ｃ）を用いて、本発明の第５の実施形態を説明する。本実施形態は、パルスブロック６０をラッチ回路に適用したものである。図中の６１，６２，６３にパルスブロックが含まれる。６６はＭＰＵ、６７はラッチ回路、６８はスイッチを示している。
図２６（ａ）では、パルスブロック６１から出力されるパルスがＭＰＵ６６を動かすトリガー信号となり、ＭＰＵ６６がラッチ回路制御信号を発信し、ラッチ回路６７が動作するようになっている。ここで本発明によるパルスブロックの発生する波形が図８に示すように立ち下がりと立ち下がりの間隔（エッジ間隔）がエージングデバイスの寿命τagA 及びτagB で制御できることが特徴である。同様の機能が、図２６（ｂ）で示される回路構成でも実現できる。さらに、図２６（ｃ）に示すように、バッテリーとパルスブロックをμバッテリーモジュール、或いはマイクロバッテリーブロックで置き換えることができる。
（第６の実施形態）
図２７を用いて、本発明の第６の実施形態を説明する。この実施形態は、３つの機能ブロックと一つのパルスブロックから構成されている。まず、機能ブロック９１及び機能ブロック９２が接続され、パルスブロック８１は、その接続に対して、クランプ型に接続している。そして機能ブロック９３は、パルスブロック８１に接続している。即ち、パルスブロック８１の出力側に機能ブロック９１，９２が接続され、パルスブロック８１の入力側に機能ブロック９３が接続されている。
このような構成では、パルスがオフ状態の場合、機能ブロック９１と機能ブロック９２の間で導通しているが、パルスがオン状態になったとき、機能ブロック９１と機能ブロック９３の間で導通するようになる。このように、パルスブロック８１を用いて、接続先を変換することが可能なのである。ここで機能ブロック９２或いは機能ブロック９３に電力源があれば、この接続先の変換は電力源の変換に他ならない。もちろん、どちらかの機能領域をアースにしておけば、この接続先の変換は電源のオン・オフに他ならない。このような使用方法を用いた場合、上述したように、バッテリー寿命延長措置として利用することが可能である。
図２８は、この例を機能ブロック４個、及びパルスブロック２個に拡張したものである。動作は、図２７で説明したものから容易に類推できるが、やや複雑になるので簡単に説明しておく。まず、機能ブロック９１及び９２の間が導通している。パルスブロック８１がオン状態になったとき、機能ブロック９２が機能ブロック９３に置き換えられるが、そのとき、同時にパルスブロック８２もオン状態になっていると、機能ブロック９３は、更に機能ブロック９４に置き換えられる。
ここで、図２８の例を更に具体的に説明する。まず、パルスブロック８１の周期Ｔ１に対し、パルスブロック８２が２倍の周期２Ｔ１を持っていたとする。例えば、パルスブロック８１が１０秒毎に１秒間オン状態になり、パルスブロック８２が２０秒毎に１秒間オン状態になるとする。更に、パルスブロック８１がオン状態になるとき、２回に１回はパルスブロック８２もオンになるよう位相を合わせることができる。このとき、通常機能ブロック９１及び９２が導通しているが、２０秒のうち１秒間機能ブロック９１及び９３が導通し、更に別のタイミングで、２０秒のうち１秒間機能ブロック９１及び９４の間が導通することになる。
図２９は、パルスブロックをＮ個、機能ブロック数をＮ＋２個に拡張した場合を図示している。即ち、Ｎが３の場合は図２８の構成に加え、パルスブロック８３と機能ブロック９５が付加したものとなる。より一般的には、第１のパルスブロック８１の出力端に第１及び第２の機能ブロック９１，９２が接続され、第１のパルスブロック８１の入力端に電力源を含む第３の機能ブロック９３が接続され、２からＮまでの自然数ｉに対して、第ｉのパルスブロック８ｉの出力端に第ｉ−１のパルスブロック８（ｉ−１）の入力端が接続され、第ｉのパルスブロック８ｉの入力端に電力源を含む第ｉ＋２の機能ブロック９（ｉ＋２）が接続されている。
ここで、機能ブロックは、必ずしも電力源を含まなくても良い。そこで、機能ブロック９２をアースとし、機能ブロック９３に電力源が含まれる場合を考えよう。このとき、パルスブロック８１がオフ状態のときは、機能ブロック９１には電力供給が行われず、オン状態のときのみ機能ブロック９３から電力が供給される。このような使用方法を用いた場合、上述したように、バッテリー寿命延長措置として利用することが可能である。
（変形例）
なお、本発明は上述した各実施形態に限定されるのではない。実施形態では、エージングデバイスとして２層ゲート構成の不揮発性メモリセルを用いたが、必ずしもこれに限らず、電荷等の蓄積から一定時間経過後にオン又はオフとなるような素子であれば用いることができる。
例えば、図３０（ａ）（ｂ）に示すような相変化メモリとしてのＯＵＭ（Ovonic Unified Memory、http://www.ovonic.com/PDFs/Elec_Memory_Research_Report/OUM.pdf）を用いることができる。図３０中の１０１はｐ- 型層、１０２はｎ型層、１０３はｐ+ 型層、１０４は相間絶縁膜、１０５は電極、１０６は多結晶のカルコゲナイド層、１０７はカルコゲナイド層１０６の相変化領域（プログラム領域）である。この場合、カルコゲナイドの相変化（ポリ／アモルファス）を利用し、電力供給によりプログラム領域に相変化を起こさせ、抵抗値の変化を読み取る。例えば、電流印加で抵抗の高いアモルファス状態に書き込むとその状態が一定時間保護される。相変化メモリの場合その時間を寿命とする。
また、図３１に示すようなＯＵＭを用いたＳＳＡＤを用いることも可能である。図３１中の２０１は基板、２０２は多結晶のカルコゲナイド層、２０３はプログラム領域、２０４はソース領域、２０５はドレイン領域、２０６はゲート電極を示している。この場合、アモルファス状態に寿命があり、ほぼ絶縁体になることが必要である。
さらに、図３２に示すように、ＭＯＮＯＳ／ＳＯＮＯＳを用いたＳＳＡＤを用いることも可能である。図３２中の３０１はＳｉ基板、３０２はソース領域、３０３はドレイン領域、３０４はＳｉＯ2 膜、３０５はＳｉ3 Ｎ4 膜、３０６はＳｉＯ2 膜、３０７は制御ゲート、３０９は電子トラップを示している。この場合、Ｓｉ3 Ｎ4 ／ＳｉＯ2 界面に形成される電子トラップ３０９を利用し、トラップ数やトラップの電子放出率を調節して寿命制御を行うことができる。
これまで、図１（ｂ）及び図１（ｃ）に示すエージングデバイスの単体セルでの機能を利用した実施形態について説明してきた。本実施形態では、図１（ｄ）の機能を用いた実施形態について説明する。
(第7の実施形態)
図３３は、本発明の第７の実施形態に係わる半導体装置を示す回路構成図である。
本実施形態で利用するエージングデバイスは、前記図１（ｄ）の機能を持つものである。
図９に示す（第一の実施形態）との違いは、各エージングデバイスのドレインにインバータ回路が接続されていることである。このため、エージングデバイスのオン/オフが反転し、その後の動作は（第一の実施形態）と同様である。また、図１０で述べたように昇圧回路は無くても良いし、図１１で述べたように制圧回路に置き換えても良い。また、ここでのスイッチングデバイスは図９のようにゲートとドレインを接続したダイオード接続であるが、図６、１０、１１で示したようなものにしても良い。インバータ回路を用いることによって（第一の実施形態）で説明したすべての組み合わせによる実現が可能となる。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
エージングデバイスの単位セルの機能を説明するための模式図。 本発明で使用するエージングデバイスの素子構造を示す断面図。 エージングデバイスの単位セル機能を説明するための模式図。 本発明で使用するエージングデバイスのセルアレイの一例を示す図。 複数のエージングデバイスを接続した例を示す図。 第１の実施形態に係わる半導体装置（二重パルス発信電源装置）を示す回路構成図。 第１の実施形態に用いた各エージングデバイスの特性を示す図。 発信された二重パルスの原理を説明する図。 第１の実施形態に用いたスイッチ回路の他の例を示す図。 第１の実施形態の変形例を示す回路構成図。 第１の実施形態の別の変形例を示す回路構成図。 発信された一重パルスの原理を説明する図。 第２の実施形態に係わる半導体装置（１重パルス発信電源装置）を示す回路構成図。 第２の実施形態の変形例を示す回路構成図。 第２の実施形態の別の変形例を示す回路構成図。 発信された一重パルスの原理を示す図。 発信された一重パルスを示す図。 第３の実施形態に係わる半導体装置（三重パルス発信電源装置）を示す回路構成図。 第３の実施形態の変形例を示す回路構成図。 第３の実施形態の別の変形例を示す回路構成図。 発信された三重パルスの原理を示す図。 第４の実施形態を説明するためのもので、発信された一重パルス、二重パルス、三重パルスを示す図。 パルスブロックを含む回路構成の概念を示す図。 マイクロバッテリーモジュールを含む回路構成の概念を示す図。 パルスブロックを含む回路構成の概念を示す図。 第５の実施形態に係わる半導体装置（パルスブロックとラッチ回路を含む回路）を示す回路構成図。 第６の実施形態に係わる半導体装置を示すブロック図。 第６の実施形態の変形例を示すブロック図。 第６の実施形態の別の変形例を示すブロック図。 公知の基本的な相変化メモリの素子構造を示す図。 相変化メモリを用いたエージングデバイスを示す素子構造断面図。 公知の基本的なＭＯＮＯＳ或いはＳＯＮＯＳの素子構造を示す断面図。 第７の実施形態の回路構成を示す図。
符号の説明
１０…センスアンプ
１１…アンテナ
１２…ＭＰＵ
１３…スイッチ
１４…機能ブロック
２０…μバッテリー
２１…ＭＰＵ
２２…センスアンプ
２３…アンテナ
２４…機能ブロック
３０…基本単位
３１…エージングデバイス
３２…昇圧回路
３３…スイッチ素子
３４…制圧回路

Claims (15)

  1. ソースが入力端に接続され、第１の寿命τ１でオンし、第２の寿命τ２（＞τ１）でオフする第１のエージングデバイスと、
    ソースが前記入力端に接続され、ゲートが第１のエージングデバイスのドレインに接続され、ドレインが第１のエージングデバイスのゲートに接続され、第３の寿命τ３でオンし、第４の寿命τ４（＞τ３）でオフする第２のエージングデバイスと、
    第１のエージングデバイスのドレインと出力端との間に挿入され、第１のエージングデバイスがオンの時にオンし、第２のエージングデバイスがオンの時にオフする第１のスイッチ素子と、
    第２のエージングデバイスのドレインと前記出力端との間に挿入され、第２のエージングデバイスがオンの時にオンし、第１のエージングデバイスがオンの時にオフする第２のスイッチ素子と、
    を具備してなることを特徴とする半導体装置。
  2. 第１及び第２のスイッチ素子は、ゲートがドレインに接続されたＭＯＳトランジスタであることを特徴とする請求項１記載の半導体装置。
  3. 第１のスイッチ素子はゲートが第１のエージングデバイスのゲートに接続されたＭＯＳトランジスタであり、第２のスイッチ素子はゲートが第２のエージングデバイスのゲートに接続されたＭＯＳトランジスタであることを特徴とする請求項１記載の半導体装置。
  4. 第１のエージングデバイスのドレインと第２のエージングデバイスのゲートとの間に第１の昇圧回路又は第１の制圧回路が挿入され、第２のエージングデバイスのドレインと第１のエージングデバイスのゲートとの間に第２の昇圧回路又は第２の制圧回路が挿入されていることを特徴とする請求項１記載の半導体装置。
  5. 第１のエージングデバイスは、第１の寿命τ１を持つノーマリオン型のエージングデバイスと第２の寿命τ２を持つノーマリオフ型のエージングデバイスとを直列接続したものであり、第２のエージングデバイスは、第３の寿命τ３を持つノーマリオン型のエージングデバイスと第４の寿命τ４を持つノーマリオフ型のエージングデバイスとを直列接続したものであることを特徴とする請求項１記載の半導体装置。
  6. 前記ノーマリオン型の各エージングデバイスはそれぞれ複数のセルを並列接続させたものであり、前記ノーマリオフ型の各エージングデバイスはそれぞれ複数のセルを並列接続させたものであることを特徴とする請求項５記載の半導体装置。
  7. 電源側と電子機器側との間に挿入され、電荷を注入してから所定の寿命が経過するとオンするエージングデバイスからなり、
    前記エージングデバイスのソースは前記電源側に接続され、前記エージングデバイスのドレインは前記電子機器側に接続され、前記エージングデバイスのゲートはドレインに接続されていることを特徴とする半導体装置。
  8. 前記ゲートとドレインとの間に昇圧回路又は制圧回路が挿入されていることを特徴とする請求項７記載の半導体装置。
  9. ソースが入力端に共通接続され、第１の寿命τ１でオンし、第２の寿命τ２（＞τ１）でオフするＮ個のエージングデバイスと、各々のエージングデバイスのドレインと出力端との間にそれぞれ挿入され、接続されたエージングデバイスがオンの時にオンし、他のエージングデバイスがオンの時にオフするスイッチ素子とを具備してなり、
    １からＮ−１までの自然数ｉに対して第ｉのエージングデバイスのドレインが第ｉ＋１のエージングデバイスのゲートに接続され、第Ｎのエージングデバイスのドレインが第１のエージングデバイスのゲートに接続されてなることを特徴とする半導体装置。
  10. 第ｉのエージングデバイスのドレインと第ｉ＋１のエージングデバイスのゲートとの間に第ｉの昇圧回路又は制圧回路がそれぞれ挿入され、第Ｎのエージングデバイスのドレインと第１のエージングデバイスのゲートとの間に第Ｎの昇圧回路又は制圧回路が挿入されていることを特徴とする請求項９記載の半導体装置。
  11. 第１の寿命τ１と第２の寿命τ２は、前記エージングデバイス毎に異なることを特徴とする請求項９又は１０記載の半導体装置。
  12. 前記エージングデバイスは、浮遊ゲートと制御ゲートを備えた２層ゲート構成のＭＯＳＦＥＴであり、前記寿命は、前記浮遊ゲートへの電荷注入直後から前記エージングデバイスのオン・オフ状態が変化するまでの経過時間で定義されるものあることを特徴とする請求項１，７又は９記載の半導体装置。
  13. 請求項１〜１２の何れかに記載の半導体装置の出力端に第１の機能ブロックを接続し、入力端に第２の機能ブロックを接続してなり、第２の機能ブロックが電力源を含むことを特徴とする半導体装置。
  14. 請求項１〜１２の何れかに記載の半導体装置の出力端に第１の機能ブロック及び第２の機能ブロックを接続し、前記半導体装置の入力端に電力源を含む第３の機能ブロックを接続してなることを特徴とする半導体装置。
  15. 請求項１〜１２の何れかに記載の半導体装置をＮ個用い、
    第１の半導体装置の出力端に第１及び第２の機能ブロックが接続され、第１の半導体装置の入力端に第３の機能ブロックが接続され、
    ２からＮまでの自然数ｉに対して、第ｉの半導体装置の出力端に第ｉ−１の半導体装置の入力端が接続され、第ｉの半導体装置の入力端に第ｉ＋２の機能ブロックが接続されてなる、ことを特徴とする半導体システム。
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