JP4435095B2 - 半導体システム - Google Patents

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Description

本発明は、シングルゲート構造のＭＯＳ型の半導体装置に係わり、特に電荷の蓄積により一定時間オン又はオフするエージングデバイスを用いた半導体システムに関する。
電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）は、一般に浮遊ゲートと制御ゲートを有する二重ゲート構造となっている。さらに、電荷の蓄積により一定時間オン又はオフするエージングデバイスも、ＥＥＰＲＯＭと同様に二重ゲート構造となっている（例えば、特許文献１，２参照）。
これに対し一般的なＩＣは、浮遊ゲートはなく制御ゲートのみを有するシングルゲート構造となっており、更に導電型の異なるＭＯＳトランジスタを相補的に配置したＣＭＯＳ構造となっている。従って、この種のＩＣにＥＥＰＲＯＭ又はエージングデバイスを混載する際には、わざわざ浮遊ゲートを製造するようにプロセスを組みなおさなければならない。シングルゲート構造のＩＣに対してＥＥＰＲＯＭやエージングデバイスを混載するために浮遊ゲートを形成するプロセスを追加するのは、コスト面でマイナスが大きく、デバイスの製造価格を大幅に上げてしまう。
なお、ＥＥＰＲＯＭとエージングデバイスは、ゲート絶縁膜の厚さにより使い分けることができる。即ち、ゲート絶縁膜の膜厚が比較的厚いと浮遊ゲートによる電荷蓄積時間が十分に長くなり、不揮発性メモリとして使用することができる。一方、ゲート絶縁膜の膜厚が十分に薄いと、浮遊ゲートによる電荷蓄積時間が短くなり、電子タイマーとして使用することができる。
特開２００４−９４９２２ 特開２００５−３１０８２４
このように従来、ＥＥＰＲＯＭやエージングデバイスは浮遊ゲートと制御ゲートを有する二重ゲート構造となっており、これがシングルゲート構造の一般的なＩＣと混載する際のネックになると共に、デバイスの製造コストを上昇させる要因となっている。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、シングルゲート構造でエージングデバイス等を実現することができ、シングルゲート構造のＩＣに混載する際の製造コストの低減に寄与し得る半導体システムを提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、電荷の蓄積により一定時間オフするエージングデバイスを複数個直列接続した直列回路と、電荷の蓄積により一定時間オンするエージングデバイスを複数個並列接続した並列回路とを、直列に接続して構成される半導体システムであって、前記各エージングデバイスは、電気的書き換え可能な不揮発性半導体メモリ、又は電荷の蓄積により一定時間オン又はオフするエージングデバイスとして用いられ半導体装置において、相互に絶縁分離して形成された第１及び第２の半導体領域と、前記第１及び第２の半導体領域に跨るように前記第１及び第２の半導体領域上に厚さ３ｎｍ以下のゲート絶縁膜を介して形成され、且つ前記第１の半導体領域に対する結合容量が前記第２の半導体領域に対する結合容量よりも大きくなるように形成された浮遊ゲート電極と、前記第１の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、一方が第１の配線に接続され他方が第２の配線に接続された第１のソース・ドレイン層と、前記第２の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、第３の配線に共通接続された第２のソース・ドレイン層と、を具備したことを特徴とする。
また、本発明の別の一態様は、電荷の蓄積により一定時間オフするエージングデバイスを複数個直列接続した直列回路と、電荷の蓄積により一定時間オンするエージングデバイスを複数個並列接続した並列回路とを、直列に接続して構成される半導体システムであって、前記各エージングデバイスは、相互に絶縁分離して形成された第１及び第２の半導体領域と、前記第１及び第２の半導体領域に跨るように前記第１及び第２の半導体領域上に厚さ３ｎｍ以下のゲート絶縁膜を介して形成され、且つ前記第１の半導体領域に対する結合容量が前記第２の半導体領域に対する結合容量よりも大きくなるように形成された浮遊ゲート電極と、前記第１の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、一方が第１の配線に接続され他方が第２の配線に接続されたソース・ドレイン層と、前記浮遊ゲート電極下を含んで前記第２の半導体領域の表面部に形成され、第３の配線に接続された拡散層と、を具備したことを特徴とする。
また、本発明の別の一態様は、電荷の蓄積により一定時間オフするエージングデバイスを複数個直列接続した直列回路と、電荷の蓄積により一定時間オンするエージングデバイスを複数個並列接続した並列回路とを、直列に接続して構成される半導体システムであって、前記各エージングデバイスは、相互に絶縁分離して形成された第１及び第２の半導体領域と、前記第１及び第２の半導体領域に跨るように前記第１及び第２の半導体領域上に厚さ３ｎｍ以下のゲート絶縁膜を介して形成され、且つ前記第１の半導体領域側のゲート幅が前記第２の半導体領域側のゲート幅よりも長くなるようにＴ字型に形成され、前記第１の半導体領域に対する結合容量を前記第２の半導体領域に対する結合容量よりも大きくした浮遊ゲート電極と、前記第１の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、一方がビット線に接続され他方がソース線に接続された第１のソース・ドレイン層と、前記第２の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、ワード線に共通接続された第２のソース・ドレイン層と、を具備したことを特徴とする。
本発明によれば、実質的にシングルゲート構造の２つのＭＯＳトランジスタを形成することで、エージングデバイスを作製することができる。従って、ＣＭＯＳの製造と整合性の良いプロセスで安価に、エージングデバイスを作製することができる。このため、シングルゲート構造のＩＣにエージングデバイスを混載する際の製造コストの低減をはかることが可能となる。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるシングルゲート構造の半導体装置の概略構成（素子レイアウト）を示す平面図である。図２は、その等価回路図である。以下では、エージングデバイスとして用いる例について説明するが、同じ構成でＥＥＰＲＯＭに適用することも可能である。
素子分離のためのＳＴＩ（Shallow Trench Isolation）２で囲まれた２つの素子領域１０，２０が隣接配置されている。第１の素子領域（第１の半導体領域）１０と第２の素子領域（第２の半導体領域）２０を跨ぐように、ポリシリコン又はメタルからなる浮遊ゲート電極３０が配置されている。このゲート電極３０は、Ｔ字型形状に形成され、何れの配線にも接続されずにフローティングとなっている。ここでは、ゲート電極３０の素子領域１０側をＦＧ１、ゲート電極３０の素子領域２０側をＦＧ２と称する。また、図には示さないが、ゲート電極３０の下には、素子領域１０，２０共に同じ材料のゲート絶縁膜が形成されている。
第１の素子領域１０では、ＦＧ１の両側にソース拡散層１１及びドレイン拡散層１２が形成されている。即ち、ＦＧ１下のチャネル領域を挟んでソース拡散層１１及びドレイン拡散層１２が形成されている。そして、ソース拡散層１１はソース線４１（ＳＬ）に接続され、ドレイン拡散層１２はビット線４２（ＢＬ）に接続されている。第２の素子領域２０では、ＦＧ２の両側にソース拡散層２１及びドレイン拡散層２２が形成されている。そして、ソース拡散層２１及びドレイン拡散層２２は、ワード線４３（ＷＬ）に共通接続されている。
ビット線ＢＬとソース線ＳＬは平行に配置され、ビット線ＢＬ及びソース線ＳＬとワード線ＷＬとは直交配置されている。そして、ビット線ＢＬ及びソース線ＳＬは同じレイヤーであり、ワード線ＷＬよりも上層に形成されている。ここで、３１はソース線コンタクト（Ｓ）、３２はビット線コンタクト（Ｄ）、３３，３４はワード線コンタクト（ＣＧ）を示している。
図１において、短い矢印は最小加工寸法長（Ｆ）を表している。セル全体の大きさは、横に８Ｆ、縦に１２Ｆで占有面積９６Ｆ2 となっている。４Ｆ2 のファイルメモリセルに比べると大きいように見えるが、エージングデバイスの場合は集積化されたメモリセルアレイとデコーダの間に架橋構造で挟み込んで使用するため、メモリセルのように集積化に不利になることはない（特許文献１）。エージングデバイスの占有面積は、寿命制御のための回路を含めても、せいぜい２００Ｆ2 程度にしかならないので、寿命制御回路に必要なビット数（０．４ｋｂ）を掛け合わせても、８×１０4 Ｆ2 にしかならない。一方、例として１Ｇｂのメモリセルアレイを考えると、メモリアレイの占有面積は４Ｆ2 ×１Ｇｂ＝４×１０9 Ｆ2 となる。従って、エージングデバイスの占有面積は、対メモリ換算で２×１０-5である。メモリチップの値段を大目に見積もって１０００円だとしても、エージングデバイスの値段は０．０２円と極めて安くなる。
しかしながら、これは、エージングデバイスをＥＥＰＲＯＭ等のメモリセルと混載させたときの見積もりである。二重ゲート構造を有しないＩＣ製品の場合、僅かな占有面積しか持たないエージングデバイスのために二重ゲート構造を有するプロセスを追加すると、製造コストは数倍に膨れ上がってしまう。そこで、ＩＣカードなどに応用する場合、ＣＭＯＳと整合性の良い構造のエージングデバイスが必要になる。
図１で特徴的なことは、Ｔ字型をした浮遊ゲート電極３０が、ＳＴＩ２の一部を挟んで二つの領域（ＦＧ１とＦＧ２）に跨っていることである。さらに、Ｔ字型をしているために、ＦＧ１のゲート面積がＦＧ２のゲート面積より大きくなっている。この例では、５：１になっている。この大きなゲート面積比は、以下で説明するように、本実施形態の最大の特徴である。
次に、従来のメモリセルの制御ゲートに代わって、ワード線ＷＬに接続される制御コンタクト（ＣＧ）がＦＧ２を挟んで対向配置されている。これにより、占有面積を無用に拡大するのを防いだ構造となっている。もし、ＣＧがＦＧ２の右横に配置されれば、エージングデバイスセルは、図１横方向に２Ｆ伸ばさなければならない。ビット線ＢＬはドレインコンタクト（Ｄ）に接続され、グラウンドに落とすソース線ＳＬはソースコンタクト（Ｓ）に接続されている。
図１中の矢視Ｉ−Ｉ断面を、図３に示す。ｐ型Ｓｉ基板１上の第２の素子領域２０において、素子領域２０上の一部にシリコン酸化膜等のゲート絶縁膜３５を介してゲート電極３０（ＦＧ２）が形成されている。ＦＧ２下のチャネル領域を挟んでソース拡散層２１とドレイン拡散層２２が形成されている。これらの左右の拡散層２１，２２のそれぞれにビアー状の電極２５，２６が打ち込まれ、第１メタル層（Ｍ１）のワード線ＷＬと接続されている。このように、通常のＭＯＳＦＥＴと異なり、ソース・ドレイン拡散層２１，２２の両方がワード線ＷＬに接続されているのが特徴である。
この断面から見たもう一つの特徴は、ワード線ＷＬの上に第２メタル層（Ｍ２）からなるビット線ＢＬとソース線ＳＬが配置されていることである。もしこの順序が逆になり、ソース線ＳＬ及びビット線ＢＬがワード線ＷＬの下に来ると、ビアー電極２５，２６との間隔が狭くなりすぎ、ショートの可能性があるので、この領域を引き伸ばさなければならない。これも占有面積を広げることになる。
図１中の矢視 II−II 断面を、図４に示す。この断面構成は、ＦＧ１が浮遊ゲートの一部であることを除いて、通常のＭＯＳＦＥＴと同じである。即ち、ｐ型Ｓｉ基板１上の第１の素子領域１０において、素子領域１０上の一部にシリコン酸化膜等のゲート絶縁膜３５を介してゲート電極３０（ＦＧ１）が形成されている。ＦＧ１下のチャネル領域を挟んでソース拡散層１１とドレイン拡散層１２が形成されている。ソース拡散層１１にビアー状の電極１５が打ち込まれ、第２メタル層（Ｍ２）のソース線ＳＬと接続されている。ドレイン拡散層１２にビアー状の電極１６が打ち込まれ、第２メタル層（Ｍ２）のビット線ＢＬ線と接続されている。そして、この断面から見た素子には、ＥＥＰＲＯＭとして用いるにも拘わらず、制御ゲートがないことが本実施形態の最大の特徴の一つである。
図１中の矢視 III−III 断面を、図５に示す。この断面図からは、ＦＧ１とＦＧ２が一つのポリシリコン（シングルポリ）で構成されていて、しかも浮遊状態であることが分かる。本実施形態では、ＦＧ１及びＦＧ２下のゲート絶縁膜３５は、何れも熱酸化膜で同じである。これは、製造コストの上で最も有利な条件である。ゲート絶縁膜３５の厚さは、例えば２ｎｍとした。
図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）は、本実施形態のエージングデバイスの動作原理、特に書き込み方法を説明するための図である。両サイドのＳＴＩが無いのでソース・ドレインの形状は上述したものと異なるが、本質的な違いはない。図６（ａ）〜（ｃ）はｐチャネルのノーマリオフ型、図７（ａ）〜（ｃ）はｎチャネルのノーマリオン型のエージングデバイスである。図６の素子領域１０にｎウェルがある以外は何れも動作原理は同様なので、図７（ａ）〜（ｃ）のノーマリオン型のエージングデバイスについて説明する。
まず、前記図５の断面に相当する図７（ａ）を参照する。ｐウェルでもｐ−Ｓｉでも良いが、ここでは基板１をｐ−Ｓｉとする。ワード線ＷＬから制御コンタクトＣＧに負の電圧（ＶCG）を印加する。このとき、ＦＧ１のゲート容量がＦＧ２のゲート容量より大きいため、ＦＧ２下のゲート絶縁膜（トンネル膜）に大きな電界が印加される。一方、ＦＧ１下のゲート絶縁膜には殆ど電界が印加されないので、電子がＦＧ１からソース，ドレイン、又はソース・ドレイン間のチャネルヘトンネルして行くことはない。こうして、ｎ+ 型の拡散層からＦＧ２に電子が注入される。ＦＧ１とＦＧ２はシングルポリで繋がっているので、ＦＧ２からＦＧ１へ電子が輸送される。電子は、ＦＧ１及びＦＧ２全体に渡って分配される。
続いて、ＦＧ１を縦断する線に沿った断面、即ち前記図４の断面に相当する図７（ｂ）を参照する。ＦＧ２で注入された電子が分配されているために、ＦＧ１下に正孔が集まり、チャネルがオフ状態になる。もともと、ノーマリオン型であったので、この電子が抜けるまでオフ状態のままである。エージングデバイスは、メモリセルよりもゲート絶縁膜を薄くしているので、電子が時間の経過と共に漏れてゆく。そのため、図７（ｃ）に示すように、所望の時間でオフ状態からオン状態に経時変化する。
従って、ノーマリオン型を使用することにより、電荷注入から一定時間後にオンする電子タイマーを実現することが可能となる。ここで、ゲート絶縁膜３５の膜厚によって、電荷注入後にオフ状態からオン状態に変化するまでの時間、即ち寿命を制御することができる。例えば、酸化膜からなるゲート絶縁膜３５の膜厚Ｔｏｘを〜２ｎｍとすれば、寿命は約１分となり、Ｔｏｘを〜２．５ｎｍにすれば、寿命は約１日となり、Ｔｏｘを〜３ｎｍにすれば、寿命は約１年となる。また、膜厚Ｔｏｘを３．３ｎｍ以上にすれば、寿命は１０年以上となり、これはエージングデバイスというよりも不揮発性メモリとして十分な記録保持時間となる。
図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）も、本実施形態に関するエージングデバイスの動作原理を説明するための図である。図８（ａ）〜（ｃ）がｐチャネルのノーマリオン型、図９（ａ）〜（ｃ）がｎチャネルのノーマリオフ型である。説明は上述したものと同様なので省く。
また、ノーマリオン型とノーマリオフ型を組み合わせることにより、オフ→オン→オフ型やオン→オフ→オン型を作ることも可能である。さらに、後述するように同一種類の複数個のエージングデバイスを並列又は直列に接続することにより、制御時間の平均化をはかっても良い。
このように本実施形態によれば、第１の素子領域１０側の第１のＭＯＳトランジスタに着目すると、第２の素子領域側のＭＯＳトランジスタのソース・ドレイン拡散層２１，２２が第１のＭＯＳトランジスタの制御ゲートとして機能し、二重ゲート構造のエージングデバイスと同様の機能を発揮することになる。従って、シングルゲート構造でありながら、二重ゲート構造のエージングデバイスと同様の機能を有するエージングデバイスを実現することができる。このため、シングルゲート構造のＩＣに混載する際に、ゲート形成のためのプロセスを組み直す必要がなくなり、製造コストの大幅な低減をはかることができる。また、ゲート絶縁膜を厚くすれば、ＥＥＰＲＯＭとして使用できる。
（第２の実施形態）
図１０及び図１１は、本発明の第２の実施形態に係わるシングルゲート構造の半導体装置を説明するためのもので、図１０は素子レイアウトを示す平面図、図１１は図１０の矢視 III−III 断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、ＦＧ１下の絶縁膜に High-K 材料を用いたことにある。即ち、ＦＧ２下のゲート絶縁膜３５は第１の実施形態と同様に熱酸化膜であるが、ＦＧ１下のゲート絶縁膜３７は、例えばハフニウム酸化膜（ＨｆＡｌＯｘ）で形成されている。
このような構成であれば、素子レイアウトとして、ＦＧ１のゲート面積とＦＧ２のゲート面積の比を縮小することができる。図１０ではＦＧ１のゲート面積とＦＧ２のゲート面積の比を等しくしているが、場合によって図１２に示すように、面積比を逆転することも可能である。
ここで注目すべきことは、ＦＧ１下のゲート絶縁膜３７に High-K 材料を用いた場合、セルの占有面積を大幅に節約することができる点である。図１０を例にとって説明すると、縦方向の大きさが１２Ｆから８Ｆまで縮小している。これにより、占有面積も２／３に縮小している。一方、図１２を見ると、ＦＧ１は最小加工寸法長Ｆより細くできないので、ＦＧ１とＦＧ２の面積を逆転するためにはＦＧ２を太くするしかない。そのため、縦方向の占有が１０Ｆとなり、占有面積縮小効果は、図１０ほどではない。
このように、High-K 材料を用いた縮小効果は、ＦＧ１とＦＧ２のゲート面積が等しくなるとき最大である。
High-K 材料を用いる場合の注意点は、High-K 材料自体が高価であることと、High-K 膜の信頼性である。本実施形態は、安価なエージングデバィスを提供することが目的なので、High-K材料による占有面積縮小効果と High-K 材料の価格のトレードオフに注意し、システム設計に応じて使い分けねばならない。例えば、エージングデバイスを１個しか有しないようなＩＣで High-K 膜を使用すれば占有面積縮小効果も限定的であるので、混載しているトランジスタが High-K 膜を使用していない限り High-K 膜の使用は避けた方が良い。一方、エージングデバイスを多数使用するシステムでは、High-K 膜を用いて占有面積縮小効果を最大限に引き出す設計が可能である。
次に、信頼性の問題であるが、エージングデバイスは、並列化や直列化によって不良ビット対策を講じているが（特許文献１，２）、セル自体の信頼性が低くなれば、並列したり直列したりするセルの数が多くなる。そのため、返って占有面積が増大することもある。 High-K 膜を用いるには、こうした問題も考慮に入れた上でシステムを設計に入れる必要がある。
（第３の実施形態）
図１３は、本発明の第３の実施形態に係わるシングルゲート構造の半導体装置の要部構成を示す断面図である。この断面は、前記矢視Ｉ−Ｉ断面に相当している。
本実施形態が先の第１の実施形態と異なる点は、図１３に示すように、第２の素子領域２０において、ＦＧ２の両側のみでなく、ＦＧ２下を含み、素子領域２０の全面に拡散層２４を形成したことにある。このような構成を得るには、ＦＧ２を形成する前の段階で素子領域２０の表面部にｎ+ 型拡散層２４を作製しておく必要がある。
また、この構成では、図１４に示すように、ワード線コンタクト（ＣＧ）を一つに削減することが可能である。図１５は、ワード線コンタクト（ＣＧ）を一つにした場合の素子レイアウトを示す平面図である。図１５の矢視Ｉ−Ｉ断面が、前記図１４である。
本実施形態の素子レイアウトで注意すべきところは、ＣＧからＦＧ２までの距離の製造ばらつきが書き込み特性に影響を与える可能性があることである。この点、ＦＧ２の反対側にもＣＧを設けた図１３の構造の方が、二つのＣＧの位置のばらつきを平均化することができるためより、ロバストな設計となる。何れにしろ、書き込みにはベリファイパルスが必要である。
書き込み電圧（ＶCG）、ゲート面積比（或いは誘電率比）、書き込み時印加電界（α）の関係を示す式を提示しておく。
ＶCG＝α×｛（Ｃ１＋Ｃ２）／Ｃ１｝×ＴOX
α＝１０ＭＶ／ｃｍ
ここで、ＴOXはＦＧ１及びＦＧ２下のゲート絶縁膜厚である。Ｃ１及びＣ２は、それぞれＦＧ１及びＦＧ２のゲート容量である。ゲート容量は絶縁膜厚に反比例し、ゲート面積と比誘電率に比例する。この式は、Ｃ２がＣ１に比べて小さくなるほど低いＶCGで書き込みができることを意味している。上述した構造は、Ｃ１を大きくするために、ＦＧ１のゲート面積を大きくしたり、ＦＧ１下に High-K 誘電体膜を用いたりしたのである。
また、上記のαは、書き込み時間が従来のフラッシュメモリと同等であるよう設定しているが、この書き込み時間を長くしても良いようなアプリケーションでは、αの値を小さくすることができる。この方法でも、動作電圧ＶCGを低くすることが可能である。搭載するエージングデバイスユニットの数が少なければこの方法は有力である。
（第４の実施形態）
本実施形態では、エージングデバイスとしてノーマリオフ型のＭＯＳトランジスタを用いた場合の不良ビット対策について説明する。
ノーマリオフ型では、電荷注入後にオン状態からオフ状態に変化するまでの時間、即ち寿命がくると、オンからオフに変化する。不良ビットは一般に正常ビットよりも寿命が短い。従って、複数個を並列にしておけば、正常ビットより先に不良ビットがオフ状態になっても、正常ビットがソース・ドレイン間のアクセスを許可することになる。
図１６に示すように、第１の実施形態で説明したエージングデバイスが、第１のＭＯＳトランジスタ（ＦＧ１側）のソース・ドレイン拡散層を接続端子として複数個（Ｎ個）並列に接続されている。即ち、各々のエージングデバイスの第１のＭＯＳトランジスタのソース拡散層が共通ソース５１に接続され、ドレイン拡散層が共通ドレイン５２に接続されている。
図１７（ａ）（ｂ）は、エージングデバイスの配置例を示す平面図である。図１７（ａ）ではエージングデバイスのＴ字型の浮遊ゲート電極３０（ＦＧ１，ＦＧ２）が隣接するもので同じ向きとなっており、図１７（ｂ）ではＴ字型の浮遊ゲート電極３０（ＦＧ１，ＦＧ２）が隣接するもので逆向きとなっている。
第１の素子領域では、第１のＭＯＳトランジスタのソース拡散層１１が共通ソース５１に接続され、ドレイン拡散層１２が共通ドレイン５２に接続されている。即ち、ソース５１とドレイン５２がそれぞれ共通拡散層で形成され、ソース５１，ドレイン５２共に、凸型の拡散層が連なって形成され、凸型の拡散層が第１のＭＯＳトランジスタのソース・ドレイン拡散層１１，１２となっている。第２の素子領域は、ＳＴＩ２で囲まれ各々は完全に分離している。
また、ワード線ＷＬはゲート幅方向に延在して形成され、ＦＧ２の部分でゲート長方向に突出形成され、この突出部がワード線コンタクト（ＣＧ）に接続されている。エージングデバイスの並列接続個数Ｎを２０以上にすると、寿命制御に統計的補正が加わるので好ましい。勿論、２０以下でも不良ビット対策は可能である。
図１８は、他の例である。第１及び第２の素子領域は共にＳＴＩ２により素子分離されており、第１のＭＯＳトランジスタのソース拡散層１１はソース線ＳＬにコンタクトされ、ドレイン拡散層１２はビット線ＢＬにコンタクトされている。メインのワード線ＷＬはビット線ＢＬ及びソース線ＳＬと平行に配置されているが、分岐したワード線ＷＬがビット線ＢＬ及びソース線ＳＬと直交し、第２のＭＯＳトランジスタのＣＧに接続されている。ビット線ＢＬ及びソース線ＳＬの各コンタクト（Ｄ，Ｓ）とワード線コンタクト（ＣＧ）はジグザグに並んでいる。エージングデバイスの並列接続個数Ｎを２０個以上にすると、寿命制御に統計的補正ができるので好ましい。勿論、２０以下でも不良ビット対策は可能である。
図１９は、チップ上の配置例を示す平面図である。並列するエージングデバイスセルは必ずしも一列である必要はなく、この図に示すように、チップ上全域に広がって分布していても良い。なお、図中の１１０はチップ、１１１はセル、１１２はセル１１の出力信号を合算するデコーダを示している。
このような構成であれば、エージングデバイスの製造ばらつきが寿命に与える影響を取り除くことができ、しかも不良ビットの影響も取り除くことが可能となる。
（第５の実施形態）
本実施形態では、エージングデバイスとしてノーマリオン型のＭＯＳトランジスタを用いた場合の不良ビット対策について説明する。
ノーマリオン型では、寿命がくると、オフからオンに変化する。不良ビットは一般に正常ビットよりも寿命が短い。従って、複数個を直列にしておけば、正常ビットより先に不良ビットがオン状態になっても、正常ビットがソース・ドレイン間のアクセスを遮断することになる。
図２０（ａ）（ｂ）に示すように、第１の実施形態で説明したエージングデバイスが、第１のＭＯＳトランジスタのソース・ドレイン拡散層を接続端子として複数個（Ｎ個）直列接続されている。図２０（ａ）はＴ字型の浮遊ゲート電極３０の向きを同じにしたもの、図２０（ｂ）は浮遊ゲート電極３０の向きを逆にしたものを含む例である。このように向きは自由に変えられる。
図２１は、図２０（ａ）に示すようなエージングデバイスの直列回路を複数個並列に接続したものである。例えば、２０×２０の行列配置となっている。
このように本実施形態によれば、ノーマリオン型のエージングデバイスを複数個直列接続することにより、正常ビットよりも寿命が短い不良ビットの影響を取り除くことができる。また、上記の直列接続回路を更に複数個並列に接続することにより、寿命特性の平均化をはかることができる。さらに、直列接続回路が複数個並列されていれば、何れかの直列接続回路に完全な不良ビット（断線等によりオンにならない）が存在したとしても、これを救済することが可能となる。
（第６の実施形態）
本実施形態では、オフ→オン→オフ型の不良ビット対策について説明する。なお、ここでは、ノーマリオン型の寿命τ１がノーマリオフ型の寿命τ２よりも短く、不良ビットの寿命は、良ビットの寿命の統計的バラツキの範囲よりも短いものとする。
図２２（ａ）（ｂ）に示すように、寿命τ１のノーマリオン型のエージングデバイス２１０と寿命τ２（τ１＜τ２）のノーマリオフ型のエージングデバイス２２０が、第１のＭＯＳトランジスタのソース・ドレイン拡散層を接続端子として直列接続されている。図２２（ａ）では接続のためにメタル配線２０３を用い、図２２（ｂ）では接続のためにソース・ドレイン拡散層の一方を共通にしている。そして、書き込み時にワード線コンタクトＣＧに印加する電圧がノーマリオン型とノーマリオフ型で反対となっている。
なお、図中の２００はシリコン基板、２０１はＳＴＩ膜、２０２は素子間の絶縁膜を示している。
図２３及び図２４は、平均化のためにエージングデバイスを複数個接続したものである。ノーマリオフ型のエージングデバイス２２０は並列に接続し、ノーマリオン型のエージングデバイス２１０は直列に接続し、それぞれを直列に接続している。なお、図中の２５１は共通ソース、２５２は共通ドレインである。図２３では、ノーマリオフ型とノーマリオン型との接続には、図２２（ａ）と同様にメタル配線２０３を用いている。図２４では、図２２（ｂ）と同様に、ソース・ドレイン拡散層の一方を共通にしている。
図２５及び図２６は、平均化のためにエージングデバイスを行列的に接続したものである。寿命τ１のノーマリオン型のエージングデバイスの複数個を直列接続した直列回路を複数個並列に接続した行列と、寿命τ２（τ１＜τ２）のノーマリオフ型のエージングデバイスの複数個を直列接続した直列回路を複数個並列に接続した行列と、が並列に接続されている。図２５では、ノーマリオフ型の行列とノーマリオン型の行列との接続には、図２２（ａ）と同様にメタル配線２０３を用いている。図２６では、図２２（ｂ）と同様に、ソース・ドレイン拡散層の一方を共通にしている。
このような構成であれば、不良ビットを取り除くと共に、良ビットの寿命の統計的バラツキを制御することが可能となる。特に２０×２０以上の行列にすると、統計的補正を加えるのに有利となり、２０×２０以上が好ましい。２０×２０以下でも不良ビットを取り除くことは可能である。このように、制御されたτ１とτ２がτ１＜τ２の関係を持つように設計する、或いは利用する。
（第７の実施形態）
本実施形態では、オン→オフ→オン型の不良ビット対策及び寿命制御性向上の方法について説明する。なお、ここでは、ノーマリオン型の寿命τ１がノーマリオフ型の寿命τ２よりも長く、不良ビットの寿命が、良ビットの統計的バラツキの範囲よりも短いものとする。ノーマリオン型の直列の並列と、ノーマリオフ型を並列にする。
図２７は本実施形態の一例であり、ノーマリオン型のエージングデバイス２１０の複数個の直列回路（行）と、ノーマリオフ型のエージングデバイス２２０が並列に接続され、更にこの並列接続の回路が複数個並列に接続されている。ノーマリオン型のエージングデバイスの直列接続数は統計的補正を加えるためには２０以上が好ましい。勿論、２０以下でも不良ビットは取り除ける。また、共通ソース５１或いは共通ドレイン５２に接続するノーマリオフ型も、同じように２０ビット以上が好ましく、共通ソース５１或いは共通ドレイン５２に接続するノーマリオン型も、同じように２０ビット以上が好ましい。勿論、２０以下でも不良ビットは取り除ける。
図２８は本実施形態の他の一例であり、ノーマリオン型のエージングデバイス２１０の複数個の直列回路（行）と、ノーマリオフ型のエージングデバイス２２０の複数個の直列回路（行）とが並列に接続され、更にこの並列接続の回路が複数個並列に接続されている。ノーマリオン型及びノーマリオフ型のエージングデバイスの直列接続数は統計的補正を加えるためには２０以上が好ましい。勿論、２０以下でも不良ビットは取り除ける。また、共通ソース５１或いは共通ドレイン５２に接続するノーマリオフ型は、同じように２０ビット以上が好ましく、共通ソース５１或いは共通ドレイン５２に接続するノーマリオン型も、同じように２０ビット以上が好ましい。勿論、２０以下でも不良ビットを取り除くことはできる。
このような構成であれば、不良ビットを取り除き、更に統計的に寿命バラツキを制御したτ１とτ２を持つ、オン−オフ−オン型のエージングデバイスを実現することができる。
（第８の実施形態）
次に、寿命制御を更に向上するためのトリミング技術について説明する。
図２９は、本発明の第８の実施形態に係わるトリミング付き寿命制御回路を示す概略構成図である。第１の機能領域３１０（メモリ）と、第２の機能領域３２０との間に、エージングデバイスとトリミング回路３３０を含む寿命制御回路が挿入されている。第１の機能領域と第２の機能領域は、例えば記憶領域（メモリ）とデコーダなどである。
寿命制御回路は、第１の実施形態に示したようなＴ字型のゲート電極を有するノーマリオフ型のエージングデバイスを複数個並列接続したものと、各々のエージングデバイスの出力のうち不要なものをトリミングするトリミング回路３３０で構成されている。
このように、メモリ３１０，デコーダ３２０，及び寿命制御回路を有するＬＳＩにおいては、メモリ３１０とデコーダ３２０との間に、エージングデバイス及びトリミング回路３３０が挿入されている。エージングデバイスの一方はメモリ３１０と接続され、トリミング回路３３０の一方はデコーダ３２０と接続され、これによりデコーダ３２０とメモリ３１０はアクセス可能となっている。
エージングデバイスは、予め設定された所定の時間が経過するとオフ状態となり、メモリ３１０とデコーダ３２０との接続が切れる。こうして、デコーダ３２０がメモリ３１０にアクセスすることができなくなり、ＬＳＩの機能が不全となる。例えば、メモリ３１０に暗号を解読するための複合鍵が記憶されている場合、デコーダ３２０はメモリ３１０に記憶された複合鍵を読み取ることができなくなり、暗号の有効期限化が実現する。
図３０は、トリミングを並列化回路の中に実装した装置を示す図である。図中の一点鎖線で囲った部分がトリミング回路３３０である。一方、破線円で囲った部分は合算回路３４０である。エージングデバイスのビットを合算する前に、トリミング用トランジスタ３３１と演算回路３３２が直列している。なお、図中の２００はエージングデバイスであり、トリミング用トランジスタ３３１はフローティングゲート及び制御ゲートを有する２層ゲート構成の不揮発性メモリを使用した。３３３は所定の電流値ＩＡを記憶したメモリ、３４１はセンス回路、３４２は参照信号Ｉ０を記憶したメモリである。
なお、演算回路３３２は４つの端子を備えており、第１の端子はトリミング用トランジスタ３３１の拡散層と電気的に接続され、第２の端子はトリミング用トランジスタ３３１の制御ゲートと電気的に接続され、第３の端子はメモリ３３３と電気的に接続され、第４の端子は合算回路３４０と接続されている。
まず、不揮発性メモリ３３１に電荷を注入し、オン状態にしておく。実際には、オン状態にする方法は、この不揮発性メモリがノーマリオン型であるかノーマリオフ型であるのか、或いはソース・ドレイン領域がｎ型であるかｐ型であるのかということによって異なり、その型に応じて電荷（電子や正孔）を注入したり、或いは放出したりして実現する。ここでは、簡単のため、「電荷を注入してオン状態になる」場合のみを用いて説明するが、「電荷を放出してオン状態になる」場合でも本発明の本質は変わらない。勿論、この不揮発性メモリの電荷保持特性はエージングデバイスの寿命より十分長くなければならない。
続いて、この演算回路３３２を用いてエージングデバイス２００にドレイン電圧を印加する。そのドレイン電流を演算回路３３２でセンスし、予め設定しておいた電流レベルＩＡと比較する。このＩＡは、良ビットのエージングデバイスのうち、寿命の長い集団と短い集団を区別するしきい値である。トリミング回路では、エージングデバイスをオンしたときに流れる電流がこのＩＡより低くなる長寿命集団に属するエージングデバイスを排除することができる。具体的には、ここでセンスしたドレイン電流がＩＡより小さい場合は不揮発性メモリ３３１の制御ゲートに電圧を印加してオフ状態に変更する。こうして当該ビットを合算できないようにする。このように、不揮発性メモリ３３１のしきい値の書き換えによってトリミングを実行するのである。
一方、ここでセンスしたドレイン電流がＩＡ以上であれば、そのまま合算する。合算したものをセンス回路３４１でセンスし、参照信号Ｉ０と比較する。ここで、ＩＡによって長寿命ビットを切断した合算電流は、寿命の裾引きがないため、残ったビットのうち最長寿命で急峻に降下する特徴がある。そのため、参照信号Ｉ０との比較で混入する誤差を最小限に抑制することができる。また、このトリミング結果の情報を新たに用意したメモリ（磁気メモリ，ＭＲＡＭ，不揮発性メモリ，ＲＯＭ等）に記憶し、後に合算電流を読み出す際にこの情報を参照するようにしてやれば、トリミング用トランジスタのしきい値の書き換えは必ずしも必要ではない。また、このメモリはトリミング回路内の演算回路に内蔵するかアクセス可能となるように配置することが望ましい。このとき、トリミング用トランジスタは通常のＭＯＳＦＥＴでも代用できる。
このように本実施形態によれば、不揮発性メモリ３３１及び演算回路３３２により、ドレイン電流の小さいエージングデバイス２００を切り離すことができ、不良ビットを補償することができる。このため、より信頼性の高い寿命制御が可能となる。
（第９の実施形態）
次に、トリミング回路を備えた寿命制御回路の他の例について説明する。なお、以下ではエージングデバイスを×印で示している。
図３１では、ノーマリオン型のエージングデバイスを複数個直列接続した直列回路が複数個並列的に配置されている。直列回路の一方は入力端に共通接続され、他方はトリミング回路４０１にそれぞれ接続されている。トリミング回路４０１は、１つの直列ユニットに対してＭＯＳトランジスタ４３３と演算回路４３２で構成されている。トリミング回路４０１の動作は、メモリ３３３を省略してあるが、前記図３０のトリミング回路３３０と実質的に同じである。即ち、演算回路４３２の中に、ＩＡを記憶するメモリ領域が存在していると考えて良い。
図３２は、図３１のＭＯＳトランジスタ４３３の代わりにＥＥＰＲＯＭ４３１を用いたものである。図３３は、トリミング回路４０３として、図３１のＭＯＳトランジスタ４３３の代わりにブレーカ４３５を用いたものである。図３４は、トリミング回路４０４として、図３３のブレーカ４３５と演算回路４３２の位置を代えたものである。図３５は、図３３のエージングデバイスをトリミング回路４０３の右側に配置したものである。図３６は、エージングデバイスの直列鎖の中にトリミング回路４０３を配置したものである。図３７は、ブレーカ４３５をエージングデバイスの直列接続部分に挿入したものである。
図３８は、ノーマリオフのエージングデバイスを用いたものであり、複数のエージングデバイスの一方は入力端に共通接続され、他方はトリミング回路４０５にそれぞれ接続されている。トリミング回路４０５はブレーカ４３５と演算回路４３２で構成されている。
図３９は、図３８の変形であり、エージングデバイス２００をトリミング回路４０５の右側に配置したものである。図４０は、直列接続されるエージングデバイス２００，ブレーカ４３５，演算回路４３２の位置を各行で代えたものである。このように各素子の配置位置は直列である限り自由に変更することができる。
図４１は、図３３と図３９を組み合わせたものであり、ノーマリオン型のエージングデバイスの右側にトリミング回路４０３が接続され、ノーマリオフ型のエージングデバイスの左側にトリミング回路４０５が接続されている。そして、トリミング回路４０３と４０５が接続されている。
このような構成であれば、不良ビットを排除し、良ビットの合算電流と参照信号Ｉ０との比較で評価する寿命の統計的ばらつきを最小限に抑えることができる。また、本実施形態における並列数は、２０以上であることが望ましい。
（第１０の実施形態）
図４２は、本発明の第１０の実施形態に係わるトリミング付き寿命制御回路を示す概略構成図である。
複数のエージングデバイス２００の一方の端子（出力端）がブレーカ３３５を介してセンス回路３４１に接続されている。各々のブレーカ３３５に対して演算回路３３２が接続され、この演算回路３３２の他の２つの入力端にはワード線ＷＬとメモリ３３３がそれぞれ接続されている。そして、演算回路３３２は電荷注入時にＷＬに流れる電流をセンスし、その値をＩＡ，ＩＢと比較して所望の電流値でなかった場合にブレーカ３３５を落とすようになっている。
このように構成であっても、先の第８及び第９の実施形態と同様にトリミングを実現することができる。
また、本実施形態では、第８，９の実施形態のエージングデバイスを流れるドレイン電流の代わりにＷＬに流れるゲート電流を用いているため、ノーマリオン型にもノーマリオフ型にも対応できる。また、メモリ３３３に記憶するのは、ＩＡとＩＢのどちらか一方でも良い。ＩＡのみのとき、第８，９の実施形態に一致するが、第８，９の実施形態でもＩＡ，ＩＢの両方を使うことができる。何れも効果は同じである。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、エージングデバイスとして説明したが、本発明は電気的書き換え可能な不揮発性メモリ（ＥＥＰＲＯＭ）として用いることもできる。具体的には、ゲート絶縁膜として酸化膜を用いた場合、酸化膜の膜厚を３．３ｎｍ以上にすれば１０年以上の電荷保持が可能となり、不揮発性メモリとして用いることができる。
また、第１及び第２の半導体領域は必ずしもｐ型に限るものではなく、形成するＭＯＳトランジスタの導電型に応じて適宜変更可能である。第１の半導体領域と第２の半導体領域で導電型を逆にすることも可能である。さらに、半導体領域の大きさ、ゲート電極の形状や大きさ、ゲート絶縁膜の材料や厚さ等の条件は、仕様に応じて適宜変更可能である。
また、ソース・ドレイン拡散層は、ショットキー接合を用いたショットキーソース・ドレインでも良い。更に、シングルポリによる浮遊ゲート（ＦＧ）はメタルによるシングルＦＧとしても良い。また、本明細書でゲート長とゲート幅の使い方が従来のデバイスの慣用方法とは反対になっているが、これはゲートがＴ字型になっているためである。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
第１の実施形態に係わるシングルゲート構造のエージングデバイスの概略構成を示す平面図。 第１の実施形態に係わるエージングデバイスの等価回路図。 図１の矢視Ｉ−Ｉ断面図。 図１の矢視 II−II 断面図。 図１の矢視 III-III 断面図。 第１の実施形態のエージングデバイスの動作原理を説明するための模式図。 第１の実施形態のエージングデバイスの動作原理を説明するための模式図。 第１の実施形態のエージングデバイスの動作原理を説明するための模式図。 第１の実施形態のエージングデバイスの動作原理を説明するための模式図。 第２の実施形態に係わるシングルゲート構造のエージングデバイスの概略構成を示す平面図。 図１０の矢視 III−III 断面図。 第２の実施形態に係わるエージングデバイスの他の例を示す平面図。 第３の実施形態に係わるエージングデバイスの第２の素子領域部の構成を示す断面図。 第３の実施形態に係わるエージングデバイスの第２の素子領域部の構成を示す断面図。 第３の実施形態に係わるエージングデバイスの概略構成を示す平面図。 第４の実施形態に係わる半導体装置を説明するためのもので、ノーマリオフ型の不良ビット対策のためにエージングデバイスを並列接続した例を示す平面図。 エージングデバイスの配置例を示す平面図。 エージングデバイスの別の配置例を示す平面図。 並列接続されたエージングデバイスを分散配置した例を示す平面図。 第５の実施形態に係わる半導体装置を説明するためのもので、ノーマリオン型の不良ビット対策のためにエージングデバイスを直列接続した例を示す平面図。 図２０（ａ）に示すエージングデバイスの直列回路を複数個並列に接続した例を示す平面図。 第６の実施形態に係わる半導体装置を説明するためのもので、オフ→オン→オフ型のエージングデバイスを示す素子構造断面図。 ノーマリオン型とノーマリオフ型のエージングデバイスを複数個接続した例を示す平面図。 ノーマリオン型とノーマリオフ型のエージングデバイスを複数個接続した例を示す平面図。 ノーマリオン型とノーマリオフ型のエージングデバイスを複数個接続した例を示す平面図。 ノーマリオン型とノーマリオフ型のエージングデバイスを複数個接続した例を示す平面図。 第７の実施形態に係わる半導体装置を説明するためのもので、オン→オフ→オン型の不良ビット対策のために複数のエージングデバイスを接続した例を示す平面図。 ノーマリオン型直列回路（行）とノーマリオフ型の直列回路（行）とを並列接続した例を示す平面図。 第８の実施形態に係わるトリミング付き寿命制御回路を示す概略構成図。 トリミング回路を並列化回路の中に実装した例を示す図。 第９の実施形態を説明するためのもので、ノーマリオン型とトリミング回路で寿命制御回路を構成した例を示す図。 図３１のＭＯＳトランジスタの代わりにＥＥＰＲＯＭを用いた例を示す図。 図３１のＭＯＳトランジスタの代わりにブレーカを用いた例を示す図。 図３３のブレーカと演算回路の位置を代えた例を示す図。 図３３のエージングデバイスをトリミング回路の右側に配置した例を示す図。 図３４と図３５を組み合わせたもので、トリミング回路の両側にエージングデバイスを配置した例を示す図。 ブレーカをエージングデバイスの直列接続部分に挿入した例を示す図。 ノーマリオフのエージングデバイスを用いたもので、複数のエージングデバイスの並列接続とトリミング回路との関係を示す図。 図３８の変形であり、エージングデバイスをトリミング回路の右側に配置した例を示す図。 直列接続されるエージングデバイス，ブレーカ，演算回路の位置を各行で代えた例を示す図。 図３３と図３９を組み合わせた例を示す図。 第１０の実施形態に係わるトリミング付き寿命制御回路を示す概略構成図。
符号の説明
１…ｐ型Ｓｉ基板
２…素子分離絶縁膜（ＳＴＩ：Shallow Trench Isolation）
１０…第１の素子領域（第１の半導体領域）
１１…ソース拡散層
１２…ドレイン拡散層
１５，１６，２５，２６…ビアー電極
２０…第２の素子領域（第２の半導体領域）
２１…ソース拡散層
２２…ドレイン拡散層
２４…拡散層
３０…浮遊ゲート電極
３１…ＳＬコンタクト
３２…ＢＬコンタクト
３３，３４…ＣＧコンタクト
３５…ゲート絶縁膜（熱酸化膜）
３７…ゲート絶縁膜（High-K膜）
４１…ソース線（ＳＬ）
４２…ビット線（ＢＬ）
４３…ワード線（ＷＬ）
５１，２５１…共通ソース
５２，２５２…共通ドレイン
１１０…チップ
１１１…セル
１１２…デコーダ
２００…シリコン基板
２０１…ＳＴＩ膜
２０２…素子間の絶縁膜
２０３…メタル配線
２１０…ノーマリオン型エージングデバイス
２２０…ノーマリオフ型エージングデバイス
３１０，３２０…機能領域
３３０…トリミング回路

Claims (8)

  1. 電荷の蓄積により一定時間オフするエージングデバイスを複数個直列接続した直列回路と、電荷の蓄積により一定時間オンするエージングデバイスを複数個並列接続した並列回路とを、直列に接続して構成される半導体システムであって、前記各エージングデバイスは、
    相互に絶縁分離して形成された第１及び第２の半導体領域と、
    前記第１及び第２の半導体領域に跨るように前記第１及び第２の半導体領域上に厚さ３ｎｍ以下のゲート絶縁膜を介して形成され、且つ前記第１の半導体領域に対する結合容量が前記第２の半導体領域に対する結合容量よりも大きくなるように形成された浮遊ゲート電極と、
    前記第１の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、一方が第１の配線に接続され他方が第２の配線に接続された第１のソース・ドレイン層と、
    前記第２の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、第３の配線に共通接続された第２のソース・ドレイン層と、
    を具備したことを特徴とする半導体システム。
  2. 電荷の蓄積により一定時間オフするエージングデバイスを複数個直列接続した直列回路と、電荷の蓄積により一定時間オンするエージングデバイスを複数個並列接続した並列回路とを、直列に接続して構成される半導体システムであって、前記各エージングデバイスは、
    相互に絶縁分離して形成された第１及び第２の半導体領域と、
    前記第１及び第２の半導体領域に跨るように前記第１及び第２の半導体領域上にゲート絶縁膜を介して形成され、且つ前記第１の半導体領域に対する結合容量が前記第２の半導体領域に対する結合容量よりも大きくなるように形成された浮遊ゲート電極と、
    前記第１の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、一方が第１の配線に接続され他方が第２の配線に接続されたソース・ドレイン層と、
    前記浮遊ゲート電極下を含んで前記第２の半導体領域の表面部に形成され、第３の配線に接続された拡散層と、
    を具備したことを特徴とする半導体システム。
  3. 前記浮遊ゲート電極と前記第１の半導体領域との重なり面積は、前記浮遊ゲート電極と前記第２の半導体領域との重なり面積よりも大きいことを特徴とする請求項１又は２に記載の半導体システム。
  4. 前記浮遊ゲート電極の形状はＴ字型であり、前記第１の半導体領域側のゲート幅が前記第２の半導体領域側のゲート幅よりも長いことを特徴とする請求項３記載の半導体システム。
  5. 前記第１の半導体領域側のゲート絶縁膜の誘電率は、前記第２の半導体領域側のゲート絶縁膜の誘電率よりも高いことを特徴とする請求項１又は２に記載の半導体システム。
  6. 前記第１及び第２の半導体領域はｐ型であり、前記各拡散層はｎ型であることを特徴とする請求項１〜５の何れかに記載の半導体システム。
  7. 電荷の蓄積により一定時間オフするエージングデバイスを複数個直列接続した直列回路と、電荷の蓄積により一定時間オンするエージングデバイスを複数個並列接続した並列回路とを、直列に接続して構成される半導体システムであって、前記各エージングデバイスは、
    相互に絶縁分離して形成された第１及び第２の半導体領域と、
    前記第１及び第２の半導体領域に跨るように前記第１及び第２の半導体領域上に厚さ３ｎｍ以下のゲート絶縁膜を介して形成され、且つ前記第１の半導体領域側のゲート幅が前記第２の半導体領域側のゲート幅よりも長くなるようにＴ字型に形成され、前記第１の半導体領域に対する結合容量を前記第２の半導体領域に対する結合容量よりも大きくした浮遊ゲート電極と、
    前記第１の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、一方がビット線に接続され他方がソース線に接続された第１のソース・ドレイン層と、
    前記第２の半導体領域の表面部に、前記浮遊ゲート電極下のチャネル領域を挟んで形成され、ワード線に共通接続された第２のソース・ドレイン層と、
    を具備したことを特徴とする半導体システム。
  8. 前記直列回路に含まれる全てのエージングデバイスがオンするまでの時間が、前記並列回路に含まれる全てのエージングデバイスがオフするまでの時間よりも短いことを特徴とする請求項１，２又は７に記載の半導体システム。
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