JP4282705B2 - エージングデバイス及びその製造方法 - Google Patents

エージングデバイス及びその製造方法 Download PDF

Info

Publication number
JP4282705B2
JP4282705B2 JP2006265985A JP2006265985A JP4282705B2 JP 4282705 B2 JP4282705 B2 JP 4282705B2 JP 2006265985 A JP2006265985 A JP 2006265985A JP 2006265985 A JP2006265985 A JP 2006265985A JP 4282705 B2 JP4282705 B2 JP 4282705B2
Authority
JP
Japan
Prior art keywords
semiconductor substrate
floating gate
gate electrode
diffusion layers
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006265985A
Other languages
English (en)
Other versions
JP2008085230A (ja
Inventor
大輔 萩島
浩志 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006265985A priority Critical patent/JP4282705B2/ja
Priority to US11/856,256 priority patent/US8120090B2/en
Publication of JP2008085230A publication Critical patent/JP2008085230A/ja
Application granted granted Critical
Publication of JP4282705B2 publication Critical patent/JP4282705B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は、バッテリー不要の電子タイマーとしてのエージングデバイス及びその製造方法に関する。
近年、バッテリーの不要の電子タイマー、即ち、時間の経過と共に出力が変化する経時変化デバイス（以下、エージングデバイス）が、コンテンツ配信、クレジットカード、デジタル製品のレンタル、デジタルソフトのレンタルなどの分野で使用され始めている。
エージングデバイスは、フローティングゲート電極とコントロールゲート電極とからなるスタックゲート構造を有し、フローティングゲート電極内の電荷の保持特性（寿命）により一定期間を計測する電子タイマーとして機能する（例えば、特許文献１〜３参照）。
このようなエージングデバイスによれば、例えば、トンネル絶縁膜の厚さを変えることにより、その寿命を変化させることができる。
しかし、フローティングゲート電極からの電荷リークは、製造ばらつきにより変化するため、エージングデバイスを正確な電子タイマーとして機能させるには、その製造ばらつきによる誤差をなくすための複雑な回路が必要になる。
また、エージングデバイスが使用される分野が広がるにつれて、それぞれのビジネスモデルに対応するようにその寿命を設定しなければならない。これは、エージングデバイスの製造ラインを、その寿命に対応させて複数設けなければならないことを意味するため、製造コストの増大を招く。
特開２００４−９４９２２号公報 特開２００４−１７２４０４号公報 特開２００５−３１０８２４号公報
本発明の例では、製造コストの増大なく設計マージンを増やしてエージングデバイスの寿命をより精度よくコントロールする技術について提案する。
本発明の例に関わるエージングデバイスは、半導体基板と、半導体基板の凹部内に形成され、上面が半導体基板の上面よりも上にある素子分離絶縁層と、素子分離絶縁層により分離される第１及び第２素子領域と、第１素子領域内の半導体基板内に形成される第１及び第２拡散層と、第１及び第２拡散層間の半導体基板上に形成される第１ゲート絶縁膜と、第２素子領域内の半導体基板上に形成される第２ゲート絶縁膜と、第１及び第２ゲート絶縁膜上に形成され、第１素子領域から第２素子領域まで跨って形成されるフローティングゲート電極とを備え、第１素子領域内の半導体基板と対向するフローティングゲート電極の面積は、第２素子領域内の半導体基板と対向するフローティングゲート電極の面積よりも大きく、第１素子領域内の半導体基板、第１及び第２拡散層、第１ゲート絶縁膜、及び、フローティングゲート電極は、フローティングゲート内の電荷量によりオン／オフが決まる動作素子として機能し、第２素子領域内の半導体基板、第２ゲート絶縁膜、及び、フローティングゲート電極は、フローティングゲート内の電荷量の初期設定を行う制御素子として機能し、第１及び第２拡散層の最も深い部分は、素子分離絶縁層から離れている。
本発明の例に関わるエージングデバイスは、さらに、第２素子領域内の半導体基板内に形成される第３及び第４拡散層を備え、第２ゲート絶縁膜及びフローティングゲート電極は、第３及び第４拡散層間の半導体基板上に形成され、第３及び第４拡散層の最も深い部分は、素子分離絶縁層から離れている。
本発明の例に関わるエージングデバイスの製造方法は、半導体基板に凹部を形成する工程と、凹部内に上面が半導体基板の上面よりも上にある素子分離絶縁層を形成する工程と、素子分離絶縁層により分離される第１及び第２素子領域内の半導体基板上にそれぞれ第１及び第２ゲート絶縁膜を形成する工程と、第１及び第２ゲート絶縁膜上に、第１素子領域から第２素子領域まで跨って配置され、第１素子領域内の半導体基板と対向する部分の面積が第２素子領域内の半導体基板と対向する部分の面積よりも大きいフローティングゲート電極を形成する工程と、フローティングゲート電極を形成した後、第１素子領域内に、最も深い部分が素子分離絶縁層から離れている第１及び第２拡散層を形成し、第２素子領域内に、最も深い部分が素子分離絶縁層から離れている第３及び第４拡散層を形成する工程とを備え、第１素子領域内の半導体基板、第１及び第２拡散層、第１ゲート絶縁膜、及び、フローティングゲート電極を、フローティングゲート内の電荷量によりオン／オフが決まる動作素子として機能させ、第２素子領域内の半導体基板、第３及び第４拡散層、第２ゲート絶縁膜、及び、フローティングゲート電極を、フローティングゲート内の電荷量の初期設定を行う制御素子として機能させる。
本発明の例によれば、製造コストの増大なく設計マージンを増やしてエージングデバイスの寿命をより精度よくコントロールすることができる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例では、第１素子領域内の動作素子としてのＭＩＳ型デバイス及び第２素子領域内の制御素子としてのＭＩＳ型デバイスのフローティングゲート電極が結合されるいわゆるシングルポリ型エージングデバイスにおいて、動作素子の拡散層の最も深い部分が素子分離絶縁層から離れている構造、制御素子の拡散層の最も深い部分が素子分離絶縁層から離れている構造、さらに、それらの構造を得るための製造方法について提案する。
このような構造及び製造方法によれば、製造コストの増大なく設計マージンを増やしてエージングデバイスの寿命をより精度よくコントロールできる。
また、動作素子及び制御素子の拡散層の最も深い部分と素子分離絶縁層との距離を変えることで、半導体基板と拡散層の界面から半導体基板内に広がる空乏層の先端の位置を制御できるため、素子分離絶縁層の幅（製造ライン）を変更することなく、エージングデバイスの多種な仕様に対応できる。
２． 実施の形態
(1) シングルポリ型エージングデバイス
エージングデバイスの一つにフラッシュメモリのメモリセルを転用したものがある。しかし、この場合、エージングデバイスの構造は、スタックゲート構造となるため、例えば、ＣＭＯＳ回路との混載を考えると、エージングデバイスとＣＭＯＳ回路とのプロセスの整合性の問題が生じる。
そこで、シングルポリ型エージングデバイスが注目されている。
図１は、シングルポリ型エージングデバイスを示している。
シングルポリ型エージングデバイスは、動作素子及び制御素子から構成される。動作素子及び制御素子は、共に、ＭＩＳ型デバイス、例えば、ＭＩＳ型電界効果トランジスタから構成される。
半導体基板１１の凹部内には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層１２が形成される。素子領域１３，１４は、素子分離絶縁層１２により分離される。動作素子は、素子領域１３内に形成され、制御素子は、素子領域１４内に形成される。
動作素子（ＭＩＳ型電界効果トランジスタ）は、素子領域１３内の半導体基板１１内に形成される拡散層１５，１６と、拡散層１５，１６間の半導体基板（チャネル領域）１１上に形成されるゲート絶縁膜１９と、ゲート絶縁膜１９上のフローティングゲート電極２０とから構成される。
制御素子（ＭＩＳ型電界効果トランジスタ）は、素子領域１４内の半導体基板１１内に形成される拡散層１７，１８と、拡散層１７，１８間の半導体基板（チャネル領域）１１上に形成されるゲート絶縁膜１９と、ゲート絶縁膜１９上のフローティングゲート電極２０とから構成される。
フローティングゲート電極２０は、素子領域１３から素子領域１４まで跨って形成される。また、素子領域１３内の半導体基板１１と対向するフローティングゲート電極２０の面積は、素子領域１４内の半導体基板１１と対向するフローティングゲート電極２０の面積よりも大きい。
例えば、本例のように、動作素子としてのＭＩＳ型電界効果トランジスタのチャネル幅と制御素子としてのＭＩＳ型電界効果トランジスタのチャネル幅とが等しいと仮定すると、動作素子としてのＭＩＳ型電界効果トランジスタのチャネル長は、制御素子としてのＭＩＳ型電界効果トランジスタのチャネル長よりも大きくなるようにレイアウトする。
この場合、フローティングゲート電極２０の平面形状（半導体基板１１の上方から見た形状）は、Ｔ字型となる。
フローティングゲート電極２０は、導電性ポリシリコン、金属、シリサイド、又は、これらの積層から構成することができる。フローティングゲート電極２０が導電性ポリシリコンを含む場合、導電性ポリシリコンは、ｎ型不純物又はｐ型不純物を含む。
動作素子の拡散層１５は、コンタクトプラグ２１を介して導電層（電極）２３に接続される。また、動作素子の拡散層１６は、コンタクトプラグ２２を介して導電層（電極）２４に接続される。
制御素子の拡散層１７，１８は、それぞれ、コンタクトプラグ２５，２６を介して導電層（電極）２７に接続される。
このような構造のシングルポリ型エージングデバイスでは、半導体基板１１をｎ型にし、拡散層１５，１６，１７，１８をｐ型にすると、動作素子及び制御素子は、ｐチャネルＭＩＳ型電界効果トランジスタになる。また、半導体基板１１をｐ型にし、拡散層１５，１６，１７，１８をｎ型にすると、動作素子及び制御素子は、ｎチャネルＭＩＳ型電界効果トランジスタになる。
シングルポリ型エージングデバイスのタイマーとしての機能を説明する。
動作素子及び制御素子がｎチャネルＭＩＳ型電界効果トランジスタである場合には、以下の通りとなる。
まず、導電層２７に正電位を与えると、制御素子としてのｎチャネルＭＩＳ型電界効果トランジスタにおいて、フローティングゲート電極（ＦＧ２）２０内の電子が半導体基板１１に放出されるため、フローティングゲート電極２０が正電位になる。
その結果、この後、導電層２７に与えていた正電位を解除しても、フローティングゲート電極（ＦＧ１）２０は、正電位を維持するため、動作素子としてのｎチャネルＭＩＳ型電界効果トランジスタは、オン状態になる。
しかし、フローティングゲート電極２０は、リーク電流が発生し易い構造となっている。このため、導電層２７に与えていた正電位を解除した後には、フローティングゲート電極２０内に少しずつ電子が注入される。
従って、一定時間が経過すると、フローティングゲート電極２０の電位は、動作素子としてのｎチャネルＭＩＳ型電界効果トランジスタの閾値電圧を下回るため、動作素子は、オフ状態になる。
このシングルポリ型エージングデバイスは、初期状態において、動作素子がオン状態で、それから一定期間後に動作素子がオフ状態になるため、いわゆるノーマリオフ型エージングデバイスと称される。
このように、動作素子としてのＭＩＳ型電界効果トランジスタがリーク電流によりオン状態からオフ状態に変化する現象を利用することによりタイマーとしての機能を実現する。また、制御素子によりエージングデバイスの初期状態を制御することにより、その寿命を正確にコントロールすることができる。
ところで、シングルポリ型エージングデバイスでは、初期状態の設定は、制御素子で行うため、素子領域１３内の半導体基板１１と対向するフローティングゲート電極２０の面積を、素子領域１４内の半導体基板１１と対向するフローティングゲート電極２０の面積よりも大きくする。
この時、半導体基板１１と制御素子側のフローティングゲート電極（ＦＧ２）２０との間の容量は、半導体基板１１と動作素子側のフローティングゲート電極（ＦＧ１）２０との間の容量よりも大きくなるため、導電層２７に電位を与えたときに、電位降下量は、動作素子側のゲート絶縁膜１９よりも制御素子側のゲート絶縁膜１９において大きくなる。
従って、制御素子において、フローティングゲート電極２０に対する電荷の注入／放出を、効率よく、行うことができる。
図２は、図１のエージングデバイスの上面図である。図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図、図４は、図２のＩＶ−ＩＶ線に沿う断面図、図５は、図２のＶ−Ｖ線に沿う断面図である。
動作素子は、図３に示すように、ＭＩＳ型デバイスから構成される。このＭＩＳ型デバイスが通常のＭＩＳ型電界効果トランジスタと異なる点は、ゲート電極２０が電気的にフローティング状態であることにある。
また、制御素子も、図４に示すように、ＭＩＳ型デバイスから構成される。このＭＩＳ型デバイスが通常のＭＩＳ型電界効果トランジスタと異なる点は、ゲート電極２０が電気的にフローティング状態であること、さらに、ソース／ドレインとしての拡散層１７，１８が導電層（電極）２７により短絡されていることにある。
ここで、初期状態の設定は、上述したように、導電層２７に正電位を与え、制御素子により、フローティングゲート電極２０内の電子を半導体基板（チャネル領域）１１に放出することにより行う。この時、フローティングゲート電極２０は、チャネル領域との容量結合により正電位になる。
フローティングゲート電極２０が正電位になると、制御素子及び動作素子としてのＭＩＳ型デバイスの拡散層１５，１６，１７，１８と半導体基板１１とのｐｎ接合面及びその近傍に生じる空乏層が広がる。
この空乏層は、フローティングゲート電極２０の電位（正電位）が小さいときは、素子領域内に収まっているが、それが大きくなると、素子分離絶縁層１２の直下まで伸びてくる。
そして、最悪の場合には、制御素子側から伸びてきた空乏層と動作素子側から伸びてきた空乏層とが接触し、制御素子と動作素子との間でリーク電流（パンチスルー現象）が発生する。
このような現象は、フローティングゲート電極２０に正確な量の電荷を注入することを妨げるため、シングルポリ型エージングデバイスの寿命を正確に設計するうえで好ましいことではない。また、リーク電流は、消費電力の増加という問題も引き起こす。
図６及び図７は、初期設定（書き込み）時における空乏層の広がりをシミュレーションしたものである。
対象は、図１〜図５に示す構造のエージングデバイスである。従って、図６は、図２のＶＩ−ＶＩ線に沿う断面に対応し、図７は、図２のＶＩＩ−ＶＩＩ線に沿う断面に対応している。
半導体基板１１はｐ型、その不純物濃度は5×1017cm-3とし、拡散層１５，１６，１７，１８はｎ型、その不純物濃度は1×1020cm-3とし、拡散層１７，１８の電位を5Vとしてシミュレーションした。
その結果、制御素子及び動作素子に生じる空乏層は、素子分離絶縁層（ＳＴＩ）１２の直下まで伸びることが確認された。
上述の数値は、エージングデバイスに対して書き込みを実行するための一般的な条件であるため、このような条件下においても、空乏層が素子分離絶縁層１２の直下まで広がらないようにする技術が必要となる。
空乏層の広がりを抑制する技術としては、次の３つがある。
対策1： 基板の高濃度化、ハロ(Halo)の形成
空乏層の広がりは不純物濃度に依存するため、半導体基板を高濃度化すれば空乏層の広がりを抑えることができる。ハロとは、半導体基板内に部分的に形成する高濃度領域のことで、基板の高濃度化と同様の効果を得ることができる。
しかし、これらは、電界効果トランジスタのチャネル抵抗を増加させ、駆動電流を減少させる。
対策２： 不純物のイオン注入
不純物のイオン注入とは、素子分離絶縁層の直下及びその近傍に不純物をイオン注入し、そこに高濃度領域を形成するもので、電界効果トランジスタのチャネル抵抗を増加させることなく、素子分離絶縁層の直下及びその近傍での空乏化を抑制するのに効果的である。
しかし、このイオン注入を行うためには、ＰＥＰ(photo engraving process)によりマスクを形成する必要があり、製造コストの増加の原因となる。
対策３： 素子分離絶縁層の幅の最適化
素子分離絶縁層（例えば、ＳＴＩ）の幅を広くすれば、制御素子と動作素子との距離が広がるため、両素子に生じる空乏層が接触し難くなる。
しかし、この場合、エージングデバイスの動作条件に応じて素子分離絶縁層の幅を変えなければならない。エージングデバイスが適用されるＣＭＯＳ回路（ＬＳＩ）では、世代ごとに素子分離絶縁層の幅が定まっているため、素子分離絶縁層の幅を変えようとすると、ＣＭＯＳプロセスを変更しなければならず、この場合、製造コストが大幅に上昇する。
このように、いずれの技術も固有の問題があり、エージングデバイスへの適用には適していない。特に、製造コストの問題は、安価であることが重要視されるシングルポリ型エージングデバイスにとって致命的である。
３． 実施の形態
(1) エージングデバイスの構造
図８は、シングルポリ型エージングデバイスを示している。
このエージングデバイスの特徴は、ＳＴＩ構造の素子分離絶縁層１２の上面が半導体基板１１の上面よりも上に存在し、素子分離絶縁層１２の側壁上に側壁絶縁膜２８が形成されている点にある。
そして、側壁絶縁膜２８の直下の素子領域１３．１４内には、ソース／ドレインとして機能する深くて濃い拡散層１５ａ，１６ａ，１７ａ，１８ａが形成されない。拡散層１５ａ，１６ａ，１７ａ，１８ａは、側壁絶縁膜２８の直下の領域を除く素子領域１３，１４内に形成される。
また、フローティングゲート電極（ＦＧ１，ＦＧ２）２０の側壁上にも側壁絶縁膜２９が形成される。側壁絶縁膜２８，２９の直下の素子領域１３，１４内には、ソース／ドレインとして機能する拡散層１５ａ，１６ａ，１７ａ，１８ａよりも浅くて薄い拡散層１５ｂ，１６ｂ，１７ｂ，１８ｂが形成される。
側壁絶縁膜２９の直下の素子領域１３，１４内の拡散層１５ｂ，１６ｂ，１７ｂ，１８ｂは、ＭＩＳ型電界効果トランジスタのエクステンション領域又はＬＤＤ(light doped dran)領域と称される。
このような構造によれば、動作素子の拡散層１５ａ，１５ｂ，１６ａ，１６ｂの最も深い部分、即ち、ソース／ドレインとしての拡散層１５ａ，１６ａの底面が素子分離絶縁層１２から離れることになる。
また、制御素子の拡散層１７ａ，１７ｂ，１８ａ，１８ｂの最も深い部分、即ち、ソース／ドレインとしての拡散層１７ａ，１８ａの底面が素子分離絶縁層１２から離れることになる。
これにより、初期設定（書き込み）時に、半導体基板１１と拡散層１５ａ，１６ａのｐｎ接合及びその近傍に生じる空乏層、さらに、半導体基板１１と拡散層１７ａ，１８ａのｐｎ接合及びその近傍に生じる空乏層が、素子分離絶縁層１２の直下まで伸びて、両者が結合する、という問題を解消できる。
尚、このような効果は、動作素子の拡散層１５ａ，１６ａの最も深い部分及び制御素子の拡散層１７ａ，１８ａの最も深い部分のうちの少なくとも１つが素子分離絶縁層１２から離れることにより実現される。
また、本例では、側壁絶縁膜２８を用いることにより、拡散層１５ａ，１６ａ，１７ａ，１８ａの底面が素子分離絶縁層１２から離れる構造を提案するが、側壁絶縁膜２８は必須ではない。
後述するように、マスクプロセスを用いることで、側壁絶縁膜２８なしに、拡散層１５ａ，１６ａ，１７ａ，１８ａの底面が素子分離絶縁層１２から離れる構造を実現できる。
但し、製造コストの増加なしにエージングデバイスの仕様の変更に対応できる柔軟性を考慮すると、側壁絶縁膜２８を用いるほうがマスクプロセスを採用するよりも実用的である。
また、ＭＩＳ型電界効果トランジスタのエクステンション領域又はＬＤＤ領域としての拡散層１５ｂ，１６ｂ，１７ｂ，１８ｂも必須ではない。これらが存在しなくても、エージングデバイスとして機能させることができる。
さらに、動作素子としてのＭＩＳ型デバイスは、電界効果トランジスタである必要があるが、制御素子としてのＭＩＳ型デバイスは、初期設定時にフローティングゲート電極２０に対して電荷の放出／注入を行えればよいため、電界効果トランジスタであることは必須要件とはならない。
図９は、図８のエージングデバイスの上面図である。図１０は、図９のＸ−Ｘ線に沿う断面図、図１１は、図９のＸＩ−ＸＩ線に沿う断面図、図１２は、図９のＸＩＩ−ＸＩＩ線に沿う断面図である。
半導体基板１１の凹部内には、ＳＴＩ構造の素子分離絶縁層１２が形成される。素子領域１３，１４は、素子分離絶縁層１２により分離される。動作素子は、素子領域１３内に形成され、制御素子は、素子領域１４内に形成される。
動作素子は、ＭＩＳ型電界効果トランジスタである。
素子領域１３内の半導体基板１１内には、ソース／ドレインとしての拡散層１５ａ，１６ａと、エクステンション領域又はＬＤＤ領域としての拡散層１５ｂ，１６ｂとが形成される。拡散層１５ａ，１５ｂと拡散層１６ａ，１６ｂとの間の半導体基板（チャネル領域）１１上には、ゲート絶縁膜１９を介してフローティングゲート電極（ＦＧ１）２０が形成される。
制御素子も、ＭＩＳ型電界効果トランジスタである。
素子領域１４内の半導体基板１１内には、ソース／ドレインとしての拡散層１７ａ，１８ａと、エクステンション領域又はＬＤＤ領域としての拡散層１７ｂ，１８ｂとが形成される。拡散層１７ａ，１７ｂと拡散層１８ａ，１８ｂとの間の半導体基板（チャネル領域）１１上には、ゲート絶縁膜１９を介してフローティングゲート電極（ＦＧ２）２０が形成される。
ゲート絶縁膜１９は、酸化シリコン、窒化シリコン、高誘電体膜（High-k膜）、又は、これらの積層から構成される。ここでは、高誘電体膜とは、酸化シリコンよりも高い比誘電率を有する材料からなる膜をいうものとする。
フローティングゲート電極２０は、素子領域１３から素子領域１４まで跨って形成される。また、素子領域１３内の半導体基板１１と対向するフローティングゲート電極２０の面積は、素子領域１４内の半導体基板１１と対向するフローティングゲート電極２０の面積よりも大きい。
フローティングゲート電極２０は、導電性ポリシリコン、金属、シリサイド、又は、これらの積層から構成される。フローティングゲート電極２０が導電性ポリシリコンを含む場合、導電性ポリシリコンは、ｎ型不純物又はｐ型不純物を含む。
本例では、素子分離絶縁層１２の上面が半導体基板１１の上面よりも上に存在し、素子分離絶縁層１２の側壁上に側壁絶縁膜２８が形成される。これにより、側壁絶縁膜２８の直下の素子領域１３．１４内には、ソース／ドレインとしての拡散層１５ａ，１６ａ，１７ａ，１８ａが形成されない。
従って、拡散層１５ａ，１６ａ，１７ａ，１８ａの最も深い部分（底面）が素子分離絶縁層１２から離れている。
また、フローティングゲート電極（ＦＧ１，ＦＧ２）２０の側壁上にも側壁絶縁膜２９が形成される。側壁絶縁膜２９は、電界効果トランジスタのエクステンション領域又はＬＤＤ領域としての拡散層１５ｂ，１６ｂ，１７ｂ，１８ｂを形成するために必要なものである。
側壁絶縁膜２８，２９は、側壁残しプロセスで同時に形成されるため、製造工程の簡略化による製造コストの低下を実現できる。
動作素子の拡散層１５ａは、コンタクトプラグ２１を介して導電層（電極）２３に接続される。また、動作素子の拡散層１６ａは、コンタクトプラグ２２を介して導電層（電極）２４に接続される。
制御素子の拡散層１７ａ，１８ａは、それぞれ、コンタクトプラグ２５，２６を介して導電層（電極）２７に接続される。
ここで、動作素子がノーマリオフ型のｎチャネル電界効果トランジスタである場合には、初期状態の設定は、導電層２７に正電位を与え、制御素子により、フローティングゲート電極２０内の電子を半導体基板（チャネル領域）１１に放出することにより行う。この時、フローティングゲート電極２０は、チャネル領域との容量結合により正電位になる。
フローティングゲート電極２０が正電位になると、制御素子及び動作素子としての電界効果トランジスタの拡散層１５ａ，１５ｂ，１６ａ，１６ｂ，１７ａ，１７ｂ，１８ａ，１８ｂと半導体基板１１とのｐｎ接合面及びその近傍に生じる空乏層が広がる。
しかし、拡散層１５ａ，１６ａ，１７ａ，１８ａの最も深い部分が素子分離絶縁層１２から離れているため、空乏層が素子分離絶縁層１２の直下まで伸びることを有効に防止できる。
従って、制御素子側から伸びてきた空乏層と動作素子側から伸びてきた空乏層とが素子分離絶縁層１２の直下で接触することはない。これにより、初期設定時における制御素子と動作素子との間でのリーク電流（パンチスルー現象）を防止できる。
尚、本発明の例は、ノーマリオフ型エージングデバイスのみならず、初期状態において、動作素子がオフ状態で、それから一定期間後に動作素子がオン状態になるノーマリオン型エージングデバイスにも適用できる。
図１３及び図１４は、初期設定（書き込み）時における空乏層の広がりをシミュレーションしたものである。
対象は、図８〜図１２に示す構造のエージングデバイスである。従って、図１３は、図９のＸＩＩＩ−ＸＩＩＩ線に沿う断面に対応し、図１４は、図９のＸＩＶ−ＸＩＶ線に沿う断面に対応している。
側壁絶縁膜２８の厚さ（基板に平行な方向の幅）は、85nmとした。
その他の条件は、図６及び図７のシミュレーションと同じにした。即ち、半導体基板１１はｐ型、その不純物濃度は5×1017cm-3とし、拡散層１５ａ，１６ａ，１７ａ，１８ａはｎ型、その不純物濃度は1×1020cm-3とし、拡散層１７ａ，１８ａの電位を5Vとした。
結果は、参考例としての図６及び図７と比較すれば明らかなように、制御素子及び動作素子に生じる空乏層の伸びが抑制されていることが確認された。
このように、本発明の例によれば、基板の高濃度化、ハロの形成、不純物のイオン注入、素子分離絶縁層の幅の最適化などの技術によらず、初期設定時における空乏層の広がりを抑制することが可能になる。
ところで、空乏層の広がりによるリーク電流の発生は、動作素子と制御素子との距離だけでなく、 A. 拡散層１５ａ，１６ａ，１７ａ，１８ａの接合深さ、 B. 素子分離絶縁層１２の深さ、 C. 半導体基板１１の不純物濃度などに依存する。
そこで、図１乃至図５の構造（比較例）と図８乃至図１２の構造とに対して、上記A., B., C.の３つの要素をパラメータにして、動作素子側の空乏層と制御素子側の空乏層との接触のし易さをシミュレーションした。
空乏層同士の接触のし易さを直接評価することは難しいため、素子分離絶縁層(STI)の幅を1.3μｍ、拡散層１７ａ，１８ａの電位を5Vにして、制御素子側に発生する空乏層の端部が素子分離絶縁層１２の底面に達するときの拡散層１５ａ，１６ａ，１７ａ，１８ａの接合深さ、素子分離絶縁層１２の深さ、及び、半導体基板１１の不純物濃度の関係を調べた。
結果は、図１５に示す通りである。
同図において、各ラインよりも右下の領域であれば、空乏層同士の接触はなく、各ラインから左上の領域になると空乏層同士が接触する。
図８乃至図１２の構造に基づくラインは、図１乃至図５の構造に基づくラインに比べて、左上の領域に近い位置にある。これは、図８乃至図１２の構造によれば、素子分離絶縁層(STI)が浅く、接合深さが深くなっても、空乏層同士が接触し難くなる、ということを意味する。言い換えると、同じ条件で、図１乃至図５の構造で空乏層同士が接触しても、図８乃至図１２の構造では空乏層同士が接触しない、ということがある。
尚、上述のシミュレーションでは、簡易化のために、フローティングゲート電極(FG1, FG2)と半導体基板との間で生じる直接トンネル電流又はFNトンネル電流については考慮していない。
以上、説明したように、本発明の例によれば、簡易な方法により空乏層同士の接触によるリーク電流を防止することで、製造コストの増大なく設計マージンを増やし、エージングデバイスの寿命をより精度よくコントロールすることが可能になる。
(2) 変形例
図８乃至図１２の構造の変形例について説明する。
図１６は、図８乃至図１２の構造の変形例を示している。図１６は、図１１に対応している。
この変形例は、制御素子としてのＭＩＳ型デバイスの構造に関する。
図１６の構造の特徴は、素子領域１４内の半導体基板１１内にウェル領域１１ａが形成される。このウェル領域１１ａ上に、ゲート絶縁膜１９を介してフローティングゲート電極（ＦＧ２）２０が形成される。
この構造が図８乃至図１２の構造と異なる点は、素子領域１４内にソース／ドレインとしての拡散層が存在しないことにある。
このような構造においても、動作素子としてのＭＩＳ型デバイスの拡散層の最も深い部分が素子分離絶縁層から離れることにより、動作素子側の空乏層と制御素子側の空乏層とが互いに接触するという問題を解消できる。
(3) エージングデバイスの製造方法
図８乃至図１２のシングルポリ型エージングデバイスの製造方法の例について説明する。
まず、図１７に示すように、不純物濃度5×1015cm-3、面方位(100)のp型シリコン基板１１を用意し、熱酸化法により、シリコン基板１１上に厚さ10nmの犠牲酸化膜３０を形成する。
また、Ｂ（ボロン）などのｐ型不純物をシリコン基板１１内にイオン注入する（いわゆるチャネルインプラ）。そして、熱処理を施すことにより、シリコン基板１１内にチャネル不純物プロファイルを形成する。
この後、犠牲酸化膜３０を除去する。
次に、図１８に示すように、熱酸化法により、シリコン基板１１上に酸化シリコンからなるゲート絶縁膜１９を形成する。ゲート絶縁膜１９の厚さは、エージングデバイスの仕様に応じた値とする。
次に、図１９乃至図２１に示すように、ＣＶＤ法により、ゲート絶縁膜１９上にシリコン窒化膜（Si3N4）３１を形成する。続けて、ＰＥＰ(photo engraving process)により、シリコン窒化膜３１上にレジストパターン３２を形成する。
そして、レジストパターン３２をマスクにして、ＲＩＥにより、シリコン窒化膜３１、ゲート絶縁膜（シリコン酸化膜）１９及びシリコン基板１１を順次エッチングする。
この後、レジストパターン３２を除去すると、図２２乃至図２４に示すように、ＳＴＩのためのトレンチ３３が形成される。
次に、図２５乃至図２７に示すように、ＣＶＤ法により、トレンチ３３を完全に満たすＴＥＯＳ膜を形成する。また、ＣＭＰ法により、シリコン窒化膜３１の表面が露出するまでＴＥＯＳ膜を研磨すると、ＴＥＯＳ膜がトレンチ３３内のみに残存し、ＳＴＩ構造の素子分離絶縁層１２が形成される。
ここで、シリコン基板１１の表面から突出した素子分離絶縁層１２の側壁の高さは、概ね、シリコン窒化膜３１の厚さに等しくなる。
実際は、ＣＭＰ法によるＴＥＯＳ膜のエッチングについては、オーバーエッチングされるため、素子分離絶縁層１２の上面は、シリコン窒化膜３１の上面よりも低くなる。
この後、シリコン窒化膜３１を除去すると、図２８乃至図３０に示すように、シリコン基板１１の表面から突出したＳＴＩ構造の素子分離絶縁層１２が形成される。また、素子分離絶縁層１２により取り囲まれた領域は、素子領域１３，１４となる。
次に、図３１乃至図３３に示すように、ＣＶＤ法により、素子分離絶縁層１２上及び素子領域１３，１４上に多結晶シリコン膜を形成する。多結晶シリコン膜には、堆積時又はその後に、リンなどのｎ型不純物を導入し、その不純物濃度を7×1019cm-3とする。
また、ＰＥＰにより、多結晶シリコン膜上にレジストパターンを形成する。
このレジストパターンをマスクにして、ＲＩＥにより、多結晶シリコン膜をエッチングし、Ｔ字型のフローティングゲート電極（ＦＧ１，ＦＧ２）２０を形成する。フローティングゲート電極２０は、素子領域１３から素子領域１４にまで跨るようなレイアウトで形成される。
この後、レジストパターンを除去する。
また、熱酸化法により、フローティングゲート電極２０の表面を酸化する（いわゆる後酸化プロセス）。
次に、図３４乃至図３６に示すように、素子分離絶縁層１２及びフローティングゲート電極２０をマスクにして、イオン注入法により、As(砒素)やP(リン)などのｎ型不純物をシリコン基板１１内に自己整合的に注入する。
このイオン注入により、シリコン基板１１内には、エクステンション領域又はＬＤＤ領域としての、浅くて薄い拡散層１５ｂ，１６ｂ，１７ｂ，１８ｂが形成される。
次に、図３７乃至図３９に示すように、ＣＶＤ法により、素子分離絶縁層１２上、素子領域１３，１４上及びフローティングゲート電極２０上に、ＴＥＯＳ膜を形成する。
この後、このＴＥＯＳ膜をＲＩＥによりエッチングすると、素子分離絶縁層１２の側壁には側壁絶縁膜２８が形成され、フローティングゲート電極２０の側壁上には側壁絶縁膜２９が形成される。
ここで、側壁絶縁膜２８，２９の厚さ（基板に平行な方向の幅）は、側壁絶縁膜２８，２９の側壁の高さに依存する。
即ち、側壁絶縁膜２８，２９の側壁が高いほど、側壁絶縁膜２８，２９の厚さは大きくなる。但し、側壁絶縁膜２８，２９の厚さは、側壁絶縁膜２８，２９の元になるＴＥＯＳ膜の厚さ以下である。
尚、側壁絶縁膜２８，２９は、ＴＥＯＳ膜に限られない。例えば、シリコン窒化膜などの絶縁膜を側壁絶縁膜２８，２９に使用することができる。
また、側壁絶縁膜２８，２９は、単層構造ではなく、ＴＥＯＳ膜とシリコン窒化膜との積層構造にすることもできる。
次に、図４０乃至図４３に示すように、素子分離絶縁層１２、フローティングゲート電極２０及び側壁絶縁膜２８，２９をマスクにして、イオン注入法により、As(砒素)やP(リン)などのｎ型不純物をシリコン基板１１内に自己整合的に注入する。
このイオン注入により、シリコン基板１１内には、拡散層１５ｂ，１６ｂ，１７ｂ，１８ｂよりも深くて濃いソース／ドレインとしての拡散層１５ａ，１６ａ，１７ａ，１８ａが形成される。拡散層１５ａ，１６ａ，１７ａ，１８ａの不純物濃度は、例えば、1×1019〜1×1020cm-3の範囲内の値に設定される。
その結果、拡散層１５ａ，１６ａ，１７ａ，１８ａの最も深い部分は、側壁絶縁膜２８の厚さにより、素子分離絶縁膜１２から離れることになる。
この後は、層間絶縁膜、コンタクトホール及び配線を形成し、図８乃至図１２のシングルポリ型エージングデバイスを完成させる。
このように、側壁残しプロセスを採用することにより、製造ラインの変更なしに、様々な仕様のエージングデバイスを実現できる。即ち、図２５乃至図２７で説明したシリコン窒化膜３１の厚さを変更するだけで、側壁絶縁膜２８の厚さを高精度に制御できる。
尚、上述の例では、チャネルインプラ及びゲート絶縁膜の形成後に素子分離絶縁層(STI)を形成したが、最初に、素子分離絶縁層を形成し、この後、チャネルインプラ及びゲート絶縁膜の形成を行ってもよい。
この場合、図１８乃至図３０のゲート絶縁膜１９を犠牲酸化膜とし、図２８乃至図３０のプロセスが終了した後にチャネルインプラを行い、さらに、犠牲酸化膜を除去した後にゲート絶縁膜を形成すればよい。
図４４乃至図５０は、図１７乃至図４３の製造方法の変形例である。
この製造方法の特徴は、側壁残しプロセスに代えて、マスクプロセスを採用することにより、図８乃至図１２の構造を得る点にある。
まず、シリコン基板内にエクステンション領域又はＬＤＤ領域としての浅くて薄い拡散層を形成するまでを、図１７乃至図３６に示すプロセスと同じプロセスにより実行する。
次に、図４４乃至図４６に示すように、ＰＥＰにより、素子分離絶縁層１２上、素子領域１３，１４上及びフローティングゲート電極２０上に、レジストパターン３４を形成する。
そして、このレジストパターン３４をマスクにして、イオン注入法により、As(砒素)やP(リン)などのｎ型不純物をシリコン基板１１内に注入する。この後、レジストパターン３４を除去する。
その結果、図４７乃至図５０に示すように、シリコン基板１１内には、拡散層１５ｂ，１６ｂ，１７ｂ，１８ｂよりも深くて濃いソース／ドレインとしての拡散層１５ａ，１６ａ，１７ａ，１８ａが形成される。
拡散層１５ａ，１６ａ，１７ａ，１８ａの最も深い部分は、側壁絶縁膜２８の厚さにより、素子分離絶縁膜１２から離れている。
以上のように、マスクプロセスを使用することにより、図８乃至図１２の構造を得ることもできる。
但し、このプロセスを採用する場合には、ＰＥＰが１回増えるため、製造コスト的には、側壁残しプロセスを採用する場合よりも劣る。また、マスクとしてのレジストパターン３４の合わせずれによるエージングデバイスの特性の変動も考慮しなければならない。
(4) その他
動作素子がｎチャネル電界効果トランジスタである場合、シングルポリ型エージングデバイスとしてはノーマリオン動作させることにより、設計マージンを広くとることができる。一方、ノーマリオフ動作では、空乏層の広がりはあまり問題とはならない。
動作素子がｐチャネル電界効果トランジスタである場合、シングルポリ型エージングデバイスとしてはノーマリオフ動作させることにより、設計マージンを広くとることができる。一方、ノーマリオン動作では、空乏層の広がりはあまり問題とはならない。
４． 適用例
図５１及び図５２は、本発明の例に関わるシングルポリ型エージングデバイスをＣＭＯＳ回路に適用した場合の構造例を示している。
ＣＭＯＳ回路は、低電圧により駆動される低電圧型ＭＯＳＦＥＴと高電圧により駆動される高電圧型ＭＯＳＦＥＴとを有する。
高電圧型ＭＯＳＦＥＴのエクステンション領域（ＬＤＤ領域）は、高電圧による素子破壊を防ぐために、低電圧型ＭＯＳＦＥＴのエクステンション領域よりも長くなるように形成される。
そのために、例えば、低電圧型ＭＯＳＦＥＴのゲート電極の側壁には、１種類の側壁絶縁膜２９ａが形成され、高電圧型ＭＯＳＦＥＴのゲート電極の側壁には、２種類の側壁絶縁膜２９ａ，２９ｂが形成される。
そこで、エージングデバイスと周辺回路（ＭＯＳＦＥＴ）とを共通プロセスで同時に形成する場合、エージングデバイスの構造としては、図５１に示すように、１種類の側壁絶縁膜２９ａを有するものと、図５２に示すように、２種類の側壁絶縁膜２９ａ，２９ｂを有するものとを、選択的に実現できる。
また、低電圧型ＭＯＳＦＥＴ及び高電圧型ＭＯＳＦＥＴを取り囲む素子分離絶縁層１２についても、その側壁上に側壁絶縁膜２８が形成される。
従って、低電圧型ＭＯＳＦＥＴ及び高電圧型ＭＯＳＦＥＴのソース／ドレイン拡散層３５ａ，３５ｂについても、エージングデバイスと同様に、その最も深い部分が素子分離絶縁層１２から離れる構造となる。
このように、ＣＭＯＳ回路を構成するＭＯＳＦＥＴに対して、本発明の例を適用した場合においても、互いに隣接する素子同士の短絡を防止するという意味において、本発明の例は非常に有効である。
尚、高電圧型ＭＯＳＦＥＴに非常に大きな電圧が印加される場合には、そのエクステンション領域は、側壁絶縁膜２９ａ，２９ｂで対応可能な長さよりも長くしなければならないことがある。
そのような場合には、高電圧型ＭＯＳＦＥＴのソース／ドレイン拡散層３５ｂについては、側壁絶縁膜２９ａ，２９ｂによらず、マスクを使用してイオン注入により形成し、十分な長さのエクステンション領域を実現する。
また、エージングデバイスについては、例えば、低電圧型ＭＯＳＦＥＴと同じ構造、即ち、側壁絶縁膜２９ａを用いた構造とする。
本発明の例に関わるシングルポリ型エージングデバイスは、高信頼性、かつ、低コストで、仕様の変更にも柔軟に対応できるため、セキュリティコンテンツ製品への適用が有望視される。
５． むすび
本発明の例によれば、製造コストの増大なく、エージングデバイスの寿命を正確にコントロールすることができる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
比較例としてのエージングデバイスを示す斜視図。 図１のエージングデバイスの平面図。 図２のＩＩＩ−ＩＩＩ線に沿う断面図。 図２のＩＶ−ＩＶ線に沿う断面図。 図２のＶ−Ｖ線に沿う断面図。 空乏層の広がりのシミュレーション結果を示す図。 空乏層の広がりのシミュレーション結果を示す図。 実施の形態としてのエージングデバイスを示す斜視図。 図８のエージングデバイスの平面図。 図９のＸ−Ｘ線に沿う断面図。 図９のＸＩ−ＸＩ線に沿う断面図。 図９のＸＩＩ−ＸＩＩ線に沿う断面図。 空乏層の広がりのシミュレーション結果を示す図。 空乏層の広がりのシミュレーション結果を示す図。 空乏層の広がりの抑制効果を示す図。 制御素子の構造の変形例を示す断面図。 エージングデバイスの製造方法の一工程を示す断面図。 エージングデバイスの製造方法の一工程を示す断面図。 エージングデバイスの製造方法の一工程を示す平面図。 図１９のＸＸ−ＸＸ線に沿う断面図。 図１９のＸＸＩ−ＸＸＩ線に沿う断面図。 エージングデバイスの製造方法の一工程を示す平面図。 図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図。 図２２のＸＸＩＶ−ＸＸＩＶ線に沿う断面図。 エージングデバイスの製造方法の一工程を示す平面図。 図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面図。 図２５のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図。 エージングデバイスの製造方法の一工程を示す平面図。 図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図。 図２８のＸＸＸ−ＸＸＸ線に沿う断面図。 エージングデバイスの製造方法の一工程を示す平面図。 図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図。 図３１のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図。 エージングデバイスの製造方法の一工程を示す平面図。 図３４のＸＸＸＶ−ＸＸＸＶ線に沿う断面図。 図３４のＸＸＸＶＩ−ＸＸＸＶＩ線に沿う断面図。 エージングデバイスの製造方法の一工程を示す平面図。 図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図。 図３７のＸＸＸＩＸ−ＸＸＸＩＸ線に沿う断面図。 エージングデバイスの製造方法の一工程を示す平面図。 図４０のＸＬＩ−ＸＬＩ線に沿う断面図。 図４０のＸＬＩＩ−ＸＬＩＩ線に沿う断面図。 図４０のＸＬＩＩＩ−ＸＬＩＩＩ線に沿う断面図。 変形例としての製造方法の一工程を示す平面図。 図４４のＸＬＶ−ＸＬＶ線に沿う断面図。 図４４のＸＬＶＩ−ＸＬＶＩ線に沿う断面図。 変形例としての製造方法の一工程を示す平面図。 図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図。 図４７のＸＬＩＸ−ＸＬＩＸ線に沿う断面図。 図４７のＬ−Ｌ線に沿う断面図。 エージングデバイスと周辺回路との関係を示す図。 エージングデバイスと周辺回路との関係を示す図。
符号の説明
１１： 半導体基板、 １２： 素子分離絶縁層、 １３，１４： 素子領域、 １５，１６，１７，１８，１５ｂ，１６ｂ，１７ｂ，１８ｂ： ソース／ドレイン拡散層、１５ａ，１６ａ，１７ａ，１８ａ： ＬＤＤ拡散層、 １９： ゲート絶縁膜、 ２０： フローティングゲート電極、 ２１，２２，２５，２６： コンタクトプラグ、 ２３，２４，２７： 電極、 ２８，２９： 側壁絶縁膜、 ３０： 犠牲酸化膜、 ３１： シリコン窒化膜、 ３２，３４： レジストパターン、 ３３： トレンチ。

Claims (10)

  1. 半導体基板と、前記半導体基板の凹部内に形成され、上面が前記半導体基板の上面よりも上にある素子分離絶縁層と、前記素子分離絶縁層により分離される第１及び第２素子領域と、前記第１素子領域内の前記半導体基板内に形成される第１及び第２拡散層と、前記第１及び第２拡散層間の前記半導体基板上に形成される第１ゲート絶縁膜と、前記第２素子領域内の前記半導体基板上に形成される第２ゲート絶縁膜と、前記第１及び第２ゲート絶縁膜上に形成され、前記第１素子領域から前記第２素子領域まで跨って形成されるフローティングゲート電極とを具備し、
    前記第１素子領域内の前記半導体基板と対向する前記フローティングゲート電極の面積は、前記第２素子領域内の前記半導体基板と対向する前記フローティングゲート電極の面積よりも大きく、
    前記第１素子領域内の前記半導体基板、前記第１及び第２拡散層、前記第１ゲート絶縁膜、及び、前記フローティングゲート電極は、前記フローティングゲート内の電荷量によりオン／オフが決まる動作素子として機能し、
    前記第２素子領域内の前記半導体基板、前記第２ゲート絶縁膜、及び、前記フローティングゲート電極は、前記フローティングゲート内の電荷量の初期設定を行う制御素子として機能し、
    前記第１及び第２拡散層の最も深い部分は、前記素子分離絶縁層から離れていることを特徴とするエージングデバイス。
  2. さらに、前記第２素子領域内の前記半導体基板内に形成される第３及び第４拡散層を具備し、前記第２ゲート絶縁膜及び前記フローティングゲート電極は、前記第３及び第４拡散層間の前記半導体基板上に形成され、前記第３及び第４拡散層の最も深い部分は、前記素子分離絶縁層から離れていることを特徴とする請求項１に記載のエージングデバイス。
  3. 前記素子分離絶縁層の前記第１及び第２素子領域に面する側壁及び前記フローティングゲート電極の側壁に形成される側壁絶縁膜をさらに具備することを特徴とする請求項１又は２に記載のエージングデバイス。
  4. 前記第１、第２、第３及び第４拡散層は、それぞれ、前記側壁絶縁膜の直下の浅い部分と、前記浅い部分に囲まれた深い部分とから構成されることを特徴とする請求項３に記載のエージングデバイス。
  5. 前記フローティングゲート電極の平面形状は、Ｔ字型であることを特徴とする請求項１乃至４のいずれか１項に記載のエージングデバイス。
  6. 前記第１及び第２ゲート絶縁膜は、酸化シリコンよりも高い比誘電率を有する材料から構成されることを特徴とする請求項１乃至５のいずれか１項に記載のエージングデバイス。
  7. 請求項１乃至６のいずれか１項に記載のエージングデバイスと、ソース／ドレイン拡散層の最も深い部分が素子分離絶縁層から離れているＦＥＴとを具備することを特徴とする半導体集積回路。
  8. 半導体基板に凹部を形成する工程と、
    前記凹部内に上面が前記半導体基板の上面よりも上にある素子分離絶縁層を形成する工程と、
    前記素子分離絶縁層により分離される第１及び第２素子領域内の前記半導体基板上にそれぞれ第１及び第２ゲート絶縁膜を形成する工程と、
    前記第１及び第２ゲート絶縁膜上に、前記第１素子領域から前記第２素子領域まで跨って配置され、前記第１素子領域内の前記半導体基板と対向する部分の面積が前記第２素子領域内の前記半導体基板と対向する部分の面積よりも大きいフローティングゲート電極を形成する工程と、
    前記フローティングゲート電極を形成した後、前記第１素子領域内に、最も深い部分が前記素子分離絶縁層から離れている第１及び第２拡散層を形成し、前記第２素子領域内に、最も深い部分が前記素子分離絶縁層から離れている第３及び第４拡散層を形成する工程とを具備し、
    前記第１素子領域内の前記半導体基板、前記第１及び第２拡散層、前記第１ゲート絶縁膜、及び、前記フローティングゲート電極を、前記フローティングゲート内の電荷量によりオン／オフが決まる動作素子として機能させ、
    前記第２素子領域内の前記半導体基板、前記第３及び第４拡散層、前記第２ゲート絶縁膜、及び、前記フローティングゲート電極を、前記フローティングゲート内の電荷量の初期設定を行う制御素子として機能させる
    ことを特徴とするエージングデバイスの製造方法。
  9. 前記第１、第２、第３及び第４拡散層は、前記第１及び第２素子領域の縁部を覆うマスク材及び前記フローティングゲート電極をマスクにして、前記第１及び第２素子領域内の前記半導体基板内に不純物をイオン注入することにより形成することを特徴とする請求項８に記載のエージングデバイスの製造方法。
  10. 前記第１、第２、第３及び第４拡散層は、前記素子分離絶縁層の前記第１及び第２素子領域に面する側壁及び前記フローティングゲート電極の側壁に側壁絶縁膜を形成した後、前記側壁絶縁膜及び前記フローティングゲート電極をマスクにして、前記第１及び第２素子領域内の前記半導体基板内に不純物をイオン注入することにより形成することを特徴とする請求項８に記載のエージングデバイスの製造方法。
JP2006265985A 2006-09-28 2006-09-28 エージングデバイス及びその製造方法 Expired - Fee Related JP4282705B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006265985A JP4282705B2 (ja) 2006-09-28 2006-09-28 エージングデバイス及びその製造方法
US11/856,256 US8120090B2 (en) 2006-09-28 2007-09-17 Aging device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006265985A JP4282705B2 (ja) 2006-09-28 2006-09-28 エージングデバイス及びその製造方法

Publications (2)

Publication Number Publication Date
JP2008085230A JP2008085230A (ja) 2008-04-10
JP4282705B2 true JP4282705B2 (ja) 2009-06-24

Family

ID=39260282

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006265985A Expired - Fee Related JP4282705B2 (ja) 2006-09-28 2006-09-28 エージングデバイス及びその製造方法

Country Status (2)

Country Link
US (1) US8120090B2 (ja)
JP (1) JP4282705B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4435095B2 (ja) * 2006-01-04 2010-03-17 株式会社東芝 半導体システム
JP4455621B2 (ja) 2007-07-17 2010-04-21 株式会社東芝 エージングデバイス
US9117832B2 (en) 2012-06-05 2015-08-25 Phison Electronics Corp. Semiconductor device with physical manipulation detector and corrector

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59181062A (ja) * 1983-03-31 1984-10-15 Toshiba Corp Ｍｏｓ型半導体装置の製造方法
JPH02260572A (ja) * 1989-03-31 1990-10-23 Seiko Epson Corp 半導体装置
JP3277383B2 (ja) * 1992-02-28 2002-04-22 ソニー株式会社 半導体装置の製造方法
JP2663863B2 (ja) * 1994-04-19 1997-10-15 日本電気株式会社 不揮発性半導体記憶装置
US5675176A (en) * 1994-09-16 1997-10-07 Kabushiki Kaisha Toshiba Semiconductor device and a method for manufacturing the same
JP3441259B2 (ja) * 1994-09-16 2003-08-25 株式会社東芝 半導体装置
JP3315321B2 (ja) * 1996-08-29 2002-08-19 株式会社東芝 半導体装置とその製造方法および不揮発性半導体記憶装置とその製造方法
JPH1154731A (ja) * 1997-07-31 1999-02-26 Nec Corp 半導体装置
US6077748A (en) * 1998-10-19 2000-06-20 Advanced Micro Devices, Inc. Advanced trench isolation fabrication scheme for precision polysilicon gate control
FR2838554B1 (fr) * 2002-04-15 2004-07-09 St Microelectronics Sa Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant
JP4068519B2 (ja) * 2002-07-08 2008-03-26 株式会社東芝 有効期限付き機能利用装置
US7075284B2 (en) * 2002-07-08 2006-07-11 Kabushiki Kaisha Toshiba Time limit function utilization
JP2004311858A (ja) * 2003-04-10 2004-11-04 Nec Electronics Corp 半導体集積回路装置
JP2005039067A (ja) * 2003-07-15 2005-02-10 Renesas Technology Corp 不揮発性半導体記憶装置
US7078761B2 (en) * 2004-03-05 2006-07-18 Chingis Technology Corporation Nonvolatile memory solution using single-poly pFlash technology
JP4421364B2 (ja) 2004-04-16 2010-02-24 株式会社東芝 半導体装置
JP2006013334A (ja) * 2004-06-29 2006-01-12 Seiko Epson Corp 不揮発性記憶装置およびその製造方法
JP2006032489A (ja) * 2004-07-13 2006-02-02 Nec Electronics Corp 不揮発性半導体記憶装置及びその製造方法
JP4435095B2 (ja) * 2006-01-04 2010-03-17 株式会社東芝 半導体システム
JP4622902B2 (ja) * 2006-03-17 2011-02-02 セイコーエプソン株式会社 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
US8120090B2 (en) 2012-02-21
JP2008085230A (ja) 2008-04-10
US20080079057A1 (en) 2008-04-03

Similar Documents

Publication Publication Date Title
US8698253B2 (en) Semiconductor device with STI and method for manufacturing the semiconductor device
US7531864B2 (en) Nonvolatile memory device
US20080283896A1 (en) Nonvolatile semiconductor memory device with twin-well
KR100715960B1 (ko) 반도체 장치 및 그 제조 방법
TWI731066B (zh) 半導體裝置之製造方法
JPH1187664A (ja) 半導体装置及びその製造方法
JP4282705B2 (ja) エージングデバイス及びその製造方法
US7655526B2 (en) Method for manufacturing semiconductor device
US7250339B2 (en) Electrically erasable programmable read-only memory cell and memory device and manufacturing method thereof
KR20040000679A (ko) 고전압 소자의 제조방법
JP4602441B2 (ja) 不揮発性半導体記憶装置
KR100424414B1 (ko) 고전압 트랜지스터 형성방법
US7408221B2 (en) Electrically erasable programmable read-only memory cell and memory device and manufacturing method thereof
KR100731092B1 (ko) 고전압 반도체소자 및 그 제조방법
KR100399415B1 (ko) 비휘발성 메모리소자 및 그의 제조방법
US7211857B2 (en) Non-volatile semiconductor memory device
KR20050038751A (ko) 플래시 메모리 소자의 제조 방법
JP2007208073A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080326

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090127

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090303

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090317

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120327

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees