JP3277383B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】半導体装置等の形成の際、基板に形成し
た凹部に埋め込み材料を埋め込み、各種の構造を形成す
ることが行われている。例えば、トレンチアイソレーシ
ョンの形成、トレンチキャパシタの形成、埋め込み配線
（プラグ）の形成などである。
た凹部に埋め込み材料を埋め込み、各種の構造を形成す
ることが行われている。例えば、トレンチアイソレーシ
ョンの形成、トレンチキャパシタの形成、埋め込み配線
（プラグ）の形成などである。
【０００３】ところで、基板には各種の処理、例えばイ
オン注入などの処理が施される。更に、基板には熱処理
が行われることが多い。
オン注入などの処理が施される。更に、基板には熱処理
が行われることが多い。
【０００４】ところが、上記のように凹部を埋め込む構
成のものについては、上記基板処理、及び熱処理によ
り、凹部に欠陥が生じることがある。
成のものについては、上記基板処理、及び熱処理によ
り、凹部に欠陥が生じることがある。
【０００５】以下に、この問題について、アスペクト比
の大きいトレンチ（溝）を埋め込んで素子分離を行う構
成の半導体基板を形成する場合で、かつ、基板には基板
処理としてイオン注入を行い、更に熱処理を行う場合を
例にとって説明する。
の大きいトレンチ（溝）を埋め込んで素子分離を行う構
成の半導体基板を形成する場合で、かつ、基板には基板
処理としてイオン注入を行い、更に熱処理を行う場合を
例にとって説明する。
【０００６】図５（ａ）に示すように、基板１上に形成
した凹部２（トレンチ）を絶縁材で埋め込んで埋め込み
部３を形成し、これを素子分離として用いる場合、ソー
ス／ドレイン（Ｓ／Ｄ）形成のためのイオン注入（図５
（ａ））を行った後、熱処理（アニール）を行う（図５
（ｂ））と、図５（ｂ）に略示するように、凹部２のコ
ーナー部に欠陥Ｄが生じることがある（なお図中、６は
ゲート、６１はＬＤＤ形成用のサイドウォールであ
る）。即ち、一般に半導体装置形成の際に行われている
ように、通常のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のトランジスタを形成後、ソース／ド
レイン領域形成のための高濃度の不純物の注入（イオン
注入）を行い、シリコンのアモルファス化した部分５を
形成し（図５（ａ）参照）、その後拡散層活性化のため
のアニール（回復アニール）を行うと、トレンチコーナ
ーのエッヂに図５（ｂ）に示したように欠陥Ｄが発生す
る傾向がある。この原因は、以下の理由によるものと考
えられる。
した凹部２（トレンチ）を絶縁材で埋め込んで埋め込み
部３を形成し、これを素子分離として用いる場合、ソー
ス／ドレイン（Ｓ／Ｄ）形成のためのイオン注入（図５
（ａ））を行った後、熱処理（アニール）を行う（図５
（ｂ））と、図５（ｂ）に略示するように、凹部２のコ
ーナー部に欠陥Ｄが生じることがある（なお図中、６は
ゲート、６１はＬＤＤ形成用のサイドウォールであ
る）。即ち、一般に半導体装置形成の際に行われている
ように、通常のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造のトランジスタを形成後、ソース／ド
レイン領域形成のための高濃度の不純物の注入（イオン
注入）を行い、シリコンのアモルファス化した部分５を
形成し（図５（ａ）参照）、その後拡散層活性化のため
のアニール（回復アニール）を行うと、トレンチコーナ
ーのエッヂに図５（ｂ）に示したように欠陥Ｄが発生す
る傾向がある。この原因は、以下の理由によるものと考
えられる。
【０００７】ソース／ドレインイオン注入時のダメー
ジと、埋め込み材料（例えばＳｉＯ2 ）の応力の相乗に
より、欠陥が生じる。 固相成長過程で、結晶方位（例えば（１００）の方向
での成長）であるとか、結晶性の問題で、アモルファス
化する部分５において、トレンチコーナーのエッヂが最
後に固相成長するため、ここでミスフィット、つまりア
モルファス化する時にエッヂ部がしわよせを受ける如く
成長することになる現象を起こし、これが欠陥となる。
ジと、埋め込み材料（例えばＳｉＯ2 ）の応力の相乗に
より、欠陥が生じる。 固相成長過程で、結晶方位（例えば（１００）の方向
での成長）であるとか、結晶性の問題で、アモルファス
化する部分５において、トレンチコーナーのエッヂが最
後に固相成長するため、ここでミスフィット、つまりア
モルファス化する時にエッヂ部がしわよせを受ける如く
成長することになる現象を起こし、これが欠陥となる。
【０００８】このため、この欠陥部Ｄでリーク電流が発
生しやすくなる。一般に、上記のように凹部２を埋め込
んで素子分離を行う構成にあっては、リーク電流は、通
常のＬＯＣＯＳ構造の素子分離に比べ、１〜２桁多い。
生しやすくなる。一般に、上記のように凹部２を埋め込
んで素子分離を行う構成にあっては、リーク電流は、通
常のＬＯＣＯＳ構造の素子分離に比べ、１〜２桁多い。
【０００９】
【発明が解決しようとする課題】本発明は、上記問題点
を解決して、各種の基板処理、例えばイオン注入などの
処理を行った後、熱処理を行う場合についても、凹部近
傍に欠陥が生じず、リーク電流が大きくなるなどの不都
合の生じない半導体装置の製造方法を提供しようとする
ものである。
を解決して、各種の基板処理、例えばイオン注入などの
処理を行った後、熱処理を行う場合についても、凹部近
傍に欠陥が生じず、リーク電流が大きくなるなどの不都
合の生じない半導体装置の製造方法を提供しようとする
ものである。
【００１０】
【課題を解決するための手段】本出願の請求項１の発明
は、半導体基板の凹部に埋め込み材料を埋め込み、その
後イオン注入工程を少なくとも含む基板処理を施す工程
を有する半導体装置の製造方法であって、半導体基板上
に酸化膜及びシリコン膜を形成する工程と、前記シリコ
ン膜、酸化膜及び半導体基板をパターニングして、凹部
を形成する工程と、前記凹部に埋め込み材料を平坦に埋
め込む工程と、前記シリコン膜及び前記酸化膜を順次除
去し、前記埋め込み材料を前記凹部に残すことにより、
前記シリコン膜及び前記酸化膜の各厚さの和に相当する
突出高さの突出部を形成する工程と、前記突出部の側面
に下地保護部を形成する工程と、その後前記基板処理を
行うことにより該基板処理による前記下地保護部下の基
板に対するダメージを防止した前記基板処理を行う工程
を有するとともに、前記基板処理は、半導体基板の表面
に所定深さのアモルファス部を形成するイオン注入工程
を含み、前記突出部の高さを前記アモルファス部の所定
高さより大きく形成することによって、前記下地保護部
下の基板における欠陥の発生を防止したことを特徴とす
る半導体装置の製造方法であって、これにより上記目的
を達成するものである。
は、半導体基板の凹部に埋め込み材料を埋め込み、その
後イオン注入工程を少なくとも含む基板処理を施す工程
を有する半導体装置の製造方法であって、半導体基板上
に酸化膜及びシリコン膜を形成する工程と、前記シリコ
ン膜、酸化膜及び半導体基板をパターニングして、凹部
を形成する工程と、前記凹部に埋め込み材料を平坦に埋
め込む工程と、前記シリコン膜及び前記酸化膜を順次除
去し、前記埋め込み材料を前記凹部に残すことにより、
前記シリコン膜及び前記酸化膜の各厚さの和に相当する
突出高さの突出部を形成する工程と、前記突出部の側面
に下地保護部を形成する工程と、その後前記基板処理を
行うことにより該基板処理による前記下地保護部下の基
板に対するダメージを防止した前記基板処理を行う工程
を有するとともに、前記基板処理は、半導体基板の表面
に所定深さのアモルファス部を形成するイオン注入工程
を含み、前記突出部の高さを前記アモルファス部の所定
高さより大きく形成することによって、前記下地保護部
下の基板における欠陥の発生を防止したことを特徴とす
る半導体装置の製造方法であって、これにより上記目的
を達成するものである。
【００１１】本出願の請求項２の発明は、半導体基板の
凹部に埋め込み材料を埋め込み、その後イオン注入工程
を少なくとも含む基板処理を施す工程を有する半導体装
置の製造方法であって、半導体基板上に酸化膜及びシリ
コン膜を形成する工程と、前記シリコン膜、酸化膜及び
半導体基板をパターニングして、凹部を形成する工程
と、前記凹部に埋め込み材料を平坦に埋め込む工程と、
前記シリコン膜及び前記酸化膜を順次除去し、前記埋め
込み材料を前記凹部に残すことにより、前記シリコン膜
及び前記酸化膜の各厚さの和に相当する突出高さの突出
部を形成する工程と、前記突出部の側面に下地保護部を
形成する工程と、その後前記基板処理を行うことにより
該基板処理による前記下地保護部下の基板に対するダメ
ージを防止した基板処理を行う工程を有するとともに、
前記基板処理は、半導体基板の表面に所定深さのアモル
ファス部を形成するイオン注入工程を含み、前記突出部
の高さを前記アモルファス部の所定高さより大きく形成
することによって、前記下地保護部下の基板における欠
陥の発生を防止して行う処理であり、かつ前記基板処理
の後、結晶の回復のための熱処理を行うことを特徴とす
ることを特徴とする半導体装置の製造方法であって、こ
れにより上記目的を達成するものである。本出願の請求
項３の発明は、前記埋め込み部は、埋め込み材料がポリ
シリコンであって、該ポリシリコンの周囲をＳｉＯ ２ 部
としたものである請求項１または２記載の半導体装置の
製造方法であって、これにより上記目的を達成するもの
である。
凹部に埋め込み材料を埋め込み、その後イオン注入工程
を少なくとも含む基板処理を施す工程を有する半導体装
置の製造方法であって、半導体基板上に酸化膜及びシリ
コン膜を形成する工程と、前記シリコン膜、酸化膜及び
半導体基板をパターニングして、凹部を形成する工程
と、前記凹部に埋め込み材料を平坦に埋め込む工程と、
前記シリコン膜及び前記酸化膜を順次除去し、前記埋め
込み材料を前記凹部に残すことにより、前記シリコン膜
及び前記酸化膜の各厚さの和に相当する突出高さの突出
部を形成する工程と、前記突出部の側面に下地保護部を
形成する工程と、その後前記基板処理を行うことにより
該基板処理による前記下地保護部下の基板に対するダメ
ージを防止した基板処理を行う工程を有するとともに、
前記基板処理は、半導体基板の表面に所定深さのアモル
ファス部を形成するイオン注入工程を含み、前記突出部
の高さを前記アモルファス部の所定高さより大きく形成
することによって、前記下地保護部下の基板における欠
陥の発生を防止して行う処理であり、かつ前記基板処理
の後、結晶の回復のための熱処理を行うことを特徴とす
ることを特徴とする半導体装置の製造方法であって、こ
れにより上記目的を達成するものである。本出願の請求
項３の発明は、前記埋め込み部は、埋め込み材料がポリ
シリコンであって、該ポリシリコンの周囲をＳｉＯ ２ 部
としたものである請求項１または２記載の半導体装置の
製造方法であって、これにより上記目的を達成するもの
である。
【００１２】本発明によれば、埋め込み部の突出部の側
壁にサイドウォールを形成し、これが下地保護膜となる
ので、基板処理の際にその下地部分が欠陥を生じ得る状
態になることが防がれる。この結果、欠陥の生じること
なく凹部の埋め込みが達成された欠陥のない半導体装置
の製造方法が提供できる。
壁にサイドウォールを形成し、これが下地保護膜となる
ので、基板処理の際にその下地部分が欠陥を生じ得る状
態になることが防がれる。この結果、欠陥の生じること
なく凹部の埋め込みが達成された欠陥のない半導体装置
の製造方法が提供できる。
【００１３】
【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定を受けるものではない。
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定を受けるものではない。
【００１４】実施例１ 本実施例は、凹部の埋め込みによりトレンチアイソレー
ション（溝型素子分離）を形成する場合であって、か
つ、基板処理としてソース／ドレイン領域形成用のイオ
ン注入を行い、更に熱処理として回復アニールを行う場
合について、本発明を適用したものである。
ション（溝型素子分離）を形成する場合であって、か
つ、基板処理としてソース／ドレイン領域形成用のイオ
ン注入を行い、更に熱処理として回復アニールを行う場
合について、本発明を適用したものである。
【００１５】図１を参照する。本実施例の方法にあって
は、基板１上の凹部２に埋め込み材料を埋め込む工程を
行って埋め込み部３を形成した後、ここではイオン注入
である基板処理を行い（図１（ａ））、その後熱処理
（ここではアニール、図１（ｂ））を施す工程を備える
基板１上の凹部２の埋め込み方法において、埋め込み材
料を凹部２の開口上面２１よりも突出する構成で形成し
て埋め込み部３を形成し、この埋め込み部３の突出部３
１の側部に下地保護部（サイドウォール）４を形成し、
その後イオン注入である基板処理や、アニールである熱
処理を行うものである。
は、基板１上の凹部２に埋め込み材料を埋め込む工程を
行って埋め込み部３を形成した後、ここではイオン注入
である基板処理を行い（図１（ａ））、その後熱処理
（ここではアニール、図１（ｂ））を施す工程を備える
基板１上の凹部２の埋め込み方法において、埋め込み材
料を凹部２の開口上面２１よりも突出する構成で形成し
て埋め込み部３を形成し、この埋め込み部３の突出部３
１の側部に下地保護部（サイドウォール）４を形成し、
その後イオン注入である基板処理や、アニールである熱
処理を行うものである。
【００１６】得られた半導体装置は、図１（ｂ）に示す
ように、基板１上の凹部２に埋め込み材料を埋め込んで
埋め込み部３を形成した半導体装置であって、該埋め込
み部３は凹部２の開口上面２１よりも突出する構成で形
成し、該突出部３１の側部にはサイドウォール４を形成
した構成になる。
ように、基板１上の凹部２に埋め込み材料を埋め込んで
埋め込み部３を形成した半導体装置であって、該埋め込
み部３は凹部２の開口上面２１よりも突出する構成で形
成し、該突出部３１の側部にはサイドウォール４を形成
した構成になる。
【００１７】本実施例は、凹部２であるトレンチコーナ
ーのエッヂ１１にソース／ドレイン領域形成用イオン注
入時のダメージが加わらないようにするものであり、具
体的には上記したように、トレンチの埋め込みＳｉＯ2
（埋め込み材料３）の高さが、Ｓｉ基板表面（凹部開口
２１）より高くなるように形成し、ＬＤＤ構造のトラン
ジスタを作るとき、トレンチの埋め込みＳｉＯ2 の側面
にも、同時にサイドウォールを形成する。こうすれば、
ソース／ドレイン領域形成のためのイオン注入時に、ト
レンチコーナーのエッヂにはダメージが加わらず、アモ
ルファス化もしないので、結晶回復時に欠陥も発生しな
い。なおこの例のように、ＬＤＤ形成のためのサイドウ
ォール形成と保護部としてのサイドウォール４形成とを
同時に行うことは、好ましい態様である。
ーのエッヂ１１にソース／ドレイン領域形成用イオン注
入時のダメージが加わらないようにするものであり、具
体的には上記したように、トレンチの埋め込みＳｉＯ2
（埋め込み材料３）の高さが、Ｓｉ基板表面（凹部開口
２１）より高くなるように形成し、ＬＤＤ構造のトラン
ジスタを作るとき、トレンチの埋め込みＳｉＯ2 の側面
にも、同時にサイドウォールを形成する。こうすれば、
ソース／ドレイン領域形成のためのイオン注入時に、ト
レンチコーナーのエッヂにはダメージが加わらず、アモ
ルファス化もしないので、結晶回復時に欠陥も発生しな
い。なおこの例のように、ＬＤＤ形成のためのサイドウ
ォール形成と保護部としてのサイドウォール４形成とを
同時に行うことは、好ましい態様である。
【００１８】本実施例により、図２（Ａ）に示すような
アモルファス化部分５が形成され、コーナー部に不都合
をもたらすおそれのある図２（Ｂ）に示すアモルファス
化部分５（コーナー部１１にかかる）の生成が防止でき
る。
アモルファス化部分５が形成され、コーナー部に不都合
をもたらすおそれのある図２（Ｂ）に示すアモルファス
化部分５（コーナー部１１にかかる）の生成が防止でき
る。
【００１９】このように図１（ａ）の如くトレンチの埋
め込みＳｉＯ2 （埋め込み部３）の高さがＳｉ基板１表
面より高くなるように形成し、ＬＤＤ構造のトランジス
タを作る時、埋め込みＳｉＯ2 の側面にも同時にサイド
ウォールを形成するようにしたので、次の作用がもたら
される。
め込みＳｉＯ2 （埋め込み部３）の高さがＳｉ基板１表
面より高くなるように形成し、ＬＤＤ構造のトランジス
タを作る時、埋め込みＳｉＯ2 の側面にも同時にサイド
ウォールを形成するようにしたので、次の作用がもたら
される。
【００２０】（１）トレンチコーナー１１は、イオン注
入時のダメージが無いので、当然欠陥は発生しない。 （２）イオン注入後の固相成長では、トレンチコーナー
の単結晶部分が種結晶となるので、アモルファス領域は
単結晶で回復する。
入時のダメージが無いので、当然欠陥は発生しない。 （２）イオン注入後の固相成長では、トレンチコーナー
の単結晶部分が種結晶となるので、アモルファス領域は
単結晶で回復する。
【００２１】より具体的には、本実施例においては、図
２（ａ）〜（ｈ）に示す工程を行った。
２（ａ）〜（ｈ）に示す工程を行った。
【００２２】まず、図３（ａ）に示すように、基板１で
あるＳｉ基板上に、熱酸化により酸化膜１２を形成し
（例えば１０〜２０ｎｍ）、更にＣＶＤ等により、Ｐｏ
ｌｙＳｉ１３を形成する（例えば１００〜３００ｎ
ｍ）。
あるＳｉ基板上に、熱酸化により酸化膜１２を形成し
（例えば１０〜２０ｎｍ）、更にＣＶＤ等により、Ｐｏ
ｌｙＳｉ１３を形成する（例えば１００〜３００ｎ
ｍ）。
【００２３】次に、通常のリソグラフィー技術を用い
て、ＲＩＥにより、素子分離領域形成用の凹部２（トレ
ンチ）を形成し、図３（ｂ）の構造とする。
て、ＲＩＥにより、素子分離領域形成用の凹部２（トレ
ンチ）を形成し、図３（ｂ）の構造とする。
【００２４】次に、埋め込み材料を埋め込んで埋め込み
部３を形成し、図３（ｃ）の構造とする。埋め込み材料
は、トレンチアイソレーションを形成できるものなら任
意であり、ＳｉＯ2 やＢＰＳＧその他の不純物含有ガラ
ス（平坦化材料）を用いることができ、例えばバイアス
ＥＣＲ−ＣＶＤでＳｉＯ2 を埋め込んだり、あるいは各
種手段でポリＳｉや不純物含有ガラスを埋め込み、平坦
化することができる。ここではＳｉＯ2 を埋め込んで、
図３（ｃ）の構造とした。
部３を形成し、図３（ｃ）の構造とする。埋め込み材料
は、トレンチアイソレーションを形成できるものなら任
意であり、ＳｉＯ2 やＢＰＳＧその他の不純物含有ガラ
ス（平坦化材料）を用いることができ、例えばバイアス
ＥＣＲ−ＣＶＤでＳｉＯ2 を埋め込んだり、あるいは各
種手段でポリＳｉや不純物含有ガラスを埋め込み、平坦
化することができる。ここではＳｉＯ2 を埋め込んで、
図３（ｃ）の構造とした。
【００２５】次に、ＲＩＥにより、ＰｏｌｙＳｉ１３、
酸化膜１２であるＳｉＯ2 を除去する。これにより、図
３（ｄ）に示すように、埋め込み部３が、基板１の表面
である凹部２の開口上面２１よりも高く、突出部３１を
有する構成で得られる。突出部の突出の大きさ、つまり
開口上面２１より上に出っぱる高さは、ＰｏｌｙＳｉ１
３の膜厚により調整できる。
酸化膜１２であるＳｉＯ2 を除去する。これにより、図
３（ｄ）に示すように、埋め込み部３が、基板１の表面
である凹部２の開口上面２１よりも高く、突出部３１を
有する構成で得られる。突出部の突出の大きさ、つまり
開口上面２１より上に出っぱる高さは、ＰｏｌｙＳｉ１
３の膜厚により調整できる。
【００２６】次に、熱酸化膜１４、ＰｏｌｙＳｉＣＶＤ
膜を形成し、更にフォトリソグラフィー工程、つまりレ
ジスト工程及びＲＩＥにより、通常のポリシリコンゲー
ト電極１５を形成する。これによって、図３（ｅ）の構
造を得る。
膜を形成し、更にフォトリソグラフィー工程、つまりレ
ジスト工程及びＲＩＥにより、通常のポリシリコンゲー
ト電極１５を形成する。これによって、図３（ｅ）の構
造を得る。
【００２７】次に、一般的な手法に従い、ＳｉＯ2 −Ｃ
ＶＤとＲＩＥにより、ゲート電極をなすＰｏｌｙＳｉ１
５の側壁に通常のサイドウォール４１を形成する。この
時、素子分離のＳｉＯ2 である埋め込み材料３は、突出
部３１が形成されている結果、ゲート電極と同程度位、
上に出っぱっているので、この横にもサイドウォール４
が形成される。このサイドウォールを、下地保護部とし
て用いる。
ＶＤとＲＩＥにより、ゲート電極をなすＰｏｌｙＳｉ１
５の側壁に通常のサイドウォール４１を形成する。この
時、素子分離のＳｉＯ2 である埋め込み材料３は、突出
部３１が形成されている結果、ゲート電極と同程度位、
上に出っぱっているので、この横にもサイドウォール４
が形成される。このサイドウォールを、下地保護部とし
て用いる。
【００２８】即ち、上記保護部４となるサイドウォー
ル、及びポリシリコン電極１５のサイドウォールー４１
形成後、通常のソース／ドレイン領域形成用イオン注入
を行うと、図３（ｇ）に示すように、アモルファス領域
となったアモルファス部５が形成される。ここで、下地
保護部４となるサイドウォールが形成されているので、
図の（Ａ）の領域（トレンチコーナーのエッヂ）は、イ
オン注入によるダメージを受けず、完全な単結晶のまま
である。
ル、及びポリシリコン電極１５のサイドウォールー４１
形成後、通常のソース／ドレイン領域形成用イオン注入
を行うと、図３（ｇ）に示すように、アモルファス領域
となったアモルファス部５が形成される。ここで、下地
保護部４となるサイドウォールが形成されているので、
図の（Ａ）の領域（トレンチコーナーのエッヂ）は、イ
オン注入によるダメージを受けず、完全な単結晶のまま
である。
【００２９】その後、熱処理である回復アニールを行
う。図３（ｈ）に示すように、５′で示す如く結晶の回
復が行われ、上記図３（ｇ）で説明したところから、欠
陥の無い構造が得られることになる。
う。図３（ｈ）に示すように、５′で示す如く結晶の回
復が行われ、上記図３（ｇ）で説明したところから、欠
陥の無い構造が得られることになる。
【００３０】ここで、埋め込み部３の突出部３１の高
さ、つまりここでは埋め込みＳｉＯ2の高さ（Ｓｉ基板
表面から出っぱる高さ）の適正値は、ソース／ドレイン
領域形成用イオン注入の条件（イオン種、エネルギー、
ドーズ量）により異なる。一般に、このイオン注入によ
りＳｉ基板がアモルファス化される深さより、高くすれ
ば良い。
さ、つまりここでは埋め込みＳｉＯ2の高さ（Ｓｉ基板
表面から出っぱる高さ）の適正値は、ソース／ドレイン
領域形成用イオン注入の条件（イオン種、エネルギー、
ドーズ量）により異なる。一般に、このイオン注入によ
りＳｉ基板がアモルファス化される深さより、高くすれ
ば良い。
【００３１】例えば、以下の表１に示す如くである。
【表１】
【００３２】実施例２ 本実施例では、埋め込み材料として、ＰｏｌｙＳｉを用
いた。即ち図４に示すように、ＰｏｌｙＳｉから成る埋
め込み部３ｂを凹部２内に形成し、その周囲はＳｉＯ2
部３ａとした。その他は実施例１と同様にして、同様の
効果を得た。
いた。即ち図４に示すように、ＰｏｌｙＳｉから成る埋
め込み部３ｂを凹部２内に形成し、その周囲はＳｉＯ2
部３ａとした。その他は実施例１と同様にして、同様の
効果を得た。
【００３３】
【発明の効果】本出願の発明によると、凹部の埋め込み
構造を備える半導体装置の製造の場合に、基板に各種の
基板処理、たとえば、イオン注入などの処理を行った
後、熱処理を行う場合についても、凹部近傍に欠陥が生
じず、リーク電流が大きくなるなどの不都合の生じない
半導体装置の製造方法を提供することができる。
構造を備える半導体装置の製造の場合に、基板に各種の
基板処理、たとえば、イオン注入などの処理を行った
後、熱処理を行う場合についても、凹部近傍に欠陥が生
じず、リーク電流が大きくなるなどの不都合の生じない
半導体装置の製造方法を提供することができる。
【図１】実施例１の工程の概略を示す図である。
【図２】本発明の作用説明のための図である。
【図３】実施例１の工程を示す図である。
【図４】実施例２を示す図である。
【図５】従来技術を示す図である。
１ 基板 ２ 凹部 ３，３ａ，３ｂ 埋め込み部 ３１ 突出部 ４ 下地保護部（サイドウォール） ５ アモルファス部分
Claims (3)
- 【請求項１】半導体基板の凹部に埋め込み材料を埋め込
み、その後イオン注入工程を少なくとも含む基板処理を
施す工程を有する半導体装置の製造方法であって、 半導体基板上に酸化膜及びシリコン膜を形成する工程
と、 前記シリコン膜、酸化膜及び半導体基板をパターニング
して、凹部を形成する工程と、 前記凹部に埋め込み材料を平坦に埋め込む工程と、 前記シリコン膜及び前記酸化膜を順次除去し、前記埋め
込み材料を前記凹部に残すことにより、前記シリコン膜
及び前記酸化膜の各厚さの和に相当する突出高さの突出
部を形成する工程と、 前記突出部の側面に下地保護部を形成する工程と、 その後前記基板処理を行うことにより該基板処理による
前記下地保護部下の基板に対するダメージを防止した前
記基板処理を行う工程を有するとともに、 前記基板処理は、半導体基板の表面に所定深さのアモル
ファス部を形成するイオン注入工程を含み、前記突出部
の高さを前記アモルファス部の所定高さより大きく形成
することによって、前記下地保護部下の基板における欠
陥の発生を防止したことを特徴とする半導体装置の製造
方法。 - 【請求項２】半導体基板の凹部に埋め込み材料を埋め込
み、その後イオン注入工程を少なくとも含む基板処理を
施す工程を有する半導体装置の製造方法であって、 半導体基板上に酸化膜及びシリコン膜を形成する工程
と、 前記シリコン膜、酸化膜及び半導体基板をパターニング
して、凹部を形成する工程と、 前記凹部に埋め込み材料を平坦に埋め込む工程と、 前記シリコン膜及び前記酸化膜を順次除去し、前記埋め
込み材料を前記凹部に残すことにより、前記シリコン膜
及び前記酸化膜の各厚さの和に相当する突出高さの突出
部を形成する工程と、 前記突出部の側面に下地保護部を形成する工程と、 その後前記基板処理を行うことにより該基板処理による
前記下地保護部下の基板に対するダメージを防止した基
板処理を行う工程を有するとともに、 前記基板処理は、半導体基板の表面に所定深さのアモル
ファス部を形成するイオン注入工程を含み、前記突出部
の高さを前記アモルファス部の所定高さより大きく形成
することによって、前記下地保護部下の基板における欠
陥の発生を防止して行う処理であり、かつ前記基板処理の後、結晶の回復のための熱処理を行
う ことを特徴とすることを特徴とする半導体装置の製造
方法。 - 【請求項３】前記埋め込み部は、埋め込み材料がポリシ
リコンであって、該ポリシリコンの周囲をＳｉＯ ２ 部と
したものである請求項１または２記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07834892A JP3277383B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07834892A JP3277383B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621208A JPH0621208A (ja) | 1994-01-28 |
| JP3277383B2 true JP3277383B2 (ja) | 2002-04-22 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP07834892A Expired - Fee Related JP3277383B2 (ja) | 1992-02-28 | 1992-02-28 | 半導体装置の製造方法 |
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| JP (1) | JP3277383B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08167348A (ja) * | 1994-12-14 | 1996-06-25 | Matsushita Electric Ind Co Ltd | 回転操作型電子部品 |
| US6281562B1 (en) | 1995-07-27 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device which reduces the minimum distance requirements between active areas |
| JP4282705B2 (ja) | 2006-09-28 | 2009-06-24 | 株式会社東芝 | エージングデバイス及びその製造方法 |
-
1992
- 1992-02-28 JP JP07834892A patent/JP3277383B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0621208A (ja) | 1994-01-28 |
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