JP3103903B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- isolation insulating
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
更に詳しくは、半導体装置中の結晶欠陥の発生を防止し
得る半導体装置の製造方法に関する。
更に詳しくは、半導体装置中の結晶欠陥の発生を防止し
得る半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置には、図５に示すようなトレ
ンチ構造、あるいはＬＯＣＯＳ構造等から成る素子分離
絶縁膜１０がシリコン基板１上に形成されている。半導
体装置のゲート電極構造は、ＬＤＤ（Lightly Doped Dr
ain）構造を取る傾向にある。図５中、２０はゲート電
極、２２はゲート酸化膜、２４はシリサイド層、２８は
ＬＤＤ低濃度ソース・ドレイン領域である。ＬＤＤ構造
のゲート電極の側壁にはサイドウォール２６が形成され
ている。
ンチ構造、あるいはＬＯＣＯＳ構造等から成る素子分離
絶縁膜１０がシリコン基板１上に形成されている。半導
体装置のゲート電極構造は、ＬＤＤ（Lightly Doped Dr
ain）構造を取る傾向にある。図５中、２０はゲート電
極、２２はゲート酸化膜、２４はシリサイド層、２８は
ＬＤＤ低濃度ソース・ドレイン領域である。ＬＤＤ構造
のゲート電極の側壁にはサイドウォール２６が形成され
ている。
【０００３】シリコン基板への不純物のイオン注入によ
ってソース・ドレイン領域４０を形成したとき、ソース
・ドレイン領域におけるシリコン基板にはダメージ層が
発生する。通常、かかるダメージ層は、イオン注入後の
活性化アニールによって除去され得る。素子分離絶縁膜
の端部近傍１２あるいはサイドウォール端部近傍３０に
位置するシリコン基板中のダメージ層には、素子分離絶
縁膜１０、サイドウォール２６等を含む素子構造に起因
した応力が加わっている。活性化アニールの際に、この
ような応力が加わった状態にあるダメージ層には結晶欠
陥５０が生じる。この結晶欠陥は接合リーク電流の増
加、更にはＤＲＡＭやＳＲＡＭといったメモリのデータ
保持力の低下という問題を生じさせる。
ってソース・ドレイン領域４０を形成したとき、ソース
・ドレイン領域におけるシリコン基板にはダメージ層が
発生する。通常、かかるダメージ層は、イオン注入後の
活性化アニールによって除去され得る。素子分離絶縁膜
の端部近傍１２あるいはサイドウォール端部近傍３０に
位置するシリコン基板中のダメージ層には、素子分離絶
縁膜１０、サイドウォール２６等を含む素子構造に起因
した応力が加わっている。活性化アニールの際に、この
ような応力が加わった状態にあるダメージ層には結晶欠
陥５０が生じる。この結晶欠陥は接合リーク電流の増
加、更にはＤＲＡＭやＳＲＡＭといったメモリのデータ
保持力の低下という問題を生じさせる。
【０００４】
【発明が解決しようとする課題】この結晶欠陥の発生を
抑制するために、イオン注入の低エネルギー化、活性化
アニールの高温化等が有効である。しかしながら、イオ
ン注入の低エネルギー化では、イオンの加速電圧が低く
なるに従いイオン電流を増加させることが困難となり、
その結果、スループットの低下を招くという問題があ
る。また、活性化アニールの高温化は浅い結合の形成を
困難にするという問題がある。
抑制するために、イオン注入の低エネルギー化、活性化
アニールの高温化等が有効である。しかしながら、イオ
ン注入の低エネルギー化では、イオンの加速電圧が低く
なるに従いイオン電流を増加させることが困難となり、
その結果、スループットの低下を招くという問題があ
る。また、活性化アニールの高温化は浅い結合の形成を
困難にするという問題がある。
【０００５】一方、素子構造に起因した応力を緩和ある
いは消滅させることがシリコン基板の結晶欠陥発生の防
止に有効であることは周知である。
いは消滅させることがシリコン基板の結晶欠陥発生の防
止に有効であることは周知である。
【０００６】従って、本発明の目的は、従来のイオン注
入の低エネルギー化、活性化アニールの高温化等の手段
に依ることなく、イオン注入によって発生したシリコン
基板中のダメージ層から素子構造に起因した応力を取り
除くことにより、半導体装置中の結晶欠陥の発生を防止
し得る半導体装置の製造方法を提供することにある。
入の低エネルギー化、活性化アニールの高温化等の手段
に依ることなく、イオン注入によって発生したシリコン
基板中のダメージ層から素子構造に起因した応力を取り
除くことにより、半導体装置中の結晶欠陥の発生を防止
し得る半導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的は、（イ）シ
リコン基板表面と同一平面あるいはシリコン基板表面よ
りも上方に素子分離絶縁膜の表面が位置するように、シ
リコン基板に素子分離絶縁膜を形成する工程と、（ロ）
高濃度の不純物をイオン注入する工程と、（ハ）前記素
子分離絶縁膜の表面がシリコン基板表面の下方に位置す
るように、該絶縁膜の一部分をエッチングする工程と、
（ニ）不純物を活性化アニールする工程から成ることを
特徴とする本発明の半導体装置の製造方法によって達成
される。
リコン基板表面と同一平面あるいはシリコン基板表面よ
りも上方に素子分離絶縁膜の表面が位置するように、シ
リコン基板に素子分離絶縁膜を形成する工程と、（ロ）
高濃度の不純物をイオン注入する工程と、（ハ）前記素
子分離絶縁膜の表面がシリコン基板表面の下方に位置す
るように、該絶縁膜の一部分をエッチングする工程と、
（ニ）不純物を活性化アニールする工程から成ることを
特徴とする本発明の半導体装置の製造方法によって達成
される。
【０００８】本発明の半導体装置の製造方法には、上記
工程（イ）の後に、ゲート電極の側面にサイドウォール
絶縁膜を形成する工程と、上記（ハ）の工程において、
該サイドウォールの一部分を同時にエッチングする工程
を更に含ませることができる。
工程（イ）の後に、ゲート電極の側面にサイドウォール
絶縁膜を形成する工程と、上記（ハ）の工程において、
該サイドウォールの一部分を同時にエッチングする工程
を更に含ませることができる。
【０００９】上記の素子分離絶縁膜は、シリコン基板に
形成されたトレンチ内に形成されて成るかあるいはＬＯ
ＣＯＳ構造を有することが好ましい。
形成されたトレンチ内に形成されて成るかあるいはＬＯ
ＣＯＳ構造を有することが好ましい。
【００１０】
【作用】本発明の半導体装置の製造方法によれば、当
初、シリコン基板表面と同一平面あるいはシリコン基板
表面よりも上方に素子分離絶縁膜の表面が位置するよう
にシリコン基板に形成された素子分離絶縁膜は、高濃度
の不純物のイオン注入後、その一部分がエッチングされ
る。その結果、素子分離絶縁膜の表面はシリコン基板表
面の下方に位置する。これによって、素子分離絶縁膜に
起因した応力を取り除くことができ、不純物を活性化ア
ニールする工程における結晶欠陥の発生を有効に抑制す
ることができる。
初、シリコン基板表面と同一平面あるいはシリコン基板
表面よりも上方に素子分離絶縁膜の表面が位置するよう
にシリコン基板に形成された素子分離絶縁膜は、高濃度
の不純物のイオン注入後、その一部分がエッチングされ
る。その結果、素子分離絶縁膜の表面はシリコン基板表
面の下方に位置する。これによって、素子分離絶縁膜に
起因した応力を取り除くことができ、不純物を活性化ア
ニールする工程における結晶欠陥の発生を有効に抑制す
ることができる。
【００１１】本発明の半導体装置の製造方法の一態様に
おいては、ゲート電極の側面に形成されたサイドウォー
ル絶縁膜の一部分をエッチングすることによって、サイ
ドウォールに起因した応力を取り除く。その結果、不純
物を活性化アニールする際の結晶欠陥の発生を有効に抑
制することができる。
おいては、ゲート電極の側面に形成されたサイドウォー
ル絶縁膜の一部分をエッチングすることによって、サイ
ドウォールに起因した応力を取り除く。その結果、不純
物を活性化アニールする際の結晶欠陥の発生を有効に抑
制することができる。
【００１２】
【実施例】以下、図面を参照して本発明の半導体装置の
製造方法を説明する。
製造方法を説明する。
【００１３】まず、シリコン基板１に異方性エッチング
によってトレンチを形成し、次に、ＣＶＤ法にてＳｉＯ
2 から成る絶縁膜をトレンチ内に埋め込むことによって
トレンチ構造から成る素子分離絶縁膜１０を形成する
（図１の（Ａ）参照）。このとき、シリコン基板１の表
面３と同一平面あるいはシリコン基板１の表面３よりも
上方に素子分離絶縁膜１０の表面１４が位置するよう
に、絶縁膜をトレンチ内に埋め込むことが重要である。
その理由を以下説明する。
によってトレンチを形成し、次に、ＣＶＤ法にてＳｉＯ
2 から成る絶縁膜をトレンチ内に埋め込むことによって
トレンチ構造から成る素子分離絶縁膜１０を形成する
（図１の（Ａ）参照）。このとき、シリコン基板１の表
面３と同一平面あるいはシリコン基板１の表面３よりも
上方に素子分離絶縁膜１０の表面１４が位置するよう
に、絶縁膜をトレンチ内に埋め込むことが重要である。
その理由を以下説明する。
【００１４】図２の（Ａ）は、素子分離絶縁膜１０、ゲ
ート電極２０及びソース・ドレイン領域４０の配置を示
す平面図である。図２の（Ａ）の線Ｂ−Ｂに沿った断面
図を図２の（Ｂ）に示す。尚、図１に示す断面図は、図
２の（Ａ）の線Ａ−Ａに沿った断面の一部分を示す。
ート電極２０及びソース・ドレイン領域４０の配置を示
す平面図である。図２の（Ａ）の線Ｂ−Ｂに沿った断面
図を図２の（Ｂ）に示す。尚、図１に示す断面図は、図
２の（Ａ）の線Ａ−Ａに沿った断面の一部分を示す。
【００１５】図２の（Ｂ）から明かなように、素子分離
絶縁膜１０Ａはゲート電極２０で覆われている。従っ
て、素子分離絶縁膜の表面の一部分をシリコン基板の表
面よりも下方に位置させるために、後で素子分離絶縁膜
の一部分をエッチングするとき、素子分離絶縁膜１０Ａ
はエッチングされない。尚、図２の（Ｂ）中、２２Ａは
ゲート酸化膜である。素子分離絶縁膜１０Ａの表面１４
Ａは、シリコン基板１の表面３Ａよりも上方に位置す
る。もしも、素子分離絶縁膜１０Ａの表面がシリコン基
板の表面３Ａより下方に位置するように、シリコン基板
に素子分離絶縁膜を形成した場合の結果を図２の（Ｃ）
に示す。
絶縁膜１０Ａはゲート電極２０で覆われている。従っ
て、素子分離絶縁膜の表面の一部分をシリコン基板の表
面よりも下方に位置させるために、後で素子分離絶縁膜
の一部分をエッチングするとき、素子分離絶縁膜１０Ａ
はエッチングされない。尚、図２の（Ｂ）中、２２Ａは
ゲート酸化膜である。素子分離絶縁膜１０Ａの表面１４
Ａは、シリコン基板１の表面３Ａよりも上方に位置す
る。もしも、素子分離絶縁膜１０Ａの表面がシリコン基
板の表面３Ａより下方に位置するように、シリコン基板
に素子分離絶縁膜を形成した場合の結果を図２の（Ｃ）
に示す。
【００１６】半導体装置においては、ゲート電極に電圧
を印加してトランジスタ部のＯＮ／ＯＦＦを制御する
が、ゲート電極に一定以上の電界が加わると絶縁破壊が
生じる。図２の（Ｃ）に示す状態の場合、シリコン基板
のコーナー部１２Ａを覆うようにゲート酸化膜２２Ａが
形成されるため、かかるコーナー部１２Ａに電界が集中
してしまい、この部分から絶縁破壊が起こり易くなる。
それ故、ゲート電極に隣接する素子分離絶縁膜の表面
は、シリコン基板の表面と同一平面あるいはシリコン基
板の表面より上方に位置することが重要である。
を印加してトランジスタ部のＯＮ／ＯＦＦを制御する
が、ゲート電極に一定以上の電界が加わると絶縁破壊が
生じる。図２の（Ｃ）に示す状態の場合、シリコン基板
のコーナー部１２Ａを覆うようにゲート酸化膜２２Ａが
形成されるため、かかるコーナー部１２Ａに電界が集中
してしまい、この部分から絶縁破壊が起こり易くなる。
それ故、ゲート電極に隣接する素子分離絶縁膜の表面
は、シリコン基板の表面と同一平面あるいはシリコン基
板の表面より上方に位置することが重要である。
【００１７】次に、従来の方法によってゲート電極を形
成した後、ソース・ドレイン領域４０を形成するために
高濃度の不純物をイオン注入する。イオン注入によっ
て、ソース・ドレイン領域４０におけるシリコン基板の
表面３から一定深さの所までダメージ層が発生する。
成した後、ソース・ドレイン領域４０を形成するために
高濃度の不純物をイオン注入する。イオン注入によっ
て、ソース・ドレイン領域４０におけるシリコン基板の
表面３から一定深さの所までダメージ層が発生する。
【００１８】次に、素子分離絶縁膜１０の表面１４がシ
リコン基板１の表面３の下方に位置するように、素子分
離絶縁膜１０の一部分をエッチングする（図１の（Ｂ）
参照）。これによって、素子分離絶縁膜１０に起因した
応力を取り除くことができる。尚、このエッチング時、
ゲート電極に隣接する素子分離絶縁膜は、ゲート電極に
よって覆われているのでエッチングされない。図２の
（Ｂ）に示すように、ゲート電極２０で覆われた素子分
離絶縁膜の表面１４Ａは、シリコン基板の表面３Ａと同
一平面あるいはシリコン基板３Ａの表面より上方に位置
した状態に保持される。
リコン基板１の表面３の下方に位置するように、素子分
離絶縁膜１０の一部分をエッチングする（図１の（Ｂ）
参照）。これによって、素子分離絶縁膜１０に起因した
応力を取り除くことができる。尚、このエッチング時、
ゲート電極に隣接する素子分離絶縁膜は、ゲート電極に
よって覆われているのでエッチングされない。図２の
（Ｂ）に示すように、ゲート電極２０で覆われた素子分
離絶縁膜の表面１４Ａは、シリコン基板の表面３Ａと同
一平面あるいはシリコン基板３Ａの表面より上方に位置
した状態に保持される。
【００１９】次いで、不純物を活性化アニールする。活
性化アニールはＦＡ（Furnace Annealing）やＲＴＡ（R
apid Thermal Annealing）にて行うことができる。以
降、通常の半導体装置の製造方法に従って半導体装置を
完成させる。
性化アニールはＦＡ（Furnace Annealing）やＲＴＡ（R
apid Thermal Annealing）にて行うことができる。以
降、通常の半導体装置の製造方法に従って半導体装置を
完成させる。
【００２０】次に、半導体装置のゲート電極構造がＬＤ
Ｄ構造を取る場合を以下説明する。
Ｄ構造を取る場合を以下説明する。
【００２１】シリコン基板表面と同一平面あるいはシリ
コン基板表面よりも上方に素子分離絶縁膜の表面が位置
するように、シリコン基板に素子分離絶縁膜を形成した
後、従来の方法でＬＤＤ構造を有するゲート電極構造を
形成する。ゲート電極２０の側壁にはＳｉＯ2 から成る
サイドウォール２６が形成されている。
コン基板表面よりも上方に素子分離絶縁膜の表面が位置
するように、シリコン基板に素子分離絶縁膜を形成した
後、従来の方法でＬＤＤ構造を有するゲート電極構造を
形成する。ゲート電極２０の側壁にはＳｉＯ2 から成る
サイドウォール２６が形成されている。
【００２２】次に、ソース・ドレイン領域を形成するた
めに高濃度の不純物をイオン注入する（図３の（Ａ）参
照）。イオン注入によって、ソース・ドレイン領域４０
におけるシリコン基板の表面３から一定深さの所までダ
メージ層が発生する。図３の（Ａ）中、２２はゲート酸
化膜、２４はシリサイド層、２８はＬＤＤ低濃度ソース
・ドレイン領域、３０はサイドウォール端部である。
めに高濃度の不純物をイオン注入する（図３の（Ａ）参
照）。イオン注入によって、ソース・ドレイン領域４０
におけるシリコン基板の表面３から一定深さの所までダ
メージ層が発生する。図３の（Ａ）中、２２はゲート酸
化膜、２４はシリサイド層、２８はＬＤＤ低濃度ソース
・ドレイン領域、３０はサイドウォール端部である。
【００２３】次に、素子分離絶縁膜の表面がシリコン基
板表面の下方に位置するように、素子分離絶縁膜の一部
分をエッチングすると同時に、サイドウォール２６の一
部分を同時にエッチングする（図３の（Ｂ）参照）。こ
れによって、サイドウォール２６の端部はイオン注入に
よって発生したダメージ層から離れる方向に移動する。
これによって、エッチング前のサイドウォールの端部３
０に起因した応力を取り除くことができる。尚、サイド
ウォール２６のエッチング量はイオン注入条件、アニー
ル条件、素子構造によって異なるが、エッチング後のサ
イドウォール２６がゲート酸化膜２２の側壁を確実に被
覆するだけのサイドウォールを残す必要がある。
板表面の下方に位置するように、素子分離絶縁膜の一部
分をエッチングすると同時に、サイドウォール２６の一
部分を同時にエッチングする（図３の（Ｂ）参照）。こ
れによって、サイドウォール２６の端部はイオン注入に
よって発生したダメージ層から離れる方向に移動する。
これによって、エッチング前のサイドウォールの端部３
０に起因した応力を取り除くことができる。尚、サイド
ウォール２６のエッチング量はイオン注入条件、アニー
ル条件、素子構造によって異なるが、エッチング後のサ
イドウォール２６がゲート酸化膜２２の側壁を確実に被
覆するだけのサイドウォールを残す必要がある。
【００２４】次いで、不純物を活性化アニールする。以
降、通常の半導体装置の製造方法に従って半導体装置を
完成させる。
降、通常の半導体装置の製造方法に従って半導体装置を
完成させる。
【００２５】図４の（Ａ）に、サイドウォールのエッチ
ング量（Ｘ）（図４の（Ｂ）参照）とサイドウォール端
部の欠陥発生率の関係を示す。イオン注入の条件をＡｓ
イオン、２０ｋｅＶ、５×１０15／ｃｍ2、Ｐイオン、
２０ｋｅＶ、３×１０14／ｃｍ2とし、活性化アニール
の条件を９００゜Ｃ、３０分とした。エッチング前のサ
イドウォール２６の厚さ（ｔ）（図４の（Ｂ）参照）は
１５００オングストロームであった。尚、サイドウォー
ルの欠陥発生率とは、図４の（Ｃ）の平面図に示すよう
に、ゲート電極２０のサイドウォール２６の端部３０の
全長をＬ0、活性化アニール後にソース・ドレイン領域
４０に発生した結晶欠陥の領域５０Ａの長さＬ1、Ｌ2、
Ｌ3、Ｌ4等の長さの合計をＬとした場合、Ｌ／Ｌ0で定
義される。尚、図４の（Ｃ）中、左側のソース・ドレイ
ン領域におけるサイドウォール端部の欠陥領域の図示は
省略した。
ング量（Ｘ）（図４の（Ｂ）参照）とサイドウォール端
部の欠陥発生率の関係を示す。イオン注入の条件をＡｓ
イオン、２０ｋｅＶ、５×１０15／ｃｍ2、Ｐイオン、
２０ｋｅＶ、３×１０14／ｃｍ2とし、活性化アニール
の条件を９００゜Ｃ、３０分とした。エッチング前のサ
イドウォール２６の厚さ（ｔ）（図４の（Ｂ）参照）は
１５００オングストロームであった。尚、サイドウォー
ルの欠陥発生率とは、図４の（Ｃ）の平面図に示すよう
に、ゲート電極２０のサイドウォール２６の端部３０の
全長をＬ0、活性化アニール後にソース・ドレイン領域
４０に発生した結晶欠陥の領域５０Ａの長さＬ1、Ｌ2、
Ｌ3、Ｌ4等の長さの合計をＬとした場合、Ｌ／Ｌ0で定
義される。尚、図４の（Ｃ）中、左側のソース・ドレイ
ン領域におけるサイドウォール端部の欠陥領域の図示は
省略した。
【００２６】図４の（Ａ）から明かなように、サイドウ
ォールの一部分をエッチングすることによってサイドウ
ォール端部に起因した応力を除去することができ、活性
化アニールの際に結晶欠陥がソース・ドレイン領域に発
生することを抑制することができる。
ォールの一部分をエッチングすることによってサイドウ
ォール端部に起因した応力を除去することができ、活性
化アニールの際に結晶欠陥がソース・ドレイン領域に発
生することを抑制することができる。
【００２７】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、素子分離絶縁膜、サイドウォール等の素子構造に起
因した応力を取り除くことによって、不純物を活性化ア
ニールする際の結晶欠陥の発生を有効に抑制することが
できる。これによって、リーク電流の減少、及びＤＲＡ
ＭやＳＲＡＭにおけるデータ保持能力の向上を図ること
ができる。
ば、素子分離絶縁膜、サイドウォール等の素子構造に起
因した応力を取り除くことによって、不純物を活性化ア
ニールする際の結晶欠陥の発生を有効に抑制することが
できる。これによって、リーク電流の減少、及びＤＲＡ
ＭやＳＲＡＭにおけるデータ保持能力の向上を図ること
ができる。
【図１】本発明の半導体装置の製造方法の一部分の工程
を示す、半導体装置の一部断面図である。
を示す、半導体装置の一部断面図である。
【図２】半導体装置を模式的に表した平面図及び断面図
である。
である。
【図３】本発明の半導体装置の製造方法の一実施態様の
一部分の工程を示す、半導体装置の一部断面図である。
一部分の工程を示す、半導体装置の一部断面図である。
【図４】本発明の半導体装置の製造方法により結晶欠陥
の発生を抑制することができることを示す図である。
の発生を抑制することができることを示す図である。
【図５】従来の半導体装置における結晶欠陥の発生を示
す図である。
す図である。
１ シリコン基板 ３，３Ａ シリコン基板の表面 １０，１０Ａ 素子分離絶縁膜 １４，１４Ａ 素子分離絶縁膜の表面 ２０ ゲート電極 ２６ サイドウォール ４０ ソース・ドレイン領域 ５０ 結晶欠陥
フロントページの続き (56)参考文献 特開 昭60−245145（ＪＰ，Ａ) 特開 昭57−202755（ＪＰ，Ａ) 特開 昭60−85539（ＪＰ，Ａ) 特開 昭63−237542（ＪＰ，Ａ) 特開 平１−117338（ＪＰ，Ａ) 特開 昭60−206150（ＪＰ，Ａ) 特開 平１−14241（ＪＰ，Ａ) 特開 平１−117023（ＪＰ，Ａ) 特開 平３−159131（ＪＰ，Ａ) 特開 平３−157972（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 21/265 604 H01L 21/316 H01L 21/336 H01L 21/78
Claims (3)
- 【請求項１】（イ）シリコン基板表面と同一平面あるい
はシリコン基板表面よりも上方に素子分離絶縁膜の表面
が位置するように、シリコン基板に素子分離絶縁膜を形
成する工程と、 （ロ）高濃度の不純物をイオン注入する工程と、 （ハ）前記素子分離絶縁膜の表面がシリコン基板表面の
下方に位置するように、該絶縁膜の一部分をエッチング
する工程と、 （ニ）不純物を活性化アニールする工程、 から成ることを特徴とする半導体装置の製造方法。 - 【請求項２】前記工程（イ）の後に、ゲート電極の側面
にサイドウォール絶縁膜を形成する工程と、 前記（ハ）の工程において、該サイドウォールの一部分
を同時にエッチングする工程、 から更に成ることを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項３】前記素子分離絶縁膜は、シリコン基板に形
成されたトレンチ内に形成されていることを特徴とする
請求項１又は請求項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03293872A JP3103903B2 (ja) | 1991-10-15 | 1991-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03293872A JP3103903B2 (ja) | 1991-10-15 | 1991-10-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109887A JPH05109887A (ja) | 1993-04-30 |
| JP3103903B2 true JP3103903B2 (ja) | 2000-10-30 |
Family
ID=17800248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03293872A Expired - Fee Related JP3103903B2 (ja) | 1991-10-15 | 1991-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3103903B2 (ja) |
-
1991
- 1991-10-15 JP JP03293872A patent/JP3103903B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05109887A (ja) | 1993-04-30 |
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