JP2865931B2 - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明はＭＯＳトランジスタの
製造方法に関し、より詳しくは、半導体基板中の重金属
などをゲッタリングして、ＭＯＳトランジスタの接合リ
ーク電流を低減する製造方法に関する。
製造方法に関し、より詳しくは、半導体基板中の重金属
などをゲッタリングして、ＭＯＳトランジスタの接合リ
ーク電流を低減する製造方法に関する。
【０００２】
【従来の技術】一般に、半導体基板にＭＯＳトランジス
タを作り込む場合、半導体基板表面を素子毎に区画する
素子分離工程、ゲート絶縁膜およびゲート電極を形成す
るゲート形成工程、ソースドレイン領域を形成するソー
スドレイン形成工程などが順に行われる。そして、これ
らの製造工程の途中に、基板表面または基板内部にゲッ
ターサイトを形成して、半導体基板中に入り込んでくる
重金属イオンなどをゲッタリングする方法が採用されて
いる(主に、素子完成後にソースドレイン領域の接合リ
ーク電流を低減するためである。)。
タを作り込む場合、半導体基板表面を素子毎に区画する
素子分離工程、ゲート絶縁膜およびゲート電極を形成す
るゲート形成工程、ソースドレイン領域を形成するソー
スドレイン形成工程などが順に行われる。そして、これ
らの製造工程の途中に、基板表面または基板内部にゲッ
ターサイトを形成して、半導体基板中に入り込んでくる
重金属イオンなどをゲッタリングする方法が採用されて
いる(主に、素子完成後にソースドレイン領域の接合リ
ーク電流を低減するためである。)。
【０００３】例えば、図４に示すように、ＩＧ(イント
リンシック・ゲッタリング)処理等によりゲッターサイト
１０５を形成する方法が知られている。また、図５に示
すように、素子分離工程後、ゲート形成工程前にゲッタ
ーサイト１０６を形成する方法も知られている。この場
合、上記ＳiＮ膜１０３を除去した後に、11Ｂ+(Ｎ型基
板ならば31Ｐ+)を高エネルギ注入して基板内部１０１b
に中不純物濃度(基板濃度とソースドレイン領域の濃度
との間)のゲッターサイト１０６を形成している。
リンシック・ゲッタリング)処理等によりゲッターサイト
１０５を形成する方法が知られている。また、図５に示
すように、素子分離工程後、ゲート形成工程前にゲッタ
ーサイト１０６を形成する方法も知られている。この場
合、上記ＳiＮ膜１０３を除去した後に、11Ｂ+(Ｎ型基
板ならば31Ｐ+)を高エネルギ注入して基板内部１０１b
に中不純物濃度(基板濃度とソースドレイン領域の濃度
との間)のゲッターサイト１０６を形成している。
【０００４】
【発明が解決しようとする課題】しかしながら、上記ゲ
ッターサイト１０６は高温処理(熱酸化など)により活性
化される時点でゲッタリング能力を発揮するが、活性化
された後はゲッタリング能力が低下する危惧がある。上
記従来の方法では、高温処理を含む比較的早い工程段階
でゲッターサイト１０５,１０６を形成しているため、
後の工程、特にソースドレイン形成工程で、基板１中に
入り込んでくる重金属などをゲッタリングし難いという
問題がある。このため、ソースドレイン領域の接合リー
ク電流を効果的に低減することができない。
ッターサイト１０６は高温処理(熱酸化など)により活性
化される時点でゲッタリング能力を発揮するが、活性化
された後はゲッタリング能力が低下する危惧がある。上
記従来の方法では、高温処理を含む比較的早い工程段階
でゲッターサイト１０５,１０６を形成しているため、
後の工程、特にソースドレイン形成工程で、基板１中に
入り込んでくる重金属などをゲッタリングし難いという
問題がある。このため、ソースドレイン領域の接合リー
ク電流を効果的に低減することができない。
【０００５】例えば、ゲート電極に対してＳiＯ2(ＣＶ
Ｄ法による)からなるサイドウォールを形成してＬＤＤ
(ライトリ・ドープト・ドレイン)構造を形成する場合、
サイドウォールをエッチングする時点で、表面から１０
００Åの領域にＮa,Ｋなどのアルカリ金属、Ｃa,Ｍg,Ｃ
u,Ｃrなどの重金属、炭素Ｃなどが数１０ppm〜数１００
ppm程度入り込むことが分かっている。ソースドレイン
領域をイオン注入により形成する時点でも、イオン注入
機から同程度の汚染が入り込んでくると推定される。
Ｄ法による)からなるサイドウォールを形成してＬＤＤ
(ライトリ・ドープト・ドレイン)構造を形成する場合、
サイドウォールをエッチングする時点で、表面から１０
００Åの領域にＮa,Ｋなどのアルカリ金属、Ｃa,Ｍg,Ｃ
u,Ｃrなどの重金属、炭素Ｃなどが数１０ppm〜数１００
ppm程度入り込むことが分かっている。ソースドレイン
領域をイオン注入により形成する時点でも、イオン注入
機から同程度の汚染が入り込んでくると推定される。
【０００６】ここで、単に、ゲート電極形成工程後、ソ
ースドレイン形成工程前に高エネルギ注入を行って基板
内部にゲッターサイトを形成する場合、注入イオンが貫
通することによりゲート絶縁膜が劣化することがある。
また、ゲート電極構成物質(タングステン,ポリシリコン
など)のノック・オンによりゲート電極下にコンタミネ
ーションが生じたり、到達イオンが起こす２次欠陥が生
じたりして、素子特性が劣化する。
ースドレイン形成工程前に高エネルギ注入を行って基板
内部にゲッターサイトを形成する場合、注入イオンが貫
通することによりゲート絶縁膜が劣化することがある。
また、ゲート電極構成物質(タングステン,ポリシリコン
など)のノック・オンによりゲート電極下にコンタミネ
ーションが生じたり、到達イオンが起こす２次欠陥が生
じたりして、素子特性が劣化する。
【０００７】そこで、この発明の目的は、素子特性を劣
化させることなく、ソースドレイン形成工程で基板中へ
入り込んでくる重金属などをゲッタリングできるＭＯＳ
トランジスタの製造方法を提供することにある。
化させることなく、ソースドレイン形成工程で基板中へ
入り込んでくる重金属などをゲッタリングできるＭＯＳ
トランジスタの製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、この発明のＭＯＳトランジスタの製造方法は、半導
体基板の表面にゲート絶縁膜を形成した後、このゲート
絶縁膜上に導電膜と絶縁膜を順に堆積する工程と、上記
導電膜と絶縁膜を同一パターンに加工して、ゲート電極
とこのゲート電極を覆う保護層とを形成する工程と、上
記保護層をマスクとして所定のイオンを注入して、上記
ゲート電極直下のゲート絶縁膜にイオンを貫通させるこ
となく上記ゲート電極の両側の基板内部にゲッターサイ
トを形成する工程と、上記保護層をマスクとして所定の
イオンを注入し、さらに、注入したイオンを活性化する
熱処理を行って、上記ゲート電極の両側の基板表面にソ
ースドレイン領域を形成する工程を有することを特徴と
している。
め、この発明のＭＯＳトランジスタの製造方法は、半導
体基板の表面にゲート絶縁膜を形成した後、このゲート
絶縁膜上に導電膜と絶縁膜を順に堆積する工程と、上記
導電膜と絶縁膜を同一パターンに加工して、ゲート電極
とこのゲート電極を覆う保護層とを形成する工程と、上
記保護層をマスクとして所定のイオンを注入して、上記
ゲート電極直下のゲート絶縁膜にイオンを貫通させるこ
となく上記ゲート電極の両側の基板内部にゲッターサイ
トを形成する工程と、上記保護層をマスクとして所定の
イオンを注入し、さらに、注入したイオンを活性化する
熱処理を行って、上記ゲート電極の両側の基板表面にソ
ースドレイン領域を形成する工程を有することを特徴と
している。
【０００９】
【作用】ゲート電極を覆う保護層をマスクとしてイオン
注入を行って、上記ゲート電極直下のゲート絶縁膜にイ
オンを貫通させることなく上記ゲート電極の両側の基板
内部にゲッターサイトを形成しているので、上記ゲート
電極直下のゲート絶縁膜が注入イオンの貫通により劣化
することがない。また、ゲート電極構成物質のノック・
オンによりゲート電極下にコンタミネーションが生じた
り、到達イオンが起こす２次欠陥が生じたりすることも
ない。したがって、素子特性の劣化が防止される。
注入を行って、上記ゲート電極直下のゲート絶縁膜にイ
オンを貫通させることなく上記ゲート電極の両側の基板
内部にゲッターサイトを形成しているので、上記ゲート
電極直下のゲート絶縁膜が注入イオンの貫通により劣化
することがない。また、ゲート電極構成物質のノック・
オンによりゲート電極下にコンタミネーションが生じた
り、到達イオンが起こす２次欠陥が生じたりすることも
ない。したがって、素子特性の劣化が防止される。
【００１０】また、上記ゲッターサイトは、ソースドレ
イン領域を形成するための熱処理時に、基板中に入り込
んでくる重金属などをゲッタリングする。しかも、上記
ゲッターサイトは、熱処理によって活性化されて、素子
完成後にソースドレイン領域の空乏層の延びを抑える埋
め込み層として働く。したがって、ソースドレイン領域
の接合リーク電流が効果的に低減される。
イン領域を形成するための熱処理時に、基板中に入り込
んでくる重金属などをゲッタリングする。しかも、上記
ゲッターサイトは、熱処理によって活性化されて、素子
完成後にソースドレイン領域の空乏層の延びを抑える埋
め込み層として働く。したがって、ソースドレイン領域
の接合リーク電流が効果的に低減される。
【００１１】
【実施例】以下、この発明のＭＯＳトランジスタの製造
方法を実施例により詳細に説明する。
方法を実施例により詳細に説明する。
【００１２】まず、図１(a)に示すように、Ｐ型シリ
コン基板(Ｐ型ウエル)１の表面１aに、図４に示したの
と同様に、選択酸化のマスクとしてＳiＮ膜(図示せず)
を設け、厚さ６０００Åのフィールド酸化膜２を形成し
た後、この上から11Ｂ+(Ｎ型基板ならば31Ｐ+)を注入し
て素子分離領域表面にフィールド反転防止層５を設け
る。しかる後、厚さ６０００Åのフィールド酸化膜２を
形成する。上記フィールド反転防止層５のイオン注入の
ドーズ量は１×１０14cm-2とする。また、注入エネルギ
は３０〜１００keＶの範囲に設定する。なお、上記フィ
ールド反転防止層５は活性化されて、素子完成後に埋め
込み層として働く。すなわち、ソースドレイン領域の端
部の空乏層の広がりを抑えて、接合リーク電流を低減す
る。 次に、同図(b)に示すように、基板１の表面１aに厚さ
１５０Åのゲート絶縁膜１２を形成した後、このゲート
絶縁膜１２上に、ＣＶＤ法により、導電膜として厚さ１
５nmのポリシリコン膜１０,厚さ２０nmのＷＳi膜９を順
に堆積する。さらに、ＣＶＤ法により、絶縁膜として厚
さ７０〜５００nmのＨＴＯ(ハイ・テンペラチャ・オキ
サイド)膜８を堆積する。レジスト７を１.１μmの厚さ
に設けて、このＷＳi膜９,ポリシリコン膜１０とＨＴＯ
膜８とを同一パターンに加工する。これにより、上記Ｗ
Ｓi膜９,ポリシリコン膜１０によってゲート電極Ｇを形
成するとともに、上記ＨＴＯ膜８によってゲート電極Ｇ
を覆う保護層(簡単のため、ＨＴＯ膜８と同一数字で表
す。)を形成する。上記ゲート電極Ｇの両側にはゲート
絶縁膜１２が露出する状態となる。 次に、上記レジスト７,ＨＴＯ膜８およびゲート電極
Ｇをマスクとしてボロン・イオン11Ｂ+を注入エネルギ
２００〜５００keＶの範囲で注入して、ゲート電極Ｇの
両側の基板内部１bにゲッターサイト６を形成する。実
際の注入エネルギは図２と図３に基づいて、ゲッターサ
イト６が所定の深さに形成されるように設定する。図２
はマスクを設けずにイオン注入した場合の注入エネルギ
とシリコン基板中での深さとの関係を示し、図３は注入
エネルギと注入イオンを阻止するのに必要なＨＴＯ膜８
の厚さとの関係を示している。図２，図３から分かるよ
うに、ＨＴＯ膜８の厚さを変えることによって、ゲッタ
ーサイト６の深さを調節することができる。 さらに、この上から、リン・イオン31Ｐ+を注入エネ
ルギ６０keＶ，ドーズ量３×１０14cm-2の条件で注入し
て、ゲート電極Ｇの両側の基板表面１aにＬＤＤ層１３
を形成する。ＨＴＯ膜８をマスクとしてゲッターサイト
６を形成しているので、注入イオンがゲート絶縁膜１２
を貫通するのを阻止でき、ゲート絶縁膜Ｇが劣化するの
を防止することができる。また、ゲート電極構成物質の
ノック・オンによりゲート電極Ｇ下にコンタミネーショ
ンが生じたり、到達イオンが起こす２次欠陥が生じたり
することもない。したがって、素子特性の劣化を防止す
ることができる。 次に、同図(c)に示すように、レジスト７を除去した
後、ＣＶＤ法により、この基板１上に厚さ３０００Åの
ＬＴＯ(ロー・テンペラチャ・オキサイド)膜を堆積し、
このＬＴＯ膜をエッチバックして、ＨＴＯ膜８およびゲ
ート電極Ｇの両側にサイドウォール１１を形成する。 次に、ＨＴＯ膜８,ゲート電極Ｇおよびサイドウォー
ル１１をマスクとしてひ素イオンＡs+を注入エネルギ６
０keＶ,ドーズ量４×１０15cm-2の条件で注入し、続い
て、注入したイオンを活性化する熱処理(９００℃,３０
分間)を行う。これにより、ＬＤＤ層１３のサイドウォ
ール１１の両側の部分にソースドレイン領域１４を形成
する。
コン基板(Ｐ型ウエル)１の表面１aに、図４に示したの
と同様に、選択酸化のマスクとしてＳiＮ膜(図示せず)
を設け、厚さ６０００Åのフィールド酸化膜２を形成し
た後、この上から11Ｂ+(Ｎ型基板ならば31Ｐ+)を注入し
て素子分離領域表面にフィールド反転防止層５を設け
る。しかる後、厚さ６０００Åのフィールド酸化膜２を
形成する。上記フィールド反転防止層５のイオン注入の
ドーズ量は１×１０14cm-2とする。また、注入エネルギ
は３０〜１００keＶの範囲に設定する。なお、上記フィ
ールド反転防止層５は活性化されて、素子完成後に埋め
込み層として働く。すなわち、ソースドレイン領域の端
部の空乏層の広がりを抑えて、接合リーク電流を低減す
る。 次に、同図(b)に示すように、基板１の表面１aに厚さ
１５０Åのゲート絶縁膜１２を形成した後、このゲート
絶縁膜１２上に、ＣＶＤ法により、導電膜として厚さ１
５nmのポリシリコン膜１０,厚さ２０nmのＷＳi膜９を順
に堆積する。さらに、ＣＶＤ法により、絶縁膜として厚
さ７０〜５００nmのＨＴＯ(ハイ・テンペラチャ・オキ
サイド)膜８を堆積する。レジスト７を１.１μmの厚さ
に設けて、このＷＳi膜９,ポリシリコン膜１０とＨＴＯ
膜８とを同一パターンに加工する。これにより、上記Ｗ
Ｓi膜９,ポリシリコン膜１０によってゲート電極Ｇを形
成するとともに、上記ＨＴＯ膜８によってゲート電極Ｇ
を覆う保護層(簡単のため、ＨＴＯ膜８と同一数字で表
す。)を形成する。上記ゲート電極Ｇの両側にはゲート
絶縁膜１２が露出する状態となる。 次に、上記レジスト７,ＨＴＯ膜８およびゲート電極
Ｇをマスクとしてボロン・イオン11Ｂ+を注入エネルギ
２００〜５００keＶの範囲で注入して、ゲート電極Ｇの
両側の基板内部１bにゲッターサイト６を形成する。実
際の注入エネルギは図２と図３に基づいて、ゲッターサ
イト６が所定の深さに形成されるように設定する。図２
はマスクを設けずにイオン注入した場合の注入エネルギ
とシリコン基板中での深さとの関係を示し、図３は注入
エネルギと注入イオンを阻止するのに必要なＨＴＯ膜８
の厚さとの関係を示している。図２，図３から分かるよ
うに、ＨＴＯ膜８の厚さを変えることによって、ゲッタ
ーサイト６の深さを調節することができる。 さらに、この上から、リン・イオン31Ｐ+を注入エネ
ルギ６０keＶ，ドーズ量３×１０14cm-2の条件で注入し
て、ゲート電極Ｇの両側の基板表面１aにＬＤＤ層１３
を形成する。ＨＴＯ膜８をマスクとしてゲッターサイト
６を形成しているので、注入イオンがゲート絶縁膜１２
を貫通するのを阻止でき、ゲート絶縁膜Ｇが劣化するの
を防止することができる。また、ゲート電極構成物質の
ノック・オンによりゲート電極Ｇ下にコンタミネーショ
ンが生じたり、到達イオンが起こす２次欠陥が生じたり
することもない。したがって、素子特性の劣化を防止す
ることができる。 次に、同図(c)に示すように、レジスト７を除去した
後、ＣＶＤ法により、この基板１上に厚さ３０００Åの
ＬＴＯ(ロー・テンペラチャ・オキサイド)膜を堆積し、
このＬＴＯ膜をエッチバックして、ＨＴＯ膜８およびゲ
ート電極Ｇの両側にサイドウォール１１を形成する。 次に、ＨＴＯ膜８,ゲート電極Ｇおよびサイドウォー
ル１１をマスクとしてひ素イオンＡs+を注入エネルギ６
０keＶ,ドーズ量４×１０15cm-2の条件で注入し、続い
て、注入したイオンを活性化する熱処理(９００℃,３０
分間)を行う。これにより、ＬＤＤ層１３のサイドウォ
ール１１の両側の部分にソースドレイン領域１４を形成
する。
【００１３】この作製工程によれば、サイドウォール１
１形成時にドライエッチャーから、また、ＬＤＤ層１
３,ソースドレイン領域１４形成時にイオン注入機か
ら、それぞれ重金属などの汚染がシリコン基板１内に入
り込んでくるが、それらの重金属などは工程での熱処
理によってゲッターサイト６にゲッタリングすることが
できる。しかも、熱処理の後は、ゲッターサイト６は活
性化されて、ソースドレイン領域１４の空乏層の延びを
抑える埋め込み層として働く。したがって、ソースドレ
イン領域１４の接合リーク電流を効果的に低減すること
ができる。
１形成時にドライエッチャーから、また、ＬＤＤ層１
３,ソースドレイン領域１４形成時にイオン注入機か
ら、それぞれ重金属などの汚染がシリコン基板１内に入
り込んでくるが、それらの重金属などは工程での熱処
理によってゲッターサイト６にゲッタリングすることが
できる。しかも、熱処理の後は、ゲッターサイト６は活
性化されて、ソースドレイン領域１４の空乏層の延びを
抑える埋め込み層として働く。したがって、ソースドレ
イン領域１４の接合リーク電流を効果的に低減すること
ができる。
【００１４】なお、この実施例はＰチャネル型ＭＯＳト
ランジスタを作製する場合について説明したが、当然な
がら、この発明はＮチャネル型ＭＯＳトランジスタを作
製する場合にも適用することができる。
ランジスタを作製する場合について説明したが、当然な
がら、この発明はＮチャネル型ＭＯＳトランジスタを作
製する場合にも適用することができる。
【００１５】
【発明の効果】以上より明らかなように、この発明のＭ
ＯＳトランジスタの製造方法は、ゲート電極を覆う保護
層をマスクとしてイオン注入を行って、上記ゲート電極
直下のゲート絶縁膜にイオンを貫通させることなく上記
ゲート電極の両側の基板内部にゲッターサイトを形成し
ているので、上記ゲート電極直下のゲート絶縁膜が注入
イオンの貫通により劣化するのを防止することができ
る。また、ゲート電極構成物質のノック・オンによりゲ
ート電極Ｇ下にコンタミネーションが生じたり、到達イ
オンが起こす２次欠陥が生じたりすることもなく、した
がって、素子特性の劣化を防止することができる。
ＯＳトランジスタの製造方法は、ゲート電極を覆う保護
層をマスクとしてイオン注入を行って、上記ゲート電極
直下のゲート絶縁膜にイオンを貫通させることなく上記
ゲート電極の両側の基板内部にゲッターサイトを形成し
ているので、上記ゲート電極直下のゲート絶縁膜が注入
イオンの貫通により劣化するのを防止することができ
る。また、ゲート電極構成物質のノック・オンによりゲ
ート電極Ｇ下にコンタミネーションが生じたり、到達イ
オンが起こす２次欠陥が生じたりすることもなく、した
がって、素子特性の劣化を防止することができる。
【００１６】また、ソースドレイン領域を活性化する熱
処理を行うときに、上記ゲッターサイトが重金属などを
ゲッタリングする。しかも、素子完成後はゲッタリング
層がソースドレイン領域の空乏層の延びを抑える埋め込
み層として働く。したがって、ソースドレイン領域の接
合リーク電流を効果的に低減することができる。
処理を行うときに、上記ゲッターサイトが重金属などを
ゲッタリングする。しかも、素子完成後はゲッタリング
層がソースドレイン領域の空乏層の延びを抑える埋め込
み層として働く。したがって、ソースドレイン領域の接
合リーク電流を効果的に低減することができる。
【図１】 この発明の一実施例のＭＯＳトランジスタの
製造方法を説明する工程図である。
製造方法を説明する工程図である。
【図２】 注入エネルギとシリコン基板中での注入イオ
ンの深さとの関係を示す図である。
ンの深さとの関係を示す図である。
【図３】 注入エネルギと注入イオンを阻止するのに必
要なＨＴＯ膜の厚さとの関係を示す図である。
要なＨＴＯ膜の厚さとの関係を示す図である。
【図４】 従来のゲッターサイト形成方法を説明する図
である。
である。
【図５】 従来のゲッターサイト形成方法を説明する図
である。
である。
１ Ｐ型シリコン基板 １a 基板表
面 １b 基板内部 ２ フィール
ド酸化膜 ５,６ ゲッターサイト ７ レジスト ８ ＨＴＯ膜 ９ ＷＳi膜 １０ ポリシリコン膜 １１ サイド
ウォール １２ ゲート絶縁膜 １３ ＬＤＤ
層 １４ ソースドレイン領域
面 １b 基板内部 ２ フィール
ド酸化膜 ５,６ ゲッターサイト ７ レジスト ８ ＨＴＯ膜 ９ ＷＳi膜 １０ ポリシリコン膜 １１ サイド
ウォール １２ ゲート絶縁膜 １３ ＬＤＤ
層 １４ ソースドレイン領域
Claims (1)
- 【請求項１】 半導体基板の表面にゲート絶縁膜を形成
した後、このゲート絶縁膜上に導電膜と絶縁膜を順に堆
積する工程と、 上記導電膜と絶縁膜を同一パターンに加工して、ゲート
電極とこのゲート電極を覆う保護層とを形成する工程
と、 上記保護層をマスクとして所定のイオンを注入して、上
記ゲート電極直下のゲート絶縁膜にイオンを貫通させる
ことなく上記ゲート電極の両側の基板内部にゲッターサ
イトを形成する工程と、 上記保護層をマスクとして所定のイオンを注入し、さら
に、注入したイオンを活性化する熱処理を行って、上記
ゲート電極の両側の基板表面にソースドレイン領域を形
成する工程を有することを特徴とするＭＯＳトランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3483592A JP2865931B2 (ja) | 1992-02-21 | 1992-02-21 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3483592A JP2865931B2 (ja) | 1992-02-21 | 1992-02-21 | Ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235025A JPH05235025A (ja) | 1993-09-10 |
| JP2865931B2 true JP2865931B2 (ja) | 1999-03-08 |
Family
ID=12425262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3483592A Expired - Fee Related JP2865931B2 (ja) | 1992-02-21 | 1992-02-21 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865931B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100265179B1 (ko) * | 1995-03-27 | 2000-09-15 | 야마자끼 순페이 | 반도체장치와 그의 제작방법 |
-
1992
- 1992-02-21 JP JP3483592A patent/JP2865931B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235025A (ja) | 1993-09-10 |
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