JPH05102183A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05102183A JPH05102183A JP26402091A JP26402091A JPH05102183A JP H05102183 A JPH05102183 A JP H05102183A JP 26402091 A JP26402091 A JP 26402091A JP 26402091 A JP26402091 A JP 26402091A JP H05102183 A JPH05102183 A JP H05102183A
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- JP
- Japan
- Prior art keywords
- oxide film
- semiconductor substrate
- implanted
- semiconductor device
- heat treatment
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】 側壁にサイドウォールが形成されたゲート電
極がゲート酸化膜を介して配設されている半導体基板の
ソース／ドレイン領域となる部分に、酸化膜を介して不
純物をイオン注入して中温熱処理を行う工程、半導体基
板上の酸化膜を除去した後、アンモニア雰囲気下で高温
熱処理を行う工程を含む半導体装置の製造方法。 【効果】 酸化膜を通してイオン注入された半導体基板
に生じる挿入型の欠陥が、アンモニア雰囲気下で高温熱
処理を行うことで、空孔を半導体基板内に強制的に導入
することができ、それにより欠陥のない不純物拡散領域
が形成できる。従って、リーク電流を低下させることが
でき、歩留りを向上させる効果がある。
極がゲート酸化膜を介して配設されている半導体基板の
ソース／ドレイン領域となる部分に、酸化膜を介して不
純物をイオン注入して中温熱処理を行う工程、半導体基
板上の酸化膜を除去した後、アンモニア雰囲気下で高温
熱処理を行う工程を含む半導体装置の製造方法。 【効果】 酸化膜を通してイオン注入された半導体基板
に生じる挿入型の欠陥が、アンモニア雰囲気下で高温熱
処理を行うことで、空孔を半導体基板内に強制的に導入
することができ、それにより欠陥のない不純物拡散領域
が形成できる。従って、リーク電流を低下させることが
でき、歩留りを向上させる効果がある。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細にはＭＯＳ型半導体装置の製造方法に関
する。
関し、より詳細にはＭＯＳ型半導体装置の製造方法に関
する。
【０００２】
【従来の技術】従来のＬＤＤ（Lightly Doped Drain)構
造を有するＭＯＳ型メモリセルの製造方法を図２に基づ
いて説明する。まず、Ｐ型のシリコン基板（１０）上に
活性領域及びフィールド酸化膜からなる素子分離領域を
形成することによって、素子形成領域を確保した後、ゲ
ート酸化膜としてＳｉＯ2 膜（２）が形成された素子形
成領域上に３５００〜４０００Åの厚さのポリシリコン
からなるゲート電極（３）を形成し、ＣＶＤ法でＳｉＯ
2 膜を２５００〜３５００Åの厚さで堆積させ、ゲート
電極（３）の側壁にＳｉＯ2 からなるサイドウォール
（４）を反応性イオンエッチング（ＲＩＥ）法及びＨＦ
ウェットエッチング法によって形成するとともに、シリ
コン基板（１０）上に約１００〜４００ÅのＳｉＯ2 膜
（６）を形成する。
造を有するＭＯＳ型メモリセルの製造方法を図２に基づ
いて説明する。まず、Ｐ型のシリコン基板（１０）上に
活性領域及びフィールド酸化膜からなる素子分離領域を
形成することによって、素子形成領域を確保した後、ゲ
ート酸化膜としてＳｉＯ2 膜（２）が形成された素子形
成領域上に３５００〜４０００Åの厚さのポリシリコン
からなるゲート電極（３）を形成し、ＣＶＤ法でＳｉＯ
2 膜を２５００〜３５００Åの厚さで堆積させ、ゲート
電極（３）の側壁にＳｉＯ2 からなるサイドウォール
（４）を反応性イオンエッチング（ＲＩＥ）法及びＨＦ
ウェットエッチング法によって形成するとともに、シリ
コン基板（１０）上に約１００〜４００ÅのＳｉＯ2 膜
（６）を形成する。
【０００３】次いで、ゲート電極（３）をマスクとして
ソース／ドレイン領域（８）となる領域にＳｉＯ2 膜
（６）を介してＡｓ等のＮ型不純物のイオン注入を行っ
てソース／ドレイン領域（８）を形成する（図２
（ａ））。そして、生成したソース／ドレイン領域
（８）の不純物を拡散させるため、例えば、８００℃の
温度で１時間の中温熱処理を行う。
ソース／ドレイン領域（８）となる領域にＳｉＯ2 膜
（６）を介してＡｓ等のＮ型不純物のイオン注入を行っ
てソース／ドレイン領域（８）を形成する（図２
（ａ））。そして、生成したソース／ドレイン領域
（８）の不純物を拡散させるため、例えば、８００℃の
温度で１時間の中温熱処理を行う。
【０００４】その後、ソース／ドレイン領域（８）の外
方拡散を抑制するためにＳｉＯ2 膜（６）上にＮＳＧ膜
（１１）を堆積し、その上にＮＳＧ膜（１１）上の層間
段差を少なくするためにＢＰＳＧ膜（１２）を堆積し
て、例えば９５０℃で３０分間の高温熱処理を行い、ソ
ース／ドレイン領域（８）を形成する（図２（ｂ））。
方拡散を抑制するためにＳｉＯ2 膜（６）上にＮＳＧ膜
（１１）を堆積し、その上にＮＳＧ膜（１１）上の層間
段差を少なくするためにＢＰＳＧ膜（１２）を堆積し
て、例えば９５０℃で３０分間の高温熱処理を行い、ソ
ース／ドレイン領域（８）を形成する（図２（ｂ））。
【０００５】
【発明が解決しようとする課題】微細ＭＯＳ型トランジ
スタの諸特性の変動をもたらす原因の一つとして、ソー
ス／ドレイン領域の結晶欠陥の存在があげられるが、上
記した半導体装置の製造方法においては、イオン注入が
ＳｉＯ2 膜（６）を通して行われるので、注入されるイ
オンがＳｉＯ2 膜（６）を通過する際に、ＳｉＯ2 膜
（６）中の酸素原子が反跳されて注入イオンとともにシ
リコン基板（１０）に打ち込まれることとなり、シリコ
ン基板（１０）に打ち込まれた酸素はシリコン基板（１
０）内に結晶欠陥（７）を発生させるという課題があっ
た。
スタの諸特性の変動をもたらす原因の一つとして、ソー
ス／ドレイン領域の結晶欠陥の存在があげられるが、上
記した半導体装置の製造方法においては、イオン注入が
ＳｉＯ2 膜（６）を通して行われるので、注入されるイ
オンがＳｉＯ2 膜（６）を通過する際に、ＳｉＯ2 膜
（６）中の酸素原子が反跳されて注入イオンとともにシ
リコン基板（１０）に打ち込まれることとなり、シリコ
ン基板（１０）に打ち込まれた酸素はシリコン基板（１
０）内に結晶欠陥（７）を発生させるという課題があっ
た。
【０００６】また、この結晶欠陥（７）はその後の熱処
理でも消失せず、半導体装置の電気的リークの原因とな
り、歩留り低下の原因となるという課題もあった。本発
明はこのような課題を鑑みなされたものであり、結晶欠
陥を発生させることなく、歩留りの高い半導体装置の製
造方法を提供することを目的としている。
理でも消失せず、半導体装置の電気的リークの原因とな
り、歩留り低下の原因となるという課題もあった。本発
明はこのような課題を鑑みなされたものであり、結晶欠
陥を発生させることなく、歩留りの高い半導体装置の製
造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記記載の課題を解決す
るために本発明によれば、側壁にサイドウォールが形成
されたゲート電極がゲート酸化膜を介して配設されてい
る半導体基板のソース／ドレイン領域となる部分に、酸
化膜を介して不純物をイオン注入して中温熱処理を行う
工程、半導体基板上の酸化膜を除去した後、アンモニア
雰囲気下で高温熱処理を行う工程を含むことを特徴とし
ている。
るために本発明によれば、側壁にサイドウォールが形成
されたゲート電極がゲート酸化膜を介して配設されてい
る半導体基板のソース／ドレイン領域となる部分に、酸
化膜を介して不純物をイオン注入して中温熱処理を行う
工程、半導体基板上の酸化膜を除去した後、アンモニア
雰囲気下で高温熱処理を行う工程を含むことを特徴とし
ている。
【０００８】本発明において、中温熱処理は７５０〜８
５０℃の温度範囲で、３０〜６０分間行うのが好まし
い。また、ＲＴＡ装置中のアンモニア雰囲気下にて行う
高温熱処理は１０００〜１１００℃の温度範囲で、１０
〜６０秒間行うのが好ましい。
５０℃の温度範囲で、３０〜６０分間行うのが好まし
い。また、ＲＴＡ装置中のアンモニア雰囲気下にて行う
高温熱処理は１０００〜１１００℃の温度範囲で、１０
〜６０秒間行うのが好ましい。
【０００９】
【作用】上記した方法によれば、酸化膜を介してソース
／ドレイン領域にイオン注入した際に半導体基板内に生
じる挿入型の積層欠陥等の結晶欠陥を消失させるもので
ある。つまり、ＲＴＡのＮＨ4 雰囲気下で高温熱処理を
行うことにより、高温のＮＨ4 雰囲気下で半導体基板か
らＳｉ原子が飛びだし、半導体基板内に空孔が強制的に
導入されることとなる。そして、その空孔が半導体基板
内に生じた欠陥を解消させて欠陥のない不純物拡散領域
を形成する。
／ドレイン領域にイオン注入した際に半導体基板内に生
じる挿入型の積層欠陥等の結晶欠陥を消失させるもので
ある。つまり、ＲＴＡのＮＨ4 雰囲気下で高温熱処理を
行うことにより、高温のＮＨ4 雰囲気下で半導体基板か
らＳｉ原子が飛びだし、半導体基板内に空孔が強制的に
導入されることとなる。そして、その空孔が半導体基板
内に生じた欠陥を解消させて欠陥のない不純物拡散領域
を形成する。
【００１０】
【実施例】本発明に係る半導体装置の製造方法の実施例
を図面に基づいて説明する。まず、シリコン基板（１）
上に活性領域及びフィールド酸化膜からなる素子分離領
域を形成することによって、素子形成領域を確保し、ゲ
ート酸化膜としてＳｉＯ2 膜（２）を積層したのち、こ
の素子形成領域上に３５００〜４０００Åの厚さのポリ
シリコンからなるゲート電極（３）を形成する。そし
て、ゲート電極（３）上にＣＶＤ法で酸化膜としてＳｉ
Ｏ2 膜を２５００〜３５００Åの厚さで堆積させ、ゲー
ト電極（３）の側壁にＳｉＯ2 からなるサイドウォール
（４）を反応性イオンエッチング（ＲＩＥ）法及びＨＦ
ウェットエッチング法によって形成するとともに、シリ
コン基板（１）上に約１００〜４００ÅのＳｉＯ2 膜
（６）を形成する。
を図面に基づいて説明する。まず、シリコン基板（１）
上に活性領域及びフィールド酸化膜からなる素子分離領
域を形成することによって、素子形成領域を確保し、ゲ
ート酸化膜としてＳｉＯ2 膜（２）を積層したのち、こ
の素子形成領域上に３５００〜４０００Åの厚さのポリ
シリコンからなるゲート電極（３）を形成する。そし
て、ゲート電極（３）上にＣＶＤ法で酸化膜としてＳｉ
Ｏ2 膜を２５００〜３５００Åの厚さで堆積させ、ゲー
ト電極（３）の側壁にＳｉＯ2 からなるサイドウォール
（４）を反応性イオンエッチング（ＲＩＥ）法及びＨＦ
ウェットエッチング法によって形成するとともに、シリ
コン基板（１）上に約１００〜４００ÅのＳｉＯ2 膜
（６）を形成する。
【００１１】次いで、ゲート電極（３）をマスクとして
ソース／ドレイン領域（５）となる領域にＡｓ等の不純
物を８０ＫｅＶ、５×１０15ｉｏｎｓ／ｃｍ2 でイオン
注入してソース／ドレイン領域（５）を形成する（図１
（ａ））。そして、生成したソース／ドレイン領域
（５）の不純物を拡散させるため、例えば、８００℃の
温度で１時間の中温熱処理を行う。
ソース／ドレイン領域（５）となる領域にＡｓ等の不純
物を８０ＫｅＶ、５×１０15ｉｏｎｓ／ｃｍ2 でイオン
注入してソース／ドレイン領域（５）を形成する（図１
（ａ））。そして、生成したソース／ドレイン領域
（５）の不純物を拡散させるため、例えば、８００℃の
温度で１時間の中温熱処理を行う。
【００１２】その後、ゲート電極（３）及びシリコン基
板（１）上のＳｉＯ2 膜（６）を除去し、ＲＴＡ(Rapid
Thermal Annealing）装置中のＮＨ4 雰囲気下にて例え
ば、３０秒間、１０００℃の温度で高温熱処理する。こ
のように製造される半導体装置のシリコン基板（１）に
おいては、ＳｉＯ2 膜（６）を通してイオン注入した際
に、シリコン基板（１）内に挿入型の積層欠陥等の結晶
欠陥（７）を生じる。そこで、ＮＨ4 雰囲気下にて短時
間高温熱処理することにより、空孔をシリコン基板
（１）内に強制的に導入することができ、シリコン基板
（１）に形成されていた積層欠陥（７）が消失し、均一
な面となることが確認された。
板（１）上のＳｉＯ2 膜（６）を除去し、ＲＴＡ(Rapid
Thermal Annealing）装置中のＮＨ4 雰囲気下にて例え
ば、３０秒間、１０００℃の温度で高温熱処理する。こ
のように製造される半導体装置のシリコン基板（１）に
おいては、ＳｉＯ2 膜（６）を通してイオン注入した際
に、シリコン基板（１）内に挿入型の積層欠陥等の結晶
欠陥（７）を生じる。そこで、ＮＨ4 雰囲気下にて短時
間高温熱処理することにより、空孔をシリコン基板
（１）内に強制的に導入することができ、シリコン基板
（１）に形成されていた積層欠陥（７）が消失し、均一
な面となることが確認された。
【００１３】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、アンモニア雰囲気下にて短時間高温熱処理するの
で、酸化膜を通してイオン注入された半導体基板に生じ
る挿入型の欠陥部分に空孔を強制的に導入することがで
きる。そのため、欠陥のない不純物拡散領域が形成で
き、リーク電流を低下させることが可能となり、歩留り
を向上させる効果がある。
れば、アンモニア雰囲気下にて短時間高温熱処理するの
で、酸化膜を通してイオン注入された半導体基板に生じ
る挿入型の欠陥部分に空孔を強制的に導入することがで
きる。そのため、欠陥のない不純物拡散領域が形成で
き、リーク電流を低下させることが可能となり、歩留り
を向上させる効果がある。
【図１】（ａ）〜（ｂ）は本発明に係わる半導体装置の
製造方法の実施例を示す腰部の概略断面図である。
製造方法の実施例を示す腰部の概略断面図である。
【図２】（ａ）、（ｂ）は従来の半導体装置の製造方法
の製造工程を示す腰部の概略断面図である。
の製造工程を示す腰部の概略断面図である。
１ シリコン基板（半導体基板） ２ ＳｉＯ2 膜（ゲート酸化膜） ３ ゲート電極 ４ サイドウォール ５ ソース／ドレイン領域 ６ ＳｉＯ2 膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｌ 8617−4Ｍ Ｈ
Claims (1)
- 【請求項１】 側壁にサイドウォールが形成されたゲー
ト電極がゲート酸化膜を介して配設されている半導体基
板のソース／ドレイン領域となる部分に、酸化膜を介し
て不純物をイオン注入して中温熱処理を行う工程、半導
体基板上の酸化膜を除去した後、アンモニア雰囲気下で
高温熱処理を行う工程を含むことを特徴とする半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26402091A JP2716300B2 (ja) | 1991-10-11 | 1991-10-11 | 半導体装置の製造方法 |
| US07/932,943 US5348900A (en) | 1991-10-11 | 1992-08-21 | Process for manufacturing a semiconductor device including heat treatment in ammonia or oxygen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26402091A JP2716300B2 (ja) | 1991-10-11 | 1991-10-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102183A true JPH05102183A (ja) | 1993-04-23 |
| JP2716300B2 JP2716300B2 (ja) | 1998-02-18 |
Family
ID=17397440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26402091A Expired - Fee Related JP2716300B2 (ja) | 1991-10-11 | 1991-10-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716300B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08130252A (ja) * | 1994-11-02 | 1996-05-21 | Nec Corp | 半導体装置の製造方法 |
| EP0621629A3 (en) * | 1993-04-20 | 1996-07-17 | Texas Instruments Inc | Method for reducing dislocations in integrated circuit devices. |
| US6121120A (en) * | 1997-08-07 | 2000-09-19 | Nec Corporation | Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer |
| KR101006513B1 (ko) * | 2003-11-12 | 2011-01-07 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
-
1991
- 1991-10-11 JP JP26402091A patent/JP2716300B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0621629A3 (en) * | 1993-04-20 | 1996-07-17 | Texas Instruments Inc | Method for reducing dislocations in integrated circuit devices. |
| JPH08130252A (ja) * | 1994-11-02 | 1996-05-21 | Nec Corp | 半導体装置の製造方法 |
| US6121120A (en) * | 1997-08-07 | 2000-09-19 | Nec Corporation | Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer |
| KR101006513B1 (ko) * | 2003-11-12 | 2011-01-07 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2716300B2 (ja) | 1998-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20081107 |
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