JP4298959B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、より詳しくは、ｐＭＯＳ素子の製造工程時にゲート電極と窒化膜スペーサの間に不活性ガスがイオン注入されたスクリーン酸化膜を介在させ、超低接合を形成する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
現在の素子設計（ｄｅｖｉｃｅ ｓｃｈｅｍｅ）において、チャンネル長さ（ｃｈａｎｎｅｌ ｌｅｎｇｔｈ）確保用と電極の保護用に用いられている窒化膜スペーサは、多結晶シリコンとのストレス差により欠陥が誘発されている。これを除去するため、窒化膜スペーサと多結晶シリコンの間に酸化膜を形成して用いている。しかし、酸化膜は一定の部分に選択的に蒸着することが困難である。
また、窒化膜スペーサは、酸化膜上に窒化膜を蒸着したあと全面エッチング工程を経て形成され、窒化膜スペーサを形成した後それぞれのドーパントを利用したイオン注入で不純物接合領域を形成する。このとき、半導体基板のシリコンに溶解性（ｓｏｌｕｂｉｌｉｔｙ）が低いｐ型系列のドーパント等を有することになる欠陥と、ｐ型系列のドーパント等が拡散される現象であるＴＥＤ（Ｔｒａｎｓｉｅｎｔ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ）現象が発生する。
【０００３】
特に、ｐ＋ソース／ドレイン領域を形成するためのイオン注入工程後ゲート電極と窒化膜スペーサの間の酸化膜によるＯＥＤ（Ｏｘｉｄａｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ）現象により、ｐ型系列のドーパント等がチャンネル長手方向に拡散してチャンネル長さを減少させ、深さ方向に拡散してパンチスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）を誘発させる。
既存のｐＭＯＳ素子は、ｎ＋多結晶シリコン層を利用してチャンネル領域に空乏モード（ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ）によるチャンネルを形成する埋め込みチャンネル（ｂｕｒｉｅｄ ｃｈａｎｎｅｌ）を用いている。しかし、埋め込みチャンネルの場合、閾電圧調節用ドーパント（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ａｄｊｕｓｔ ｄｏｐａｎｔ）と接合形成のためのドーパント等が、後続熱処理工程によりＴＥＤ現象が発生して接合の深さ方向への拡散が発生し、ゲート絶縁膜の品質を低下させる原因になっている。
【０００４】
さらに、ｐＭＯＳトランジスタを構成するｐ＋ソース／ドレイン領域を形成するためには、ＢＦ２イオンを利用してイオン注入を行っている。しかし、ＢＦ２イオン内の１９Ｆイオンもまたゲート絶縁膜の質を低下させる原因になり、これにより電気的に安定したトランジスタの実現を困難にしている。
特に、ゲート絶縁膜とゲート電極保護用窒化膜スペーサによるストレスを低減させるため、ゲート電極と窒化膜スペーサの間に蒸着される酸化膜の間に多量の１９Ｆが含まれた薄膜が形成され、１９Ｆによる欠陥を誘発させる。そして、後続熱工程を経ての欠陥の成長による漏洩電流を避けることができない。さらに、ｐ＋ソース／ドレイン領域を形成するためのイオン注入工程もまた１９Ｆに露出され、同じ１９Ｆ欠陥を避けることができないという問題点があった。
【０００５】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体素子の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、ゲート電極の側壁に窒化されたスクリーン酸化膜と窒化膜積層構造の絶縁膜スペーサを形成し、イオン注入工程でｐ＋ソース／ドレインが備えられるｐＭＯＳを形成し、ＴＥＤ、特にＯＥＤによるチャンネル長手方向の拡散によるチャンネル長さを減少させ、深さ方向への拡散を防止することにより超低接合領域を有する半導体素子の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による半導体素子の製造方法は、半導体基板上部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上部にゲート電極を形成する工程と、前記ゲート電極が形成された結果構造物上の全表面にスクリーン酸化膜を形成する工程と、前記スクリーン酸化膜に窒素イオンをイオン注入する工程と、前記スクリーン酸化膜上部にスペーサ用窒化膜を蒸着すると共にアニール工程を行い、前記窒素イオンがイオン注入されたスクリーン酸化膜を窒化させる工程と、前記ゲート電極の両側で活性領域であるソース／ドレイン領域が形成される領域では前記窒化されたスクリーン酸化膜を残存させ、前記ゲート電極の上部は前記スペーサ用窒化膜と窒化されたスクリーン酸化膜を除去し、前記ゲート電極の両側壁のみスペーサ用窒化膜を残すようにスペーサ用窒化膜の除去を行い、前記ゲート電極の側壁に窒化されたスクリーン酸化膜とスペーサ用窒化膜でなるスペーサを形成する工程と、
前記スペーサの両側の半導体基板に不純物ソースとしてＢＦ２を用いてｐ＋前記ソース／ドレイン領域を形成する工程とを備えることを特徴とする。
【０００７】
また、前記ゲート絶縁膜は、７５０〜８００℃の温度下での水素と酸素を利用した湿式酸化工程と、８００〜９５０℃の窒素雰囲気下で、２０〜３０分間の熱処理工程により、４０〜１００Åの厚さに形成されることを特徴とする。
また、前記ゲート電極に用いられる導電層は、ｐ型多結晶シリコン層、ＷＮｘ層及びＷ層の積層構造で形成されることを特徴とする。
また、前記ｐ型多結晶シリコン層は、５１０〜５５０℃の温度と０．１〜３．０Ｔｏｒｒの圧力下で、ＳｉＨ４又はＳｉ２Ｈ６のシリコンソースガスとＰＯＣｌ３又はＰＨ３ガスを利用したＬＰＣＶＤ方法により、７００〜１０００Åの厚さに形成されることを特徴とする。
また、前記スクリーン酸化膜は、６００〜７５０℃の温度下で窒素、酸素及び水素ガスを混合したガスを利用したＬＰＣＶＤ方法により、１００〜１５０Åの厚さに形成されることを特徴とする。
【０００８】
また、前記イオン注入工程は、１Ｅ１４〜３Ｅ１５イオン／ｃｍ２のドーパントを３０〜６０°のチルトを与え、０．５〜５ｋｅＶのイオン注入エネルギーを利用して行われることを特徴とする。また、前記スペーサ用窒化膜は、ＮＨ３とＤＣＳ（ＳｉＨ２Ｃｌ２）ガスを利用したＣＶＤ方法により蒸着されることを特徴とする。
【０００９】
また、前記ｐ ＋ ソース／ドレイン領域は、１Ｅ１４〜１Ｅ１５イオン／ｃｍ ２ のＢＦ ２ を５〜２５ｋｅＶのイオン注入エネルギーを利用したイオン注入工程で形成されることを特徴とする。また、前記ｐ ＋ ソース／ドレイン領域は、イオン注入工程後５０〜１５０℃／秒の速度で昇温された８００〜９５０℃の窒素雰囲気下で急速熱処理工程を行って形成されることを特徴とする。
【００１０】
【発明の実施の形態】
次に、本発明に係る半導体素子の製造方法の実施の形態の具体例を図面を参照しながら説明する。
図１〜図３は、本発明に係る半導体素子の製造方法を説明するための工程断面図であり、ｐＭＯＳトランジスタの形成方法を示す。
図１を参照すると、先ず、半導体基板１０の望む部分にｎ型不純物をイオン注入してｎウェル１１を形成する。
次に、半導体基板１０に活性領域を定義する素子分離絶縁膜（図示省略）を形成する。素子分離絶縁膜は、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）工程で形成して素子の縮小に伴う活性領域のマージンを最大化し、ウェル特性を安定化させるものである。
【００１１】
次に、半導体基板１０上部にゲート絶縁膜（図示省略）を形成する。ここで、ゲート絶縁膜を形成する前に半導体基板１０の表面をＨＦ及びＳＣ−１溶液（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）で洗浄する。ゲート絶縁膜は、７５０〜８００℃で水素と酸素を利用した湿式酸化工程を行った後、８００〜９５０℃の窒素雰囲気で２０〜３０分間熱処理工程を行い４０〜１００Åの厚さに形成する。
その次に、ゲート絶縁膜上部にｐ型多結晶シリコン層、ＷＮｘ層及びＷ層の積層構造を形成する。このとき、ｐ型多結晶シリコン層は、５１０〜５５０℃の温度と０．１〜３．０Ｔｏｒｒの圧力下でＳｉＨ４又はＳｉ２Ｈ６のシリコンソースガスとＰＯＣｌ３、又はＰＨ３ガスを利用したＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）方法で７００〜１０００Åの厚さに形成する。
次に、ゲート電極マスクを利用した写真エッチング工程で積層構造とゲート絶縁膜をエッチングし、ゲート電極１５とゲート絶縁膜パターン１３を形成する。
【００１２】
その次に、図２を参照すると、全体表面上部にスクリーン酸化膜１７を形成する。このとき、スクリーン酸化膜１７は６００〜７５０℃の温度で窒素、酸素及び水素ガスを混合したガスを利用したＬＰＣＶＤ方法により１００〜１５０Åの厚さに形成する。
次に、スクリーン酸化膜１７の全面に窒素イオンをイオン注入する。このとき、イオン注入工程は１Ｅ１４〜３Ｅ１５イオン／ｃｍ２のドーパントに、３０〜６０°のチルト（ｔｉｌｔ）角を与え、０．５〜５ｋｅＶのイオン注入エネルギーでイオン注入を行うが、ドーパントが半導体基板１０に注入されないように行う。また、このイオン注入工程は、プラズマドーピング（ｐｌａｓｍａ ｄｏｐｉｎｇ）で行う。
【００１３】
その次に、図３を参照すると、全体表面上部にスペーサ用窒化膜（図示省略）を形成すると共にアニール工程を行い、スクリーン酸化膜１７を窒化させる。このとき、スペーサ用窒化膜は、ＮＨ３とＤＣＳ（ＳｉＨ２Ｃｌ２）ガスを利用したＣＶＤ方法により蒸着される。
次に、スペーサ用窒化膜と窒化されたスクリーン酸化膜を全面エッチング工程で除去し、ゲート絶縁膜１５、ゲート絶縁膜パターン１３の側壁及び半導体基板１０の活性領域上に窒化されたスクリーン酸化膜パターン１８を形成すると共に、ゲート電極の側壁の窒化されたスクリーン酸化膜パターン１８上に窒化膜スペーサ１９を形成する。このとき、窒化されたスクリーン酸化膜パターン１８はイオン注入された窒素の量が少ない部分で、後続工程で形成されるｐ＋ソース／ドレイン領域を保護し、１９Ｆの外拡散を抑制して欠陥の発生を減少させる。
【００１４】
その次に、窒化膜スペーサ１９の両側の半導体基板１０にｐ＋不純物をイオン注入する。このとき、イオン注入工程は１Ｅ１４〜１Ｅ１５イオン／ｃｍ２のＢＦ２を５〜２５ｋｅＶのイオン注入エネルギーを利用して進められる。
次に、急速熱処理工程を行ってｐ＋ソース／ドレイン領域２０を形成する。急速熱処理工程は、５０〜１５０℃／秒の速度で昇温された８００〜９５０℃の窒素雰囲気で行われる。このとき、急速熱処理工程はチャンネル１１ＢのＴＥＤを抑制するため窒素雰囲気で行われる。
【００１５】
参考に、図４はスクリーン絶縁膜に用いられる窒化膜と酸化膜にイオン注入工程を行ったあと、接合深さに伴う濃度の変化を示すグラフであり、図５は図４のイオン注入工程を行ってアニール（ａｎｎｅａｌ）工程を行ったあと、接合深さに伴う濃度の変化を示すグラフであり、窒化膜をスクリーン絶縁膜に用いた場合ＴＥＤ、特にＯＥＤによる拡散が抑制されたことが分かる。
【００１６】
【発明の効果】
上述のように、本発明に係る半導体素子の製造方法は、ｐＭＯＳトランジスタの形成工程においてゲート電極とゲート電極の側壁に形成される窒化膜スペーサ間のストレス差から誘発される欠陥を除去するため、ゲート電極と窒化膜スペーサの間に窒化された酸化膜を介在させることにより、ＴＥＤ現象及びＯＥＤ現象を抑制してチャンネル方向と深さ方向への拡散を同時に調節する安定した接合を形成し、ショートチャンネル効果と共に深さ方向への拡散を抑制して超低接合を有すると共に、素子の微細化に影響を受けない素子の具現を可能にするという効果がある。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【図２】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【図３】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【図４】スクリーン絶縁膜に用いられる窒化膜と酸化膜にイオン注入工程を行った後、接合深さに伴う濃度の変化を示すグラフである。
【図５】図４におけるイオン注入工程とアニール工程を行った後、接合深さに伴う濃度の変化を示すグラフである。
【符号の説明】
１０ 半導体基板
１１ ｎウェル
１３ ゲート絶縁膜パターン
１５ ゲート電極
１７ スクリーン酸化膜
１８ 窒化されたスクリーン酸化膜パターン
１９ 窒化膜スペーサ
２０ ソース／ドレイン領域
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、より詳しくは、ｐＭＯＳ素子の製造工程時にゲート電極と窒化膜スペーサの間に不活性ガスがイオン注入されたスクリーン酸化膜を介在させ、超低接合を形成する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
現在の素子設計（ｄｅｖｉｃｅ ｓｃｈｅｍｅ）において、チャンネル長さ（ｃｈａｎｎｅｌ ｌｅｎｇｔｈ）確保用と電極の保護用に用いられている窒化膜スペーサは、多結晶シリコンとのストレス差により欠陥が誘発されている。これを除去するため、窒化膜スペーサと多結晶シリコンの間に酸化膜を形成して用いている。しかし、酸化膜は一定の部分に選択的に蒸着することが困難である。
また、窒化膜スペーサは、酸化膜上に窒化膜を蒸着したあと全面エッチング工程を経て形成され、窒化膜スペーサを形成した後それぞれのドーパントを利用したイオン注入で不純物接合領域を形成する。このとき、半導体基板のシリコンに溶解性（ｓｏｌｕｂｉｌｉｔｙ）が低いｐ型系列のドーパント等を有することになる欠陥と、ｐ型系列のドーパント等が拡散される現象であるＴＥＤ（Ｔｒａｎｓｉｅｎｔ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ）現象が発生する。
【０００３】
特に、ｐ＋ソース／ドレイン領域を形成するためのイオン注入工程後ゲート電極と窒化膜スペーサの間の酸化膜によるＯＥＤ（Ｏｘｉｄａｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｄｉｆｆｕｓｉｏｎ）現象により、ｐ型系列のドーパント等がチャンネル長手方向に拡散してチャンネル長さを減少させ、深さ方向に拡散してパンチスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）を誘発させる。
既存のｐＭＯＳ素子は、ｎ＋多結晶シリコン層を利用してチャンネル領域に空乏モード（ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ）によるチャンネルを形成する埋め込みチャンネル（ｂｕｒｉｅｄ ｃｈａｎｎｅｌ）を用いている。しかし、埋め込みチャンネルの場合、閾電圧調節用ドーパント（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ａｄｊｕｓｔ ｄｏｐａｎｔ）と接合形成のためのドーパント等が、後続熱処理工程によりＴＥＤ現象が発生して接合の深さ方向への拡散が発生し、ゲート絶縁膜の品質を低下させる原因になっている。
【０００４】
さらに、ｐＭＯＳトランジスタを構成するｐ＋ソース／ドレイン領域を形成するためには、ＢＦ２イオンを利用してイオン注入を行っている。しかし、ＢＦ２イオン内の１９Ｆイオンもまたゲート絶縁膜の質を低下させる原因になり、これにより電気的に安定したトランジスタの実現を困難にしている。
特に、ゲート絶縁膜とゲート電極保護用窒化膜スペーサによるストレスを低減させるため、ゲート電極と窒化膜スペーサの間に蒸着される酸化膜の間に多量の１９Ｆが含まれた薄膜が形成され、１９Ｆによる欠陥を誘発させる。そして、後続熱工程を経ての欠陥の成長による漏洩電流を避けることができない。さらに、ｐ＋ソース／ドレイン領域を形成するためのイオン注入工程もまた１９Ｆに露出され、同じ１９Ｆ欠陥を避けることができないという問題点があった。
【０００５】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体素子の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、ゲート電極の側壁に窒化されたスクリーン酸化膜と窒化膜積層構造の絶縁膜スペーサを形成し、イオン注入工程でｐ＋ソース／ドレインが備えられるｐＭＯＳを形成し、ＴＥＤ、特にＯＥＤによるチャンネル長手方向の拡散によるチャンネル長さを減少させ、深さ方向への拡散を防止することにより超低接合領域を有する半導体素子の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による半導体素子の製造方法は、半導体基板上部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上部にゲート電極を形成する工程と、前記ゲート電極が形成された結果構造物上の全表面にスクリーン酸化膜を形成する工程と、前記スクリーン酸化膜に窒素イオンをイオン注入する工程と、前記スクリーン酸化膜上部にスペーサ用窒化膜を蒸着すると共にアニール工程を行い、前記窒素イオンがイオン注入されたスクリーン酸化膜を窒化させる工程と、前記ゲート電極の両側で活性領域であるソース／ドレイン領域が形成される領域では前記窒化されたスクリーン酸化膜を残存させ、前記ゲート電極の上部は前記スペーサ用窒化膜と窒化されたスクリーン酸化膜を除去し、前記ゲート電極の両側壁のみスペーサ用窒化膜を残すようにスペーサ用窒化膜の除去を行い、前記ゲート電極の側壁に窒化されたスクリーン酸化膜とスペーサ用窒化膜でなるスペーサを形成する工程と、
前記スペーサの両側の半導体基板に不純物ソースとしてＢＦ２を用いてｐ＋前記ソース／ドレイン領域を形成する工程とを備えることを特徴とする。
【０００７】
また、前記ゲート絶縁膜は、７５０〜８００℃の温度下での水素と酸素を利用した湿式酸化工程と、８００〜９５０℃の窒素雰囲気下で、２０〜３０分間の熱処理工程により、４０〜１００Åの厚さに形成されることを特徴とする。
また、前記ゲート電極に用いられる導電層は、ｐ型多結晶シリコン層、ＷＮｘ層及びＷ層の積層構造で形成されることを特徴とする。
また、前記ｐ型多結晶シリコン層は、５１０〜５５０℃の温度と０．１〜３．０Ｔｏｒｒの圧力下で、ＳｉＨ４又はＳｉ２Ｈ６のシリコンソースガスとＰＯＣｌ３又はＰＨ３ガスを利用したＬＰＣＶＤ方法により、７００〜１０００Åの厚さに形成されることを特徴とする。
また、前記スクリーン酸化膜は、６００〜７５０℃の温度下で窒素、酸素及び水素ガスを混合したガスを利用したＬＰＣＶＤ方法により、１００〜１５０Åの厚さに形成されることを特徴とする。
【０００８】
また、前記イオン注入工程は、１Ｅ１４〜３Ｅ１５イオン／ｃｍ２のドーパントを３０〜６０°のチルトを与え、０．５〜５ｋｅＶのイオン注入エネルギーを利用して行われることを特徴とする。また、前記スペーサ用窒化膜は、ＮＨ３とＤＣＳ（ＳｉＨ２Ｃｌ２）ガスを利用したＣＶＤ方法により蒸着されることを特徴とする。
【０００９】
また、前記ｐ ＋ ソース／ドレイン領域は、１Ｅ１４〜１Ｅ１５イオン／ｃｍ ２ のＢＦ ２ を５〜２５ｋｅＶのイオン注入エネルギーを利用したイオン注入工程で形成されることを特徴とする。また、前記ｐ ＋ ソース／ドレイン領域は、イオン注入工程後５０〜１５０℃／秒の速度で昇温された８００〜９５０℃の窒素雰囲気下で急速熱処理工程を行って形成されることを特徴とする。
【００１０】
【発明の実施の形態】
次に、本発明に係る半導体素子の製造方法の実施の形態の具体例を図面を参照しながら説明する。
図１〜図３は、本発明に係る半導体素子の製造方法を説明するための工程断面図であり、ｐＭＯＳトランジスタの形成方法を示す。
図１を参照すると、先ず、半導体基板１０の望む部分にｎ型不純物をイオン注入してｎウェル１１を形成する。
次に、半導体基板１０に活性領域を定義する素子分離絶縁膜（図示省略）を形成する。素子分離絶縁膜は、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）工程で形成して素子の縮小に伴う活性領域のマージンを最大化し、ウェル特性を安定化させるものである。
【００１１】
次に、半導体基板１０上部にゲート絶縁膜（図示省略）を形成する。ここで、ゲート絶縁膜を形成する前に半導体基板１０の表面をＨＦ及びＳＣ−１溶液（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）で洗浄する。ゲート絶縁膜は、７５０〜８００℃で水素と酸素を利用した湿式酸化工程を行った後、８００〜９５０℃の窒素雰囲気で２０〜３０分間熱処理工程を行い４０〜１００Åの厚さに形成する。
その次に、ゲート絶縁膜上部にｐ型多結晶シリコン層、ＷＮｘ層及びＷ層の積層構造を形成する。このとき、ｐ型多結晶シリコン層は、５１０〜５５０℃の温度と０．１〜３．０Ｔｏｒｒの圧力下でＳｉＨ４又はＳｉ２Ｈ６のシリコンソースガスとＰＯＣｌ３、又はＰＨ３ガスを利用したＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）方法で７００〜１０００Åの厚さに形成する。
次に、ゲート電極マスクを利用した写真エッチング工程で積層構造とゲート絶縁膜をエッチングし、ゲート電極１５とゲート絶縁膜パターン１３を形成する。
【００１２】
その次に、図２を参照すると、全体表面上部にスクリーン酸化膜１７を形成する。このとき、スクリーン酸化膜１７は６００〜７５０℃の温度で窒素、酸素及び水素ガスを混合したガスを利用したＬＰＣＶＤ方法により１００〜１５０Åの厚さに形成する。
次に、スクリーン酸化膜１７の全面に窒素イオンをイオン注入する。このとき、イオン注入工程は１Ｅ１４〜３Ｅ１５イオン／ｃｍ２のドーパントに、３０〜６０°のチルト（ｔｉｌｔ）角を与え、０．５〜５ｋｅＶのイオン注入エネルギーでイオン注入を行うが、ドーパントが半導体基板１０に注入されないように行う。また、このイオン注入工程は、プラズマドーピング（ｐｌａｓｍａ ｄｏｐｉｎｇ）で行う。
【００１３】
その次に、図３を参照すると、全体表面上部にスペーサ用窒化膜（図示省略）を形成すると共にアニール工程を行い、スクリーン酸化膜１７を窒化させる。このとき、スペーサ用窒化膜は、ＮＨ３とＤＣＳ（ＳｉＨ２Ｃｌ２）ガスを利用したＣＶＤ方法により蒸着される。
次に、スペーサ用窒化膜と窒化されたスクリーン酸化膜を全面エッチング工程で除去し、ゲート絶縁膜１５、ゲート絶縁膜パターン１３の側壁及び半導体基板１０の活性領域上に窒化されたスクリーン酸化膜パターン１８を形成すると共に、ゲート電極の側壁の窒化されたスクリーン酸化膜パターン１８上に窒化膜スペーサ１９を形成する。このとき、窒化されたスクリーン酸化膜パターン１８はイオン注入された窒素の量が少ない部分で、後続工程で形成されるｐ＋ソース／ドレイン領域を保護し、１９Ｆの外拡散を抑制して欠陥の発生を減少させる。
【００１４】
その次に、窒化膜スペーサ１９の両側の半導体基板１０にｐ＋不純物をイオン注入する。このとき、イオン注入工程は１Ｅ１４〜１Ｅ１５イオン／ｃｍ２のＢＦ２を５〜２５ｋｅＶのイオン注入エネルギーを利用して進められる。
次に、急速熱処理工程を行ってｐ＋ソース／ドレイン領域２０を形成する。急速熱処理工程は、５０〜１５０℃／秒の速度で昇温された８００〜９５０℃の窒素雰囲気で行われる。このとき、急速熱処理工程はチャンネル１１ＢのＴＥＤを抑制するため窒素雰囲気で行われる。
【００１５】
参考に、図４はスクリーン絶縁膜に用いられる窒化膜と酸化膜にイオン注入工程を行ったあと、接合深さに伴う濃度の変化を示すグラフであり、図５は図４のイオン注入工程を行ってアニール（ａｎｎｅａｌ）工程を行ったあと、接合深さに伴う濃度の変化を示すグラフであり、窒化膜をスクリーン絶縁膜に用いた場合ＴＥＤ、特にＯＥＤによる拡散が抑制されたことが分かる。
【００１６】
【発明の効果】
上述のように、本発明に係る半導体素子の製造方法は、ｐＭＯＳトランジスタの形成工程においてゲート電極とゲート電極の側壁に形成される窒化膜スペーサ間のストレス差から誘発される欠陥を除去するため、ゲート電極と窒化膜スペーサの間に窒化された酸化膜を介在させることにより、ＴＥＤ現象及びＯＥＤ現象を抑制してチャンネル方向と深さ方向への拡散を同時に調節する安定した接合を形成し、ショートチャンネル効果と共に深さ方向への拡散を抑制して超低接合を有すると共に、素子の微細化に影響を受けない素子の具現を可能にするという効果がある。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【図２】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【図３】本発明に係る半導体素子の製造方法を説明するための工程断面図である。
【図４】スクリーン絶縁膜に用いられる窒化膜と酸化膜にイオン注入工程を行った後、接合深さに伴う濃度の変化を示すグラフである。
【図５】図４におけるイオン注入工程とアニール工程を行った後、接合深さに伴う濃度の変化を示すグラフである。
【符号の説明】
１０ 半導体基板
１１ ｎウェル
１３ ゲート絶縁膜パターン
１５ ゲート電極
１７ スクリーン酸化膜
１８ 窒化されたスクリーン酸化膜パターン
１９ 窒化膜スペーサ
２０ ソース／ドレイン領域
Claims (9)
- 半導体基板上部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上部にゲート電極を形成する工程と、
前記ゲート電極が形成された結果構造物上の全表面にスクリーン酸化膜を形成する工程と、
前記スクリーン酸化膜に窒素イオンをイオン注入する工程と、
前記スクリーン酸化膜上部にスペーサ用窒化膜を蒸着すると共にアニール工程を行い、前記窒素イオンがイオン注入されたスクリーン酸化膜を窒化させる工程と、
前記ゲート電極の両側で活性領域であるソース／ドレイン領域が形成される領域では前記窒化されたスクリーン酸化膜を残存させ、前記ゲート電極の上部は前記スペーサ用窒化膜と窒化されたスクリーン酸化膜を除去し、前記ゲート電極の両側壁のみスペーサ用窒化膜を残すようにスペーサ用窒化膜の除去を行い、前記ゲート電極の側壁に窒化されたスクリーン酸化膜とスペーサ用窒化膜でなるスペーサを形成する工程と、
前記スペーサの両側の半導体基板に不純物ソースとしてＢＦ２を用いてｐ＋前記ソース／ドレイン領域を形成する工程とを備えることを特徴とする半導体素子の製造方法。 - 前記ゲート絶縁膜は、７５０〜８００℃の温度下での水素と酸素を利用した湿式酸化工程と、８００〜９５０℃の窒素雰囲気下で、２０〜３０分間の熱処理工程により、４０〜１００Åの厚さに形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記ゲート電極に用いられる導電層は、ｐ型多結晶シリコン層、ＷＮｘ層及びＷ層の積層構造で形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記ｐ型多結晶シリコン層は、５１０〜５５０℃の温度と０．１〜３．０Ｔｏｒｒの圧力下で、ＳｉＨ４又はＳｉ２Ｈ６のシリコンソースガスとＰＯＣｌ３又はＰＨ３ガスを利用したＬＰＣＶＤ方法により、７００〜１０００Åの厚さに形成されることを特徴とする請求項３に記載の半導体素子の製造方法。
- 前記スクリーン酸化膜は、６００〜７５０℃の温度下で窒素、酸素及び水素ガスを混合したガスを利用したＬＰＣＶＤ方法により、１００〜１５０Åの厚さに形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記イオン注入工程は、１Ｅ１４〜３Ｅ１５イオン／ｃｍ２のドーパントを３０〜６０°のチルトを与え、０．５〜５ｋｅＶのイオン注入エネルギーを利用して行われることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記スペーサ用窒化膜は、ＮＨ３とＤＣＳ（ＳｉＨ２Ｃｌ２）ガスを利用したＣＶＤ方法により蒸着されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記ｐ＋ソース／ドレイン領域は、１Ｅ１４〜１Ｅ１５イオン／ｃｍ２のＢＦ２を５〜２５ｋｅＶのイオン注入エネルギーを利用したイオン注入工程で形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記ｐ＋ソース／ドレイン領域は、イオン注入工程後５０〜１５０℃／秒の速度で昇温された８００〜９５０℃の窒素雰囲気下で急速熱処理工程を行って形成されることを特徴とする請求項１又は８に記載の半導体素子の製造方法。
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